KR20100076320A - 비휘발성 메모리 소자의 제조방법 - Google Patents

비휘발성 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은, 소자 분리막 및 플로팅 게이트가 형성된 반도체 기판이 제공되는 단계, 소자 분리막 및 플로팅 게이트의 표면을 따라 유전체막을 형성하는 단계, 유전체막의 표면을 따라 보호막을 형성하는 단계, 보호막의 상부에 콘트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법으로 이루어진다.
보이드, 심, 플로팅 게이트, 유전체막, 보호막, 콘트롤 게이트, 열처리

Description

비휘발성 메모리 소자의 제조방법{Method of manufacturing non-volatile memory device}
본 발명은 비휘발성 메모리 소자의 제조방법에 관한 것으로, 특히 콘트롤 게이트 형성 공정 중, 보이드의 발생에 따른 전기적 특성 저하를 방지하기 위한 비휘발성 메모리 소자의 제조방법에 관한 것이다.
비휘발성 메모리 소자(non-volatile memory device) 중에서, 플래시 메모리 소자를 예를 들어 설명하면 다음과 같다.
플래시 메모리 소자는 전자가 저장되는 플로팅 게이트(floating gate)와 구동 전압을 전달하는 콘트롤 게이트(control gate)를 포함한다. 프로그램 동작은 콘트롤 게이트에 구동전압(프로그램 전압)을 인가하면 콘트롤 게이트와 플로팅 게이트 간에 커플링(coupling) 현상이 발생하고, 이에 의해 반도체 기판으로부터 터널 절연막을 통해 전자가 터널링(tunneling)되어 이루어진다. 특히, 플로팅 게이트와 콘트롤 게이트 사이에는 유전체막이 형성된다.
한편, 반도체 소자의 집적도가 증가함에 따라, 플로팅 게이트의 선폭 및 간 격이 좁아지면서 콘트롤 게이트의 형성 공정 시 보이드(void)의 발생률이 증가하고 있다. 다음의 도면을 참조하여 구체적으로 설명하도록 한다.
도 1은 종래의 비휘발성 메모리 소자를 설명하기 위한 사진이다.
플로팅 게이트(10)의 선폭이 좁아지면서, 플로팅 게이트(10) 간의 간격 또한 좁아지고 있다. 특히, 플로팅 게이트를 포함한 반도체 기판의 표면을 따라 유전체막을 형성한 후, 콘트롤 게이트를 형성하기 때문에, 플로팅 게이트 사이에 콘트롤 게이트를 형성하기가 더욱 어려워지고 있다. 예를 들면, 유전체막(20)이 형성된 플로팅 게이트(10) 사이에 콘트롤 게이트를 채울 때, 하부가 완전히 채워지지 않는 경우 보이드(void)가 발생할 수 있다. 또는, 스텝 커버리지(step coverage)가 우수한 물질 또는 형성 방식을 적용하는 경우에는 심(seam)이 발생할 수도 있다. 이처럼, 보이드(void) 또는 심(seam)이 발생하면 후속 실시하는 열처리 공정 시, 보이드(void) 또는 심(seam)의 크기가 증가할 수 있는데, 이로 인하여 메모리 소자의 전기적 특성이 열화될 수 있다. 구체적으로, 보이드(void)의 크기가 증가하는 경우, 보이드(void)가 유전체막(20)의 측벽까지 이동할 수 있는데, 이는 유전체막(20)의 캐패시턴스(capacitance) 감소를 유발할 수 있다. 또한, 캐패시턴스 감소는 메모리 셀의 문턱전압 감소를 발생할 수 있으며, 이로 인해 프로그램 동작 속도가 저하될 수 있다. 특히, 보이드(void)가 발생한 부분과 발생하지 않은 부분 간의 전기적 특성 차이로 인해 문턱전압 분포의 변동 폭이 증가할 수 있으므로, 반도체 소자의 신뢰도가 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 유전체막의 표면을 따라 보호막을 형성하여 콘트롤 게이트용 도전막을 형성할 때, 보이드가 발생하더라도 보호막으로 유전체막을 보호할 수 있다.
본 발명에 따른 비휘발성 메모리 소자의 제조방법은, 소자 분리막 및 플로팅 게이트가 형성된 반도체 기판이 제공된다. 소자 분리막 및 플로팅 게이트의 표면을 따라 유전체막을 형성한다. 유전체막의 표면을 따라 보호막을 형성한다. 보호막의 상부에 콘트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법으로 이루어진다.
보호막은 콘트롤 게이트와 동일한 물질로 형성하며, 보호막은 폴리실리콘막으로 형성하고, 보호막은 50Å 내지 100Å의 두께로 형성한다.
보호막을 형성하는 단계 이후에, 보호막의 표면을 산화시키거나, 표면을 따라 산화막을 형성하는 단계를 더 포함한다.
보호막의 표면을 산화시키거나, 표면을 따라 산화막을 형성하는 단계는 열처리 공정으로 실시한다. 열처리 공정은 900℃ 내지 950℃의 온도를 가하여 실시한다. 또한, 플로팅 게이트의 하부에 터널 절연막을 형성하는 단계를 더 포함한다.
본 발명은, 유전체막의 표면을 따라 보호막을 형성하여 콘트롤 게이트용 도전막을 형성할 때, 보이드가 발생하더라도 보호막으로 유전체막을 보호할 수 있다. 이로 인해, 비휘발성 메모리 소자의 문턱전압 감소를 방지할 수 있고, 프로그램 동작 속도를 향상시킬 수 있으며, 문턱전압 분포 폭의 증가를 억제할 수 있으므로, 신뢰도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2f는 본 발명에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(200) 상에 전자(electron)의 터널링(tunneling)을 위한 터널 절연막(202) 및 플로팅 게이트(floating gate)용 제1 도전막(204)을 순차적으로 형성한다. 터널 절연막(202)은 산화막으로 형성할 수 있고, 제1 도전막(204)은 폴리실리콘막으로 형성할 수 있다. 예를 들면, 폴리실리콘막은 불순물(dopant)이 첨가되지 않은 언도프(un-doped) 폴리실리콘막과 불순물이 첨가된 도프트(doped) 폴리실리콘막을 순차적으로 적층하여 형성하는 것이 바람직하다.
도 2b를 참조하면, 제1 도전막(204)의 상부에 소자 분리 영역을 형성하기 위한 소자분리 마스크 패턴(206)을 형성한다. 소자분리 마스크 패턴(206)에 따라 식각 공정을 실시하여 제1 도전패턴(204a) 및 터널 절연 패턴(202a)을 순차적으로 형성하고, 제1 도전패턴(204a) 및 터널 절연 패턴(202a) 사이로 노출된 반도체 기판(200)을 일부 식각하여 소자분리용 트렌치(TC)를 형성한다.
또한, 트렌치(TC)를 형성하는 식각 공정 중 발생할 수 있는 반도체 기판(200)의 표면 손상을 보상하기 위하여 트렌치(TC)의 표면을 따라 라이너 절연막(미도시)을 더 형성할 수도 있다.
도 2c를 참조하면, 트렌치(TC)의 내부를 소자 분리막(208)으로 채운다. 구체적으로, 트렌치(TC)의 내부에 소자 분리막(208)용 절연물질을 채운다. 절연물질은 산화막으로 형성하는 것이 바람직하며, 예를 들면 SOD(spin on dielectric)막 및 HDP(high density plasma)막을 적층하여 형성할 수 있다. 이때, 트렌치(TC)의 내부를 충분히 채우기 위하여 절연물질은 소자분리 마스크 패턴(도 2b의 206)이 모두 덮이도록 형성하는 것이 바람직하다. 소자분리 마스크 패턴(206)이 노출되도록 평탄화 공정을 실시하여 각각의 트렌치(TC)에만 형성된 소자 분리막(208)을 형성할 수 있다. 이어서, 소자분리 마스크 패턴(206)을 제거하고, EFH(effective field height)를 맞추기 위하여 소자 분리막(208)의 높이를 낮춘다. 또는, 소자 분리막(208)의 높이를 낮춘 후에, 잔류하는 소자분리 마스크 패턴(206)을 제거할 수도 있다. EFH를 위하여 소자 분리막(208)의 높이를 낮출 때에는, 특히 터널 절연 패턴(202a)이 노출되지 않도록 한다.
도 2d를 참조하면, 소자 분리막(208) 및 제1 도전패턴(204a)의 표면을 따라 유전체막(210)을 형성한다. 유전체막(210)은 산화막, 질화막, 산화막을 순차적으로 적층하여 형성하는 것이 바람직하며, 유전상수가 3.5보다 높은 고유전체막(high-k)을 형성할 수도 있다.
이어서, 후속 공정 중 보이드(void)의 발생 시, 유전체막(210)을 보호하기 위하여 보호막(212)을 형성한다. 보호막(212)은 캐패시턴스(capacitance) 및 커플링(coupling) 감소를 방지하기 위해 후속 형성할 제2 도전막(도 2e의 214)과 동일한 물질로 형성하는 것이 바람직하다. 예를 들면, 보호막(212)은 폴리실리콘막(212)으로 형성할 수 있으며, 100Å보다 낮은 두께(예컨데, 50Å 내지 100Å)로 형성하는 것이 바람직하다.
보호막(212)을 형성한 후에는 보호막(212)의 표면에 산화공정을 실시하거나, 산화막(미도시)을 얇게 형성할 수도 있다. 이는, 후속 보이드(void)가 발생하는 경우, 보호막(212)을 통해 유전체막(210)으로 확산되는 것을 더욱 효과적으로 방지할 수 있다. 이를 위해, 보호막(212)이 형성된 반도체 기판(200)에 열처리 공정을 수행할 수 있다. 열처리 공정은 급속 열처리 공정(rapid thermal process)으로 실시할 수 있다. 열처리 공정은 900℃ 내지 950℃의 온도를 가하여 실시할 수 있다.
도 2e를 참조하면, 보호막(212)의 상부에 콘트롤 게이트(control gate)용 제2 도전막(214)을 형성한다. 제2 도전막(214)은 폴리실리콘막으로 형성할 수 있으 며, 바람직하게는, 불순물(dopant)이 첨가된 도프트(doped) 폴리실리콘막으로 형성한다.
도 2f를 참조하면, 콘트롤 게이트용 제2 도전막(214)을 형성할 때, 제1 도전패턴(204a) 사이에 제2 도전막(214)이 충분히 채워지지 않아 보이드(void)가 발생한 경우를 도시한 도면이다. 제1 도전패턴(204a) 사이에 보이드(void)가 발생하더라도 보호막(212)으로 인해 보이드(void)가 증가하는데 한계가 있으며, 특히 보이드(void)가 유전체막(210)으로 확산되는 것을 방지할 수 있다. 이로써, 유전체막의 손상을 방지할 수 있으므로 플로팅 게이트용 제1 도전패턴(204a)과 콘트롤 게이트용 제2 도전막(214) 간의 캐패시턴스 감소를 억제시킬 수 있다.
이로 인해, 비휘발성 메모리 소자의 문턱전압 감소를 방지할 수 있고, 프로그램 동작 속도를 향상시킬 수 있으며, 문턱전압 분포 폭의 증가를 억제할 수 있으므로, 신뢰도를 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 종래의 비휘발성 메모리 소자를 설명하기 위한 사진이다.
도 2a 내지 도 2f는 본 발명에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 플로팅 게이트 20 : 유전체막
30 : 콘트롤 게이트
200 : 반도체 기판 202 : 터널 절연막
202a : 터널 절연 패턴 204 : 제1 도전막
204a : 제1 도전패턴 206 : 소자분리 마스크 패턴
208 : 소자 분리막 210 : 유전체막
212 : 보호막 214 : 제2 도전막
TC : 트렌치

Claims (8)

  1. 소자 분리막 및 플로팅 게이트가 형성된 반도체 기판이 제공되는 단계;
    상기 소자 분리막 및 상기 플로팅 게이트의 표면을 따라 유전체막을 형성하는 단계;
    상기 유전체막의 표면을 따라 보호막을 형성하는 단계; 및
    상기 보호막의 상부에 콘트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  2. 제1항에 있어서,
    상기 보호막은 상기 콘트롤 게이트와 동일한 물질로 형성하는 비휘발성 메모리 소자의 제조방법.
  3. 제1항에 있어서,
    상기 보호막은 폴리실리콘막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  4. 제1항에 있어서,
    상기 보호막은 50Å 내지 100Å의 두께로 형성하는 비휘발성 메모리 소자의 제조방법.
  5. 제1항에 있어서, 상기 보호막을 형성하는 단계 이후에,
    상기 보호막의 표면을 산화시키거나, 상기 표면을 따라 산화막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  6. 제5항에 있어서,
    상기 보호막의 표면을 산화시키거나, 상기 표면을 따라 산화막을 형성하는 단계는 열처리 공정으로 실시하는 비휘발성 메모리 소자의 제조방법.
  7. 제6항에 있어서,
    상기 열처리 공정은 900℃ 내지 950℃의 온도를 가하여 실시하는 비휘발성 메모리 소자의 제조방법.
  8. 제1항에 있어서,
    상기 플로팅 게이트의 하부에 터널 절연막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
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