JP2006253621A - フラッシュメモリ素子の製造方法 - Google Patents
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Abstract
【課題】フローティングゲートスペースを確保し且つトレンチギャップフィル特性を向上させることが可能なフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板上にスクリーン酸化膜とパッド窒化膜を形成する段階と、前記パッド窒化膜とスクリーン酸化膜と半導体基板をエッチングしてトレンチを形成する段階と、前記トレンチが形成された半導体基板の表面上に側壁酸化膜を形成し、前記スクリーン酸化膜を一定の厚さに再成長させる段階と、前記側壁酸化膜の厚さを減らす段階と、前記トレンチを含んだ全表面にライナー窒化膜を形成する段階と、前記トレンチ内に素子分離膜を形成する段階と、前記ライナー窒化膜とパッド窒化膜を除去し、半導体基板上に突出している素子分離膜を露出させる段階と、前記スクリーン酸化膜が除去されるように全面をエッチングして、前記パッド窒化膜の除去により露出した素子分離膜の幅を減らす段階と、隣り合う素子分離膜の間にトンネル誘電膜を介在してフローティングゲートを形成する段階とを含む。
【選択図】図５
【解決手段】半導体基板上にスクリーン酸化膜とパッド窒化膜を形成する段階と、前記パッド窒化膜とスクリーン酸化膜と半導体基板をエッチングしてトレンチを形成する段階と、前記トレンチが形成された半導体基板の表面上に側壁酸化膜を形成し、前記スクリーン酸化膜を一定の厚さに再成長させる段階と、前記側壁酸化膜の厚さを減らす段階と、前記トレンチを含んだ全表面にライナー窒化膜を形成する段階と、前記トレンチ内に素子分離膜を形成する段階と、前記ライナー窒化膜とパッド窒化膜を除去し、半導体基板上に突出している素子分離膜を露出させる段階と、前記スクリーン酸化膜が除去されるように全面をエッチングして、前記パッド窒化膜の除去により露出した素子分離膜の幅を減らす段階と、隣り合う素子分離膜の間にトンネル誘電膜を介在してフローティングゲートを形成する段階とを含む。
【選択図】図５
Description
本発明は、フラッシュメモリ素子の製造方法に係り、特に、高集積フラッシュメモリ素子の素子分離膜ギャップフィル(gap fill)特性を向上させるためのフラッシュメモリ素子の製造方法に関する。
フラッシュメモリ素子が高集積化されるにつれて、フラッシュメモリ素子の素子分離膜の構成に多くの難しさが伴っているが、最も重量な問題は、狭い幅(width)と深い深さ(depth)を持つアスペクト比(aspect ration)の大きいトレンチに素子分離膜をギャップフィルする問題である。
フラッシュメモリ素子が７０ｎｍ以下に高集積化されるにつれて、既存の自己整合ＳＴＩ(self aligned Shallow Trench Isolation)方式とＨＤＰ(High Density Plasma)酸化膜を用いたギャップフィルは、マージンの不足により採用不可な実情であり、フローティングゲート間のスペーサを確保することが単純なマスクおよびエッチング作業のみによっては不可能であるという結論に至っている。
かかる問題を解決するための代案として、自己整合フローティングゲート(Self Aligned Floating Gate：ＳＡＦＧ)が導入された。ところが、自己整合フローティングゲート技術を導入する場合にも、トレンチ埋め込み問題が発生する他はない。
そこで、本発明は、従来の技術のかかる問題点を解決するためのもので、その目的とするところは、フローティングゲートスペースを確保するためのフラッシュメモリ素子の製造方法を提供することにある。
本発明の他の目的は、トレンチギャップフィル特性を向上させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
上記目的を達成するために、本発明に係るフラッシュメモリ素子の製造方法は、半導体基板上にスクリーン酸化膜とパッド窒化膜を形成する段階と、前記パッド窒化膜とスクリーン酸化膜と半導体基板をエッチングしてトレンチを形成する段階と、前記トレンチが形成された半導体基板の表面上に側壁酸化膜を形成し、前記スクリーン酸化膜を一定の厚さに再成長させる段階と、前記側壁酸化膜の厚さを減らす段階と、前記トレンチを含んだ全表面にライナー窒化膜を形成する段階と、前記トレンチ内に素子分離膜を形成する段階と、前記ライナー窒化膜とパッド窒化膜を除去し、半導体基板上に突出している素子分離膜を露出させる段階と、前記スクリーン酸化膜が除去されるように全面をエッチングして、前記パッド窒化膜の除去により露出した素子分離膜の幅を減らす段階と、隣り合う素子分離膜の間にトンネル誘電膜を介在してフローティングゲートを形成する段階とを含むことを特徴とする。
好ましくは、前記スクリーン酸化膜は２０〜５０Åの厚さに形成することを特徴とする。
好ましくは、前記スクリーン酸化膜を形成した後、ウェルイオンおよびしきい値電圧イオンを注入する段階をさらに含むことを特徴とする。
好ましくは、前記再成長されたスクリーン酸化膜の厚さは１００〜１５０Åであることを特徴とする。
好ましくは、前記側壁酸化膜を５０〜３００Åの厚さに形成することを特徴とする。
好ましくは、前記ライナー窒化膜を５０〜１００Åの厚さに形成することを特徴とする。
好ましくは、前記素子分離膜は、前記トレンチを含んだ全面に、トレンチが埋め立てられるように絶縁膜を形成する段階と、前記絶縁膜に形成されるシームおよびボイドを除去するためのアニーリング工程を行う段階と、前記トレンチの内部にのみ残るように、前記絶縁膜を化学的機械的研磨工程で除去する段階とを含んで形成することを特徴とする。
好ましくは、前記絶縁膜は、Ｏ３ＴＥＯＳ(Tetra Ethyl Ortho Silicate)を用いて形成することを特徴とする。
好ましくは、前記Ｏ３ＴＥＯＳ膜は５００〜５５０℃の温度、３５０〜６５０ｔｏｒｒの圧力でＯ３とＴＥＯＳソースを用いて形成することを特徴とする。
好ましくは、前記アニーリング工程は、ウェット酸化方式のアニーリング工程であることを特徴とする。
好ましくは、前記ウェット酸化方式のアニーリング工程は、スチームアニール(steam anneal)工程またはウェット酸化工程であることを特徴とする。
好ましくは、前記ウェット酸化方式のアニーリング工程は、Ｈ２とＯ２の混合ガス雰囲気中で１次アニーリングを行う段階と、Ｎ２ガスのみを含む雰囲気中で２次アニーリングを行う段階とからなることを特徴とする。
好ましくは、前記１次アニーリング段階で、Ｈ２：Ｏ２の流量比は１：１または３：２であることを特徴とする。
好ましくは、前記１次アニーリング段階の温度は７００〜１０００℃であることを特徴とする。
好ましくは、前記２次アニーリング段階の温度は９００〜１０００℃であることを特徴とする。
好ましくは、前記素子分離膜を形成した以後、前記パッド窒化膜上に残存する酸化膜を除去するためのポストクリーニング工程をさらに含むことを特徴とする。
好ましくは、前記ポストクリーニング工程の際にクリーニング溶液としてＢＯＥまたはＨＦを使用することを特徴とする。
好ましくは、前記ライナー窒化膜とパッド窒化膜のエッチングの際にリン酸（Ｈ３ＰＯ４）溶液を使用することを特徴とする。
好ましくは、前記スクリーン酸化膜のエッチングの際にエッチング溶液としてＤＨＦ(Diluted HF)またはＢＯＥを使用することを特徴とする。
好ましくは、前記フローティングゲートを形成した以後、フローティングゲートの間に存在する素子分離膜を一定の厚さに除去してフローティングゲートの側面を露出させる段階をさらに含むことを特徴とする。
好ましくは、前記素子分離膜を前記フローティングゲートの下部のトンネル誘電膜の真上にまで除去することを特徴とする。
好ましくは、前記フローティングゲートを形成した以後、全面に層間誘電膜とコントロールゲートと反射防止コーティング膜を順次形成する段階と、前記ゲートパターニング工程で前記反射防止コーティング膜とコントロールゲートと層間誘電膜をパターニングし、パターニングされた反射防止コーティング膜を用いた自己整合エッチング工程で前記フローティングゲートをパターニングする段階とをさらに含むことを特徴とする。
本発明は、次の効果がある。
１）側壁酸化膜の形成の際、スクリーン酸化膜の再成長厚さを制御してスクリーン酸化膜の除去の際に共にリセスされる素子分離膜の幅を調節することができるので、安定的なフローティングゲートスペースを確保することができる。
１）側壁酸化膜の形成の際、スクリーン酸化膜の再成長厚さを制御してスクリーン酸化膜の除去の際に共にリセスされる素子分離膜の幅を調節することができるので、安定的なフローティングゲートスペースを確保することができる。
２）ライナー窒化膜の前処理洗浄工程で側壁酸化膜の一部をエッチングしてトレンチのスペースを確保することができるので、素子分離膜のギャップフィルが容易になる。
３）ライナー窒化膜を採用してＯ３ＴＥＯＳ膜の特性を改善するためのウェット酸化方式のアニーリングの際に、側壁酸化膜の追加的な酸化とスクリーン酸化膜の再成長を抑制させることができる。
４）スクリーン酸化膜の再成長厚さをターゲットとして半導体基板の表面上に突出している素子分離膜をエッチングするので、モウトが形成されない範囲内で十分小さいフローティングゲートスペースの確保が可能である。
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
図１（ａ）〜図５は本発明の好適な実施例に係るフラッシュメモリ素子の製造工程断面図である。
本発明の実施例に係るフラッシュメモリ素子の製造工程は、まず、図１（ａ）に示すように、半導体基板１０１の表面上にスクリーン酸化膜１２０を形成し、ウェルイオンの注入と各種しきい値電圧Ｖｔイオンの注入を行った後、素子分離膜のパターニングのために前記スクリーン酸化膜１０２上にパッド窒化膜１３０を蒸着する。
ここで、前記スクリーン酸化膜１２０は、５０Åより薄い厚さ、例えば約２０〜５０Åの厚さに形成し、前記パッド窒化膜１０３は、後続のセルフアラインフローティングゲート(self align floating gate)工程中のポリシリコンＣＭＰ(Chemical MechanicalPolishing)の際にフローティングゲートの高さを確保することができるよう十分な厚さに形成する。
次に、素子分離膜を形成するためのパターニングにより、図１（ｂ）に示すように、前記パッド窒化膜１３０とスクリーン酸化膜１０２と半導体基板１０１を選択的にエッチングしてトレンチ１０４を形成し、素子分離領域とアクティブ領域を定義する。
すなわち、素子分離領域を定義するフォトレジストパターン（図示せず）を形成し、フォトレジストパターンをエッチングマスクとして前記パッド窒化膜１０３とスクリーン酸化膜１０２と半導体基板１０１をエッチングしてトレンチ１０４を形成する。
この際、フォトレジストパターンの代わりにパターニングを容易にするために、ハードマスク工程を導入しても構わない。すなわち、前記パッド窒化膜１０３上にハードマスク膜を形成し、所定のフォトエッチング工程で前記ハードマスク膜をパターニングした後、パターニングされたハードマスク膜をマスクとして用いて前記パッド窒化膜１０３とスクリーン酸化膜１０２と半導体基板１０１をエッチングしてトレンチ１０４を形成してもよい。
その後、前処理洗浄工程で半導体基板１０１に形成された自然酸化膜とエッチングの際に誘発された非正常的な膜を除去し、図２（ａ）に示すように、酸化工程によって、前記トレンチ１０４が形成された半導体基板１０１に側壁酸化膜１０５を形成する。
アクティブＣＤ(active critical dimension)が小さくなるにつれて、前記側壁酸化膜１０５の形成の際に前記スクリーン酸化膜１０２の再成長が行われるが、初期に５０Åより薄い厚さを持つスクリーン酸化膜１０２の最終厚さが１００〜１５０Åとなるように、十分なターゲットで側壁酸化膜１０５を形成する。例えば、前記側壁酸化膜１０５を５０〜３００Åの厚さに形成する。
このように側壁酸化膜１０５を厚く形成すると、トレンチトップコーナー(trench top corner)部位で酸化膜の成長が碌に行われないシニング(thinning)現象が抑制されるという利点がある。
次に、以後のトレンチ１０４ギャップフィル工程が容易となるように、前処理洗浄工程で前記側壁酸化膜１０５の厚さを減らすことにより、ギャップフィルに十分な空間を確保する。
その後、以後のウェット酸化方式のＯ３ＴＥＯＳ(Tetra Ethyl Ortho Silicate)のアニール工程の際に追加的な側壁酸化膜１０５とスクリーン酸化膜１０２の再成長を抑制し、Ｏ３ＴＥＯＳに含有されたカーボン系の不純物がトレンチ１０４の内壁に拡散することを防止するために、図２（ｂ）に示すように、前記トレンチ１０４を含んだ半導体基板１０１の全表面上にライナー窒化膜１０６を形成する。
前記ライナー窒化膜１０６は、５０〜１００Åの厚さに蒸着することが好ましい。
次に、図３（ａ）に示すように、狭い空間で効率的な埋め込みが可能であるよう、Ｏ３ＴＥＯＳを用いて前記トレンチ１０４をギャップフィルする。
前記トレンチ１０４ギャップフィルのためのＯ３ＴＥＯＳは、５００〜５５０℃の温度、３５０〜６５０ｔｏｒｒの圧力条件でＯ３とＴＥＯＳをソースガスとして形成する。
次に、前記Ｏ３ＴＥＯＳギャップフィルの際に形成されるシームおよびボイドを除去するために、ウェット酸化方式のスチームアニールまたはウェットアニール工程を行う。
前記ウェット酸化方式のアニール工程の際、Ｈ２：Ｏ２の流速(flow rate)を１：１または３：２程度にしながら７００〜１０００℃の温度範囲でアニールを行った後、９００〜１０００℃の温度範囲でＮ２ガスのみを用いて追加アニールを行う。
その後、前記パッド窒化膜１３０をストップバリアとして前記Ｏ３ＴＥＯＳをＣＭＰ(Chemical Mechanical Polishing)して前記トレンチ１０４内に素子分離膜１０７を形成する。
次に、前記パッド窒化膜１０３上に残存することが可能な酸化膜を除去するために、ＢＯＥ(buffer Oxide etchant)またはＨＦを用いてポストクリーニング(post cleaning)工程を行う。この際、前記素子分離膜１０７の高さが減少することを最大限抑制することができるよう、前記ポストクリーニング工程を制御する。
その後、図３（ｂ）に示すように、前記パッド窒化膜１０３とその両側のライナー窒化膜１０６を除去する。この際、前記側壁酸化膜１０５と素子分離膜１０７間のライナー窒化膜１０６の一部も共にエッチングする。
前記パッド窒化膜１０３とライナー窒化膜１０６は、リン酸（Ｈ３ＰＯ４）溶液を用いて除去する。
以上のパッド窒化膜１０３の除去結果、前記半導体基板１０１の表面上部に突出した素子分離膜１０７の部分が露出する。
次に、図４（ａ）に示すように、前記スクリーン酸化膜１０２が除去されるように、ＤＨＦ溶液またはＢＯＥを用いたエッチング工程を行う。この際、前記半導体基板１０１の上部に突出した素子分離膜１０７の部分も共にエッチングされてその幅が減少する。
この際、再成長したスクリーン酸化膜１０２の量が均一ではないかあるいは非常に少なければ、素子分離膜１０７と半導体基板１０１との間に位置するライナー窒化膜１０６と側壁酸化膜１０５の上側が多く除去されてモウトが形成されるので、前記スクリーン酸化膜１０２を再成長させる工程でスクリーン酸化膜１０２の再成長厚さを制御することが重要である。
次に、トレンチの側壁に側壁酸化膜１０５の残留量が適切であるよう、ウェットディップアウト(wet dip out)工程で前処理洗浄を行う。
前記トレンチの側壁に側壁酸化膜１０５の残留量が多い場合には、前記トンネル酸化膜１０８のエッジ部分が薄くなるシニング現象が発生し、逆に、側壁酸化膜１０５が多く消失された場合には、側壁酸化膜１０５が消失された部分に以後のポリシリコン蒸着の際にポリシリコンが埋め立てられるかあるいはボイドが発生するので、前記前処理工程におけるウェットディップアウトタイムを制御して側壁酸化膜１０５の消失量を制御する。
図４（ｂ）に示すように、前記スクリーン酸化膜１０２の除去により露出した半導体基板１０１の表面上にトンネル酸化膜１０８を形成し、フローティングゲートとして使用するポリシリコンを蒸着する。次に、前記素子分離膜１０７が露出するように前記ポリシリコンをＣＭＰし、素子分離膜１０７を介して分離されるフローティングゲート１０９を形成する。
その後、図５に示すように、ＨＦまたはＢＯＥを用いた前処理洗浄工程で、前記フローティングゲート１０９の間に素子分離膜１０７を所望のターゲットだけ除去してフローティングゲート１０９の側面を露出させる。この際、前記素子分離膜１０７が少なく除去されてフローティングゲート１０９の側面露出部位が小さい場合には、カップリング比が小さくなるので、プログラム速度が遅くなるという問題が発生し、逆に、素子分離膜１０７があまり多く除去されてトンネル酸化膜１０８までエッチングされる場合には、以後形成されるコントロールゲートとアクティブ領域間の干渉により誤動作が発生するおそれが大きい。
したがって、前記素子分離膜１０７を前記トンネル酸化膜１０８の真上にまで除去することが最も好ましい。
その後、図面には示していないが、前記フローティングゲート１０９と素子分離膜１０７の上に誘電体膜を形成し、コントロールゲートとして用いられるポリシリコン膜、シリサイド膜を形成し、その上に反射防止コーティング膜を形成する。次に、ゲートパターニング工程を行って前記反射防止コーティング膜、シリサイド膜、ポリシリコン膜、誘電体膜をパターニングし、パターニングされた反射防止コーティング膜を用いた自己整合エッチング工程でフローティングゲート１０９をパターニングする。
以上、本発明に係るフラッシュメモリ素子の製造を完了する。
１０１ 半導体基板
１０２ スクリーン酸化膜
１０３ パッド窒化膜
１０４ トレンチ
１０５ 側壁酸化膜
１０６ ライナー窒化膜
１０７ 素子分離膜
１０８ トンネル酸化膜
１０９ フローティングゲート
１０２ スクリーン酸化膜
１０３ パッド窒化膜
１０４ トレンチ
１０５ 側壁酸化膜
１０６ ライナー窒化膜
１０７ 素子分離膜
１０８ トンネル酸化膜
１０９ フローティングゲート
Claims (22)
- 半導体基板上にスクリーン酸化膜とパッド窒化膜を形成する段階と、
前記パッド窒化膜とスクリーン酸化膜と半導体基板をエッチングしてトレンチを形成する段階と、
前記トレンチが形成された半導体基板の表面上に側壁酸化膜を形成し、前記スクリーン酸化膜を一定の厚さに再成長させる段階と、
前記側壁酸化膜の厚さを減らす段階と、
前記トレンチを含んだ全表面にライナー窒化膜を形成する段階と、
前記トレンチ内に素子分離膜を形成する段階と、
前記ライナー窒化膜とパッド窒化膜を除去し、半導体基板上に突出している素子分離膜を露出させる段階と、
前記スクリーン酸化膜が除去されるように全面をエッチングし、前記パッド窒化膜の除去により露出した素子分離膜の幅を減らす段階と、
隣り合う素子分離膜の間にトンネル誘電膜を介在してフローティングゲートを形成する段階とを含むことを特徴とするフラッシュメモリ素子の製造方法。 - 前記スクリーン酸化膜は２０〜５０Åの厚さに形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
- 前記スクリーン酸化膜を形成した後、ウェルイオンおよびしきい値電圧イオンを注入する段階をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
- 前記再成長されたスクリーン酸化膜の厚さは１００〜１５０Åであることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
- 前記側壁酸化膜を５０〜３００Åの厚さに形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
- 前記ライナー窒化膜を５０〜１００Åの厚さに形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
- 前記素子分離膜は、前記トレンチを含んだ全面に、トレンチが埋め立てられるように絶縁膜を形成する段階と、
前記絶縁膜に形成されるシームおよびボイドを除去するためのアニーリング工程を行う段階と、
前記トレンチの内部にのみ残るように、前記絶縁膜を化学的機械的研磨工程で除去する段階とを含んで形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。 - 前記絶縁膜は、Ｏ３ＴＥＯＳ(Tetra Ethyl Ortho Silicate)を用いて形成することを特徴とする請求項７に記載のフラッシュメモリ素子の製造方法。
- 前記Ｏ３ＴＥＯＳ膜は、５００〜５５０℃の温度、３５０〜６５０ｔｏｒｒの圧力でＯ３とＴＥＯＳソースを用いて形成することを特徴とする請求項８に記載のフラッシュメモリ素子の製造方法。
- 前記アニーリング工程は、ウェット酸化方式のアニーリング工程であることを特徴とする請求項７に記載のフラッシュメモリ素子の製造方法。
- 前記ウェット酸化方式のアニーリング工程は、スチームアニール(steam anneal)工程またはウェット酸化工程であることを特徴とする請求項１０に記載のフラッシュメモリ素子の製造方法。
- 前記ウェット酸化方式のアニーリング工程は、
Ｈ２とＯ２の混合ガス雰囲気中で１次アニーリングを行う段階と、
Ｎ２ガスのみを含む雰囲気中で２次アニーリングを行う段階とからなることを特徴とする請求項１０に記載のフラッシュメモリ素子の製造方法。 - 前記１次アニーリング段階で、Ｈ２：Ｏ２の流量比は１：１または３：２であることを特徴とする請求項１２に記載のフラッシュメモリ素子の製造方法。
- 前記１次アニーリング段階の温度は７００〜１０００℃であることを特徴とする請求項１２に記載のフラッシュメモリ素子の製造方法。
- 前記２次アニーリング段階の温度は９００〜１０００℃であることを特徴とする請求項１２に記載のフラッシュメモリ素子の製造方法。
- 前記素子分離膜を形成した以後、前記パッド窒化膜上に残存する酸化膜を除去するためのポストクリーニング工程をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
- 前記ポストクリーニング工程の際にクリーニング溶液としてＢＯＥまたはＨＦを使用することを特徴とする請求項１６に記載のフラッシュメモリ素子の製造方法。
- 前記ライナー窒化膜とパッド窒化膜とのエッチングの際にリン酸（Ｈ３ＰＯ４）溶液を使用することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
- 前記スクリーン酸化膜のエッチングの際にエッチング溶液としてＤＨＦ(Diluted HF)またはＢＯＥを使用することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
- 前記フローティングゲートを形成した以後、フローティングゲートの間に存在する素子分離膜を一定の厚さに除去してフローティングゲートの側面を露出させる段階をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
- 前記素子分離膜を前記フローティングゲートの下部のトンネル誘電膜の真上にまで除去することを特徴とする請求項２０に記載のフラッシュメモリ素子の製造方法。
- 前記フローティングゲートを形成した以後、全面に層間誘電膜とコントロールゲートと反射防止コーティング膜を順次形成する段階と、
前記ゲートパターニング工程で前記反射防止コーティング膜とコントロールゲートと層間誘電膜をパターニングし、パターニングされた反射防止コーティング膜を用いた自己整合エッチング工程で前記フローティングゲートをパターニングする段階とをさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
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