KR20040008521A - 플래시 메모리 제조방법 - Google Patents
플래시 메모리 제조방법 Download PDFInfo
- Publication number
- KR20040008521A KR20040008521A KR1020020042160A KR20020042160A KR20040008521A KR 20040008521 A KR20040008521 A KR 20040008521A KR 1020020042160 A KR1020020042160 A KR 1020020042160A KR 20020042160 A KR20020042160 A KR 20020042160A KR 20040008521 A KR20040008521 A KR 20040008521A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- forming
- oxide film
- profile
- film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 66
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 230000008569 process Effects 0.000 claims abstract description 49
- 150000004767 nitrides Chemical class 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 238000007667 floating Methods 0.000 claims abstract description 9
- 238000005468 ion implantation Methods 0.000 claims abstract description 6
- 238000002955 isolation Methods 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000009279 wet oxidation reaction Methods 0.000 claims description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 239000007789 gas Substances 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims 1
- 230000009977 dual effect Effects 0.000 abstract description 5
- 238000004140 cleaning Methods 0.000 description 9
- 238000009826 distribution Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000280 densification Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910019142 PO4 Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 1
- 239000010452 phosphate Substances 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- UAJUXJSXCLUTNU-UHFFFAOYSA-N pranlukast Chemical compound C=1C=C(OCCCCC=2C=CC=CC=2)C=CC=1C(=O)NC(C=1)=CC=C(C(C=2)=O)C=1OC=2C=1N=NNN=1 UAJUXJSXCLUTNU-UHFFFAOYSA-N 0.000 description 1
- 229960004583 pranlukast Drugs 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Element Separation (AREA)
Abstract
본 발명은 플래시 메모리 제조방법에 관한 것으로, 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 증착하는 단계, 소자분리막 형성을 위한 마스크를 이용해 패드 질화막, 패드 산화막 및 기판을 식각하여 활성영역 상부의 모서리가 2중 프로파일을 갖는 트렌치를 형성하는 단계, 전체구조 상부면에 트렌치 절연막을 증착하여 상기 트렌치 내를 매립하는 단계, 트렌치 절연막에 대한 평탄화 공정 및 스트립 공정을 실시하여 상부 구조가 돌출 형태를 갖는 트렌치 절연막을 형성하는 단계, 이온주입 공정을 통해 웰 영역과 불순물 영역을 형성하는 단계 및 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다. 따라서, 터널 산화막이 얇아지는 현상을 개선하여 소자의 특성을 향상시키는 효과가 있다.
Description
본 발명은 플래시 메모리 제조 방법 중 소자 분리막 형성 공정에 관한 것으로서, 특히 터널 산화막이 얇아지는 현상을 방지하기 위해 활성 영역 상부 모서리에 2중 슬롭(slope)을 형성하는 플래시 메모리의 제조 방법에 관한 것이다.
플래시 메모리는 절연막으로 둘러싸인 플로팅 게이트(floating gate)을 가지고 있으며, 이러한 플로팅 막에 전자가 있고 없음에 따라 셀의 상태 즉, 프로그램(program) 및 소거(erase)를 판단하게 된다. 이러한 작용은 플로팅 게이트와 기판 사이의 터널 산화막(tunnel oxide)을 통하여 이루어지는데, 정보 저장과 소거 등의 플래시 메모리 동작은 적어도 100K 사이클 동안 만족하여야 한다.
플래시 메모리 소자를 제조함에 있어서 소자분리 공정으로 얕은 트렌치 소자분리(Shallow Trench Isolation, STI) 공정을 이용하여 플래시 메모리 셀을 구현하고 있는데, 반도체 기판 상에 패드 산화막, 패드 질화막 등을 증착하고 식각하여 트렌치를 형성하는 단계, 이러한 트렌치 측벽을 따라 산화막을 형성하고 트렌치를 매립하는 단계, 패드 산화막 및 패드 질화막을 제거하는 단계 등으로 이루어진다. 그런데, 이러한 소자분리 공정을 사용하면 산화막의 가장자리 부분이 움푹 패이는 현상인 모트(moat)가 발생하고, 터널 산화막이 얇아지는 현상(tunnel oxide thinning)이 발생한다. 도 1은 이러한 터널 산화막이 얇아지는 현상을 보여주는 사진이다. 이러한 현상은 플래시 메모리에서 트렌치를 형성하기 위한 식각 시, 식각에 의한 손상에 따라서 일정한 특성을 나타내는 것이 아니라 불규칙적인 특성을 가진다.
이렇게 터널 산화막이 균일하게 형성되지 않고 얇아지는 현상이 발생하면 커플링 비(coupling ratio)의 차이가 심화되고, 이에 따라 셀의 프로그램 및 소거 시에 과도 소거(over erase) 등의 문제가 발생하여 소자 특성에 악영향을 끼치게 된다. 도 2은 종래 기술에 의한 소자분리 공정에 의한 셀의 분포를 나타낸 그래프이다. 또한 터널 산화막 중 얇은 부분만을 사용하게 되면 플래시 메모리 동작이 100K 사이클을 넘어설 경우 터널 산화막의 특성 저하로 인하여 소자가 작동을 하지 못하게 될 수도 있다. 그리고 터널 산화막을 통하여 발생하는 전하 손실의 통로로 작용하여 제품의 신뢰성 문제에 큰 영향을 미칠 수 있고, 수율의 저하를 발생시키는 문제점이 있다. 이러한 문제점은 얕은 트렌치 소자분리 공정 후의 월 희생(Wall Sacrificial) 산화공정을 이용할 경우 후속의 세정공정에서 발생하는 과도한 식각으로 인하여 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 플래시 메모리 제조공정 중 소자분리막을 형성할 때 활성영역 상부의 모서리에 2중 프로파일을 형성하는 플래시 메모리 제조방법을 제공하는데 있다.
도 1은 종래 기술에 의해 터널 산화막이 얇아지는 현상을 보여주는 사진이다.
도 2은 종래 기술에 의한 소자분리 공정에 의해 플래시 메모리를 제조하였을 경우 셀의 분포를 나타낸 그래프이다.
도 3a 내지 도 3g는 본 발명의 바람직한 실시예에 따른 플래시 메모리의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 4는 본 발명에 의해 플래시 메모리를 제조하였을 때 활성 영역의 상부 모서리가 2중 프로파일을 갖는 것을 보여주는 사진이다.
도 5는 본 발명에 의해 플래시 메모리를 제조하였을 때 최종 소자의 프로파일을 보여주는 사진이다.
도 6은 도 5에 도시된 2중 프로파일을 더욱 상세히 보여주기 위한 사진이다.
도 7은 본 발명에 의한 소자분리 공정에 의해 플래시 메모리를 제조하였을 경우 셀의 분포를 나타낸 그래프이다.
상기 과제를 이루기 위해, 본 발명에 의한 플래시 메모리 제조방법은, 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 증착하는 단계, 소자분리막 형성을 위한 마스크를 이용해 패드 질화막, 패드 산화막 및 기판을 식각하여 활성영역 상부의 모서리가 2중 프로파일을 갖는 트렌치를 형성하는 단계, 전체구조상부면에 트렌치 절연막을 증착하여 상기 트렌치 내를 매립하는 단계, 트렌치 절연막에 대한 평탄화 공정 및 스트립 공정을 실시하여 상부 구조가 돌출 형태를 갖는 트렌치 절연막을 형성하는 단계, 이온주입 공정을 통해 웰 영역과 불순물 영역을 형성하는 단계, 및 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트를 형성하는 단계를 구비하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 3(a) 내지 도 3(g)는 본 발명의 바람직한 실시예에 따른 플래시 메모리의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 3(a)를 참조하면, 반도체 기판(302) 상에 표면의 결정 결함 억제 또는 표면처리를 위하여 패드 산화막(pad oxide)(304)을 형성한다. 패드 산화막(304)은 건식 또는 습식 산화 방식으로 형성하며, 700℃~950℃의 온도범위에서 70Å~200Å 정도의 두께로 형성하는 것이 바람직하다. 이어서, 패드 산화막(304) 상에 패드 질화막(pad nitride)(306)을 증착한다. 패드 질화막(306)은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 형성하며, 후속 공정에 의해 형성되는 트렌치 절연막의 돌출부가 충분히 높이 돌출될 수 있는 정도의 두께, 예컨대 1500Å~3000Å 정도의 두께로 형성하는 것이 바람직하다.
패드 질화막을 형성한 후에, 소자분리막 형성을 위한 패터닝을 통해 반도체기판(302) 내에 트렌치를 형성하여 소자분리 영역과 활성 영역(active region)을 정의한다. 즉, 도 3(b)에 도시한 바와 같이, 소자분리영역을 정의하는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 패드 질화막(306), 패드 산화막(304) 및 반도체 기판(302)을 식각하여 트렌치(308)를 형성한다. 이때, 패드 질화막(306)의 식각 시 과도 식각(over etch)을 통해서 활성 영역 상부의 모서리(top corner) 부분이 일정한 기울기를 갖도록 식각하여 제1 프로파일을 형성하고, 반도체 기판의 식각 시 제2 프로파일을 형성하여 결국 2중 슬롭을 갖는 2중 프로파일을 형성한다. 패드 질화막의 과도 식각을 이용하여 형성하는 제1 프로파일의 각도(Θ1)는 35°~55°가 되도록 형성하고, 반도체 기판에 대한 식각을 이용하여 형성하는 제2 프로파일의 각도(Θ2)는 70°~84°가 되도록 형성하는 것이 바람직하다. 이러한 2중 프로파일의 형성은 반도체 기판을 식각할 때 식각 가스를 변환시켜 2단계의 식각을 진행함으로써 형성할 수도 있다. 이렇게 활성 영역 상부의 모서리(top corner) 부분이 2중 프로파일을 갖도록 형성할 때, 첫번째 슬롭으로 인하여 200Å~600Å의 활성영역을 증가시키고, 첫번째 슬롭의 깊이는 100Å~300Å으로 형성할 수 있다.
이어서, 트렌치(308) 측벽의 식각 손상을 보상하기 위하여 트렌치 내벽에 희생 산화막(sacrificial oxide)을 형성한다. 희생 산화막(미도시)은 건식 또는 습식 산화 방식으로 형성하며, 700℃~1000℃ 정도의 온도 범위에서 200Å~400Å 정도의 두께로 형성하는 것이 바람직하다. 이어서, 희생 산화막을 식각액을 사용하여 제거한 후, 트렌치 식각에 따른 손상을 제거하기 위한 측벽 산화를 진행하여 트렌치(308) 내에 측벽 산화막(미도시)을 형성한다. 측벽 산화막 형성 공정은 트렌치 상부 및 하부의 각진 모서리 부분을 라운딩(rounding)되도록 한다. 측벽 산화막은 습식 산화 방식을 이용하여 800℃~1000℃ 정도의 온도 범위에서 300Å~600Å 정도의 두께로 형성하는 것이 바람직하고, 필드 산화막과의 오버랩(overlap)이 40%~70% 가 되도록 형성하는 것이 바람직하다. 도 4은 희생산화막과 측벽 산화막을 형성한 후의 반도체 소자의 사진으로서, 활성 영역의 상부 모서리가 2중 프로파일을 갖는 것을 볼 수 있다.
이어서, 전체 구조 상부에 라이너(liner)(미도시)를 형성한다. 라이너는 후속 공정에서 형성되는 트렌치 절연막과의 접착을 강화하고, 후속 식각 공정에 의해 트렌치 절연막과 반도체 기판 사이가 움푹 파여서 형성되는 모트(moat) 현상을 방지하며, 누설 전류(leakage current)를 방지하는 역할을 한다. 라이너는 고온 산화막(High Temperature Oxide, HTO)을 이용하고, 고온에서 치밀화 공정을 통해 형성하는 것이 바람직하다. 예컨대 SiH2Cl2(dichlorosilane; DCS)와 산소를 반응시켜 50Å~500Å 정도의 두께로 형성하는 것이 바람직하고, 900℃~1100℃의 온도 범위에서 N2를 이용한 열처리로 20분~30분의 치밀화 과정을 더 포함하여 형성할 수 있다. 또는 라이너는 산화막 대신 질화막을 이용하여 형성할 수도 있다.
이어서, 트렌치 절연막(미도시)을 증착하여 트렌치(308)내를 매립한다. 이때, 트렌치 절연막은 트렌치내를 충분히 매립하면서 패드 질화막(306)의 상부 표면위까지 충분히 증착되는 정도의 두께, 예컨대 4000Å~8000Å 정도의 두께로 증착한다. 트렌치 절연막은 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하며, 트렌치 내에 보이드(void) 등이 형성되지 않도록 매립한다. 그런데, 이러한 라이너 형성, 열처리 및 트렌치 절연막 증착의 순서 대신에 라이너 형성, 트렌치 절연막 증착 및 열처리의 순서로 공정을 진행할 수도 있다.
트렌치를 매립하고 난 후, 전체 구조 상부에 패드 질화막(306)을 식각 베리어층(Stop barrier)으로 평탄화 공정(CMP; Chemical mechanical pholishing)을 실시하여 트렌치 절연막을 연마하고, 세정 공정을 실시한다. 세정 공정은 평탄화 공정 이후 패드 질화막 위에 잔존할 가능성이 있는 트렌치 절연막의 레지두(residue)를 제거하기 위함인데, 패드 질화막이 너무 과도하게 식각되지 않도록 실시된다. 또한, 트렌치 절연막의 높이가 감소하는 것을 최대한 억제하는 것이 바람직하다.
이어서, H3PO4(인산) 딥 아웃(Dip out)을 이용한 스트립(stripe)공정을 실시하여 패드 질화막을 제거함으로써 상부 구조가 돌출 형태를 갖는 트렌치 절연막(310)이 형성된다. 도 3(c)는 이러한 공정을 모두 진행한 후의 소자의 단면도로서 트렌치 절연막이 형성된 것을 볼 수 있다. 이때, 트렌치 절연막의 돌출부는 활성 영역으로부터 1500Å~2500Å의 두께를 가질 수 있도록 실시하는 것이 바람직하다.
전체 구조 상부에 HF 또는 BOE(Buffer Oxide Etchant)를 이용한 세정 공정을 실시함으로써 트렌치 절연막(310)의 돌출부가 소정 폭으로 식각된다. 이때, 세정 공정의 시간을 조절하여 필드 산화막과의 오버랩이 30%~40% 가 되도록 형성한다. 이와 같은 세정 공정의 자유도는 트렌치를 형성할 때의 2중 프로파일 형성에 많은 영향을 받으며, 후속의 터널 산화막 공정 시 터널 산화막이 얇아지는 현상과도 밀접한 관련을 가지고, 트랜지스터의 형성에도 영향을 끼친다.
도 3(d)를 참조하면, 웰 이온 주입 공정(Well Implantation) 및 문턱전압 이온 주입 공정(Vt adjust Implantation)을 위해 활성 영역 상에 문턱전압 스크린 산화공정(Vt screen oxidation)을 실시함으로써 30Å 내지 100Å의 두께로 스크린 산화막(312)이 형성된다. 이어서, 웰 이온 주입 공정을 실시하여 반도체 기판(302)의 활성 영역에 웰 영역(미도시)을 형성하고, 문턱전압 이온 주입 공정을 실시한다.
도 3(e)를 참조하면, 세정공정을 실시하여 스크린 산화막(312)을 제거한 후 스크린 산화막(312)이 제거된 부위에 터널 산화막(314)이 형성된다. 이때, 터널 산화막(314)은 750 내지 800℃의 온도에서 습식 산화방식을 실시하여 증착한 후, 반도체 기판(302)과의 계면 결함 밀도를 최소화하기 위해 900 내지 910℃의 온도에서 N2를 이용하여 20 내지 30분 동안 열처리를 실시함으로써 형성된다. 또한 터널 산화막의 두께는 가장자리 부분이 중앙 부분에 비해 1.05~1.4배 정도 크게 형성할 수 있고, 이렇게 두께를 조절하기 위하여 세정 공정을 이용할 수 있다.
터널 산화막 증착 후, 전체 구조 상부에 제1 폴리실리콘막(316)을 증착하고, 평탄화 공정을 실시한다. 이때, 제1 폴리실리콘막은 트렌치 절연막의 높이 보다 200Å~1000Å 정도 큰 두께로 증착하는 것이 바람직하고, 평탄화 공정은 화학기계적 연마 공정을 이용하여 트렌치 절연막을 기준으로 플로팅 게이트가 완벽하게 분리될 수 있도록 하면서 제1 폴리실리콘막의 두께가 700Å~1200Å 정도로 균일하게 잔존하도록 하는 것이 바람직하다.
도 3(f)를 참조하면, HF 또는 BOE를 이용한 세정공정을 통해 제1 폴리실리콘막(316) 사이에 돌출된 트렌치 절연막(310)을 제거하고, 제1 폴리실리콘막 및 트렌치 절연막의 상부에 유전체막(318)을 형성한다. 유전체막은 산화막/질화막/산화막/질화막 형태의 구조, 즉 ONON(SiO2/Si3N4/SiO2/Si3N4) 구조로 형성하거나, 산화막/질화막/산화막 형태의 구조, 즉 ONO(SiO2/Si3N4/SiO2) 구조로 형성하는 것이 바람직하고, 각각 35Å~80Å의 두께로 형성하는 것이 바람직하다.
도 3(g)를 참조하면, 콘트롤 게이트를 형성하기 위한 제2 폴리실리콘막(320) 및 실리사이드(silicide) 막을 형성하고, 게이트 패터닝 공정을 수행한다.
이후 진행되는 공정은 통상적인 플래시 메모리 소자의 공정과 동일하게 실시한다.
이하, 도 5 내지 도 7을 참조하여 설명한다.
도 5는 본 발명에 의해 플래시 메모리를 제조하였을 때 최종 소자의 프로파일을 보여주는 사진으로서, 이와같은 2중 프로파일을 사용하면 자기정렬 플로팅 게이트 형성 시 사용하는 과도한 습식 식각으로 인한 모트 및 게이트 산화막이 얇아지는 현상을 완화시킬수 있다. 또한 도 6은 도 5에 도시된 2중 프로파일을 더욱 상세히 보여주기 위한 사진으로서, 활성 영역 가장자리의 산화막이 활성 영역의 산화막 보다 큰 것을 볼 수 있다. 도 7은 본 발명에 의한 소자분리 공정에 의해 플래시 메모리를 제조하였을 경우 셀의 분포를 나타낸 그래프로서, 도 2와 비교할 때 셀의 분포가 향상된 것을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 플래시 메모리 제조방법은 플래시 메모리 제조공정 중 소자분리막을 형성할 때 활성영역 상부의 모서리에 2중 프로파일을 형성하므로, 터널 산화막이 얇아지는 현상을 개선하여 소자의 특성을 향상시키는 효과가 있다. 또한 활성영역 상부의 모서리에서 두꺼운 게이트 산화막을 형성할 수 있기 때문에 습식 식각 시 마진을 가지고 있어 셀의 특성을 향상시킬 수 있고, 커플링 비의 향상도 가져올 수 있으며, 차세대 고집적 플래시 메모리 소자의 구현에 용이한 효과가 있다.
도 5는 본 발명에 의해 플래시 메모리를 제조하였을 때 최종 소자의 프로파일을 보여주는 사진으로서, 이와같은 2중 프로파일을 사용하면 자기정렬 플로팅 게이트 형성 시 사용하는 과도한 습식 식각으로 인한 모트 및 게이트 산화막이 얇아지는 현상을 완화시킬수 있다. 또한 도 6은 도 5에 도시된 2중 프로파일을 더욱 상세히 보여주기 위한 사진으로서, 활성 영역 가장자리의 산화막이 활성 영역의 산화막 보다 큰 것을 볼 수 있다. 도 7은 본 발명에 의한 소자분리 공정에 의해 플래시 메모리를 제조하였을 경우 셀의 분포를 나타낸 그래프로서, 도 2와 비교할 때 셀의 분포가 향상된 것을 알 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
Claims (11)
- (a) 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 증착하는 단계;(b) 소자분리막 형성을 위한 마스크를 이용해 상기 패드 질화막, 패드 산화막 및 기판을 식각하여 활성영역 상부의 모서리가 2중 프로파일을 갖는 트렌치를 형성하는 단계;(c) 전체구조 상부면에 트렌치 절연막을 증착하여 상기 트렌치 내를 매립하는 단계;(d) 상기 트렌치 절연막에 대한 평탄화 공정 및 스트립 공정을 실시하여 상부 구조가 돌출 형태를 갖는 트렌치 절연막을 형성하는 단계;(e) 이온주입 공정을 통해 웰 영역을 형성하는 단계; 및(f) 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제1 항에 있어서,상기 2중 프로파일의 형성은 상기 패드 질화막의 과도식각 시 제1 프로파일을 형성하고, 상기 기판의 식각 시 제2 프로파일을 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제2 항에 있어서,상기 제1 프로파일의 각도는 기판 평면을 기준으로 35°~55°가 되도록 형성하고, 상기 제2 프로파일의 각도는 기판 평면을 기준으로 70°~84° 가 되도록 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제2 항에 있어서,상기 제1 프로파일을 형성하여 상기 활성영역의 길이를 상기 트렌치 쪽으로 200Å~600Å 증가시키고, 상기 제1 프로파일의 깊이를 100Å~300Å로 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제1 항에 있어서,상기 2중 프로파일의 형성은 상기 반도체 기판을 식각할 때 식각 가스를 변환시켜 2 단계의 식각 공정을 실시함으로써 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제1 항에 있어서, 상기 패드 산화막은건식 또는 습식 산화 방식으로 형성하고, 700℃~950℃의 온도에서 70Å~200Å 의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제1 항에 있어서, 상기 패드 질화막은LP-CVD 방법으로 형성하고, 1500Å~3000Å 의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제1 항에 있어서, 상기 (b) 단계 후에,상기 트렌치 내벽에 희생 산화막을 형성하는 단계;상기 희생 산화막을 식각액을 이용하여 제거한 후, 트렌치 내벽에 측벽 산화막을 형성하는 단계; 및전체 구조 상부에 라이너를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제8 항에 있어서, 상기 희생 산화막은건식 또는 습식 산화 방식으로 형성하며, 700℃~1000℃ 의 온도에서 200Å~400Å 의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제8 항에 있어서, 상기 측벽 산화막은상기 트렌치 상부 및 하부의 각진 모서리 부분을 라운딩(rounding)되도록 형성하고, 습식 산화 방식을 이용하여 800℃~1000℃ 의 온도에서 300Å~600Å 의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제8 항에 있어서, 상기 라이너는고온 산화막(HTO)으로 형성하고, DCS 와 산소를 반응시켜 50Å~500Å 의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0042160A KR100466195B1 (ko) | 2002-07-18 | 2002-07-18 | 플래시 메모리 제조방법 |
| US10/315,245 US20040014269A1 (en) | 2002-07-18 | 2002-12-10 | Method of manufacturing flash memory device |
| JP2002371513A JP2004056073A (ja) | 2002-07-18 | 2002-12-24 | フラッシュメモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0042160A KR100466195B1 (ko) | 2002-07-18 | 2002-07-18 | 플래시 메모리 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040008521A true KR20040008521A (ko) | 2004-01-31 |
| KR100466195B1 KR100466195B1 (ko) | 2005-01-13 |
Family
ID=30439337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0042160A KR100466195B1 (ko) | 2002-07-18 | 2002-07-18 | 플래시 메모리 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20040014269A1 (ko) |
| JP (1) | JP2004056073A (ko) |
| KR (1) | KR100466195B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100745956B1 (ko) * | 2005-06-27 | 2007-08-02 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR100801062B1 (ko) * | 2006-07-07 | 2008-02-04 | 삼성전자주식회사 | 트렌치 소자 분리 방법, 이를 이용한 게이트 구조물 형성방법 및 불 휘발성 메모리 소자 형성 방법 |
| KR100815955B1 (ko) * | 2006-09-04 | 2008-03-21 | 동부일렉트로닉스 주식회사 | Ｅｔｏｘ 셀 플래시 메모리의 자기정렬 ｓｔｉ 및 플로팅게이트 제조 방법 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100602322B1 (ko) * | 2004-04-20 | 2006-07-14 | 에스티마이크로일렉트로닉스 엔.브이. | 플래시 메모리 소자의 제조방법 및 이를 통해 제조된플래시 메모리 소자 |
| KR100539449B1 (ko) * | 2004-07-12 | 2005-12-27 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| US7115458B2 (en) * | 2004-09-02 | 2006-10-03 | Micron Technology, Inc. | Gate coupling in floating-gate memory cells |
| US7307002B2 (en) * | 2005-04-04 | 2007-12-11 | Spansion Llc | Non-critical complementary masking method for poly-1 definition in flash memory device fabrication |
| US7265015B2 (en) * | 2005-06-30 | 2007-09-04 | Promos Technologies Inc. | Use of chlorine to fabricate trench dielectric in integrated circuits |
| KR100670925B1 (ko) | 2005-08-01 | 2007-01-19 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| US8124494B2 (en) * | 2006-09-29 | 2012-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for reshaping silicon surfaces with shallow trench isolation |
| US9876019B1 (en) * | 2016-07-13 | 2018-01-23 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with programmable memory and methods for producing the same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4270633B2 (ja) * | 1999-03-15 | 2009-06-03 | 株式会社東芝 | 半導体装置及び不揮発性半導体記憶装置の製造方法 |
| JP4270670B2 (ja) * | 1999-08-30 | 2009-06-03 | 株式会社東芝 | 半導体装置及び不揮発性半導体記憶装置の製造方法 |
| KR100341480B1 (ko) * | 2000-05-26 | 2002-06-21 | 윤종용 | 자기 정렬된 얕은 트렌치 소자 분리 방법 |
| KR100335999B1 (ko) * | 2000-07-25 | 2002-05-08 | 윤종용 | 자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법 |
-
2002
- 2002-07-18 KR KR10-2002-0042160A patent/KR100466195B1/ko not_active IP Right Cessation
- 2002-12-10 US US10/315,245 patent/US20040014269A1/en not_active Abandoned
- 2002-12-24 JP JP2002371513A patent/JP2004056073A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100745956B1 (ko) * | 2005-06-27 | 2007-08-02 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR100801062B1 (ko) * | 2006-07-07 | 2008-02-04 | 삼성전자주식회사 | 트렌치 소자 분리 방법, 이를 이용한 게이트 구조물 형성방법 및 불 휘발성 메모리 소자 형성 방법 |
| KR100815955B1 (ko) * | 2006-09-04 | 2008-03-21 | 동부일렉트로닉스 주식회사 | Ｅｔｏｘ 셀 플래시 메모리의 자기정렬 ｓｔｉ 및 플로팅게이트 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040014269A1 (en) | 2004-01-22 |
| KR100466195B1 (ko) | 2005-01-13 |
| JP2004056073A (ja) | 2004-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100426483B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| US6878588B2 (en) | Method for fabricating a flash memory cell | |
| KR100426485B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| US7037785B2 (en) | Method of manufacturing flash memory device | |
| US6656793B2 (en) | Method of forming a self-aligned floating gate in flash memory cell | |
| KR100649974B1 (ko) | 리세스드 플로팅게이트를 구비한 플래시메모리소자 및 그의제조 방법 | |
| KR100466196B1 (ko) | 플래시 메모리 제조방법 | |
| KR100578656B1 (ko) | 플래시 메모리 소자의 플로팅 게이트 형성방법 | |
| KR100466195B1 (ko) | 플래시 메모리 제조방법 | |
| KR100526575B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20070118348A (ko) | 불휘발성 메모리 장치의 제조 방법 | |
| KR20080026757A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20040005230A (ko) | 플래시 메모리 제조방법 | |
| KR100427537B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 및 이를 이용한플래시 메모리 셀 제조 방법 | |
| KR100476704B1 (ko) | 반도체 소자의 제조방법 | |
| KR20090078165A (ko) | 플래시 메모리 소자의 형성 방법 | |
| KR20050097398A (ko) | 플래시 메모리의 부유 게이트 형성방법 | |
| KR100652383B1 (ko) | 반도체 장치의 제조 방법 | |
| KR20050073311A (ko) | 플래시 메모리 소자의 제조방법 | |
| KR20040054144A (ko) | 플래시 메모리 소자의 제조방법 | |
| KR20050002248A (ko) | 플래시 메모리 소자의 플로팅 게이트 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090102 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |