DE102005021190B4 - Verfahren zur Herstellung eines Flash-Speicherbauelements und Flash-Speicherbauelement - Google Patents

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Abstract

Verfahren zur Herstellung eines Flashspeicherbauelements, wobei das Verfahren aufweist:
ein Halbleitersubstrat (10) wird zur Verfügung gestellt, auf welchem eine Anschlussoxidschicht (11) in einer Zellenregion gebildet wird, eine Niederspannungsgateoxidschicht (11b) in einem Niederspannungsfeld gebildet wird, und eine Hochspannungsgateoxidschicht (11c) in einem Hochspannungsfeld gebildet wird;
Bilden einer ersten polykristallinen Siliziumschicht (12) in den Nieder- und Hochspannungsfeldern;
Abscheiden einer Anschlussnitridschicht (13) auf der Gesamtstruktur einschließlich der ersten polykristallinen Siliziumschicht (12);
Bilden eines ersten Grabens durch teilweises Strukturieren der Anschlussnitridschicht (13), der Anschlussoxidschicht (11) und des Halbleitersubstrats (10) in der Zellenregion;
Bilden zweiter und dritter Gräben durch teilweises Strukturieren der Anschlussnitridschicht (13), der Anschlussoxidschicht (11) und des Halbleitersubstrats (10) in den Niederspannungsfeldern und Hochspannungsfeldern;
Bilden einer Feldisolationsschicht (14), um die ersten bis dritten Gräben aufzufüllen;
Entfernen der Anschlussnitridschicht (13);
Bilden einer Tunnelisolationsschicht (15) auf der Gesamtstruktur;
Bilden eines Floating Gate (16a) durch Abscheiden und Strukturieren...

Description

  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Flash-Speicherbauelements und ein Flash-Speicherbauelement. Weiter insbesondere bezieht sich die vorliegende Erfindung auf ein Verfahren zur Herstellung eines Flash-Speicherbauelements, welches einen Lächeleffekt an einer Tunneloxidschicht verhindert, der aus einer Zellenregion und einem Lückenfüllungsfehler an einer Feldisolationsschicht entsteht, wenn darin der Prozess der selbstausgerichteten Flacher-Graben-Isolation (SA-STI) angewendet wird.
  • 2. Diskussion des Standes der Technik
  • Im Allgemeinen wird eine Feldisolationsschicht mittels eines Flacher-Graben-Isolations-(STI)Prozesses oder eines selbstausgerichteten Flacher-Graben-Isolations-(SA-STI)Prozesses ausgeführt.
  • In dem STI Prozess werden eine Oxidschicht und eine Nitridschicht sequentiell auf einem Halbleitersubstrat gebildet und es wird dann ein Ätzprozess ausgeführt, um einen Graben in einer Feldisolationsregion des Substrats zu bilden. In dem SA-STI Prozess werden eine Oxidschicht, eine polykristalline Siliziumschicht und eine Nitridschicht sequentiell auf einem Halbleitersubstrat gebildet und es wird dann ein Ätzprozess ausgeführt, um einen Graben zu bilden.
  • Bei der Herstellung eines Flash-Speicherbauelements unter Verwendung des STI Prozesses wird eine Nitridschicht auf einer Gateoxidschicht in einer peripheren Region gebildet. Dementsprechend besteht ein Problem darin, dass an der Gateoxidschicht während des Entfernens der Nitridschicht ein Ätzschaden auftritt.
  • Zusätzlich wird bei der Herstellung eines Flash-Speicherbauelements unter Verwendung des SA-STI Prozesses eine polykristalline Siliziumschicht zwischen einer Oxidschicht und einer Nitridschicht gebildet, um die Gateoxidschicht gegenüber Ätzschäden zu schützen. Ein Längenverhältnis eines Grabens wird jedoch aufgrund der polykristallinen Schicht erhöht, und das Längenverhältnis des Grabens in einer Zellenregion mit schmaler Musterweite wird erhöht. Daher bestehen Probleme darin, dass eine Auffülleigenschaft des Isolationsmaterials anfängt, sich zu verschlechtern, und eine Lücke in der Feldisolationsschicht gebildet wird. Es besteht auch ein Problem darin, dass ein Lächeleffekt auftritt, da beide Enden einer Tunneloxidschicht während eines nachfolgenden thermischen Prozesses dicker werden, da der SA-STI Prozess nach dem Bilden der Tunneloxidschicht ausgeführt wird.
  • Bekannte Vorrichtungen und Verfahren nach der eingangs genannten Art sind beispielsweise aus der US 2004/0079972 A1 , aus dem US 6 455 374 B1 und aus dem US 6 130 168 bekannt geworden.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung ist auf die Lösung der oben erwähnten Probleme durch Liefern eines Verfahrens zur Herstellung eines Flash-Speicherbauelements gerichtet, welches in der Lage ist, einen Lächeleffekt an einer Tunneloxidschicht zu verhindern, welcher aus einer Zellenregion und einem Lückenfüllungsfehler an einer Feldisolationsregion während des Prozesses der selbstausgerichteten Flacher-Graben-Isolation (SA-STI) entsteht.
  • Ein Aspekt der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung eines Flash-Speicherbauelements zur Verfügung zu stellen, welches einschließt, dass ein Halbleitersubstrat zur Verfügung gestellt wird, in welchem eine Anschlussoxidschicht in einer Zellenregion gebildet wird, eine Niederspannungsgateoxidschicht in einem Niederspannungsfeld gebildet wird, und eine Hochspannungsgateoxidschicht in einem Hochspannungsfeld gebildet wird. Das Verfahren schließt auch das Bilden einer ersten polykristallinen Siliziumschicht in den Niederspannungsfeldern und Hochspannungsfeldern ein, das Abscheiden einer Anschlussnitridschicht auf der gesamten Struktur einschließlich der ersten polykristallinen Siliziumschicht, und das Bilden eines ersten Grabens aus einem teilweisen Strukturieren der Anschlussnitridschicht, der Anschlussoxidschicht und des Halbleitersubstrats in der Zellenregion. Zusätzlich schließt das Verfahren weiterhin ein ein Bilden zweiter und dritter Gräben aus einem teilweisen Strukturieren der Anschlussnitridschicht, der Anschlussoxidschicht und des Halbleitersubstrats in den Nieder- und Hochspannungsfeldern; des Bildens einer Feldisolationsschicht, um die ersten bis dritten Gräben aufzufüllen; des Entfernens der Anschlussnitridschicht; des Bildens einer Tunnelisolationsschicht auf der Gesamtstruktur; und des Bildens eines Floatinggates aus einem Abscheiden und Strukturieren einer zweiten polykristallinen Siliziumschicht auf der Tunnelisolationsschicht.
  • Kurze Beschreibung der Zeichnungen
  • Die begleitenden Zeichnungen werden eingeschlossen, um ein weiteres Verständnis der Erfindung zur Verfügung zu stellen, und werden mit aufgenommen in die Beschreibung und bilden einen Teil dieser Beschreibung. Die Zeichnungen illustrieren beispielhafte Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung dazu, Prinzipien der vorliegenden Erfindung zu erklären. In den Zeichnungen sind:
  • 1 bis 8 sind Querschnittsdiagramme, die Verarbeitungsschritte für ein Verfahren zur Herstellung eines Flash-Speicherbauelements in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung darstellen.
  • Detaillierte Beschreibung bevorzugter Ausführungsformen
  • Ausführungsformen der vorliegenden Erfindung werden unten in größerem Detail mit Bezug auf die begleitenden Zeichnungen beschrieben. In den Zeichnungen sind aus Klarheitsgründen die Dicke von Schichten und Regionen vergrößert dargestellt. Zusätzlich bezeichnen in der Beschreibung gleiche Bezugszeichen gleiche Elemente. Es wird klar sein, dass dann, wenn eine Schicht als „auf” einer anderen Schicht oder einem Substrat bezeichnet wird, sie direkt auf der anderen Schicht oder dem Substrat liegen kann oder dass auch Zwischenschichten vorhanden sein können.
  • 1 bis 8 sind Querschnittsdiagramme, die Verarbeitungsschritte für ein Verfahren zur Herstellung eines Flash-Speicherbauelements in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung darstellen. Im Folgenden wird zur Vereinfachung der Beschreibung eine Zellenregion als „Zelle”, ein Hochspannungsfeld als „HV” und ein Niederspannungsfeld als „LV” bezeichnet.
  • Gemäß 1 wird ein Halbleitersubstrat 10, welches durch einen Vorreinigungsprozess behandelt wurde, zur Verfügung gestellt. Der Vorreinigungsprozess wird unter Verwendung von SC-1 (einer Lösung gemischt mit NH4OH/H2O2/H2O Lösungen in einem vorbestimmten Verhältnis) nach Reinigen des Substrats mit DHF (verdünnte HF; beispielsweise eine HF Lösung gemischt mit H2O im Verhältnis von 50:1), oder durch Verwendung der SC-1 nach Reinigen des Substrats mit BOE (Pufferoxidätzmittel; beispielsweise eine mit NH4H und HF Lösung und mit H2O im Verhältnis von 100:1 oder 300:1 gemischte Lösung) ausgeführt.
  • Als nächstes wird eine (nicht dargestellte) Abschirmoxidschicht auf dem Halbleitersubstrat 10 gebildet. Hier wird die Abschirmoxidschicht zur Verfügung gestellt, um einen Schaden an der Grenzfläche des Halbleitersubstrats 10 aufgrund eines darauffolgenden Ionenimplantationsprozesses zu verhindern.
  • Als nächstes wird dann der Ionenimplantationsprozess mit dem Halbleitersubstrat 10 ausgeführt, um eine (nicht dargestellte) Senke zu bilden. Wenn das Halbleitersubstrat 10 ein P-Typ-Substrat ist, dann kann die Senke als eine Dreifach-N-Senke (TN-Senke) und P-Senke ausgebildet werden. Die TN-Senke wird durch den Ionenimplantationsprozess mit Phosphor (P) gebildet, während die P-Senke durch den Ionenimplantationsprozess mit Bor (B) gebildet wird.
  • Als nächstes wird darüber hinaus ein Ionenimplantationsprozess ausgeführt, um eine Thresholdspannung zu regulieren und einen Kanal in dem Halbleitersubstrat 10 zu bilden.
  • Als nächstes wird eine Oxidschicht 11 auf dem Halbleitersubstrat 10 abgeschieden. Hier wird die Oxidschicht 11 gebildet, um in dem Hochspannungsfeld HV dicker zu sein, als in der Zellenregion Zelle und dem Niederspannungsfeld LV. Als ein Beispiel ist die Prozedur des Bildens der Oxidschicht 11 wie folgt. Als erstes wird ein Nassoxidationsprozess ausgeführt, um eine dünne Oxidschicht über der gesamten Struktur einschließlich der Zellenregion Zelle, des Niederspannungsfeldes LV und des Hochspannungsfeldes HV zu bilden, und anschließend wird ein weiterer Nassoxidationsprozess ausgeführt, um die dicke Oxidschicht 11 in dem Hochspannungsfeld HV durch Verwendung einer Maske zum Öffnen des Hochspannungsfeldes HV zu bilden. Die Oxidschicht 11 kann mittels eines Aushärtungsprozesses mit N2 in dem Temperaturbereich von etwa 900 bis 910°C nach Ausführen eines Nassoxidationsprozesses in dem Temperaturbereich von etwa 750 bis 800°C gebildet werden.
  • Der Teil der in der Zellenregion Zelle gebildeten Oxidschicht wird als Anschlussoxidschicht 11a bezeichnet, der Teil der Oxidschicht 11, die in dem Niederspannungsfeld LV gebildet ist, wird als Niederspannungsgateoxidschicht 11b bezeichnet, und der Teil der in dem Hochspannungsfeld HV gebildeten Oxidschicht wird als Hochspannungsgateoxidschicht 11c zur Vereinfachung der Beschreibung bezeichnet.
  • Nach Bilden der Oxidschicht 11a, 11b und 11c wird eine polykristalline Siliziumschicht 12 (im Folgenden als „erste polykristalline Siliziumschicht” bezeichnet) über der gesamten Struktur einschließlich der Anschlussoxidschicht 11a, der Niederspannungsgateoxidschicht 11b und der Hochspannungsgateoxidschicht 11c abgeschieden. Währenddessen ist es für die erste polykristalline Siliziumschicht bevorzugt, dass sie mit einer Dicke von etwa 30 bis 50 nm unter niedrigem Druck (etwa 13,3 bis 40 Pa) und in einem Temperaturbereich von etwa 530 bis 680°C abgeschieden wird. Andererseits kann die erste polykristalline Siliziumschicht 12 aus einem undotierten amorphen Siliziumfilm mit niedrigem Oxidationswiderstand gebildet werden, oder einem dotierten amorphen Siliziumfilm mit niedriger Dotierkonzentration. Hier kann der undotierte amorphe Siliziumfilm mittels einer chemischen Dampfabscheidung mit niedrigem Druck (LPCVD) mit SiH4 Gas unter niedrigem Druck von etwa 13,3 bis 40 Pa und in einem Temperaturbereich von 480 bis 550°C abgeschieden werden. Die dotierte amorphe Sili ziumschicht niedriger Konzentration kann mittels LPCVD mit Si2H6 und PH3 Gas unter niedrigem Druck von etwa 13,3 bis 40 Pa und in einem Temperaturbereich von etwa 480 bis 550°C abgeschieden werden.
  • Gemäß 2 wird nach Abscheiden einer Photolackschicht auf der ersten polykristallinen Siliziumschicht 12 ein Exponier- und Entwicklungsprozess mit einer Photomaske ausgeführt, um eine (nicht dargestellte) Photolackstruktur zu bilden.
  • Dann wird ein Ätzprozess ausgeführt, um die erste polykristalline Siliziumschicht 12, die in der Zellenregion Zelle abgeschieden ist, unter Verwendung der Photolackstruktur als eine Ätzmaske zu strukturieren. Währenddessen wird die in dem Niederspannungsfeld LV abgeschiedene erste polykristalline Siliziumschicht 12 durch den Strukturierungsprozess teilweise entfernt. Im Ergebnis wird die Anschlussoxidschicht 11a der Zellenregion Zelle freigelegt. In Ausführungsformen ist es für den Ätzprozess bevorzugt, dass er ausgeführt wird, um einen Verlust der Anschlussoxidschicht 11c mittels eines höheren Ätzverhältnisses zwischen der ersten polykristallinen Siliziumschicht 12 und der Anschlussoxidschicht 11c zu minimieren. Beispielsweise kann der Ätzprozess durch Verwenden einer Vorrichtung ausgeführt werden, die eine Quelle mit einem transformergekoppelten Plasma (TOP) oder einem magnetisch verstärkten Ätzplasma mit reaktivem Ionenstrahl (MERIE) verwendet, Gas des Typs Cl2/O2, HBr/O2, und He/HBr/O2 verwendend, wobei Cl2/O2 = 5:1, HBr/O2 = 150:1 bis 200:1 und He/HBr/O2 = 75:140:1 oder 70:150:1, unter einem Druck von etwa 1,33 bis 4 Pa unter einer Vorspannungsenergie von etwa 60 bis 200 W und einer Spitzen- und Quellenenergie von etwa 300 bis 500 W.
  • Als nächstes wird die Photolackschicht durch einen Abziehprozess entfernt.
  • Gemäß 3 wird eine Anschlussnitridschicht 13 auf der Gesamtstruktur einschließlich der ersten polykristallinen Siliziumschicht 12 abgeschieden, die durch den vorherigen Prozess strukturiert wird. Hier kann die Anschlussnitridschicht 13 mit einer Dicke von mindestens 50 nm mittels LPCVD abgeschieden werden.
  • Gemäß 4 wird nach dem Abscheiden einer Photolackschicht auf der Anschlussnitridschicht 13 ein Exponier- und Entwicklungsprozess mit einer Photo maske ausgeführt, um eine (nicht dargestellte) Photolackstruktur zu bilden, die als eine Ätzmaske zum Bilden eines Grabens in der Zellenregion Zelle verwendet wird.
  • Dann wird ein Ätzprozess unter Verwendung der Photolackstruktur als eine Ätzmaske ausgeführt, um den (nicht dargestellten) Graben in der Zellenregion Zelle zu bilden, teilweise die Anschlussnitridschicht (siehe 13 in 3), die Anschlussoxidschicht 11a und das Halbleitersubstrat 10 in der Zellenregion Zelle wegätzend.
  • Und dann wird die Photolackschicht durch einen Abziehprozess entfernt.
  • Als nächstes wird nach Abscheiden einer Photolackschicht auf der Gesamtstruktur, wo der Graben gebildet ist, ein Exponier- und Entwicklungsprozess mit einer Photomaske ausgeführt, um eine (nicht dargestellte) Photolackstruktur zu bilden. Die Photolackstruktur wird gebildet, um das Niederspannungsfeld LV und das Hochspannungsfeld HV teilweise zu öffnen, verwendet als eine Ätzmaske, um Gräben in den Niederspannungs- und Hochspannungsfeldern LV und HV zu definieren.
  • Dann wird unter Verwendung der Photolackstruktur als eine Ätzmaske ein Ätzprozess ausgeführt, um die (nicht dargestellten) Gräben in den Nieder- und Hochspannungsfeldern LV und HV zu bilden, teilweise die Anschlussnitridschicht (siehe 13 in 3), die Niederspannungsgateoxidschicht 11b, die Hochspannungsgateoxidschicht 11c und das Halbleitersubstrat 10 in den Nieder- und Hochspannungsfeldern LV und HV wegätzend.
  • Eine (nicht dargestellte) Wandoxidschicht wird in den Gräben abgeschieden, die in der Zellenregion Zelle, dem Niederspannungsfeld LV und dem Hochspannungsfeld HV gebildet sind, indem ein Wandoxidationsprozess ausgeführt wird. Der Wandoxidationsprozess kann in der Form einer trockenen Oxidation ausgeführt werden, um Seitenwände der Gräben zu heilen, die während des vorhergehenden Prozesses zum Bilden der Gräben beschädigt wurden. Hier kann der trockene Oxidationsprozess mit der Bedingung des Einstellens eines Abschei dungsziels in der Dicke von etwa 5 bis 15 nm in einem Temperaturbereich von etwa 700 bis 1000°C ausgeführt werden.
  • Als nächstes wird eine feldisolierende Isolationsschicht 14 auf der Gesamtstruktur abgeschieden, in welcher eine Zwischenoxidschicht gebildet ist, die Gräben der Zellenregion Zelle, des Niederspannungsfeldes LV und des Hochspannungsfeldes HV füllend. Währenddessen wird die feldisolierende Isolationsschicht 14 auf einer HDP Oxidschicht gebildet. Hier wird die HDP Oxidschicht bevorzugt mit einer Dicke von etwa 400 bis 1000 nm abgeschieden. Nach Abscheiden der feldisolierenden Isolationsschicht 14 auf der HDP Oxidschicht wird ein Aushärtungsprozess zum Heilen der Struktur ausgeführt.
  • Dann wird mit der gesamten Oberfläche der Gesamtstruktur ein Einebnungsprozess ausgeführt. Der Einebnungsprozess kann mittels CMP ausgeführt werden, wodurch man eine wirksame FOX Höhe (EFH) mit Gleichförmigkeit über dem Wafer erhält.
  • Als nächstes wird ein Ätzprozess mit Phosphorsäure (H3PO4) ausgeführt, um die Anschlussnitridschicht 13 zu entfernen. Als Ergebnis wird die Feldisolationsschicht 14 jeweils in der Zellenregion Zelle, der Niederspannungsregion LV und der Hochspannungsregion HV vervollständigt.
  • Gemäß 5 wird die Tunnelisolationsschicht 15 auf der Gesamtstruktur abgeschieden, wenn die Feldisolationsschicht 14 gebildet wird. Die Tunnelisolationsschicht 15 kann aus einer Oxidschicht mit einer Dicke von etwa 6 bis 9 nm mittels eines Aushärtungsprozesses mit N2 Gas für etwa 20 bis 30 Minuten nach Abschluss eines nassen Oxidationsprozesses bei einer Temperatur von etwa 50 bis 850°C gebildet werden. Andererseits kann die Tunnelisolationsschicht 15 aus einer Nitridoxidschicht mit einer Dicke von etwa 7 bis 10 nm mittels eines Aushärtungsprozesses mit N2 Gas mit 10 sccm für etwa 10 bis 30 Minuten bei einer Temperatur von etwa 50 bis 850°C nach Bilden einer reinen Oxidschicht mit einer Dicke von etwa 6 bis 9 nm gebildet werden. Zusätzlich kann ein nachträglicher Aushärtungsprozess im Anschluss daran für etwa 5 bis 30 Minuten mittels N2 Gas bei einer Temperatur von etwa 900 bis 950°C ausgeführt werden.
  • Vor dem Bilden der Tunnelisolationsschicht 15 wird ein Vorreinigungsprozess mit der gesamten Oberfläche der Gesamtstruktur ausgeführt. Der Vorreinigungsprozess wird zur Verfügung gestellt, um alle Oxidschichten (einschließlich der Anschlussoxidschicht), die auf der gesamten Oberfläche der Gesamtstruktur verblieben sind, vollständig zu entfernen. Hier kann der Vorreinigungsprozess durch zwei Schritte ausgeführt werden: einen ersten Schritt unter Verwendung von DHF; und einen zweiten Schritt unter Verwendung von SC-1 (NH4OH/H2O2/H2O).
  • Gemäß 6 wird eine zusätzliche polykristalline Siliziumschicht 16 (im Folgenden als „zweite polykristalline Siliziumschicht” bezeichnet) auf der Gesamtstruktur abgeschieden, wenn die Tunnelisolationsschicht 15 gebildet ist. Hier kann die zweite polykristalline Siliziumschicht 16 in der gleichen Weise gebildet werden, wie die erste polykristalline Siliziumschicht 12.
  • Gemäß 7 wird nach Bilden einer Ätzmaske für ein Floating Gate mittels eines lithografischen Prozesses ein Ätzprozess mit der Ätzmaske ausgeführt, um die zweite polykristalline Siliziumschicht (siehe das in 6 dargestellte Bezugszeichen 16) zu strukturieren. Im Ergebnis wird ein Floating Gate 16a in der Zellenregion Zelle gebildet. Während dieses Prozesses kann es bei Ausführungsformen für den Ätzprozess vorteilhaft sein, unter einer Bedingung mit einer höheren Ätzrate zwischen polykristalliner Siliziumschicht und Oxidschicht ausgeführt zu werden. Somit dient die Feldisolationsschicht 14 dazu, in der Zellenregion Zelle das Ätzen zu stoppen, während eine zwischen der ersten und zweiten polykristallinen Siliziumschicht 12 und 16 angeordnete Oxidschicht dazu dient, ein Ätzen in der peripheren Schaltungsregion zu stoppen.
  • Als nächstes wird eine dielektrische Schicht 17 entlang der Stufenabdeckung auf der Oberfläche der Gesamtstruktur gebildet. Die dielektrische Schicht 17 kann aus einer Oxid/Nitrid/Oxid (ONO) Schicht gebildet werden. Beispielsweise kann eine Oxidschicht als die unterste Schicht der dielektrischen Schicht 17 aus DCSHTO mit einer Dicke von etwa 4 bis 6 nm und in einem Temperaturbereich von etwa 800 bis 850°C gebildet werden. Es kann eine Nitridschicht als die Zwischenschicht der dielektrischen Schicht 17 mit einer Dicke von etwa 4 bis 8 nm bei einer Temperatur von etwa 600 bis 700°C gebildet werden. Schließlich kann eine Oxidschicht als die höchste Schicht der dielektrischen Schicht 17 aus DCSHTO mit einer Dicke von etwa 4 bis 6 nm bei einem Temperaturbereich von etwa 800 bis 850°C bebildet werden.
  • Es wird eine zusätzliche polykristalline Siliziumschicht 18 (im Folgenden als „dritte polykristalline Siliziumschicht” bezeichnet) auf der Gesamtstruktur abgeschieden, wo die dielektrische Schicht 17 gebildet ist. Hier kann die dritte polykristalline Siliziumschicht 18 mit einer Dicke von etwa 30 bis 60 nm in der gleichen Weise, wie die zweite polykristalline Siliziumschicht (siehe das Bezugszeichen 16 der 6), gebildet werden. Die Dicke und Verarbeitungsbedingung für die dritte polykristalline Siliziumschicht können jedoch in Übereinstimmung mit einer Eigenschaft des Flashspeicherbauelements modifiziert werden.
  • Als nächstes kann die dritte polykristalline Siliziumschicht mittels eines CMP Prozesses eingeebnet werden.
  • Gemäß 8 wird nach Bilden einer Ätzmaske für ein Steuergate mittels eines lithografischen Prozesses ein Ätzprozess mit der Ätzmaske ausgeführt, um die dritte polykristalline Siliziumschicht (siehe das in 7 dargestellte Bezugszeichen 18) zu strukturieren. Im Ergebnis wird ein Steuergate 18a in der Zellenregion Zelle gebildet, das Floating Gate 16a abdeckend.
  • Als nächstes wird ein Ätzprozess ausgeführt, um die in den Nieder- und Hochspannungsfeldern LV und HV abgeschiedene dielektrische Schicht 17 zu entfernen, die nicht durch das Steuergate 18a abgedeckt ist. Währenddessen wird der Ätzprozess sequentiell mittels eines nassen Ätzprozesses mit einer heißen Phosphorsäure und einer HF-haltigen Lösung sequentiell ausgeführt.
  • Dann wird eine zusätzliche polykristalline Siliziumschicht 19 (im Folgenden als „vierte polykristalline Siliziumschicht” bezeichnet) auf der Gesamtstruktur abgeschieden, wo das Steuergate 18a gebildet ist. Hier kann die vierte polykristalline Siliziumschicht 19 in der gleichen Weise, wie die dritte polykristalline Siliziumschicht, gebildet werden (siehe das Bezugszeichen 18 der 7). Die Dicke und Verarbeitungsbedingung für die vierte polykristalline Siliziumschicht kann jedoch in Übereinstimmung mit einer Eigenschaft des Flashspeicherbauelements modifiziert werden.
  • Unterdessen kann vor Bilden der vierten polykristalline Siliziumschicht 19 ein Vorreinigungsprozess für die gesamte Oberfläche der Gesamtstruktur ausgeführt werden. Der Vorreinigungsprozess wird zur Verfügung gestellt, um vollständig alle Oxidschichten zu eliminieren, die auf der ersten polykristalline Siliziumschicht (siehe das Bezugszeichen 12 der 1) der Nieder- und Hochspannungsfelder LV und HV zurückbleiben. Hier kann der Vorreinigungsprozess durch zwei Schritte ausgeführt werden: ein DHF verwendender erster Schritt; und ein SC-1 (NH4OH/H2O2/H2O) verwendender zweiter Schritt.
  • Die nachfolgenden Verarbeitungsschritte werden in der gleichen Weise wie allgemeine Prozesse und Methoden ausgeführt, so dass keine weitere Beschreibung zur Verfügung gestellt wird.
  • Wie zuvor erwähnt, bildet das Verfahren zur Herstellung eines Flashspeicherbauelements gemäß der vorliegenden Erfindung die Feldisolationsschicht mittels des STI Prozesses für die Zellenregion, so dass es ein Längenverhältnis einer Struktur vom Bilden einer Feldisolationsschicht verringert, um so Lückenfüllungsfehler aufgrund eines hochdichten Plasmas (HDP) zu reduzieren und den Lächeleffekt an einer Tunneloxidschicht zu verhindern, um so eine Programmiergeschwindigkeit des Flashspeicherbauelements zu verbessern. Das Verfahren gemäß der vorliegenden Erfindung führt auch den Prozess der selbstausgerichteten Flacher-Graben-Isolation (SA-STI) in einer peripheren Schaltungsregion zum Bilden einer Feldisolationsschicht aus, so dass es eine Verschlechterung in den Eigenschaften der Hoch- und Niederspannungsgateoxidschichten verhindert.

Claims (11)

  1. Verfahren zur Herstellung eines Flashspeicherbauelements, wobei das Verfahren aufweist: ein Halbleitersubstrat (10) wird zur Verfügung gestellt, auf welchem eine Anschlussoxidschicht (11) in einer Zellenregion gebildet wird, eine Niederspannungsgateoxidschicht (11b) in einem Niederspannungsfeld gebildet wird, und eine Hochspannungsgateoxidschicht (11c) in einem Hochspannungsfeld gebildet wird; Bilden einer ersten polykristallinen Siliziumschicht (12) in den Nieder- und Hochspannungsfeldern; Abscheiden einer Anschlussnitridschicht (13) auf der Gesamtstruktur einschließlich der ersten polykristallinen Siliziumschicht (12); Bilden eines ersten Grabens durch teilweises Strukturieren der Anschlussnitridschicht (13), der Anschlussoxidschicht (11) und des Halbleitersubstrats (10) in der Zellenregion; Bilden zweiter und dritter Gräben durch teilweises Strukturieren der Anschlussnitridschicht (13), der Anschlussoxidschicht (11) und des Halbleitersubstrats (10) in den Niederspannungsfeldern und Hochspannungsfeldern; Bilden einer Feldisolationsschicht (14), um die ersten bis dritten Gräben aufzufüllen; Entfernen der Anschlussnitridschicht (13); Bilden einer Tunnelisolationsschicht (15) auf der Gesamtstruktur; Bilden eines Floating Gate (16a) durch Abscheiden und Strukturieren einer zweiten polykristallinen Siliziumschicht (16) auf der Tunnelisolationsschicht (15).
  2. Verfahren nach Anspruch 1, wobei die erste polykristalline Siliziumschicht (12) mit einem Dickenbereich von etwa 30 bis 50 nm gebildet wird.
  3. Verfahren nach Anspruch 1, weiterhin aufweisend: Entfernen der in der Zellenregion verbleibenden Anschlussoxidschicht (11) mittels eines Vorreinigungsprozesses vor Bilden der Tunnelisolationsschicht (15).
  4. Verfahren nach Anspruch 1, wobei eine dielektrische Schicht in den Nieder- und Hochspannungsfeldern abgeschieden wird, während die zweite polykristalline Siliziumschicht (16) eine Ätzstoppschicht dient.
  5. Verfahren nach Anspruch 1, wobei das Bilden der ersten polykristallinen Siliziumschicht (12) weiterhin aufweist: Abscheiden der ersten polykristallinen Siliziumschicht (12) auf der Gesamtstruktur einschließlich der Anschlussoxidschicht (11), der Niederspannungsgateoxidschicht (11b) und der Hochspannungsgateoxidschicht (11c); Behalten eines Teils der ersten polykristallinen Siliziumschicht (12) in den Niederspannungsfeldern und Hochspannungsfeldern, jedoch Entfernen des anderen Teils der ersten polykristallinen Siliziumschicht (12) von der Zellenregion.
  6. Verfahren nach Anspruch 1, weiterhin aufweisend: Bilden einer dielektrischen Schicht (17) auf der Gesamtstruktur einschließlich des Floating Gates (16a), Bilden eines Steuergates, um das Floating Gate (16a) durch Abscheiden und Strukturieren einer dritten polykristallinen Siliziumschicht (18) auf der dielektrischen Schicht (17) abzudecken.
  7. Flashspeicherbauelement, aufweisend: ein Halbleitersubstrat (10), auf welchem eine Anschlussoxidschicht (11) in einer Zellenregion gebildet ist, eine Niederspannungsgateoxidschicht (11b) in einem Niederspannungsfeld gebildet ist, und eine Hochspannungsgateoxidschicht (11c) in einem Hochspannungsfeld gebildet ist; eine erste polykristalline Siliziumschicht (12) in den Niederspannungsfeldern und Hochspannungsfeldern; einen ersten Graben, gebildet durch teilweises Strukturieren der Anschlussnitridschicht (13), der Anschlussoxidschicht (11) und des Halbleitersubstrats (10) in der Zellenregion; zweite und dritte Gräben, gebildet durch teilweises Strukturieren der Anschlussnitridschicht (13), der Anschlussoxidschicht (11) und des Halbleitersubstrats (10) in den Niederspannungsfeldern und Hochspannungsfeldern; eine Feldisolationsschicht (14), um die ersten bis dritten Gräben aufzufüllen; eine Tunnelisolationsschicht (15) auf der Gesamtstruktur; ein Floating Gate (16a), gebildet durch Abscheiden und Strukturieren einer zweiten polykristallinen Siliziumschicht (16) auf der Tunnelisolationsschicht (15).
  8. Vorrichtung nach Anspruch 7, wobei die erste polykristalline Siliziumschicht (12) bis zu einer Dicke von etwa 30 bis 50 nm gebildet ist.
  9. Vorrichtung nach Anspruch 7, wobei eine während eines Strukturierens der zweiten polykristallinen Siliziumschicht (16) in den Niederspannungsfeldern und Hochspannungsfeldern abgeschiedene dielektrische Schicht als eine Ätzstoppschicht dient.
  10. Vorrichtung nach Anspruch 7, wobei, die erste polykristalline Siliziumschich (12) auf der Gesamtstruktur einschließlich der Anschlussoxidschicht (11), der Niederspannungsgateoxidschicht (11b) und der Hochspannungsgateoxidschicht (11c) abgeschieden ist; und ein Teil der ersten polykristallinen Siliziumschicht (12) in den Niederspannungsfeldern und Hochspannungsfeldern behalten wird, jedoch der andere Teil der ersten polykristallinen Siliziumschicht (12) von der Zellenregion entfernt wird.
  11. Vorrichtung nach Anspruch 7, weiterhin aufweisend: eine dielektrische Schicht (17) auf der Gesamtstruktur einschließlich des Floating Gates (16a) und ein Steuergate (18a), um das Floating Gate (16a) durch Abscheiden und Strukturieren einer dritten polykristallinen Siliziumschicht (18) auf der dielektrischen Schicht (17) abzudecken.
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