DE102015213498A1 - Verfahren zur Herstellung einer Halbleiterstruktur, die ein ferroelektrisches Material enthält und Halbleiterstruktur, die einen ferroelektrischen Transistor umfasst - Google Patents

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Abstract

Ein veranschaulichendes Verfahren, das hierin angegeben wird, umfasst ein Bereitstellen einer Halbleiterstruktur. Die Halbleiterstruktur umfasst ein Gebiet für einen Logik-Transistor, ein Gebiet für einen ferroelektrischen Transistor und ein Gebiet für einen Eingabe/Ausgabe-Transistor. Über der Halbleiterstruktur wird eine erste Schutzschicht gebildet. Die erste Schutzschicht bedeckt das Gebiet für den Logik-Transistor und das Gebiet für den Eingabe/Ausgabe-Transistor. Zumindest ein Teil des Gebiets für den ferroelektrischen Transistor wird nicht von der ersten Schutzschicht bedeckt. Nach dem Bilden der ersten Schutzschicht wird über der Halbleiterstruktur ein Dielektrikum für den ferroelektrischen Transistor abgeschieden, das Dielektrikum für den ferroelektrischen Transistor und die erste Schutzschicht von dem Gebiet für den Logik-Transistor und dem Gebiet für den Eingabe/Ausgabe-Transistor entfernt, ein Dielektrikum für den Eingabe/Ausgabe-Transistor über dem Gebiet für den Eingabe/Ausgabe-Transistor gebildet und ein Dielektrikum für den Logik-Transistor über zumindest dem Gebiet für den Logik-Transistor gebildet.

Description

  • Die Erfindung bezieht sich auf integrierte Schaltkreise, und insbesondere auf integrierte Schaltkreise, die zusätzlich zu anderen Transistoren, wie beispielsweise Logik-Transistoren und/oder Eingabe/Ausgabe-Transistoren, Transistoren mit einem ferroelektrischen Dielektrikum umfassen.
  • Integrierte Schaltkreise umfassen üblicherweise eine große Anzahl von Schaltkreiselementen, die insbesondere Feldeffekt-Transistoren umfassen. Die Schaltkreiselemente in einem integrierten Schaltkreis können mit Hilfe von elektrischen leitfähigen Metallleitungen, die in einem Zwischenschicht-Dielektrikumsmaterial gebildet sind, elektrisch miteinander verbunden sein. Die elektrisch leitfähigen Metallleitungen können sich in mehreren Verbindungsebenen befinden, die über einem Substrat, in und auf dem Schaltkreiselemente, wie beispielsweise Feldeffekt-Transistoren und andere Schaltkreiselemente, wie beispielsweise Kondensatoren, Dioden und Widerstände gebildet sind, übereinander gestapelt sind. Metallleitungen in verschiedenen Verbindungsebenen können mit Hilfe von Kontaktöffnungen, die mit einem Metall gefüllt sind, elektrisch miteinander verbunden sein.
  • Integrierte Schaltkreise können einen nichtflüchtigen Speicher enthalten. In manchen Arten von nichtflüchtigem Speicher werden sogenannte ferroelektrische Transistoren (FeFETs, die englische Abkürzung ”FeFET” steht für ”Ferroelectric Field Effect Transistor”) verwendet. Ferroelektrische Transistoren können eine Gate-Elektrode umfassen, die über einem Kanalgebiet gebildet ist, das sich zwischen einem Source-Gebiet und einem Drain-Gebiet befindet. Zwischen der Gate-Elektrode und dem Kanalgebiet ist eine Schicht aus einem ferroelektrischen Material angeordnet. Eine elektrische Leitfähigkeit des Kanalgebiets des ferroelektrischen Transistors kann durch ein elektrisches Feld, das auf das Kanalgebiet einwirkt, gesteuert werden. Zusätzlich zu einem elektrischen Feld, das durch Anlegen einer Gate-Spannung an die Gate-Elektrode des ferroelektrischen Transistors erzeugt wird, kann auch ein elektrisches Feld, das durch eine ferroelektrische Polarisation der Schicht aus ferroelektrischem Material, die zwischen der Gate-Elektrode und dem Kanalgebiet angeordnet ist, auf das Kanalgebiet des ferroelektrischen Transistors einwirken.
  • Abhängig von der Richtung der ferroelektrischen Polarisation des ferroelektrischen Dielektrikums kann das elektrische Feld, das von der ferroelektrischen Polarisation des ferroelektrischen Dielektrikums erzeugt wird, im Wesentlichen die gleiche Richtung wie das elektrische Feld, das durch das Anlegen der Gate-Spannung an die Gate-Elektrode erzeugt wird, haben, oder das elektrische Feld, das durch die ferroelektrische Polarisation des ferroelektrischen Dielektrikums erzeugt wird und das elektrische Feld, das durch das Anlegen der Gate-Spannung an die Gate-Elektrode erzeugt wird, können im Wesentlichen entgegengesetzte Richtungen haben.
  • Wenn beide elektrischen Felder im Wesentlichen die gleiche Richtung haben, kann sich eine Schwellenspannung, die an die Gate-Elektrode angelegt werden muss, um den ferroelektrischen Transistor in den elektrisch leitfähigen Zustand zu schalten (bei ferroelektrischen Transistoren, die n-Kanal-Transistoren sind, wird der Transistor durch das Anlegen der Gate-Spannung in den elektrisch leitfähigen Zustand geschaltet), verringern und die elektrische Leitfähigkeit des Kanalgebiets, die man erhält, wenn eine bestimmte Gate-Spannung, die größer ist als Schwellenspannung angelegt wird, kann erhöht werden. Wenn beide elektrische Felder entgegengesetzte Richtungen haben, kann sich die Schwellenspannung des ferroelektrischen Transistors erhöhen, und die elektrische Leitfähigkeit des Kanalgebiets, die man erhält, wenn eine bestimmte Gate-Spannung, die größer ist als die Schwellenspannung, angelegt wird, kann verringert werden.
  • Die ferroelektrische Polarisation des ferroelektrischen Dielektrikums kann durch das Anlegen einer Programmierspannung zwischen der Gate-Elektrode und dem Kanalgebiet beeinflusst werden. Beispielsweise kann die Programmierspannung an die Gate-Elektrode angelegt werden und das Source-Gebiet, das Drain-Gebiet und wahlweise auch der Körper des ferroelektrischen Transistors können auf dem Massenpotential gehalten werden. Abhängig von der gewünschten Richtung der ferroelektrischen Polarisation des ferroelektrischen Dielektrikums kann die Programmierspannung positiv oder negativ sein. Die ferroelektrische Polarisation des ferroelektrischen Dielektrikums kann erhalten bleiben, selbst wenn die Programmierspannung nicht mehr angelegt wird. Deshalb kann ein Datenbit in dem ferroelektrischen Transistor gespeichert werden, wobei eine erste Polarisationsrichtung des ferroelektrischen Dielektrikums mit einer logischen 0 identifiziert werden kann und eine zweite Polarisationsrichtung des ferroelektrischen Dielektrikums mit einer logischen 1 identifiziert werden kann.
  • Zum Auslesen des gespeicherten Datenbits aus dem ferroelektrischen Transistor kann zwischen der Gate-Elektrode und dem Source-Gebiet des ferroelektrischen Transistors eine Gate-Spannung angelegt werden, wobei die während des Auslesens des Datenbits angelegte Gate-Spannung üblicherweise kleiner als die Programmierspannung ist, so dass die ferroelektrische Polarisation des ferroelektrischen Dielektrikums im Wesentlichen nicht verändert wird. Dann kann der elektrische Strom, der durch den ferroelektrischen Transistor fließt, gemessen werden, um die Richtung der ferroelektrischen Polarisation des ferroelektrischen Dielektrikums zu bestimmen.
  • Für manche Anwendungen kann es wünschenswert sein, ferroelektrische Transistoren und andere Arten von Feldeffekt-Transistoren auf dem gleichen Halbleitersubstrat zu bilden. Beispielsweise offenbart die US-Patentveröffentlichung US 2013/0270619 ein Verfahren, bei dem über einem ersten aktiven Gebiet und einem zweiten aktiven Gebiet eine dielektrische Schicht mit hoher Dielektrizitätskonstante gebildet wird, die als eine ferroelektrische Schicht dienen soll. Die dielektrische Schicht mit hoher Dielektrizitätskonstante wird über dem ersten aktiven Gebiet entfernt. Über dem zweiten aktiven Gebiet wird die dielektrische Schicht mit hoher Dielektrizitätskonstante belassen. Über dem ersten aktiven Gebiet wird eine erste Elektrodenstruktur gebildet, und über dem zweiten aktiven Gebiet wird eine zweite Elektrodenstruktur gebildet.
  • Eine Aufgabe der Erfindung ist, Halbleiterstrukturen und Verfahren für ihre Herstellung bereitzustellen, die eine verbesserte Integration von ferroelektrischen Transistoren in einer gleichen Halbleiterstruktur wie andere Arten von Transistoren ermöglichen.
  • Erfindungsgemäß wird die Aufgabe durch ein Verfahren gemäß Anspruch 1 gelöst.
  • Außerdem wird die Aufgabe erfindungsgemäß durch ein Verfahren gemäß Anspruch 27 gelöst.
  • Ferner wird die Aufgabe erfindungsgemäß durch eine Halbleiterstruktur gemäß Anspruch 40 gelöst.
  • Ferner wird die Aufgabe erfindungsgemäß durch ein Verfahren gemäß Anspruch 41 gelöst.
  • Ausführungsformen der Erfindung umfassen die in den abhängigen Ansprüchen definierten Merkmale.
  • Im Folgenden werden Ausführungsformen der Erfindung mit Bezug auf die beigefügten Zeichnungen beschrieben, in denen gleiche Bezugszeichen gleiche Elemente bezeichnen, und in denen:
  • 1–7 schematische Querschnittsansichten einer Halbleiterstruktur gemäß einer Ausführungsform in Stadien eines Herstellungsverfahrens gemäß einer Ausführungsform zeigen;
  • 8–12 schematische Querschnittsansichten einer Halbleiterstruktur gemäß einer Ausführungsform in Stadien eines Herstellungsverfahrens gemäß einer Ausführungsform zeigen;
  • 13–14 schematische Querschnittsansichten einer Halbleiterstruktur gemäß einer Ausführungsform in Stadien eines Herstellungsverfahrens gemäß einer Ausführungsform zeigen;
  • 15–17 schematische Querschnittsansichten einer Halbleiterstruktur gemäß einer Ausführungsform in Stadien eines Herstellungsverfahrens gemäß einer Ausführungsform zeigen;
  • 18 eine schematische Querschnittsansicht einer Halbleiterstruktur gemäß einer Ausführungsform in einem Stadium eines Herstellungsverfahrens gemäß einer Ausführungsform zeigt; und
  • 19–21 schematische Querschnittsansichten einer Halbleiterstruktur in Stadien eines Herstellungsverfahrens gemäß einer Ausführungsform zeigen.
  • Ein erfindungsgemäßes Verfahren, das hierin angegeben wird, umfasst ein Bereitstellen einer Halbleiterstruktur. Die Halbleiterstruktur umfasst ein Gebiet für einen Logik-Transistor, ein Gebiet für einen ferroelektrischen Transistor und ein Gebiet für einen Eingabe-/Ausgabe-Transistor. Über der Halbleiterstruktur wird eine erste Schutzschicht gebildet. Die erste Schutzschicht bedeckt das Gebiet für den Logik-Transistor und das Gebiet für den Eingabe-/Ausgabe-Transistor. Zumindest ein Teil des Gebiets für den ferroelektrischen Transistor wird nicht von der ersten Schutzschicht bedeckt. Nach dem Bilden der ersten Schutzschicht wird über der Halbleiterstruktur ein Dielektrikum für einen ferroelektrischen Transistor abgeschieden, das Dielektrikum für den ferroelektrischen Transistor und die erste Schutzschicht werden von dem Gebiet für den Logik-Transistor und dem Gebiet für den Eingabe-/Ausgabe-Transistor entfernt, über dem Gebiet für den Eingabe-/Ausgabe-Transistor wird ein Dielektrikum für einen Eingabe-/Ausgabe-Transistor gebildet und zumindest über dem Gebiet für den Logik-Transistor wird ein Dielektrikum für einen Logik-Transistor gebildet.
  • Ein anderes erfindungsgemäßes Verfahren, das hierin angegeben wird, umfasst ein Bereitstellen einer Halbleiterstruktur. Die Halbleiterstruktur umfasst ein Gebiet für einen Logik-Transistor, ein Gebiet für einen ferroelektrischen Transistor und ein Gebiet für einen Eingabe-/Ausgabe-Transistor. In dem Gebiet für den ferroelektrischen Transistor wird eine Vertiefung gebildet. Ein Dielektrikum für einen ferroelektrischen Transistor wird über der Halbleiterstruktur abgeschieden. Ein Teil des Dielektrikums für den ferroelektrischen Transistor wird in der Vertiefung abgeschieden. Das Dielektrikum für den ferroelektrischen Transistor wird von dem Gebiet für den Logik-Transistor und dem Gebiet für den Eingabe-/Ausgabe-Transistor entfernt. Über dem Gebiet für den Eingabe-/Ausgabe-Transistor wird ein Dielektrikum für einen Eingabe-/Ausgabe-Transistor gebildet. Über zumindest dem Gebiet für den Logik-Transistor wird ein Dielektrikum für einen Logik-Transistor gebildet.
  • Eine erfindungsgemäße Halbleiterstruktur, die hierin angegeben wird, umfasst ein Substrat. Das Substrat umfasst ein Gebiet für einen Logik-Transistor, ein Gebiet für einen ferroelektrischen Transistor und ein Gebiet für einen Eingabe-/Ausgabe-Transistor. An dem Gebiet für den Logik-Transistor befindet sich ein Logik-Transistor. Der Logik-Transistor umfasst ein Gate-Dielektrikum und eine Gate-Elektrode. An dem Gebiet für den Eingabe-/Ausgabe-Transistor befindet sich ein Eingabe-/Ausgabe-Transistor. Der Eingabe-/Ausgabe-Transistor umfasst ein Gate-Dielektrikum und eine Gate-Elektrode. Das Gate-Dielektrikum des Eingabe-/Ausgabe-Transistors hat eine größere Dicke als das Gate-Dielektrikum des Logik-Transistors. An dem Gebiet für den ferroelektrischen Transistor befindet sich ein ferroelektrischer Transistor. Der ferroelektrische Transistor umfasst eine Vertiefung in dem Gebiet für den ferroelektrischen Transistor. In der Vertiefung befindet sich ein ferroelektrisches Dielektrikum und über dem ferroelektrischen Dielektrikum befindet sich eine Gate-Elektrode.
  • Ein weiteres erfindungsgemäßes Verfahren, das hierin angegeben wird, umfasst ein Bereitstellen einer Halbleiterstruktur. Die Halbleiterstruktur umfasst ein Gebiet für einen Eingabe-/Ausgabe-Transistor, ein Gebiet für einen Logik-Transistor und ein Gebiet für einen ferroelektrischen Transistor. Über dem Gebiet für den Eingabe-/Ausgabe-Transistor befindet sich ein Dielektrikum für den Eingabe-/Ausgabe-Transistor. Über zumindest dem Gebiet für den Logik-Transistor befindet sich ein Dielektrikum für den Logik-Transistor. Über dem Gebiet für den ferroelektrischen Transistor befindet sich ein ferroelektrisches Dielektrikum. Über der Halbleiterstruktur wird eine Schicht aus einem Gate-Elektrodenmaterial abgeschieden. Über dem Gebiet für den ferroelektrischen Transistor wird eine erste Gate-Elektrode gebildet. Das Bilden der ersten Gate-Elektrode umfasst ein Durchführen eines ersten Gate-Ätzverfahrens, das dafür ausgelegt ist, das Gate-Elektrodenmaterial zu entfernen. Bei dem ersten Gate-Ätzverfahren wird ein Teil der Schicht aus dem Gate-Elektrodenmaterial über dem Gebiet für den ferroelektrischen Transistor teilweise entfernt. Über dem Gebiet für den Logik-Transistor wird eine zweite Gate-Elektrode gebildet und über dem Gebiet für den Eingabe-/Ausgabe-Transistor wird eine dritte Gate-Elektrode gebildet. Das Bilden der zweiten Gate-Elektrode und der dritten Gate-Elektrode umfasst ein Durchführen eines zweiten Gate-Ätzverfahrens. Bei dem zweiten Gate-Ätzverfahren wird ein Teil der Schicht aus dem Gate-Elektrodenmaterial über dem Gebiet für den Logik-Transistor und ein Teil der Schicht aus dem Gate-Elektrodenmaterial über dem Gebiet für den Eingabe-/Ausgabe-Transistor teilweise entfernt. Das erste Gate-Ätzverfahren und das zweite Gate-Ätzverfahren sind voneinander getrennte Ätzverfahren.
  • Ausführungsformen der Erfindung, die hierin beschrieben werden, stellen Schemata für die Integration ferroelektrischer Feldeffekt-Transistoren in ein CMOS-Verfahren, bei dem auch Logik-Transistoren, die ein relativ dünnes Gate-Dielektrikum aufweisen, und Eingabe/Ausgabe-Transistoren, die ein Gate-Dielektrikum aufweisen, das eine größere Dicke hat als das Gate-Dielektrikum der Logik-Transistoren, gebildet werden. Somit können auf einem Halbleitersubstrat, wie beispielsweise einem Halbleiter-Wafer, drei verschiedene Gate-Dielektrika gebildet werden, wobei eines der Gate-Dielektrika ein ferroelektrisches Material umfasst. Beispiele für mögliche Anwendungen umfassen ein Bereitstellen von eingebettetem Speicher, in dem ferroelektrische Transistoren verwendet werden, sowie von Logik-Transistoren und Eingabe/Ausgabe-Transistoren auf dem gleichen Chip. Techniken wie die hierin angegebenen ermöglichen es, das Aussetzen des Gate-Dielektrikums von Logik-Transistoren an Verarbeitungsschritte, bei denen das Gate-Dielektrikum der ferroelektrischen Transistoren gebildet wird, zu vermeiden. Für die Logik-Transistoren und die Eingabe/Ausgabe-Transistoren kann ein gleiches Gate-Metall verwendet werden, was das Ätzen des Gate-Stapels bei der Bildung der Gate-Elektroden der Logik-Transistoren und der Eingabe/Ausgabe-Transistoren vereinfachen kann. Das Bilden der Gate-Dielektrika der Logik-Transistoren und der Eingabe/Ausgabe-Transistoren sowie die Anpassung der Austrittsarbeit können im Wesentlichen auf die gleiche Art und Weise durchgeführt werden wie in konventionellen CMOS-Verfahren. Deshalb müssen die Topografie und das Verhalten bei schmalen Breiten der Logik-Transistoren und der Eingabe/Ausgabe-Transistoren nicht wesentlich verändert werden.
  • In manchen Ausführungsformen, die hierin beschrieben werden, kann in einem Gebiet für einen ferroelektrischen Transistor eine Vertiefung gebildet werden, bevor in dieser ein Dielektrikum für einen ferroelektrischen Transistor abgeschieden wird. Dadurch kann während späteren Verarbeitungsschritten, bei denen Photolithographieverfahren durchgeführt werden, eine Topografie verringert werden. Ohne das Bilden einer Vertiefung in dem Gebiet für den ferroelektrischen Transistor kann man eine Topografie, deren Größe von der Dicke des Dielektrikums für den ferroelektrischen Transistor abhängt, erhalten, wobei die Größe in einem Bereich von ungefähr von 10–30 nm liegen kann. Typische Schärfebereiche bei der Photolithographie können ungefähr ±30 nm betragen. Deshalb kann die Topografie, die man ohne die Bildung der Vertiefung in dem Gebiet für den ferroelektrischen Transistor erhält, zu einem verringerten Schärfebereich führen, insbesondere bei relativ dicken Dielektrika für ferroelektrische Transistoren, die eine Dicke von mehr als ungefähr 20 nm haben. Das Bilden einer Vertiefung in dem Gebiet für den ferroelektrischen Transistor vor der Abscheidung des Dielektrikums für den ferroelektrischen Transistor kann es ermöglichen, Topografieunterschiede im Wesentlichen zu beseitigen oder zumindest zu verringern, was dabei helfen kann, einen Schärfebereich bei der Photolithographie zu vergrößern und eine Ausbeute des Herstellungsverfahrens zu verbessern. Die Verringerung der Topografie kann auch in anderen Verarbeitungsschritten als der Photolithographie vorteilhaft sein, und sie kann dabei helfen, eine ungefähr gleiche Höhe der Gate-Elektroden in allen Transistoren bereitzustellen.
  • In manchen Ausführungsformen, die hierin angegeben werden, kann eine endgültige Gate-Ätzung für die ferroelektrischen Transistoren von einer endgültigen Gate-Ätzung für andere Bauelemente, wie beispielsweise Logik-Transistoren und Eingabe/Ausgabe-Transistoren getrennt sein. Das kann dabei helfen, gute Gate-Profile für die ferroelektrischen Transistoren sowie die Logik-Transistoren und die Eingabe/Ausgabe-Transistoren zu erhalten, da Probleme, die durch eine starke Aufladung der Gebiete für die ferroelektrischen Transistoren aufgrund des relativ dicken Dielektrikums für die ferroelektrischen Transistoren, das sich in den Gebieten für die ferroelektrischen Transistoren befindet, vermieden oder zumindest wesentlich verringert werden können.
  • 1 zeigt eine schematische Querschnittsansicht einer Halbleiterstruktur 100 gemäß einer Ausführungsform in einem Stadium eines Herstellungsverfahrens gemäß einer Ausführungsform. Die Halbleiterstruktur 100 umfasst ein Substrat 101. In manchen Ausführungsformen kann das Substrat 101 ein massives Halbleitersubstrat sein, das aus einem Halbleitermaterial, wie beispielsweise Silizium, gebildet ist. In anderen Ausführungsformen kann das Substrat 101 ein Halbleiter-Auf-Isolator-Substrat (SOI-Substrat, die englische Abkürzung ”SOI” steht für ”Semiconductor-On-Insulator”) sein, das eine Schicht aus einem Halbleitermaterial wie beispielsweise Silizium, umfasst, an der Bauelemente, wie beispielsweise Feldeffekt-Transistoren der Halbleiterstruktur 100, gebildet werden und die sich auf einer Schicht aus einem isolierenden Material wie beispielsweise Siliziumdioxid (nicht gezeigt), befindet. Die Schicht aus dem isolierenden Material kann sich auf einem Trägersubstrat befinden, das beispielsweise ein Silizium-Wafer (nicht gezeigt) sein kann.
  • Das Substrat 101 kann ein Gebiet 102 für einen Logik-Transistor, ein Gebiet 103 für einen ferroelektrischen Transistor und ein Gebiet 104 für einen Eingabe/Ausgabe-Transistor umfassen. Wie im Folgenden genauer ausgeführt wird, wird in dem Gebiet 102 für den Logik-Transistor ein Logik-Transistor gebildet, der ein Feldeffekt-Transistor ist, der ein Teil eines Logik-Schaltkreises der Halbleiterstruktur 100 sein kann. In dem Gebiet 103 für den ferroelektrischen Transistor wird ein ferroelektrischer Transistor gebildet, der ein Feldeffekt-Transistor ist, der ein Gate-Isolationsmaterial umfasst, das ein ferroelektrisches Material enthält. In dem Gebiet 104 für den Eingabe/Ausgabe-Transistor wird ein Eingabe/Ausgabe-Transistor der Halbleiterstruktur 100 gebildet, der ein Feldeffekt-Transistor ist, der für den Betrieb bei einer höheren Betriebsspannung ausgelegt ist als der Logik-Transistor, der in dem Gebiet 102 für den Logik-Transistor gebildet wird.
  • In manchen Ausführungsformen kann jedes von dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor eine Dotierung aufweisen, die sich von einer Grunddotierung des Substrats 101 unterscheidet. Beispielsweise kann in jedem von dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und/oder dem Gebiet 104 für den Eingabe/Ausgabe-Transistor ein jeweiliges Wannengebiet bereitgestellt werden. Das kann mit Hilfe konventioneller Dotiertechniken, wie beispielsweise der Ionenimplantation, geschehen. In anderen Ausführungsformen können Wannengebiete in dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor in späteren Schritten des Herstellungsverfahrens bereitgestellt werden, was unten genauer ausgeführt wird.
  • Die Halbleiterstruktur 100 kann außerdem eine Flachgraben-Isolationsstruktur 105 umfassen, die eine elektrische Isolation zwischen dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor sowie zwischen dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor und anderen Schaltkreiselementen (nicht gezeigt) in der Halbleiterstruktur bereitstellt. Zum Bilden der Flachgraben-Isolationsstruktur 105 können bekannte Techniken zum Bereitstellen von Flachgraben-Isolationsstrukturen, die eine Photolithographie, ein Ätzen, ein Oxidation, eine Abscheidung und/oder ein chemisch-mechanisches Polieren umfassen, verwendet werden.
  • Die Halbleiterstruktur 100 umfasst außerdem eine Pufferschicht 106. In manchen Ausführungsformen kann die Pufferschicht 106 Siliziumdioxid enthalten, und sie kann mit Hilfe eines thermischen Oxidationsverfahrens und/oder eines Abscheidungsverfahrens, wie beispielsweise der chemischen Dampfabscheidung (CVD, die englische Abkürzung steht für ”Chemical Vapor Deposition”) oder der plasmaverstärkten chemischen Dampfabscheidung (PECVD, die englische Abkürzung steht für ”Plasma Enhanced Chemical Vapor Deposition”) gebildet werden.
  • In manchen Ausführungsformen kann die Pufferschicht 106 vor dem Bilden der Flachgraben-Isolationsstruktur 105 gebildet werden. Danach kann auf der Pufferschicht 106 eine Puffer-Nitridschicht (nicht gezeigt) gebildet werden. Die Puffer-Nitridschicht und die Pufferschicht 106 können strukturiert werden, um eine Hartmaske, die zum Ätzen der Gräben der Flachgraben-Isolationsstruktur 105 verwendet werden kann, zu bilden. Nach dem Bilden der Gräben und nach dem Füllen der Gräben mit einem elektrisch isolierenden Material wie beispielsweise Siliziumdioxid kann die Puffer-Nitridschicht entfernt werden und die Pufferschicht 106 kann auf der Oberfläche der Halbleiterstruktur 100 verbleiben. In machen Ausführungsformen kann nach dem Bilden der Flachgraben-Isolationsstruktur 105 zusätzliches Siliziumdioxid aufgewachsen oder abgeschieden werden, um die Dicke der Pufferschicht 106 zu vergrößern. Das kann dabei helfen, sicherzustellen, dass die Pufferschicht 106 eine ausreichende Dicke für die Verwendung als eine Ätzstopp-Schicht in späteren Herstellungsverfahren hat, was unten genauer beschrieben wird.
  • Die Halbleiterstruktur 100 umfasst außerdem eine erste Schutzschicht 107. Die erste Schutzschicht 107 kann aus einem Material gebildet werden, das relativ zu dem Material der Pufferschicht 106 selektiv geätzt werden kann. Insbesondere kann die erste Schutzschicht 107 in Ausführungsformen, in denen die Pufferschicht 106 Siliziumdioxid enthält, Siliziumnitrid enthalten. Die erste Schutzschicht 107 kann mit Hilfe von Abscheidungsverfahren wie der CVD oder der PECVD gebildet werden.
  • Die Halbleiterstruktur 100 umfasst außerdem eine Maske 108. Die Maske 108 kann eine Photolack-Maske sein und mit Hilfe der Photolithographie gebildet werden. Die Maske 108 bedeckt das Gebiet 102 für den Logik-Transistor und das Gebiet 104 für den Eingabe/Ausgabe-Transistor, aber nicht das Gebiet 103 für den ferroelektrischen Transistor. Deshalb liegt ein Teil der ersten Schutzschicht 107 über dem Gebiet 103 für den ferroelektrischen Transistor an einer Oberfläche der Halbleiterstruktur 100 frei.
  • Nach dem Bilden der Maske 108 kann ein Ätzverfahren durchgeführt werden, das dafür ausgelegt ist, das Material der ersten Schutzschicht 107 relativ zu dem Material der Pufferschicht 106 selektiv zu entfernen, was in 1 schematisch durch Pfeile 109 dargestellt ist. In Ausführungsformen, in denen die erste Schutzschicht 107 Siliziumnitrid enthält und die Pufferschicht 106 Siliziumdioxid enthält, kann das Ätzverfahren 109 ein Nass-Ätzverfahren oder ein Trocken-Ätzverfahren sein, das dafür ausgelegt ist, Siliziumnitrid relativ zu Siliziumdioxid selektiv zu entfernen. Bei dem Ätzverfahren 109 kann der Teil der ersten Schutzschicht 107 über dem Gebiet 103 für den ferroelektrischen Transistor entfernt werden.
  • 2 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsverfahrens. Nach dem Entfernen des Teils der ersten Schutzschicht 107 über dem Gebiet 103 für den ferroelektrischen Transistor kann die Maske 108 mit Hilfe eines Resist-Strip-Verfahrens entfernt werden und es kann ein weiteres Ätzverfahren, beispielsweise ein Nass-Ätzverfahren, bei dem verdünnte Flusssäure verwendet wird, durchgeführt werden, um den Teil der Pufferschicht 106 über dem Gebiet 103 für den ferroelektrischen Transistor zu entfernen. Dadurch liegt das Halbleitermaterial des Substrats 101 in dem Gebiet 103 für den ferroelektrischen Transistor an der Oberfläche der Halbleiterstruktur 100 frei.
  • Danach kann über der Halbleiterstruktur 100 ein Dielektrikum 201 für einen ferroelektrischen Transistor abgeschieden werden. In manchen Ausführungsformen kann das Dielektrikum 201 für den ferroelektrischen Transistor ein Unterlagen-Dielektrikum (nicht gezeigt) unter dem Dielektrikum 201 für den ferroelektrischen Transistor umfassen. Das Unterlagen-Dielektrikum kann Siliziumdioxid, Siliziumnitrid oder ein anderes Dielektrikum enthalten und dabei helfen, eine Grenzfläche zwischen dem Dielektrikum 201 für den ferroelektrischen Transistor und dem Halbleitermaterial des Substrats 101 in dem Gebiet 103 für den ferroelektrischen Transistor zu verbessern. Außerdem kann in manchen Ausführungsformen das Unterlagen-Dielektrikum als eine Ätzstopp-Schicht verwendet werden, wenn Teile des Dielektrikums 201 für den ferroelektrischen Transistor wie unten beschrieben von der Halbleiterstruktur 100 wegätzt werden.
  • In manchen Ausführungsformen kann das Dielektrikum 201 für den ferroelektrischen Transistor ein Oxid, das Hafnium enthält, umfassen. In manchen Ausführungsformen kann das Dielektrikum 201 für den ferroelektrischen Transistor Hafniumdioxid enthalten. Das Dielektrikum 201 für den ferroelektrischen Transistor kann dotiert sein. Beispielsweise kann das Dielektrikum 201 für den ferroelektrischen Transistor in manchen Ausführungsformen Siliziumdotiertes Hafniumdioxid enthalten. Aluminiumdotiertes Hafniumdioxid, Yttriumdotiertes Hafniumdioxid, Gadoliniumdotiertes Hafniumdioxid und/oder Hafniumzirkoniumdioxid können ebenfalls verwendet werden. In weiteren Ausführungsformen kann das Dielektrikum 201 für den ferroelektrischen Transistor im Wesentlichen undotiertes Hafniumdioxid enthalten.
  • Unmittelbar nach der Abscheidung des Dielektrikums 201 für den ferroelektrischen Transistor muss das Dielektrikum 201 für den ferroelektrischen Transistor keine ferroelektrischen Eigenschaften haben. In manchen Ausführungsformen kann das Abscheidungsverfahren, das zum Abscheiden des Dielektrikums für den ferroelektrischen Transistor verwendet wird, so ausgelegt sein, dass das abgeschiedene Material im Wesentlichen amorph ist und man kann eine kristalline Struktur des Dielektrikums 201 für den ferroelektrischen Transistor mit ferroelektrischen Eigenschaften mit Hilfe eines Wärmebehandlungsverfahrens enthalten, das in einem späteren Stadium des Herstellungsverfahrens durchgeführt wird, was unten genauer beschrieben wird.
  • In Ausführungsformen, in denen das Dielektrikum 201 für den ferroelektrischen Transistor Silizium-dotiertes Hafniumdioxid enthält, kann zum Abscheiden des Dielektrikums 201 für den ferroelektrischen Transistor ein Atomlagen-Abscheidungsverfahren (ALD-Verfahren, die englische Abkürzung ”ALD” steht für ”Atomic Layer Deposition”) durchgeführt werden. Bei dem Atomlagen-Abscheidungsverfahren können Tetrakis(ethylmethylamino)-Hafnium, Tetrakisdimethylamino-Silan und Ozon verwendet werden. In manchen Ausführungsformen können zusätzlich metallorganische Ausgangsstoffe verwendet werden. Die Atomlagen-Abscheidung kann bei einer Temperatur von weniger als 500°C, beispielsweise bei einer Temperatur in einem Bereich von ungefähr 300–400°C, insbesondere bei einer Temperatur von ungefähr 350°C durchgeführt werden. Ein Siliziumgehalt des Dielektrikums 201 für den ferroelektrischen Transistor kann sich in einem Bereich von 2–5 mol%, insbesondere in einem Bereich von ungefähr 2,5–4,5 mol% befinden. Der Siliziumdioxid-Gehalt des Dielektrikums 201 für den ferroelektrischen Transistor kann gesteuert werden, indem die Zusammensetzung der Gase, die bei dem Atomlagen-Abscheidungsverfahren verwendet werden, variiert wird. Eine Abscheidung des Dielektrikums 201 für den ferroelektrischen Transistor bei einer relativ niedrigen Temperatur, wie oben beschrieben, kann dabei helfen, unmittelbar nach der Abscheidung eine amorphe Struktur des Dielektrikums 201 für den ferroelektrischen Transistor zu erhalten.
  • In Ausführungsformen, in denen das Dielektrikum 201 für den ferroelektrischen Transistor Aluminiumdotiertes Hafniumdioxid, Yttriumdotiertes Hafniumdioxid oder Gadoliniumdotiertes Hafniumdioxid enthält, kann ein ALD-Verfahren, bei dem Tetrakis(ethylmethylamino)-Hafnium, Hafniumtetrachlorid sowie Ozon und/oder Wasser verwendet werden, benutzt werden. Außerdem können, abhängig davon, ob das Dielektrikum 201 für den ferroelektrischen Transistor Aluminium, Yttrium oder Gadolinium enthält, Trimethylaluminium, Tris(Methylcyclopentadienyl) Yttrium oder Tris(isopropylcyclopentadienyl)gadolinium verwendet werden. Weitere Parameter des ALD-Verfahrens können denen entsprechen, die oben im Zusammenhang mit Ausführungsformen, in denen das Dielektrikum 201 für den ferroelektrischen Transistor Siliziumdotiertes Hafniumdioxid enthält, beschrieben wurden.
  • In Ausführungsformen, in denen das Dielektrikum 201 für den ferroelektrischen Transistor Hafniumzirkoniumdioxid enthält, kann für die Abscheidung des Dielektrikums 201 für den ferroelektrischen Transistor ein ALD-Verfahren durchgeführt werden, bei dem Tetrakis(ethylmethylamino)-Zirkonium, Tetrakis(ethylmethylamino)-Hafnium und Ozon verwendet werden. In manchen Ausführungsformen kann das Hafniumzirkoniumdioxid eine Zusammensetzung gemäß der Formel Hf0,5Zr0,5O2 haben. Weitere Parameter des ALD-Verfahrens können denen entsprechen, die oben im Zusammenhang mit Ausführungsformen, in denen das Dielektrikum 201 für den ferroelektrischen Transistor Siliziumdotiertes Hafniumdioxid enthält, beschrieben wurden.
  • In Ausführungsformen, in denen das Dielektrikum 201 für den ferroelektrischen Transistor im Wesentlichen undotiertes Hafniumdioxid enthält, kann zum Bilden des Dielektrikums 201 für den ferroelektrischen Transistor ein ALD-Verfahren verwendet werden, bei dem Materialien und/oder Parameter entsprechend den oben beschriebenen Ausführungsformen verwendet werden, aber die Stoffe, die zum Erzeugen der Dotierung des Dielektrikums 201 für den ferroelektrischen Transistor bereitgestellt werden, weggelassen werden.
  • Die vorliegenden Angaben sind nicht auf Ausführungsformen beschränkt, in denen zur Abscheidung des Dielektrikums 201 für den ferroelektrischen Transistor ein ALD-Verfahren verwendet wird. In anderen Ausführungsformen kann ein physikalisches Dampf-Abscheidungsverfahren (PVD-Verfahren, die englische Abkürzung ”PVD” steht für ”Physical Vapor Deposition”), beispielsweise ein Sputter-Verfahren, verwendet werden.
  • Eine Dicke des Dielektrikums 201 für den ferroelektrischen Transistor kann sich in einem Bereich von ungefähr 10–30 nm befinden.
  • Dann kann über der Halbleiterstruktur 100 eine Maske 202 gebildet werden. Die Maske 202 kann eine Photolack-Maske sein und sie kann mit Hilfe eines Photolithographieverfahrens gebildet werden. Die Maske 202 kann das Gebiet 103 für den ferroelektrischen Transistor, aber nicht das Gebiet 102 für den Logik-Transistor und das Gebiet 104 für den Eingabe/Ausgabe-Transistor bedecken.
  • Nach der Bildung der Maske 202 können ein oder mehr Ätzverfahren durchgeführt werden, was in 2 schematisch durch Pfeile 203 dargestellt ist. Bei den ein oder mehr Ätzverfahren 203 können Teile des Dielektrikums 201 für den ferroelektrischen Transistor über dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor entfernt werden. Außerdem können bei den ein oder mehr Ätzverfahren die Teile der ersten Schutzschicht 107 über dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor entfernt werden. Teile der Pufferschicht 106 über dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor können in der Halbleiterstruktur 100 verbleiben.
  • 3 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsverfahrens. Nach dem Entfernen der Teile des Dielektrikums 201 für den ferroelektrischen Transistor und der Schutzschicht 107 über dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor kann die Maske 202 mit Hilfe eines Resist-Strip-Verfahrens entfernt werden und eine zweite Schutzschicht 301 kann über der Halbleiterstruktur 100 gebildet werden. Ähnlich wie die oben beschriebene erste Schutzschicht 107 kann die zweite Schutzschicht 301 aus einem Material gebildet werden, das relativ zu dem Material der Pufferschicht 106 selektiv geätzt werden kann, beispielsweise aus Siliziumnitrid. Zum Bilden der zweiten Schutzschicht 301 können Abscheidungstechniken wie die CVD und die PECVD verwendet werden.
  • Nach dem Bilden der zweiten Schutzschicht 301 kann über der zweiten Schutzschicht 301 eine Maske 302 gebildet werden. Die Maske 302 kann eine Photolack-Maske sein und sie kann mit Hilfe eines Photolithographieverfahrens gebildet werden. Die Maske 302 kann das Gebiet 103 für den ferroelektrischen Transistor, aber nicht das Gebiet 102 für den Logik-Transistor und das Gebiet 104 für den Eingabe/Ausgabe-Transistor bedecken.
  • Dann kann ein Ätzverfahren durchgeführt werden, das in 3 schematisch durch Pfeile 303 dargestellt ist. Das Ätzverfahren 303 kann ein Nass-Ätzverfahren oder ein Trocken-Ätzverfahren sein, das dafür ausgelegt ist, das Material der zweiten Schutzschicht 301 relativ zu dem Material der Pufferschicht 106 selektiv zu entfernen. Insbesondere kann das Ätzverfahren 303 in Ausführungsformen, in denen die zweite Schutzschicht 301 Siliziumnitrid enthält und die Pufferschicht 106 Siliziumdioxid enthält, dafür ausgelegt sein, Siliziumnitrid relativ zu Siliziumdioxid selektiv zu entfernen. In manchen Ausführungsformen kann das Ätzverfahren 303 ein Nass-Ätzverfahren sein, bei dem zum selektiven Entfernen von Siliziumnitrid relativ zu Siliziumdioxid heiße Phosphorsäure verwendet wird.
  • Danach kann die Maske 302 mit Hilfe eines Resist-Strip-Verfahrens entfernt werden, und ein Ätzverfahren, das dafür ausgelegt ist, das Material der Pufferschicht 106 relativ zu dem Material der zweiten Schutzschicht 301 selektiv zu entfernen, kann durchgeführt werden, um die Pufferschicht 106 von dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor zu entfernen. In Ausführungsformen, in denen die Pufferschicht 106 Siliziumdioxid enthält und die zweite Schutzschicht 301 Siliziumnitrid enthält, kann ein Nass-Ätzverfahren, bei dem verdünnte Flusssäure als ein Ätzmittel verwendet wird, durchgeführt werden. Dann liegt das Halbleitermaterial des Substrats 101 in dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor an der Oberfläche der Halbleiterstruktur 100 frei. Das Gebiet 103 für den ferroelektrischen Transistor bleibt von dem Dielektrikum 201 für den ferroelektrischen Transistor bedeckt und das Dielektrikum 201 für den ferroelektrischen Transistor über dem Gebiet 103 für den ferroelektrischen Transistor wird durch den Teil der zweiten Schutzschicht 301 über dem Gebiet 103 für den ferroelektrischen Transistor eingekapselt.
  • Die vorliegenden Angaben sind nicht auf Ausführungsformen beschränkt, in denen der Teil des Dielektrikums 201 für den ferroelektrischen Transistor über dem Gebiet 103 für den ferroelektrischen Transistor von der zweiten Schutzschicht 301 eingekapselt wird. In anderen Ausführungsformen können das Bilden der zweiten Schutzschicht 301 und die Strukturierung der zweiten Schutzschicht mit Hilfe der Maske 302 und des Ätzverfahrens 303 weggelassen werden. In solchen Ausführungsformen kann nach den ein oder mehr Ätzverfahren 203, die oben mit Bezug auf 2 beschrieben wurden, die Pufferschicht 106 von dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor entfernt werden und die Verarbeitung der Halbleiterstruktur 100 kann wie im Folgenden beschrieben fortgesetzt werden.
  • 4 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsverfahrens. Nach dem Entfernen der Pufferschicht 106 von dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor kann über dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor ein Dielektrikum 403 für einen Eingabe/Ausgabe-Transistor gebildet werden.
  • Das Dielektrikum 403 für den Eingabe/Ausgabe-Transistor kann ein elektrisch isolierendes Material wie beispielsweise Siliziumdioxid enthalten und mit Hilfe von Techniken wie beispielsweise der thermischen Oxidation und/oder Abscheidungstechniken wie der CVD und/oder der PECVD gebildet werden. Eine Dicke des Dielektrikums 403 für den Eingabe/Ausgabe-Transistor kann so ausgelegt sein, dass das Dielektrikum 403 für den Eingabe/Ausgabe-Transistor in einer Gate-Isolierschicht des in dem Gebiet 104 für den Eingabe/Ausgabe-Transistor zu bildenden Eingabe/Ausgabe-Transistors verwendet werden kann. Beispielsweise kann das Dielektrikum 403 für den Eingabe/Ausgabe-Transistor eine Siliziumdioxid-Schicht mit einer Dicke von ungefähr 20 Å oder mehr, insbesondere einer Dicke in einem Bereich von ungefähr 20–70 Å sein.
  • Danach kann über der Halbleiterstruktur 100 eine Maske 401 gebildet werden. Die Maske 401 kann eine Photolack-Maske sein, und sie kann mit Hilfe der Photolithographie gebildet werden. Die Maske 401 kann das Gebiet 103 für den ferroelektrischen Transistor und das Gebiet 104 für den Eingabe/Ausgabe-Transistor, aber nicht das Gebiet 102 für den Logik-Transistor bedecken.
  • Dann kann ein Ätzverfahren durchgeführt werden, das dafür ausgelegt ist, das Material des Dielektrikums 403 für den Eingabe/Ausgabe-Transistor selektiv zu entfernen, was in 4 schematisch durch Pfeile 402 dargestellt ist. In Ausführungsformen, in denen das Dielektrikum 403 für den Eingabe/Ausgabe-Transistor Siliziumdioxid enthält, kann das Ätzverfahren 402 ein Nass-Ätzverfahren sein, bei dem verdünnte Flusssäure als ein Ätzmittel verwendet wird.
  • 5 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsverfahrens. Nach dem Entfernen des Teils des Dielektrikums 403 für den Eingabe/Ausgabe-Transistor über dem Gebiet 102 für den Logik-Transistor kann die Maske 401 mit Hilfe eines Resist-Strip-Verfahrens von der Halbleiterstruktur 100 entfernt werden und ein Dielektrikum 501 für einen Logik-Transistor kann über der Halbleiterstruktur 100 abgeschieden werden.
  • Das Dielektrikum 501 für den Logik-Transistor kann ein dielektrisches Material mit hoher Dielektrizitätskonstante wie beispielsweise Hafniumdioxid enthalten. In manchen Ausführungsformen kann das Dielektrikum 501 für den Logik-Transistor eine Schicht aus einem Material mit hoher Dielektrizitätskonstante umfassen, die sich auf einer Unterlagenschicht, die Siliziumdioxid, Siliziumnitrid oder eine Kombination aus Siliziumdioxid und Siliziumnitrid enthalten kann, befindet. Wenn das Dielektrikum 501 für den Logik-Transistor ein Material mit hoher Dielektrizitätskonstante enthält, muss es nicht Hafniumdioxid enthalten. In anderen Ausführungsformen können andere dielektrische Materialien mit hoher Dielektrizitätskonstante, die eine größere Dielektrizitätskonstante als Siliziumdioxid, beispielsweise eine Dielektrizitätskonstante größer als ungefähr vier, haben, verwendet werden, wie beispielsweise Zirkoniumdioxid, Hafniumsilikat und/oder Zirkoniumsilikat.
  • Zum Bilden des Dielektrikums 501 für den Logik-Transistor können Abscheidungstechniken, wie beispielsweise die CVD, die PECVD, die metallorganische chemischen Dampfabscheidung und/oder die ALD verwendet werden, um die Schicht aus dem dielektrischen Material mit hoher Dielektrizitätskonstante abzuscheiden. In Ausführungsformen, in denen das Dielektrikum 501 für den Logik-Transistor zusätzlich eine Unterlagenschicht aus Siliziumdioxid umfasst, kann die Unterlagenschicht mit Hilfe von Abscheidungstechniken wie der CVD und/oder der PECVD gebildet werden. In anderen Ausführungsformen kann unter dem Dielektrikum 501 für den Logik-Transistor an dem Gebiet 102 für den Logik-Transistor mit Hilfe eines thermischen Oxidationsverfahrens eine Unterlagenschicht aus Siliziumdioxid gebildet werden. An dem Gebiet 104 für den Eingabe/Ausgabe-Transistor kann bei diesem thermischen Oxidationsverfahren Siliziumdioxid unter dem Dielektrikum 403 für den Eingabe/Ausgabe-Transistor erzeugt werden.
  • In späteren Stadien des Herstellungsverfahrens, die unten genauer erläutert werden, stellt ein Teil des Dielektrikums 501 für den Logik-Transistor über dem Gebiet 102 für den Logik-Transistor eine Gate-Isolierschicht des an dem Gebiet 102 für den Logik-Transistor gebildeten Logik-Transistors bereit und Teile des Dielektrikums 403 für den Eingabe/Ausgabe-Transistor sowie des Dielektrikums 501 für den Logik-Transistor, die über dem Gebiet 104 für den Eingabe/Ausgabe-Transistor gebildet sind, stellen eine Gate-Isolierschicht des an dem Gebiet 104 für den Eingabe/Ausgabe-Transistor gebildeten Eingabe/Ausgabe-Transistors bereit. Die Gate-Isolierschicht des Eingabe/Ausgabe-Transistors kann größeren Betriebsspannungen, die beim Betrieb des aus der Halbleiterstruktur 100 gebildeten integrierten Schaltkreises an den Eingabe/Ausgabe-Transistor angelegt werden, widerstehen als die Gate-Isolierschicht des Logik-Transistors, die das Dielektrikum 403 für den Eingabe/Ausgabe-Transistor nicht enthält.
  • Nach dem Bilden des Dielektrikums 501 für den Logik-Transistor kann über der Halbleiterstruktur 100 ein erstes Metall 502 abgeschieden werden. Hierin wird der Begriff ”Metall” allgemein dazu verwendet, elementare Metalle, Metalllegierungen und Metallverbindungen zu bezeichnen. Das erste Metall 502 kann ein Metall, eine Metalllegierung und/oder eine Metallverbindung enthalten, die dafür geeignet ist, als ein Metall-Gate des in dem Gebiet 102 für den Logik-Transistor zu bildenden Logik-Transistors und des in dem Gebiet 104 für den Eingabe/Ausgabe-Transistor zu bildenden Eingabe/Ausgabe-Transistors verwendet zu werden. In Ausführungsformen, in denen der an dem Gebiet 102 für den Logik-Transistor zu bildende Logik-Transistor und der an dem Gebiet 104 für den Eingabe/Ausgabe-Transistor zu bildende Eingabe/Ausgabe-Transistor p-Kanal-Transistoren sind, kann das erste Metall 502 Aluminium und/oder Aluminiumnitrid enthalten. In Ausführungsformen, in denen der Logik-Transistor und der Eingabe/Ausgabe-Transistor n-Kanal-Transistoren sind, kann das erste Metall 502 Lanthan, Lanthannitrid und/oder Titannitrid enthalten.
  • Der Logik-Transistor und der Eingabe/Ausgabe-Transistor müssen nicht Transistoren des gleichen Typs sein. In manchen Ausführungsformen kann einer von dem Logik-Transistor und dem Eingabe/Ausgabe-Transistor ein n-Kanal-Transistor sein und der andere von dem Logik-Transistor und dem Eingabe/Ausgabe-Transistor kann ein p-Kanal-Transistor sein. In solchen Ausführungsformen können Teile des ersten Metalls 502 über dem Gebiet 102 für den Logik-Transistor bzw. dem Gebiet 104 für den Eingabe/Ausgabe-Transistor unterschiedliche Materialien enthalten. In solchen Ausführungsformen können nacheinander Schichten aus unterschiedlichen Metallen über der Halbleiterstruktur 100 abgeschieden werden und Techniken der Photolithographie und des Ätzens können verwendet werden, um Teile der Metallschichten von dem Gebiet 102 für den Logik-Transistor, dem Gebiet 104 für den Eingabe/Ausgabe-Transistor und wahlweise dem Gebiet 103 für den ferroelektrischen Transistor zu entfernen.
  • Nach dem Bilden des ersten Metalls 502 kann ein Wärmebehandlungsverfahren durchgeführt werden, um eine Diffusion des ersten Metalls 502 zu erhalten.
  • Danach kann über der Halbleiterstruktur 100 eine Maske 503 gebildet werden. Die Maske 503 kann eine Photolack-Maske sein, und sie kann mit Hilfe der Photolithographie gebildet werden. Die Maske 503 kann das Gebiet 102 für den Logik-Transistor und das Gebiet 104 für den Eingabe/Ausgabe-Transistor, nicht aber das Gebiet 103 für den ferroelektrischen Transistor bedecken.
  • Dann können ein oder mehr Ätzverfahren 504, die dafür ausgelegt sind, die Materialien des ersten Metalls 502, des Dielektrikums 501 für den Logik-Transistor und der zweiten Schutzschicht 301 zu entfernen, durchgeführt werden, was in 5 schematisch durch Pfeile 504 dargestellt ist. Bei den ein oder mehr Ätzverfahren 504 können Teile des ersten Metalls 502 und des Dielektrikums 501 für den Logik-Transistor über dem Gebiet 103 für den ferroelektrischen Transistor entfernt werden. Zusätzlich kann bei den ein oder mehr Ätzverfahren 504 die zweite Schutzschicht 301 von dem Gebiet 103 für den ferroelektrischen Transistor entfernt werden, so dass das Dielektrikum 201 für den ferroelektrischen Transistor an der Oberfläche der Halbleiterstruktur 100 freiliegt. In Ausführungsformen, in denen das Bilden der zweiten Schutzschicht 301 wie oben beschrieben weggelassen wird, müssen nur das erste Metall 502 und das Dielektrikum 501 für den Logik-Transistor von dem Gebiet 103 für den ferroelektrischen Transistor entfernt werden, um das Dielektrikum 201 für den ferroelektrischen Transistor freizulegen. Danach kann die Maske 503 mit Hilfe eines Resist-Strip-Verfahrens entfernt werden.
  • 6 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsverfahrens. Nach dem Freilegen des Teils des Dielektrikums 201 für den ferroelektrischen Transistor über dem Gebiet 103 für den ferroelektrischen Transistor kann das erste Metall 502 von dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor entfernt werden. Das kann mit Hilfe eines Ätzverfahrens geschehen, das dafür ausgelegt ist, das erste Metall 502 relativ zu den Materialien des Dielektrikums 501 für den Logik-Transistor, der Flachgraben-Isolationsstruktur 105 und des Dielektrikums 201 für den ferroelektrischen Transistor selektiv zu entfernen. Das Entfernen des ersten Metalls 502 kann in Abwesenheit jedweder Photolack-Maske über der Halbleiterstruktur 100 durchgeführt werden.
  • Danach kann über der Halbleiterstruktur 100 ein zweites Metall 601 abgeschieden werden. Das zweite Metall 601 kann ein Metall oder eine Metallverbindung, beispielsweise Titannitrid, enthalten, und mit Hilfe von Abscheidungstechniken wie der CVD, der PECVD und/oder der ALD abgeschieden werden.
  • Danach kann ein Wärmebehandlungsverfahren durchgeführt werden, bei dem das Dielektrikum 201 für den ferroelektrischen Transistor in Anwesenheit des zweiten Metalls 601 erhitzt wird, damit man eine Kristallstruktur des Dielektrikums 201 für den ferroelektrischen Transistor mit ferroelektrischen Eigenschaften erhält. Das Wärmebehandlungsverfahren kann ein schnelles thermisches Wärmebehandlungsverfahren sein, bei dem die Halbleiterstruktur 100 einer Temperatur ausgesetzt wird, die größer als eine Kristallisationstemperatur des Materials des Dielektrikums 201 für den ferroelektrischen Transistor ist. In manchen Ausführungsformen kann die Halbleiterstruktur 100 bei dem Wärmebehandlungsverfahren einer Temperatur von mehr als ungefähr 450°C, insbesondere einer Temperatur in einem Bereich von ungefähr 450–1000°C, einer Temperatur in einem Bereich von ungefähr 500–1000°C und/oder einer Temperatur von ungefähr 650°C ausgesetzt werden.
  • Danach können über der Halbleiterstruktur 100 ein Gate-Elektrodenmaterial 602 und ein Hartmaskenmaterial 603 abgeschieden werden. In manchen Ausführungsformen kann das Gate-Elektrodenmaterial 602 Polysilizium und/oder amorphes Silizium enthalten, und das Hartmaskenmaterial 603 kann Siliziumnitrid enthalten.
  • 7 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsverfahrens. Nach der Abscheidung des Hartmaskenmaterials 603 kann das Hartmaskenmaterial strukturiert werden, um eine Hartmaske zu bilden. Die Hartmaske kann Teile des Gate-Elektrodenmaterials 602 über dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor, aus dem Gate-Elektroden des an dem Gebiet 102 für den Logik-Transistor zu bildenden Logik-Transistors, des an dem Gebiet 103 für den ferroelektrischen Transistor zu bildenden ferroelektrischen Transistors und des an dem Gebiet 104 für den Eingabe/Ausgabe-Transistor zu bildenden Eingabe/Ausgabe-Transistors gebildet werden, bedecken, was unten genauer erläutert wird. Außerdem können Teile der Hartmaske Teile des Gate-Elektrodenmaterials 602, aus dem Polysilizium-Leitungen der Halbleiterstruktur 100 gebildet werden sollen (nicht gezeigt), bedecken.
  • Zum Bilden der Hartmaske aus dem Hartmaskenmaterial 603 können Techniken der Photolithographie und des Ätzens verwendet werden, wobei zum Bilden von Teilen der Hartmaske, die zum Bilden von Polysilizium-Leitungen verwendet werden, und zum Bilden von Teilen der Hartmaske, die zum Bilden der Gate-Elektroden über dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor verwendet werden, separate Photolithographieverfahren und Ätzverfahren verwendet werden können. Das Bilden von Teilen der Hartmaske, die zum Bilden von Polysilizium-Leitungen verwendet werden, kann vor dem Bilden von Teilen der Hartmaske, die zum Bilden von Gate-Elektroden verwendet werden, durchgeführt werden.
  • Danach können ein oder mehr Ätzverfahren durchgeführt werden, um Teile des Gate-Elektrodenmaterials 602 über dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor, die nicht von der Hartmaske bedeckt sind, zu entfernen. Außerdem können bei den ein oder mehr Ätzverfahren Teile des zweiten Metalls 601, des Dielektrikums 501 für den Logik-Transistor und des Dielektrikums 403 für den Eingabe/Ausgabe-Transistor, die nicht von der Hartmaske bedeckt sind, entfernt werden. In manchen Ausführungsformen können die ein oder mehr Ätzverfahren jedoch an dem Dielektrikum 201 für den ferroelektrischen Transistor anhalten, so dass Teile des Dielektrikums 201 für den ferroelektrischen Transistor, die sich nicht unter der Hartmaske befinden, wie in 7 dargestellt auf der Halbleiterstruktur 100 verbleiben können,
  • Zum Entfernen von solchen Teilen des Dielektrikums 201 für den ferroelektrischen Transistor kann über der Halbleiterstruktur 100 eine Maske 701 gebildet werden. Die Maske 701 kann einen Photolack enthalten und mit Hilfe eines Photolithographieverfahrens gebildet werden. Die Maske 701 kann das Gebiet 102 für den Logik-Transistor und das Gebiet 104 für den Eingabe/Ausgabe-Transistor, nicht aber das Gebiet 103 für den ferroelektrischen Transistor bedecken. Danach kann ein Ätzverfahren durchgeführt werden, das dafür ausgelegt ist, das Dielektrikum 201 für den ferroelektrischen Transistor relativ zu dem Hartmaskenmaterial 603 selektiv zu entfernen, was in 7 schematisch durch Pfeile 702 dargestellt ist. Bei dem Ätzverfahren 702 können Teile des Dielektrikums für den ferroelektrischen Transistor neben der Gate-Elektrode, die durch den von der Hartmaske bedeckten Teil des Gate-Elektrodenmaterials 602 über dem Gebiet 103 für den ferroelektrischen Transistor bereitgestellt wird, entfernt werden.
  • In manchen Ausführungsformen kann vor dem Bilden der Maske 701 und dem Ätzverfahren 702 über der Halbleiterstruktur 100 eine Schutzschicht (nicht gezeigt), die beispielsweise eine konforme Schicht aus Siliziumnitrid umfassen kann, abgeschieden werden, um den Teil des zweiten Metalls 601 über dem Gebiet 103 für den ferroelektrischen Transistor davor zu schützen, von dem bei dem Ätzverfahren 702 verwendeten Ätzmittel angegriffen zu werden.
  • Nach dem Ätzverfahren 702 kann die Maske 701 mit Hilfe eines Resist-Strip-Verfahrens entfernt werden und es können weiteren Verfahren, die Ionenimplantations-Verfahren zum Bilden von Source-Gebieten und Drain-Gebieten in jedem von den Transistorgebieten 102, 103, 104 umfassen, durchgeführt werden, um die Herstellung eines Logik-Transistors in dem Gebiet 102 für den Logik-Transistor, eines ferroelektrischen Transistors in dem Gebiet 103 für den ferroelektrischen Transistor und eines Eingabe/Ausgabe-Transistors in dem Gebiet 104 für den Eingabe/Ausgabe-Transistor abzuschließen. Diese Verfahren können entsprechend konventionellen Verfahren, die bei der Herstellung von Feldeffekt-Transistoren in integrierten Schaltkreisen verwendet werden, durchgeführt werden. In manchen Ausführungsformen kann eine Maske (nicht gezeigt), die das Gebiet 102 für den Logik-Transistor und das Gebiet 104 für den Eingabe/Ausgabe-Transistor, aber nicht das Gebiet 103 für den ferroelektrischen Transistor bedeckt, gebildet werden und es können ein oder mehr Ionenimplantationsverfahren zum Bilden von Halo- und/oder Erweiterungsgebieten in dem Gebiet 103 für den ferroelektrischen Transistor durchgeführt werden, um Eigenschaften des ferroelektrischen Transistors anzupassen.
  • In den oben beschriebenen Ausführungsformen wird das Dielektrikum 501 für den Logik-Transistor, aus dem die Gate-Isolierschicht des Logik-Transistors, der an dem Gebiet 102 für den Logik-Transistor gebildet wird, hergestellt wird, nicht den Verfahrensschritten, die zum Bilden des Dielektrikums für den ferroelektrischen Transistor durchgeführt werden, ausgesetzt. Deshalb kann eine Veränderung von Eigenschaften der Gate-Isolierschicht des Logik-Transistors (und auch des Eingabe/Ausgabe-Transistors, der an dem Gebiet 104 für den Eingabe/Ausgabe-Transistor gebildet wird) im Wesentlichen vermieden werden.
  • Im Folgenden werden weitere Ausführungsformen mit Bezug auf die 8–12 beschrieben. Der Einfachheit halber wurden in den 1–7 einerseits und den 8–12 andererseits gleiche Bezugszeichen verwendet, um gleiche Komponenten zu bezeichnen. Sofern nicht ausdrücklich anders angegeben, können Komponenten, die durch gleiche Bezugszeichen bezeichnet sind, entsprechende oder ähnliche Merkmale haben, und zu ihrer Herstellung können gleiche oder ähnliche Verfahren verwendet werden. Deshalb wird eine ausführliche Beschreibung davon manchmal weggelassen.
  • 8 zeigt eine schematische Querschnittsansicht einer Halbleiterstruktur 800 gemäß einer Ausführungsform in einem Stadium eines Herstellungsverfahrens gemäß einer Ausführungsform. Die Halbleiterstruktur 800 umfasst ein Substrat 101. Das Substrat 101 umfasst ein Gebiet 102 für einen Logik-Transistor, ein Gebiet 103 für einen ferroelektrischen Transistor und ein Gebiet 104 für einen Eingabe/Ausgabe-Transistor. Eine elektrische Isolation zwischen dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor, sowie eine elektrische Isolation zwischen dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor und anderen Schaltkreiselementen in der Halbleiterstruktur 800 kann durch eine Flachgraben-Isolationsstruktur 105 bereitgestellt werden.
  • In dem in 8 gezeigten Stadium des Herstellungsverfahrens kann eine Dotierung von jedem von dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor ungefähr gleich eine Grunddotierung des Substrats 101 sein. Insbesondere müssen sich in diesem Stadium des Herstellungsverfahrens in dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor keine Wannengebiete befinden, die eine Dotierung haben, die von einer Grund-Dotierung des Substrats 101 verschieden ist. Ionenimplantations-Verfahren zum Bilden solcher Wannengebiete können in einem späteren Stadium des Herstellungsverfahrens durchgeführt werden, was unten genauer erläutert wird.
  • Die Halbleiterstruktur 800 umfasst außerdem eine Pufferschicht 106, die sich über dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor befindet, sowie eine erste Schutzschicht 107, die sich ebenfalls über dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor befindet. Zusätzlich befindet sich über dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor eine Maske 108, beispielsweise eine Photo-Maske.
  • Zum Bilden der oben beschriebenen Merkmale der Halbleiterstruktur 800 können Techniken wie die oben mit Bezug auf 1 beschriebenen verwendet werden.
  • Nach dem Bilden der Pufferschicht 106 und der ersten Schutzschicht 107 kann die Halbleiterstruktur 800 Teile der Pufferschicht 106 und der ersten Schutzschicht 107 über dem Gebiet 103 für den ferroelektrischen Transistor umfassen. Nach dem Bilden der Maske 108 können diese Teile der ersten Schutzschicht 107 und der Pufferschicht 106 von dem Gebiet 103 für den ferroelektrischen Transistor entfernt werden. Außerdem kann in dem Gebiet 103 für den ferroelektrischen Transistor eine Vertiefung 801 gebildet werden. In der Vertiefung 801 befindet sich eine Oberfläche des Halbleitermaterials des Gebiets 103 für den ferroelektrischen Transistor, die am Boden der Vertiefung 801 freiliegt, relativ zu Grenzflächen zwischen den Halbleitermaterialien des Gebiets 102 für den Logik-Transistor und des Gebiets 104 für den Eingabe/Ausgabe-Transistor und der Pufferschicht 106 in einer Tiefe, wobei die Tiefe in einer Dickenrichtung des Substrats 101 gemessen wird. Die Tiefe der Vertiefung 801 kann etwas kleiner sein als eine Dicke eines Dielektrikums für einen ferroelektrischen Transistor, die, wie unten beschrieben, in späteren Stadien des Herstellungsverfahrens über der Halbleiterstruktur 800 abgeschieden wird.
  • In manchen Ausführungsformen kann sich die Vertiefung 801, wie in 8 gezeigt, in Teile der Flachgraben-Isolationsstruktur 105 zwischen dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 102 für den Logik-Transistor und in Teile der Flachgraben-Isolationsstruktur 105 zwischen dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor erstrecken. Die Ausdehnung der Vertiefung 801 kann durch die Maske 108 festgelegt werden, die wiederum mit Hilfe eines Photolithographieverfahrens, das zum Bilden der Maske 108 verwendet wird, festgelegt werden kann.
  • Nach dem Bilden der Maske 108 kann ein erstes Ätzverfahren durchgeführt werden, das dafür ausgelegt ist, ein Material der ersten Schutzschicht 107 zu entfernen. In Ausführungsformen, in denen die erste Schutzschicht 107 Siliziumnitrid enthält und die Pufferschicht 106 sowie die Flachgraben-Isolationsstruktur 105 Siliziumdioxid enthalten, kann das erste Ätzverfahren ein Ätzverfahren wie beispielsweise ein Trocken-Ätzverfahren sein, das dafür ausgelegt ist, Siliziumnitrid relativ zu Siliziumdioxid selektiv zu entfernen. Deshalb kann das erste Ätzverfahren an der Pufferschicht 106 und der Flachgraben-Isolationsstruktur 105 anhalten.
  • Danach kann ein zweites Ätzverfahren durchgeführt werden, das dafür ausgelegt ist, die Materialien der Pufferschicht 106 und der Flachgraben-Isolationsstruktur 105 sowie das Halbleitermaterial des Substrats 101, das sich in dem Gebiet 103 für den ferroelektrischen Transistor befindet, zu entfernen. Insbesondere kann das zweite Ätzverfahren ein Ätzverfahren, beispielsweise ein Trocken-Ätzverfahren, sein, das dafür ausgelegt ist, Siliziumdioxid und Silizium zu entfernen. Die Tiefe der Vertiefung 801 kann durch Parameter des zweiten Ätzverfahrens, insbesondere durch eine Dauer des zweiten Ätzverfahrens, gesteuert werden.
  • 9 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 800 in einem späteren Stadium des Herstellungsverfahrens. Nach dem Bilden der Vertiefung 801 kann die Maske 108 mit Hilfe eines Resist-Strip-Verfahrens entfernt werden. Danach kann ein Oxidationsverfahren durchgeführt werden, was in 9 schematisch durch Pfeile 901 dargestellt ist. Das Oxidationsverfahren kann ein thermisches Oxidationsverfahren sein, bei dem die Halbleiterstruktur 800 bei einer erhöhten Temperatur einer oxidierenden Umgebung, beispielsweise einem Gas, das Sauerstoff und/oder Wasserdampf enthält, ausgesetzt wird. Die Teile der ersten Schutzschicht 107 über dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor können das Halbleitermaterial des Substrats 101 in dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor davor schützen, von dem Oxidationsverfahren 901 angegriffen zu werden. Man kann jedoch eine Oxidation des Halbleitermaterials des Substrats 101, das in dem Gebiet 103 für den ferroelektrischen Transistor an der Oberfläche der Halbleiterstruktur 800 freiliegt, erhalten.
  • 10 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 800 in einem späteren Stadium des Herstellungsverfahrens. Nach dem Oxidationsverfahren 901 kann am Boden der Vertiefung 801 in dem Gebiet 103 für den ferroelektrischen Transistor ein Oxid 1001 vorhanden sein.
  • Dann kann ein Ätzverfahren durchgeführt werden, das dafür ausgelegt ist, das Oxid 1001 von dem Gebiet 103 für den ferroelektrischen Transistor zu entfernen, wie in 10 schematisch durch Pfeile 1002 dargestellt. In manchen Ausführungsformen kann das Ätzverfahren 1002 ein Nass-Ätzverfahren sein, bei dem die Halbleiterstruktur 800 einem Ätzmittel ausgesetzt wird, das dafür ausgelegt ist, Siliziumdioxid zu entfernen, beispielsweise verdünnter Flusssäure.
  • Durch das Oxidationsverfahren 901 und das Ätzverfahren 1002 kann man eine Glättung des Halbleitermaterials am Boden der Vertiefung 801 in dem Gebiet 103 für den ferroelektrischen Transistor erhalten, und die Tiefe der Vertiefung 801 kann leicht vergrößert werden.
  • Nach dem Ätzverfahren 1002 kann die Tiefe der Vertiefung 801 ungefähr gleich der Dicke eines Dielektrikums für einen ferroelektrischen Transistor sein, das wie unten genauer ausgeführt, in späteren Stadien des Herstellungsverfahrens über der Halbleiterstruktur 800 abgeschieden wird. In manchen Ausführungsformen kann die Tiefe der Vertiefung 801 in einem Bereich von ungefähr 10–30 nm liegen.
  • 11 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 800 in einem späteren Stadium des Herstellungsverfahrens. Nach dem Ätzverfahren 1002 kann ein Ionenimplantationsverfahren durchgeführt werden, das in 11 schematisch durch das Bezugszeichen 1101 bezeichnet ist. Bei dem Ionenimplantationsverfahren 1101 können Dotierstoffionen in die Halbleiterstruktur 800 implantiert werden. Durch die Implantation der Dotierstoffionen kann in dem Gebiet 102 für den Logik-Transistor ein Wannengebiet 1102 gebildet werden, in dem Gebiet 103 für den ferroelektrischen Transistor kann ein Wannengebiet 1103 gebildet werden und in dem Gebiet 104 für den Eingabe/Ausgabe-Transistor kann ein Wannengebiet 1104 gebildet werden. In den Wannengebieten 1102, 1103, 1104 enthält das Halbleitermaterial in dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor eine Dotierung, die sich von der Grunddotierung des Substrats 101 unterscheidet.
  • Die vorliegenden Angaben sind nicht auf Ausführungsformen beschränkt, in denen in jedes von dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor in einem gemeinsamen Ionenimplantationsverfahren Dotierstoffionen implantiert werden. In anderen Ausführungsformen kann ein Teil der Halbleiterstruktur 800 mit einer ersten Photolack-Maske bedeckt werden. Dann kann ein erstes Ionenimplantationsverfahren durchgeführt werden. Danach kann die erste Photolack-Maske entfernt werden, und es kann eine zweite Photolack-Maske gebildet werden. Dann kann ein zweites Ionenimplantationsverfahren durchgeführt werden. Das kann ein Bereitstellen von Wannengebieten 1102, 1103, 1104 mit unterschiedlichen Merkmalen in der Halbleiterstruktur 800 ermöglichen. Insbesondere können in ein oder mehr der Transistorgebiete 102, 103, 104 Ionen eines Dotierstoffs vom n-Typ implantiert werden, und in den Rest der Transistorgebiete 102, 103, 104 können Ionen eines Dotierstoffs vom p-Typ implantiert werden. Dadurch kann eine Dotierung der Wannengebiete 1102, 1103, 1104 an den Typ des Transistors (n-Kanal oder p-Kanal), der an dem jeweiligen Gebiet gebildet werden soll, angepasst werden.
  • Die ein oder mehr Ionenimplantationsverfahren, die zum Bilden der Wannengebiete 1102, 1103, 1104 verwendet werden, nach dem Oxidationsverfahren 901 durchzuführen, kann dabei helfen, eine Diffusion von Dotierstoffen aus den Wannengebieten 1102, 1103, 1104, die durch das Aussetzen der Halbleiterstruktur 800 an relativ hohe Temperaturen bei dem Oxidationsverfahren 901 verursacht werden könnte, zu vermeiden.
  • Die vorliegenden Angaben sind nicht auf Ausführungsformen beschränkt, in denen die ein oder mehr Ionenimplantationsverfahren 1101 nach dem Ätzverfahren 1002 durchgeführt werden. In anderen Ausführungsformen können die ein oder mehr Ionenimplantationsverfahren 1101 nach dem Oxidationsverfahren 901 und vor dem Ätzverfahren 1002 durchgeführt werden.
  • 12 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 800 in einem späteren Stadium des Herstellungsverfahrens. Nach dem Bilden der Vertiefung 801 und der Wannengebiete 1102, 1103, 1104 kann über der Halbleiterstruktur ein Dielektrikum 201 für einen ferroelektrischen Transistor abgeschieden werden. Ähnlich wie in den mit Bezug auf die 1–7 beschriebenen Ausführungsformen kann das Dielektrikum 201 für den ferroelektrischen Transistor ein Material mit ferroelektrischen Eigenschaften oder ein Material, das nach weiteren Verarbeitungsschritten, wie beispielsweise einer Wärmebehandlung, die in Anwesenheit einer Metallschicht auf dem Dielektrikum 201 für den ferroelektrischen Transistor durchgeführt wird, und die in späteren Stadien des Herstellungsverfahrens durchgeführt wird, ferroelektrische Eigenschaften erhält, sein.
  • Außerdem kann das Dielektrikum 201 für den ferroelektrischen Transistor ähnlich wie in den oben mit Bezug auf die 1–7 beschriebenen Ausführungsformen eine Basisschicht, die sich unter dem Dielektrikum 201 für den ferroelektrischen Transistor befindet, umfassen. Die Basisschicht kann Siliziumdioxid oder Siliziumnitrid oder ein anderes Dielektrikum umfassen, das dabei helfen kann, eine Grenzfläche zwischen dem ferroelektrischen Material des Dielektrikums 201 für den ferroelektrischen Transistor und dem Halbleitermaterial des Gebiets 103 für den ferroelektrischen Transistor zu verbessern. Außerdem kann die Basisschicht in Verfahren, bei denen das Dielektrikum 201 für den ferroelektrischen Transistor in späteren Stadien des Herstellungsverfahrens geätzt wird, als eine Ätzstopp-Schicht verwendet werden.
  • Eine Dicke der Schicht 201 aus dem Dielektrikum für den ferroelektrischen Transistor kann ungefähr gleich der Tiefe der Vertiefung 801 sein, so dass die Vertiefung 801 im Wesentlichen mit dem Dielektrikum 201 für den ferroelektrischen Transistor gefüllt wird und eine Oberfläche eines Teils des Dielektrikums 201 für den ferroelektrischen Transistor oberhalb des Halbleitermaterials des Gebiets 103 für den ferroelektrischen Transistor ungefähr in einer gleichen Ebene liegt wie die Grenzflächen der Pufferschicht 106 und dem Halbleitermaterial in dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor.
  • Danach können weitere Verarbeitungsschritte wie die oben mit Bezug auf die 2 bis 7 beschriebenen durchgeführt werden, um an dem Gebiet 102 für den Logik-Transistor einen Logik-Transistor zu bilden, an dem Gebiet 103 für den ferroelektrischen Transistor einen ferroelektrischen Transistor zu bilden und an dem Gebiet 104 für den Eingabe/Ausgabe-Transistor einen Eingabe/Ausgabe-Transistor zu bilden.
  • Im Folgenden werden weitere Ausführungsformen mit Bezug auf die 13 und 14 beschrieben. Der Einfachheit halber wurden in den 1–12 einerseits und den 13–14 andererseits gleiche Bezugszeichen verwendet, um gleiche Komponenten zu bezeichnen. Sofern nicht ausdrücklich anders angegeben, können Komponenten, die durch gleiche Bezugszeichen bezeichnet sind, entsprechende oder ähnliche Merkmale haben, und zu ihrer Herstellung können gleiche oder ähnliche Verfahren verwendet werden. Deshalb wird eine ausführliche Beschreibung davon manchmal weggelassen.
  • 13 zeigt eine schematische Querschnittsansicht einer Halbleiterstruktur 1300 gemäß einer Ausführungsform in einem Stadium eines Herstellungsverfahrens gemäß einer Ausführungsform. Ähnlich wie die oben mit Bezug auf die 8–12 beschriebene Halbleiterstruktur 800 umfasst die Halbleiterstruktur 1300 ein Substrat 101. In dem Substrat 101 befinden sich ein Gebiet 102 für einen Logik-Transistor, ein Gebiet 103 für den ferroelektrischen Transistor und ein Gebiet 104 für einen Eingabe/Ausgabe-Transistor. Eine Flachgraben-Isolationsstruktur 105 stellt eine elektrische Isolation zwischen dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor, sowie eine elektrische Isolation zwischen dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor, dem Gebiet 104 für den Eingabe/Ausgabe-Transistor und anderen Schaltkreiselementen in der Halbleiterstruktur 1300 (nicht gezeigt) bereit.
  • Ähnlich wie in den oben mit Bezug auf die 8–12 beschriebenen Ausführungsformen kann in dem in 13 gezeigten Stadium des Herstellungsverfahrens eine Dotierung von jedem von dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor im Wesentlichen einer Grunddotierung des Substrats 101 entsprechen. Ionenimplantationsverfahren zum Bilden von Wannengebieten in dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor können, wie unten genauer beschrieben, in späteren Stadien des Herstellungsverfahrens durchgeführt werden.
  • Die Halbleiterstruktur 1300 umfasst außerdem eine Pufferschicht 106 und eine erste Schutzschicht 107. In dem in 13 gezeigten Stadium des Herstellungsverfahrens befinden die Pufferschicht 106 und die erste Schutzschicht 107 über dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor, aber nicht über dem Gebiet 103 für den ferroelektrischen Transistor.
  • Die Pufferschicht 106 und die erste Schutzschicht 107 können wie oben mit Bezug auf 1 beschrieben gebildet werden, wobei sich die Pufferschicht 106 und die erste Schutzschicht 107 anfangs über jedem von dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor befinden können. Danach kann über der Halbleiterstruktur 1300 eine Maske ähnlich der oben mit Bezug auf die 1 und 8 beschriebenen Maske 108 gebildet werden und die Teile der Pufferschicht 106 und der ersten Schutzschicht 107 über dem Gebiet 103 für den ferroelektrischen Transistor können mit Hilfe von ein oder mehr Ätzverfahren entfernt werden.
  • Ähnlich wie in den oben mit Bezug auf die 1–7 beschriebenen Ausführungsformen und anders in den oben mit Bezug auf die 8–12 beschriebenen Ausführungsformen muss nach dem Entfernen der Pufferschicht 106 und der ersten Schutzschicht 107 von dem Gebiet 103 für den ferroelektrischen Transistor im Wesentlichen kein Halbleitermaterial mit Hilfe eines Ätzverfahrens aus dem Gebiet 103 für den ferroelektrischen Transistor entfernt werden. Stattdessen kann nach dem Entfernen der Teile der Pufferschicht 106 und der ersten Schutzschicht 107 von dem Gebiet 103 für den ferroelektrischen Transistor die Maske, die zum Entfernen der Teile der Pufferschicht 106 und der ersten Schutzschicht 107 über dem Gebiet 103 für den ferroelektrischen Transistor verwendet wurde, mit Hilfe eines Resist-Strip-Verfahrens entfernt werden, und ein Oxidationsverfahren kann durchgeführt werden. Das Oxidationsverfahren kann ein thermisches Oxidationsverfahren sein, bei dem die Halbleiterstruktur 1300 bei einer erhöhten Temperatur einer oxidierenden Umgebung, beispielsweise einem Gas, das Sauerstoff und/oder Wasserdampf enthält, ausgesetzt wird. Bei dem Oxidationsverfahren kann das Halbleitermaterial des Substrats 101, das in dem Gebiet 103 für den ferroelektrischen Transistor an der Oberfläche der Halbleiterstruktur 1300 freiliegt, oxidiert werden, so dass ein Oxid 1301 gebildet wird. Das Gebiet 102 für den Logik-Transistor und das Gebiet 104 für den Eingabe/Ausgabe-Transistor können durch die erste Schutzschicht 107 vor der oxidierenden Umgebung geschützt sein. Deshalb erhält man in dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor im Wesentlichen keine Oxidation des Halbleitermaterials. In manchen Ausführungsformen können Merkmale des Oxidationsverfahrens den Merkmalen bekannter LOCOS-Verfahren (Verfahren zur lokalen Oxidation von Silizium, die die englische Abkürzung ”LOCOS” steht für ”Local Oxidation of Silicon”) entsprechen.
  • Da ein Teil des Halbleitermaterials des Substrats 101 in dem Gebiet 103 für den ferroelektrischen Transistor bei dem Oxidationsverfahren verbraucht wird, befindet sich eine Grenzfläche zwischen dem Halbleitermaterial und dem Oxid 1301 in einer größeren Tiefe als die Oberfläche des Gebiets 103 für den ferroelektrischen Transistor, die man nach dem Entfernen der Pufferschicht 106 und der ersten Schutzschicht 107 von dem Gebiet 103 für den ferroelektrischen Transistor erhält.
  • Nach dem Oxidationsverfahren kann ein Ätzverfahren durchgeführt werden, wie in 13 schematisch durch Pfeile 1302 dargestellt. Das Ätzverfahren 1302 kann ein Ätzverfahren sein, das dafür ausgelegt ist, das Oxid 1301 von der Halbleiterstruktur 1300 zu entfernen. Beispielsweise kann das Ätzverfahren 1302 ein Nass-Ätzverfahren sein, bei dem verdünnte Flusssäure verwendet wird. In anderen Ausführungsformen kann das Ätzverfahren 1302 ein Trocken-Ätzverfahren sein. Die erste Schutzschicht 107, die aus einem anderen Material als Siliziumdioxid gebildet sein kann, beispielsweise aus Siliziumnitrid, kann von dem Ätzverfahren 1302 relativ unbeeinflusst bleiben, so dass die Teile der ersten Schutzschicht 107 über dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor durch das Ätzverfahren 1302 nicht von der Halbleiterstruktur 1300 entfernt werden.
  • 14 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 1300 in einem späteren Stadium des Herstellungsverfahrens. Nach dem Entfernen des Oxids 1301 von der Halbleiterstruktur 1300 mit Hilfe des Ätzverfahrens 1302 kann man in dem Gebiet 103 für den ferroelektrischen Transistor eine Vertiefung 801 erhalten. Eine Tiefe der Vertiefung 801 kann einer Menge des Halbleitermaterials aus dem Gebiet 103 für den ferroelektrischen Transistor, die bei der Bildung des Oxids 1301 oxidiert wurde, entsprechen. Somit kann die Tiefe der Vertiefung 801 durch Variieren von Parameter des Oxidationsverfahrens, insbesondere einer Dauer des Oxidationsverfahrens, gesteuert werden.
  • In Ausführungsformen, in denen die Flachgraben-Isolationsstruktur 105 Siliziumdioxid enthält, kann auch ein Teil des Siliziumdioxids in der Flachgraben-Isolationsstruktur 105 neben dem Gebiet 103 für den ferroelektrischen Transistor, der nicht von der ersten Schutzschicht 107 bedeckt ist, entfernt werden. Deshalb kann, wie in 14 gezeigt, neben dem Gebiet 103 für den ferroelektrischen Transistor auch die Flachgraben-Isolationsstruktur 105 vertieft werden. Dadurch kann man eine Form der Vertiefung 801 ähnlich der, die man in den oben mit Bezug auf die 8–12 beschriebenen Ausführungsformen erhält, erhalten.
  • Nach dem Ätzverfahren 1302 können ein oder mehr Ionenimplantationsverfahren durchgeführt werden, wie in 14 schematisch durch Pfeile 1101 dargestellt. Bei den ein oder mehr Ionenimplantationsverfahren 1101 können Ionen von ein oder mehr Dotierstoffen in die Halbleiterstruktur 1300 eingebracht werden, so dass in dem Gebiet 102 für den Logik-Transistor ein Wannengebiet 1102 gebildet wird, in dem Gebiet 103 für den ferroelektrischen Transistor ein Wannengebiet 1103 gebildet wird und in dem Gebiet 104 für den Eingabe/Ausgabe-Transistor ein Wannengebiet 1104 gebildet wird.
  • Die vorliegenden Angaben sind nicht auf Ausführungsformen beschränkt, in denen die ein oder mehr Ionenimplantationsverfahren 1101 nach dem Entfernen des Oxids 1301 durchgeführt werden. In anderen Ausführungsformen können die ein oder mehr Ionenimplantationsverfahren 1101, die zum Bilden der Wannengebiete 1102, 1103, 1104 durchgeführt werden, nach dem Bilden des Oxids 1301 und vor dem Ätzverfahren 1302, das zum Entfernen des Oxids 1301 durchgeführt wird, durchgeführt werden. Dadurch werden die Dotierstoffionen, die zum Bilden des Wannengebiets 1103 in das Gebiet 103 für den ferroelektrischen Transistor implantiert werden, durch das Oxid 1301 hindurch implantiert. Die Anwesenheit des Oxids 1301 bei den oder mehr Ionenimplantationsverfahren 1101 kann einen Einfluss auf ein Dotierstoff-Profil des Wannengebiets 1103 haben. Beispielsweise kann das Oxid 1301 Ionen absorbieren und/oder abbremsen, so dass man in dem Gebiet 103 für den ferroelektrischen Transistor eine kleinere Dotierstoff-Konzentration und/oder ein flacheres Wannengebiet 1103 erhalten kann als in dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor.
  • Nach dem Ätzverfahren 1302 und den ein oder mehr Ionenimplantationsverfahren 1101 kann über der Halbleiterstruktur 1300 ein Dielektrikum 201 für einen ferroelektrischen Transistor gebildet werden, wie oben mit Bezug auf 8 beschrieben. Die Dicke des Dielektrikums für den ferroelektrischen Transistor kann ungefähr gleich der Tiefe der Vertiefung 801 sein, die durch die Oxidation des Halbleitermaterials in dem Gebiet 103 für den ferroelektrischen Transistor und das Ätzverfahren 1302 gebildet wurde.
  • Danach können weitere Verarbeitungsschritten wie oben mit Bezug auf die 2–7 beschrieben durchgeführt werden, um an dem Gebiet 102 für den Logik-Transistor einen Logik-Transistor zu bilden, an dem Gebiet 103 für den ferroelektrischen Transistor einen ferroelektrischen Transistor zu bilden und an dem Gebiet 104 für den Eingabe/Ausgabe-Transistor einen Eingabe/Ausgabe-Transistor zu bilden.
  • Im Folgenden werden weitere Ausführungsformen mit Bezug auf die 15–17 beschrieben. Der Einfachheit halber wurden in den 1–14 einerseits und den 15–17 andererseits gleiche Bezugszeichen verwendet, um gleiche Komponenten zu bezeichnen. Sofern nicht ausdrücklich anders angegeben, können Komponenten, die durch gleiche Bezugszeichen bezeichnet sind, entsprechende oder ähnliche Merkmale haben und zu ihrer Herstellung können gleiche oder ähnliche Verfahren verwendet werden. Deshalb wird eine ausführliche Beschreibung davon manchmal weggelassen.
  • 15 zeigt eine schematische Querschnittsansicht einer Halbleiterstruktur 1500 gemäß einer Ausführungsform in einem Stadium eines Herstellungsverfahrens gemäß einer Ausführungsform. Die Halbleiterstruktur 1500 umfasst ein Substrat 101. Das Substrat 101 umfasst ein Gebiet 102 für einen Logik-Transistor, ein Gebiet 103 für einen ferroelektrischen Transistor und ein Gebiet 104 für einen Eingabe/Ausgabe-Transistor. Eine Flachgraben-Isolationsstruktur 105 stellt eine elektrische Isolation zwischen dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor sowie zwischen dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor und anderen Schaltkreiselementen in der Halbleiterstruktur 1500 bereit.
  • In dem in 15 gezeigten Stadium des Herstellungsverfahrens kann eine Dotierung von jedem von dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor ungefähr gleich einer Grunddotierung eines Substrats 101 sein.
  • Die Halbleiterstruktur 1500 umfasst außerdem ein Dielektrikum 403 für einen Eingabe/Ausgabe-Transistor. Das Dielektrikum 403 für den Eingabe/Ausgabe-Transistor befindet sich über dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor, aber nicht über dem Gebiet 102 für den Logik-Transistor. Ähnlich wie in den oben mit Bezug auf die 1–7 beschriebenen Ausführungsformen kann die Dielektrikum 403 für den Eingabe/Ausgabe-Transistor ein elektrisch isolierendes Material wie beispielsweise Siliziumdioxid enthalten, und mit Hilfe von Techniken wie beispielsweise der thermischen Oxidation und/oder Abscheidungstechniken wie beispielsweise der CVD und/oder der PECVD, gebildet werden. Weitere Merkmale des Dielektrikums 403 für den Eingabe/Ausgabe-Transistor können den oben mit Bezug auf 4 beschriebenen Merkmalen entsprechen.
  • Nach dem Bilden des Dielektrikums 403 für den Eingabe/Ausgabe-Transistor kann sich auch über dem Gebiet 102 für den Logik-Transistor ein Teil des Dielektrikums 403 für den Eingabe/Ausgabe-Transistor befinden. Der Teil des Dielektrikums 403 für den Eingabe/Ausgabe-Transistor über dem Gebiet 102 für den Logik-Transistor kann dann entfernt werden. Zu diesem Zweck kann über der Halbleiterstruktur 1500 eine Maske, beispielsweise eine Photolack-Maske (nicht gezeigt), gebildet werden, wobei die Maske das Gebiet 103 für den ferroelektrischen Transistor und das Gebiet 104 für den Eingabe/Ausgabe-Transistor, aber nicht das Gebiet 102 für den Logik-Transistor bedeckt. Danach kann ein Ätzverfahren durchgeführt werden, beispielsweise ein Ätzverfahren, bei dem verdünnte Flusssäure als ein Ätzmittel verwendet wird, um den Teil des Dielektrikums 403 für den Eingabe/Ausgabe-Transistor über dem Gebiet 102 für den Logik-Transistor zu entfernen.
  • Die Halbleiterstruktur 1500 umfasst außerdem ein Dielektrikum 501 für den Logik-Transistor und ein erstes Metall 502. Das Dielektrikum 501 für den Logik-Transistor und das erste Metall 502 können sich über jedem von dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor befinden. Merkmale des Dielektrikums 501 für den Logik-Transistor und des ersten Metalls 502 sowie Techniken, die für deren Herstellung verwendet werden, können den oben mit Bezug auf 5 beschriebenen entsprechen.
  • Die Halbleiterstruktur 1500 umfasst außerdem eine Schutzschicht 107, die sich über dem ersten Metall 502 befindet.
  • 16 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 1500 in einem späteren Stadium des Herstellungsverfahrens. Nach dem Bilden der Schutzschicht 107 kann über der Halbleiterstruktur 1500 eine Maske 1501 gebildet werden. Die Maske 1501 kann eine Photolack-Maske sein und mit Hilfe der Photolithographie gebildet werden. Die Maske 1501 kann sich über dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor, aber nicht über dem Gebiet 103 für den ferroelektrischen Transistor befinden.
  • Danach können ein oder mehr Ätzverfahren durchgeführt werden, um Teile der Schutzschicht 107, des ersten Metalls 502, des Dielektrikums 501 für den Logik-Transistor und des Dielektrikums 403 für den Eingabe/Ausgabe-Transistor über dem Gebiet 103 für den ferroelektrischen Transistor zu entfernen. Außerdem können Teile des Halbleitermaterials des Substrats 101 in dem Gebiet 103 für den ferroelektrischen Transistor und optional auch Teile der Flachgraben-Isolationsstruktur 105 geätzt werden, um in dem Gebiet 103 für den ferroelektrischen Transistor eine Vertiefung 801 zu bilden. Die verwendeten Ätzverfahren können Trocken-Ätzverfahren, Nass-Ätzverfahren und Kombinationen aus Trocken- und Nass-Ätzverfahren, die zum Entfernen der Materialien der Schutzschicht 107, des Metalls 502, des Dielektrikums 501 für den Logik-Transistor, des Dielektrikums 403 für den Eingabe/Ausgabe-Transistor, des Halbleitermaterials des Substrats 101 und/oder des Materials der Flachgraben-Isolationsstruktur 105 ausgelegt sind, umfassen.
  • Die Maske 1501 muss nicht während allen diesen Ätzverfahren vorhanden sein. In manchen Ausführungsformen kann die Maske 1501 zum Entfernen des Teils der Schutzschicht 107 über dem Gebiet 103 für den ferroelektrischen Transistor verwendet werden. Danach können weitere Ätzverfahren durchgeführt werden, um die Teile des Metalls 502, des Dielektrikums 501 für den Logik-Transistor und des Dielektrikums 403 für den Eingabe/Ausgabe-Transistor über dem Gebiet 103 für den ferroelektrischen Transistor zu entfernen und die Vertiefung 801 zu bilden. In anderen Ausführungsformen kann die Maske 1501 nach dem Entfernen des Teils des Dielektrikums 403 für den Eingabe/Ausgabe-Transistor über dem Gebiet 103 für den ferroelektrischen Transistor und vor dem Bildung der Vertiefung 801 entfernt werden.
  • In manchen Ausführungsformen können nach dem Ätzen des Halbleitermaterials des Gebiets 103 für den ferroelektrischen Transistor, das zum Bilden der Vertiefung durchgeführt wird, ein Oxidationsverfahren und ein Ätzverfahren ähnlich den oben mit Bezug auf die 9 und 10 beschriebenen Verfahren 901, 1002 durchgeführt werden, um den Boden der Vertiefung 801 zu glätten.
  • In weiteren Ausführungsformen kann im Wesentlichen das gesamte Entfernen von Halbleitermaterial aus dem Gebiet 103 für den ferroelektrischen Transistor, das zum Bildung der Vertiefung 801 durchgeführt wird, mit Hilfe von Verfahren der Oxidation und des Ätzens durchgeführt werden, wie oben mit Bezug auf die 13 und 14 beschrieben.
  • 17 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 1500 in einem späteren Stadium des Herstellungsverfahrens. Nach dem Bilden der Vertiefung 801 kann an Seitenwänden der Vertiefung 801 und an Seitenwänden des Dielektrikums 501 für den Logik-Transistor, des ersten Metalls 502 und der Schutzschicht 107 über dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor ein Abstandshalter 1701 gebildet werden. Zum Bilden des Abstandshalters 1701 kann über der Halbleiterstruktur 1500 eine Schicht aus einem Material des Abstandshalters 1701, beispielsweise eine Schicht aus Siliziumnitrid, im Wesentlichen isotrop abgeschieden werden. Dann kann ein anisotropes Ätzverfahren durchgeführt werden, um Teile der Schicht aus dem Material des Abstandshalters 1701 von im Wesentlichen horizontalen Teilen der Halbleiterstruktur 1500, wie beispielsweise der am Boden der Vertiefung 801 in dem Gebiet 103 für den ferroelektrischen Transistor freiliegenden Oberfläche des Substrats 101 und Deckflächen der Schutzschicht 107 zu entfernen. Wegen der Anisotropie des Ätzverfahrens können Teile der Schicht aus dem Material des Abstandshalters 1701 an den Seitenwänden der Vertiefung 801 und den verschiedenen Schichten auf dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor in der Halbleiterstruktur 1500 verbleiben und den Abstandshalter 1701 bilden. Der Abstandshalter 1701 kann zusätzlich zu dem Schutz, der durch die Schutzschicht 107 bereitgestellt wird, einen Schutz für Teile der Schichten des Dielektrikums 403 für den Eingabe/Ausgabe-Transistor, des Dielektrikums 501 für den Logik-Transistor und des ersten Metalls 502 über dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor bereitstellen.
  • Die Erfindung ist nicht auf Ausführungsformen beschränkt, in denen der Abstandshalter 1701 gebildet wird. In anderen Ausführungsformen kann das Bilden des Abstandshalters 1701 weggelassen werden.
  • Nach dem Bilden der Vertiefung 801 und wahlweise des Abstandshalters 1701 kann in dem Gebiet 102 für den Logik-Transistor ein Wannengebiet 1102 gebildet werden, in dem Gebiet 103 für den ferroelektrischen Transistor kann ein Wannengebiet 1103 gebildet werden und in dem Gebiet 104 für den Eingabe/Ausgabe-Transistor kann ein Wannengebiet 1104 gebildet werden. Ähnlich wie in den oben beschriebenen Ausführungsformen kann dies mit Hilfe von ein oder mehr Ionenimplantationsverfahren geschehen, bei denen Dotierstoffe in die Halbleiterstruktur 1500 eingebracht werden, wobei wahlweise Masken (nicht gezeigt) verwendet werden können, um in das Gebiet 102 für den Logik-Transistor, das Gebiet 103 für den ferroelektrischen Transistor und das Gebiet 104 für den Eingabe/Ausgabe-Transistor verschiedene Dotierstoffe einzubringen.
  • Danach kann über der Halbleiterstruktur 1500 ein Dielektrikum 201 für einen ferroelektrischen Transistor gebildet werden, das optional eine Basisschicht, die sich unter dem Dielektrikum 201 für den ferroelektrischen Transistor befinden kann, umfassen kann. Eine Dicke des Dielektrikums 201 für den ferroelektrischen Transistor kann ungefähr gleich einer Tiefe der Vertiefung 801 sein, so dass die Vertiefung 801 mit dem Dielektrikum 201 für den ferroelektrischen Transistor gefüllt ist und eine Oberfläche des Dielektrikums 201 für den ferroelektrischen Transistor im Wesentlichen in einer gleichen Ebene liegt wie eine Grenzfläche zwischen dem Halbleitermaterial in dem Gebiet 102 für den Logik-Transistor und dem Dielektrikum 501 für den Logik-Transistor und eine Grenzfläche zwischen dem Halbleitermaterial in dem Gebiet 104 für den Eingabe/Ausgabe-Transistor und dem Dielektrikum 403 für den Eingabe/Ausgabe-Transistor.
  • Danach kann über der Halbleiterstruktur 1500 ein zweites Metall 601 abgeschieden werden, und es kann ein Wärmebehandlungsverfahren durchgeführt werden, um das Dielektrikum 201 für den ferroelektrischen Transistor in Anwesenheit des zweiten Metalls 601 zu rekristallisieren. Dabei kann man eine kristalline Struktur des Dielektrikums 201 für den ferroelektrischen Transistor mit ferroelektrischen Eigenschaften erhalten.
  • Danach kann eine Maske 1702 gebildet werden, die das Gebiet 103 für den ferroelektrischen Transistor, aber nicht das Gebiet 102 für den Logik-Transistor und das Gebiet 104 für den Eingabe/Ausgabe-Transistor bedeckt. Die Maske 1702 kann eine Photolack-Maske sein, und sie kann mit Hilfe eines Photolithographieverfahrens gebildet werden. Dann können ein oder mehr Verfahren zum Entfernen von Materialien des zweiten Metalls 601, des Dielektrikums 201 für den ferroelektrischen Transistor und der Schutzschicht 107 durchgeführt werden. Das Dielektrikum 501 für den Logik-Transistor und das erste Metall 502 können über jedem von dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor verbleiben und das Dielektrikum 403 für den Eingabe/Ausgabe-Transistor kann über dem Gebiet 104 für den Eingabe/Ausgabe-Transistor verbleiben.
  • Dann kann die Maske 1702 mit Hilfe eines Resist-Strip-Verfahrens entfernt werden und über jedem von dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor können unter Verwendung von Techniken wie den oben mit Bezug auf die 6 und 7 beschriebenen Gate-Elektroden gebildet werden.
  • Im Folgenden werden weitere Ausführungsformen mit Bezug auf 18 beschrieben. Der Einfachheit halber wurden in 1–17 einerseits und in 18 andererseits gleiche Bezugszeichen verwendet, um gleiche Komponenten zu bezeichnen. Sofern nicht ausdrücklich anders angegeben, können Komponenten, die durch gleiche Bezugszeichen bezeichnet sind, entsprechende oder ähnliche Merkmale haben und gleiche oder ähnliche Verfahren können zu ihrer Herstellung verwendet werden. Deshalb wird eine ausführliche Beschreibung davon manchmal weggelassen.
  • 18 zeigt eine schematische Querschnittsansicht einer Halbleiterstruktur 1800 gemäß einer Ausführungsform. Die Halbleiterstruktur 1800 umfasst ein Substrat 101. Das Substrat 101 umfasst ein Gebiet 102 für einen Logik-Transistor, ein Gebiet 103 für einen ferroelektrischen Transistor und ein Gebiet 104 für einen Eingabe/Ausgabe-Transistor. Eine Flachgraben-Isolationsstruktur 105 stellt eine elektrische Isolation zwischen dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor sowie zwischen dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor und anderen Schaltkreiselementen (nicht gezeigt) in der Halbleiterstruktur 1800 bereit.
  • Die Halbleiterstruktur 1800 umfasst ferner ein Dielektrikum 403 für einen Eingabe/Ausgabe-Transistor, ein Dielektrikum 501 für einen Logik-Transistor und ein erstes Metall 502. Die Dielektrikum 403 für den Eingabe/Ausgabe-Transistor befindet sich über dem Gebiet 104 für den Eingabe/Ausgabe-Transistor. Das Dielektrikum 501 für den Logik-Transistor und das erste Metall 502 befinden sich über jedem von dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor.
  • In einem früheren Stadium des Herstellungsverfahrens als dem in 18 gezeigten Stadium können sich das Dielektrikum 403 für den Eingabe/Ausgabe-Transistor, das Dielektrikum 501 für den Logik-Transistor und das erste Metall 502 ähnlich wie in der Halbleiterstruktur 1500 in dem in 15 gezeigten Stadium des Herstellungsverfahrens auch über dem Gebiet 103 für den ferroelektrischen Transistor befinden.
  • Die Halbleiterstruktur 1800 umfasst außerdem eine Maskierungsschicht 1801, die sich über dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor, nicht aber über dem Gebiet 103 für den ferroelektrischen Transistor befindet. In manchen Ausführungsformen kann die Maskierungsschicht 1801 eine Photolack-Maske sein, und sie kann mit Hilfe eines Photolithographieverfahren gebildet werden. In anderen Ausführungsformen kann die Maskierungsschicht 1801 eine Hartmaske sein, die aus einem Hartmaskenmaterial wie beispielsweise Siliziumnitrid gebildet ist. In solchen Ausführungsformen kann die Maskierungsschicht 1801 durch Abscheiden einer Schicht aus einem Material der Maskierungsschicht 1801 über der Halbleiterstruktur 1800 und Strukturieren der Maskierungsschicht 1801 mit Hilfe von Verfahren der Photolithographie und des Ätzens gebildet werden.
  • Nach dem Bilden der Maskierungsschicht 1801 können ein oder mehr Ätzverfahren durchgeführt werden, um Teile des ersten Metalls 502, des Dielektrikums 501 für den Logik-Transistor und des Dielektrikums 403 für den Eingabe/Ausgabe-Transistor über dem Gebiet 103 für den ferroelektrischen Transistor zu entfernen und in dem Gebiet 103 für den ferroelektrischen Transistor eine Vertiefung 801 zu bilden.
  • Danach kann die Maskierungsschicht 1801 entfernt werden. In Ausführungsformen, in denen die Maskierungsschicht 1801 eine Photolack-Maske ist, kann dies mit Hilfe eines Resist-Strip-Verfahrens geschehen. In Ausführungsformen, in denen die Maskierungsschicht 1801 eine Hartmaske ist, kann dies mit Hilfe eines Ätzverfahrens geschehen, das dafür ausgelegt ist, das Material der Maskierungsschicht 1801 relativ zu den Materialien des ersten Metalls 502, der Flachgraben-Isolationsstruktur 105 und dem Halbleitermaterial des Gebiets 103 für den ferroelektrischen Transistor selektiv zu entfernen.
  • In manchen Ausführungsformen können nach dem Bilden der Vertiefung 801 ein Oxidationsverfahren und ein Ätzverfahren durchgeführt werden, um eine Oberfläche des Halbleitermaterials in dem Gebiet 103 für den ferroelektrischen Transistor, das am Boden der Vertiefung 801 freiliegt, zu glätten, ähnlich wie in den oben mit Bezug auf die 8–12 beschriebenen Ausführungsformen.
  • Danach können weitere Verarbeitungsschritte durchgeführt werden, wie oben mit Bezug auf 17 beschrieben. Insbesondere können in den Transistorgebieten 102, 103, 104 Wannengebiete gebildet werden, ein Dielektrikum für den ferroelektrischen Transistor und ein zweites Metall können abgeschieden werden, eine Wärmebehandlung kann durchgeführt werden und Teile des Dielektrikums für den ferroelektrischen Transistor und des zweiten Metalls über dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor können mit Hilfe eines Ätzverfahrens entfernt werden. Da in der Ausführungsform gemäß 18 keine Schutzschicht 107 verwendet wird, kann beim Entfernen des Dielektrikums für den ferroelektrischen Transistor von dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor das erste Metall 502 als eine Ätzstopp-Schicht verwendet werden.
  • Danach können über dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor unter Verwendung von Techniken, wie den oben mit Bezug auf die 6 und 7 beschriebenen, Gate-Elektroden gebildet werden.
  • Im Folgenden werden weitere Ausführungsformen mit Bezug auf die 19–21 beschrieben. Der Einfachheit halber werden in den 1–18 einerseits und den 19–21 andererseits gleiche Bezugszeichen verwendet, um gleiche Komponenten zu bezeichnen. Sofern nicht ausdrücklich anders angegeben, können Komponenten, die durch gleiche Bezugszeichen bezeichnet sind, entsprechende oder ähnliche Merkmale haben und zu ihrer Herstellung können gleiche oder ähnliche Verfahren verwendet werden. Deshalb wird eine ausführliche Beschreibung davon manchmal weggelassen.
  • 19 zeigt eine schematische Querschnittsansicht einer Halbleiterstruktur 1900 in einem Stadium eines Herstellungsverfahrens gemäß einer Ausführungsform. Die Halbleiterstruktur 1900 umfasst ein Substrat 101. In dem Substrat 101 befinden sich ein Gebiet 102 für einen Logik-Transistor, ein Gebiet 103 für einen ferroelektrischen Transistor und ein Gebiet 104 für einen Eingabe/Ausgabe-Transistor. Das Gebiet 102 für den Logik-Transistor, das Gebiet 103 für den ferroelektrischen Transistor und das Gebiet 104 für den Eingabe/Ausgabe-Transistor können jeweils Wannengebiete umfassen, die eine Dotierstoff-Konzentration aufweisen, die sich von einer Grunddotierung des Substrats 101 unterscheidet.
  • Eine Flachgraben-Isolationsstruktur 105 kann eine elektrische Isolation zwischen dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor sowie zwischen dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor und anderen Schaltkreiselementen (nicht gezeigt) in der Halbleiterstruktur 1900 bereitstellen.
  • Die Halbleiterstruktur 1900 umfasst außerdem ein Dielektrikum 403 für einen Eingabe/Ausgabe-Transistor, das sich über dem Gebiet 104 für den Eingabe/Ausgabe-Transistor befindet, ein Dielektrikum 201 für einen ferroelektrischen Transistor, das sich über dem Gebiet 103 für den ferroelektrischen Transistor befindet, ein Dielektrikum 501 für einen Logik-Transistor, das sich über dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor befindet, und ein Metall 601, das sich über jedem von dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor befindet. Über dem Metall 601 kann sich ein Gate-Elektrodenmaterial, beispielsweise polykristallines Silizium oder amorphes Silizium, befinden.
  • Die oben beschriebenen Merkmale der Halbleiterstruktur 1900 können wie oben mit Bezug auf die 1–6 beschrieben gebildet werden.
  • Die vorliegenden Angaben sind nicht auf Ausführungsformen beschränkt, in denen, wie in 19 gezeigt, eine Grenzfläche zwischen dem Halbleitermaterial des Gebiets 103 für den ferroelektrischen Transistor und dem Dielektrikum 201 für den ferroelektrischen Transistor im Wesentlichen in einer gleichen Ebene liegt wie eine Grenzfläche zwischen dem Halbleitermaterial des Gebiets 102 für den Logik-Transistor und dem Dielektrikum 501 für den Logik-Transistor und eine Grenzfläche zwischen dem Halbleitermaterial des Gebiets 104 für den Eingabe/Ausgabe-Transistor und dem Dielektrikum 403 für den Eingabe/Ausgabe-Transistor. In anderen Ausführungsformen kann sich das Dielektrikum 201 für den ferroelektrischen Transistor in einer Vertiefung in dem Gebiet 103 für den ferroelektrischen Transistor befinden. In solchen Ausführungsformen können zum Bilden der Halbleiterstruktur 1900 Techniken wie die oben mit Bezug auf die 8–18 beschriebenen verwendet werden.
  • Die Halbleiterstruktur 1900 umfasst außerdem eine Hartmaske 1905. Die Hartmaske 1905 umfasst einen Teil 1901 über dem Gebiet 102 für den Logik-Transistor, der sich an einer Stelle befindet, an der eine Gate-Elektrode eines Logik-Transistors gebildet werden soll. Außerdem umfasst die Hartmaske 1905 Teile 1902, 1903, die sich über dem Gebiet 103 für den ferroelektrischen Transistor bzw. dem Gebiet 104 für den Eingabe/Ausgabe-Transistor befinden, und die sich an den Positionen von Gate-Elektroden eines ferroelektrischen Transistors und eines Eingabe/Ausgabe-Transistors befinden, die über dem Gebiet 103 für den ferroelektrischen Transistor bzw. dem Gebiet 104 für den Eingabe/Ausgabe-Transistor gebildet werden sollen. Weitere Teile der Hartmaske 1905 können sich über Teilen der Halbleiterstruktur 1900 befinden, an denen Gate-Elektroden weiterer Transistoren und/oder elektrisch leitfähige Leitungen (nicht gezeigt) gebildet werden sollen.
  • Zum Bilden der Hartmaske 1905 kann über der Schicht 602 aus dem Gate-Elektrodenmaterial eine Schicht aus einem Hartmaskenmaterial ähnlich der oben mit Bezug auf die 6 beschriebenen Schicht 603 aus Hartmaskenmaterial abgeschieden werden. Dann kann über der Schicht aus dem Hartmaskenmaterial eine Maske 1904 gebildet werden, und ein Ätzverfahren, das dafür ausgelegt ist, das Material der Schicht aus dem Hartmaskenmaterial zu entfernen, kann durchgeführt werden. Dadurch kann die Schicht aus dem Hartmaskenmaterial strukturiert werden, wobei die Hartmaske 1905 gebildet wird. Bei dem Ätzverfahren, das zum Strukturieren der Schicht aus dem Hartmaskenmaterial verwendet wird, können Teile der Schicht aus dem Hartmaskenmaterial über dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor, die nicht von der Maske 1904 bedeckt sind, in einem gemeinsamen Ätzverfahren entfernt werden.
  • 20 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 1900 in einem späteren Stadium des Herstellungsverfahrens. Nach dem Bilden der Hartmaske 1905 kann die Maske 1904 entfernt werden. Danach kann über der Halbleiterstruktur 1900 eine erste Ätz-Entkoppelungs-Maske 2001 gebildet werden. Die erste Ätz-Entkoppelungs-Maske 2001 kann sich über dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor befinden, aber nicht über dem Gebiet 103 für den ferroelektrischen Transistor. In manchen Ausführungsformen kann die Ätz-Entkoppelungs-Maske 2001 eine Photolack-Maske sein, und sie kann mit Hilfe eines Photolithographieverfahrens gebildet werden.
  • In anderen Ausführungsformen kann die erste Ätz-Entkoppelungs-Maske 2001 eine Hartmaske sein, die aus einem anderen Material gebildet ist als die Hartmaske 1905, so dass das Material der ersten Ätz-Entkoppelungs-Maske 2001 relativ zu dem Material der Hartmaske 1905 selektiv geätzt werden kann. In manchen Ausführungsformen, in denen die erste Ätz-Entkoppelungs-Maske 2001 eine Hartmaske ist, kann die erste Ätz-Entkoppelungs-Maske 2001 aus amorphem Kohlenstoff gebildet werden. In solchen Ausführungsformen kann das Material der ersten Ätz-Entkoppelungs-Maske 2001 mit Hilfe der CVD abgeschieden werden. In anderen Ausführungsformen, in denen die erste Ätz-Entkoppelungs-Maske 2001 eine Hartmaske ist, kann die erste Ätz-Entkoppelungs-Maske 2001 aus einer Schicht aus einem aufschleuderbaren Kohlenstoffmaterial gebildet werden. Die Schicht aus dem Material, aus dem die erste Ätz-Entkoppelungs-Maske 2001 gebildet wird, kann dann strukturiert werden. In manchen Ausführungsformen kann dies mit Hilfe einer ausschließlich lithographischen Vorgehensweise geschehen, bei der auf der Schicht, aus der die erste Ätz-Entkoppelungs-Maske 2001 gebildet werden soll, eine Photolack-Maske gebildet wird, und dann ein Ätzverfahren durchgeführt wird, um die Schicht zu strukturieren. In anderen Ausführungsformen kann eines bekanntes Struktur-Übertragungsverfahren, bei dem drei Schichten verwendet werden (im Englischen: ”tri-layer pattern transfer process”), verwendet werden.
  • Nach dem Bilden der ersten Ätz-Entkoppelungs-Maske 2001 können ein oder mehr Ätzverfahren durchgeführt werden, um Teile der Schicht 602 aus dem Gate-Elektrodenmaterial, dem Metall 601 und dem Dielektrikum 201 für den ferroelektrischen Transistor, die weder von dem Teil 1902 der Hartmaske 1905 noch von der ersten Ätz-Entkoppelungs-Maske 2001 bedeckt sind, zu entfernen. In manchen Ausführungsformen können zum Entfernen von Teilen der Schicht 602 aus dem Gate-Elektrodenmaterial und von Teilen des Dielektrikums 201 für den ferroelektrischen Transistor, wie oben mit Bezug auf die 7 beschrieben, getrennte Ätzverfahren verwendet werden.
  • Durch das Entfernen von Teilen der Schicht 602 aus dem Gate-Elektrodenmaterial, des zweiten Metalls 601 und des Dielektrikums 201 für den ferroelektrischen Transistor, die weder von dem Teil 1902 der Hartmaske 1905 noch von der ersten Ätz-Entkoppelungs-Maske 2001 bedeckt sind, wird über dem Gebiet 103 für den ferroelektrischen Transistor eine Gate-Elektrodenstruktur 2002 eines ferroelektrischen Transistors gebildet.
  • 21 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 1900 in einem späteren Stadium des Herstellungsverfahrens. Nach dem Bilden der Gate-Elektrode 2002 über dem Gebiet 103 für den ferroelektrischen Transistor kann die erste Ätz-Entkoppelungs-Maske 2001 entfernt werden. In Ausführungsformen, in denen die erste Ätz-Entkoppelungs-Maske 2001 eine Photolack-Maske ist, kann dies mit Hilfe eines Resist-Strip-Verfahrens geschehen. In Ausführungsformen, in denen die erste Ätz-Entkoppelungs-Maske 2001 eine Hartmaske ist, kann das Entfernen der ersten Ätz-Entkoppelungs-Maske 2001 mit Hilfe eines Ätzverfahrens durchgeführt werden, das dafür ausgelegt ist, das Material der ersten Ätz-Entkoppelungs-Maske 2001 relativ zu den anderen Materialien der Halbleiterstruktur 1900 selektiv zu entfernen.
  • Danach kann eine zweite Ätz-Entkoppelungs-Maske 2101 gebildet werden. Die zweite Ätz-Entkoppelungs-Maske 2101 kann sich über dem Gebiet 103 für den ferroelektrischen Transistor, aber nicht über dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor befinden. Merkmale der zweiten Ätz-Entkoppelungs-Maske 2101 können denen der ersten Ätz-Entkoppelungs-Maske 2001 entsprechen, und für ihre Herstellung können entsprechende Verfahren verwendet werden.
  • Danach können ein oder mehr Ätzverfahren durchgeführt werden, um Teile der Schicht 602 aus dem Gate-Elektrodenmaterial, des Metalls 601, des Dielektrikums 501 für den Logik-Transistor und des Dielektrikums 403 für den Eingabe/Ausgabe-Transistor, die weder von der zweiten Ätz-Entkoppelungs-Maske 2101 noch von den Teilen 1902, 1903 der Hartmaske 1905 bedeckt sind, zu entfernen. Dadurch wird über dem Gebiet 102 für den Logik-Transistor eine Gate-Elektroden-Struktur 2102 eines Logik-Transistors gebildet und über dem Gebiet 104 für den Eingabe/Ausgabe-Transistor wird eine Gate-Elektrode 2103 eines Eingabe-/Ausgabe-Transistors gebildet.
  • Die vorliegenden Angaben sind nicht auf Ausführungsformen beschränkt, in denen zuerst die Gate-Elektrode 2002 des ferroelektrischen Transistors gebildet wird, und dann die Gate-Elektroden 2102, 2103 des Logik-Transistors und des Eingabe/Ausgabe-Transistors gebildet werden. In anderen Ausführungsformen kann die erste Ätz-Entkoppelungs-Maske 2001 über dem Gebiet 103 für den ferroelektrischen Transistor, aber nicht über dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor bereitgestellt werden, und die Gate-Elektroden 2102, 2103 des Logik-Transistors und des Eingabe/Ausgabe-Transistors können mit Hilfe von ein oder mehr Ätzverfahren gebildet werden. Dann kann die erste Ätz-Entkoppelungs-Maske 2001 entfernt werden, und die zweite Ätz-Entkoppelungs-Maske 2101 kann über dem Gebiet 102 für den Logik-Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor gebildet werden. Dann kann die Gate-Elektrode 2002 des ferroelektrischen Transistors mit Hilfe von ein oder mehr Ätzverfahren gebildet werden. Somit können die Gate-Elektroden 2102, 2103 des Logik-Transistors und des Eingabe/Ausgabe-Transistors vor dem Bilden der Gate-Elektrode 2002 des ferroelektrischen Transistors gebildet werden.
  • In manchen Ausführungsformen können die Gate-Elektroden, die in den oben mit Bezug auf die 1–21 beschriebenen Ausführungsformen über dem Gebiet 102 für den Logik-Transistor, dem Gebiet 103 für den ferroelektrischen Transistor und dem Gebiet 104 für den Eingabe/Ausgabe-Transistor gebildet werden, die endgültigen Elektroden eines Logik-Transistors, eine ferroelektrischen Transistors bzw. eines Eingabe/Ausgabe-Transistors sein. In anderen Ausführungsformen können sie Dummy-Gate-Elektroden sein und in späteren Verfahrensschritten mit Hilfe bekannter Austausch-Gate-Verfahren durch endgültige Gate-Elektroden ersetzt werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • US 2013/0270619 [0008]

Claims (46)

  1. Ein Verfahren, das umfasst: Bereitstellen einer Halbleiterstruktur, die ein Gebiet für einen Logik-Transistor, ein Gebiet für den ferroelektrischen Transistor und ein Gebiet für einen Eingabe/Ausgabe-Transistor umfasst; Bilden einer ersten Schutzschicht über der Halbleiterstruktur, wobei die erste Schutzschicht das Gebiet für den Logik-Transistor und das Gebiet für den Eingabe/Ausgabe-Transistor bedeckt, wobei zumindest ein Teil des Gebiets für den ferroelektrischen Transistor nicht von der ersten Schutzschicht bedeckt wird; und nach dem Bilden der ersten Schutzschicht: Abscheiden eines Dielektrikums für einen ferroelektrischen Transistor über der Halbleiterstruktur, Entfernen des Dielektrikums für den ferroelektrischen Transistor und der ersten Schutzschicht von dem Gebiet für den Logik-Transistor und dem Gebiet für den Eingabe/Ausgabe-Transistor, Bilden eines Dielektrikums für einen Eingabe/Ausgabe-Transistor über dem Gebiet für den Eingabe/Ausgabe-Transistor und Bilden eines Dielektrikums für einen Logik-Transistor über zumindest dem Gebiet für den Logik-Transistor.
  2. Das Verfahren gemäß Anspruch 1, wobei das Bilden des Dielektrikums für den Eingabe/Ausgabe-Transistor umfasst: Bilden des Dielektrikums für den Eingabe/Ausgabe-Transistor über zumindest dem Gebiet für den Eingabe/Ausgabe-Transistor und dem Gebiet für den Logik-Transistor; und Entfernen des Dielektrikums für den Eingabe/Ausgabe-Transistor von zumindest dem Gebiet für den Logik-Transistor.
  3. Das Verfahren gemäß Anspruch 2, das zusätzlich umfasst, dass nach dem Entfernen des Dielektrikums für den Eingabe/Ausgabe-Transistor von dem Gebiet für den Logik-Transistor ein Dielektrikum für einen Logik-Transistor über der Halbleiterstruktur abgeschieden wird und über dem Dielektrikum für den Logik-Transistor ein erstes Metall abgeschieden wird.
  4. Das Verfahren gemäß einem der Ansprüche 1 bis 3, das zusätzlich umfasst: Abscheiden einer zweiten Schutzschicht über der Halbleiterstruktur nach dem Entfernen des Dielektrikums für den ferroelektrischen Transistor und der ersten Schutzschicht von dem Gebiet für den ferroelektrischen Transistor; und Entfernen von Teilen der zweiten Schutzschicht über dem Gebiet für den Logik-Transistor und dem Gebiet für den Eingabe/Ausgabe-Transistor, wobei ein Teil der zweiten Schutzschicht, der das Gebiet für den ferroelektrischen Transistor bedeckt, in der Halbleiterstruktur verbleibt; wobei das Dielektrikum für den Eingabe/Ausgabe-Transistor nach dem Entfernen der Teile der zweiten Schutzschicht über dem Gebiet für den Logik-Transistor und dem Gebiet für den Eingabe/Ausgabe-Transistor gebildet wird.
  5. Das Verfahren gemäß Anspruch 4, wobei das Dielektrikum für den Logik-Transistor und das erste Metall zusammen mit einem Teil der zweiten Schutzschicht über dem Gebiet für den ferroelektrischen Transistor von dem Gebiet für den ferroelektrischen Transistor entfernt werden.
  6. Das Verfahren gemäß Anspruch 4 oder 5, das zusätzlich umfasst, dass nach dem Entfernen des Teils der zweiten Schutzschicht über dem Gebiet für den ferroelektrischen Transistor, des ersten Metalls und des Dielektrikums für den Logik-Transistor von dem Gebiet für den ferroelektrischen Transistor das erste Metall von dem Gebiet für den Logik-Transistor und dem Gebiet für den Eingabe/Ausgabe-Transistor entfernt wird, ein zweites Metall über der Halbleiterstruktur abgeschieden wird und eine Schicht aus einem Halbleitermaterial über der Halbleiterstruktur abgeschieden wird.
  7. Das Verfahren gemäß einem der Ansprüche 1 bis 6, das zusätzlich umfasst, dass vor dem Bilden der ersten Schutzschicht eine Pufferschicht über dem Gebiet für den Logik-Transistor, dem Gebiet für den ferroelektrischen Transistor und dem Gebiet für den Eingabe/Ausgabe-Transistor gebildet wird.
  8. Das Verfahren gemäß Anspruch 7, wobei beim Entfernen der ersten Schutzschicht von dem Gebiet für den ferroelektrischen Transistor die Pufferschicht als eine Ätzstopp-Schicht verwendet wird.
  9. Das Verfahren gemäß Anspruch 7 oder 8, wobei beim Entfernen der ersten Schutzschicht von dem Gebiet für den Logik-Transistor und dem Gebiet für den Eingabe/Ausgabe-Transistor die Pufferschicht als eine Ätzstopp-Schicht verwendet wird.
  10. Das Verfahren gemäß einem der Ansprüche 1 bis 9, wobei das Dielektrikum für den ferroelektrischen Transistor eine Schicht aus Silizium-dotiertem Hafniumdioxid umfasst.
  11. Das Verfahren gemäß einem der Ansprüche 1 bis 10, das zusätzlich umfasst, dass nach dem Bilden der ersten Schutzschicht eine Vertiefung in dem Gebiet für den ferroelektrischen Transistor gebildet wird, wobei ein Teil des Dielektrikums für den ferroelektrischen Transistor in der Vertiefung abgeschieden wird.
  12. Das Verfahren gemäß Anspruch 11, wobei die Vertiefung mit dem Dielektrikum für den ferroelektrischen Transistor gefüllt wird.
  13. Das Verfahren gemäß Anspruch 11 oder 12, wobei das Bilden der Vertiefung ein Durchführen eines Ätzverfahrens, das dafür ausgelegt ist, das Halbleitermaterial des Gebiets für den ferroelektrischen Transistor zu entfernen, umfasst.
  14. Das Verfahren gemäß Anspruch 13, das zusätzlich umfasst, dass nach dem Ätzverfahren ein Oxidationsverfahren durchgeführt wird, das dafür ausgelegt ist, das Halbleitermaterial des Gebiets für den ferroelektrischen Transistor zu oxidieren und ein Nass-Ätzverfahren durchgeführt wird, das dafür ausgelegt ist, ein Oxid, dabei bei dem Oxidationsverfahren gebildet wird, zu entfernen.
  15. Das Verfahren gemäß Anspruch 14, das zusätzlich umfasst, dass ein oder mehr Ionenimplantationsverfahren durchgeführt werden, um in jedem von dem Gebiet für den Logik-Transistor, dem Gebiet für den ferroelektrischen Transistor und dem Gebiet für den Eingabe/Ausgabe-Transistor ein dotiertes Wannengebiet zu bilden, wobei die ein oder mehr Ionenimplantationsverfahren nach dem Oxidationsverfahren durchgeführt werden.
  16. Das Verfahren gemäß Anspruch 12, wobei das Bilden der Vertiefung umfasst, dass ein Oxidationsverfahren durchgeführt wird, das dafür ausgelegt ist, ein Halbleitermaterial des Gebiets für den ferroelektrischen Transistor zu oxidieren und ein Ätzverfahren durchgeführt wird, das dafür ausgelegt ist, ein Oxid, das bei dem Oxidationsverfahren gebildet wird, zu entfernen, wobei im Wesentlichen das gesamte Halbleitermaterial des Gebiets für den ferroelektrischen Transistor, das bei dem Bilden der Vertiefung entfernt wird, bei dem Oxidationsverfahren oxidiert wird.
  17. Das Verfahren gemäß Anspruch 16, das zusätzlich umfasst, dass ein oder mehr Ionenimplantationsverfahren durchgeführt werden, um in jedem von dem Gebiet für den Logik-Transistor, dem Gebiet für den ferroelektrischen Transistor und dem Gebiet für den Eingabe/Ausgabe-Transistor ein dotiertes Wannengebiet zu bilden, wobei die ein oder mehr Ionenimplantationsverfahren nach dem Oxidationsverfahren durchgeführt werden.
  18. Das Verfahren gemäß Anspruch 17, wobei das Ätzverfahren, das dafür ausgelegt ist, das Oxid zu entfernen, vor den oder mehr Ionenimplantationsverfahren durchgeführt wird.
  19. Das Verfahren gemäß Anspruch 17, wobei das Ätzverfahren, das dafür ausgelegt ist, das Oxid zu entfernen, nach den ein oder mehr Ionenimplantationsverfahren durchgeführt wird.
  20. Das Verfahren gemäß einem der Ansprüche 1 bis 19, das zusätzlich umfasst: Bilden einer ersten Gate-Elektrode über dem Gebiet für den ferroelektrischen Transistor; Bilden einer zweiten Gate-Elektrode über dem Gebiet für den Logik-Transistor; und Bilden einer dritten Gate-Elektrode über dem Gebiet für den Eingabe/Ausgabe-Transistor.
  21. Das Verfahren gemäß Anspruch 20, das zusätzlich umfasst: Abscheiden einer Schicht aus einem Gate-Elektrodenmaterial über der Halbleiterstruktur; wobei das Bilden der ersten Gate-Elektrode ein Durchführen eines ersten Gate-Ätzverfahrens, das dafür ausgelegt ist, das Gate-Elektrodenmaterial zu entfernen, umfasst, wobei bei dem ersten Gate-Ätzverfahren ein Teil der Schicht aus dem Gate-Elektrodenmaterial über dem Gebiet für den ferroelektrischen Transistor teilweise entfernt wird; und wobei das Bilden der zweiten Gate-Elektrode und der dritten Gate-Elektrode ein Durchführen eines zweiten Gate-Ätzverfahrens umfasst, wobei bei dem zweiten Gate-Ätzverfahren ein Teil der Schicht aus dem Gate-Elektrodenmaterial über dem Gebiet für den Logik-Transistor und ein Teil der Schicht aus dem Gate-Elektrodenmaterial über dem Gebiet für den Eingabe/Ausgabe-Transistor teilweise entfernt werden; wobei das erste Gate-Ätzverfahren und das zweite Gate-Ätzverfahren getrennte Ätzverfahren sind.
  22. Das Verfahren gemäß Anspruch 21, das zusätzlich umfasst: Abscheiden einer Schicht aus einem Hartmaskenmaterial über der Halbleiterstruktur; Strukturieren der Schicht aus dem Hartmaskenmaterial, um aus der Schicht aus dem Hartmaskenmaterial eine Hartmaske zu bilden, wobei die Hartmaske einen ersten Teil über dem Gebiet für den ferroelektrischen Transistor, der die erste Gate-Elektrode festlegt, einen zweiten Teil über dem Gebiet für den Logik-Transistor, der die zweite Gate-Elektrode festlegt und einen dritten Teil über dem Gebiet für den Eingabe/Ausgabe-Transistor, der die dritte Gate-Elektrode festlegt, umfasst, wobei das erste Gate-Ätzverfahren und das zweite Gate-Ätzverfahren in Anwesenheit der Hartmaske durchgeführt werden.
  23. Das Verfahren gemäß Anspruch 22, wobei das Strukturieren der Schicht aus dem Hartmaskenmaterial ein Entfernen von Teilen der Schicht aus dem Hartmaskenmaterial über dem Gebiet für den ferroelektrischen Transistor, dem Gebiet für den Logik-Transistor und dem Gebiet für den Eingabe/Ausgabe-Transistor in einem gemeinsamen Hartmasken-Ätzverfahren umfasst.
  24. Das Verfahren gemäß einem der Ansprüche 21 bis 23, das zusätzlich umfasst: Bilden einer ersten Ätz-Entkoppelungs-Maske über der Halbleiterstruktur, wobei die erste Ätz-Entkoppelungs-Maske das Gebiet für den Logik-Transistor und das Gebiet für den Eingabe/Ausgabe-Transistor, aber nicht das Gebiet für den ferroelektrischen Transistor bedeckt, wobei das erste Gate-Ätzverfahren in Anwesenheit der ersten Ätz-Entkoppelungs-Maske durchgeführt wird; Entfernen der ersten Ätz-Entkoppelungs-Maske nach dem ersten Gate-Ätzverfahren; Bilden einer zweiten Ätz-Entkoppelungs-Maske über der Halbleiterstruktur, wobei die zweite Ätz-Entkoppelungs-Maske das Gebiet für den ferroelektrischen Transistor, aber nicht das Gebiet für den Logik-Transistor und das Gebiet für den Eingabe/Ausgabe-Transistor bedeckt, wobei das zweite Gate-Ätzverfahren in Anwesenheit der zweiten Ätz-Entkoppelungs-Maske durchgeführt wird; und Entfernen der zweiten Ätz-Entkoppelungs-Maske nach dem zweiten Gate-Ätzverfahren.
  25. Das Verfahren gemäß Anspruch 24, bei dem das erste Gate-Ätzverfahren vor dem zweiten Gate-Ätzverfahren durchgeführt wird.
  26. Das Verfahren gemäß Anspruch 24, wobei das zweite Gate-Ätzverfahren vor dem ersten Gate-Ätzverfahren durchgeführt wird.
  27. Ein Verfahren, das umfasst: Bereitstellen einer Halbleiterstruktur, die ein Gebiet für einen Logik-Transistor, ein Gebiet für einen ferroelektrischen Transistor und ein Gebiet für einen Eingabe/Ausgabe-Transistor umfasst; Bilden einer Vertiefung in dem Gebiet für den ferroelektrischen Transistor; Abscheiden eines Dielektrikums für einen ferroelektrischen Transistor über der Halbleiterstruktur, wobei ein Teil des Dielektrikums für den ferroelektrischen Transistor in der Vertiefung abgeschieden wird; Entfernen des Dielektrikums für den ferroelektrischen Transistor von dem Gebiet für den Logik-Transistor und dem Gebiet für den Eingabe/Ausgabe-Transistor; Bilden eines Dielektrikums für einen Eingabe/Ausgabe-Transistor über dem Gebiet für den Eingabe/Ausgabe-Transistor; und Bilden eines Dielektrikums für einen Logik-Transistor über zumindest dem Gebiet für den Logik-Transistor.
  28. Das Verfahren gemäß Anspruch 27, wobei die Vertiefung mit dem Dielektrikum für den ferroelektrischen Transistor gefüllt wird.
  29. Das Verfahren gemäß Anspruch 27 oder 28, wobei das Bilden der Vertiefung ein Durchführen eines Ätzverfahrens, das dafür ausgelegt ist, ein Halbleitermaterial des Gebiets für den ferroelektrischen Transistor zu entfernen, umfasst.
  30. Das Verfahren gemäß Anspruch 29, das zusätzlich umfasst, dass nach dem Ätzverfahren ein Oxidationsverfahren durchgeführt wird, das dafür ausgelegt ist, das Halbleitermaterial des Gebiets für den ferroelektrischen Transistor zu oxidieren und ein Nass-Ätzverfahren durchgeführt wird, das dafür ausgelegt ist, ein Oxid, das bei dem Oxidationsverfahren gebildet wird, zu entfernen.
  31. Das Verfahren gemäß Anspruch 30, das zusätzlich umfasst, dass ein oder mehr Ionenimplantationsverfahren durchgeführt werden, um in jedem von dem Gebiet für den Logik-Transistor, dem Gebiet für den ferroelektrischen Transistor und dem Gebiet für den Eingabe/Ausgabe-Transistor ein dotiertes Wannengebiet zu bilden, wobei die ein oder mehr Ionenimplantationsverfahren nach dem Oxidationsverfahren durchgeführt werden.
  32. Das Verfahren gemäß Anspruch 28, wobei das Bilden der Vertiefung ein Durchführen eines Oxidationsverfahrens, das dafür ausgelegt ist, ein Halbleitermaterial des Gebiets für den ferroelektrischen Transistor zu oxidieren und ein Durchführen eines Ätzverfahrens, das dafür ausgelegt ist, ein Oxid, das bei dem Oxidationsverfahren gebildet wird, zu entfernen, umfasst, wobei im Wesentlichen das gesamte Halbleitermaterial des Gebiets für den ferroelektrischen Transistor, das beim Bilden der Vertiefung entfernt wird, bei dem Oxidationsverfahren oxidiert wird.
  33. Das Verfahren gemäß Anspruch 32, das zusätzlich umfasst, dass ein oder mehr Ionenimplantationsverfahren durchgeführt werden, um in jedem von dem Gebiet für den Logik-Transistor, dem Gebiet für den ferroelektrischen Transistor und dem Gebiet für den Eingabe/Ausgabe-Transistor ein dotiertes Wannengebiet zu bilden, wobei die ein oder mehr Ionenimplantationsverfahren nach dem Oxidationsverfahren durchgeführt werden.
  34. Das Verfahren gemäß Anspruch 33, wobei das Ätzverfahren, das dafür ausgelegt ist, das Oxid zu entfernen, vor den ein oder mehr Ionenimplantationsverfahren durchgeführt wird.
  35. Das Verfahren gemäß Anspruch 33, wobei das Ätzverfahren, das dafür ausgelegt ist, das Oxid zu entfernen, nach den ein oder mehr Ionenimplantationsverfahren durchgeführt wird.
  36. Das Verfahren gemäß einem der Ansprüche 27 bis 35, wobei das Dielektrikum für den Eingabe/Ausgabe-Transistor und das Dielektrikum für den Logik-Transistor nach dem Entfernen des Dielektrikums für den ferroelektrischen Transistor von dem Gebiet für den Logik-Transistor und dem Gebiet für den Eingabe/Ausgabe-Transistor gebildet werden, und wobei das Verfahren außerdem umfasst, dass vor dem Bilden der Vertiefung in dem Gebiet für den ferroelektrischen Transistor eine Schutzschicht über der Halbleiterstruktur gebildet wird, wobei die Schutzschicht das Gebiet für den Logik-Transistor und das Gebiet für den Eingabe/Ausgabe-Transistor, aber nicht das Gebiet für den ferroelektrischen Transistor bedeckt.
  37. Das Verfahren gemäß einem der Ansprüche 27 bis 35, wobei das Dielektrikum für den Eingabe/Ausgabe-Transistor und das Dielektrikum für den Logik-Transistor vor dem Bilden der Vertiefung in dem Gebiet für den ferroelektrischen Transistor gebildet werden.
  38. Das Verfahren gemäß Anspruch 37, das zusätzlich umfasst, das nach dem Bilden des Dielektrikums für den Eingabe/Ausgabe-Transistor und dem Dielektrikum für den Logik-Transistor und vor dem Bilden der Vertiefung in dem Gebiet für den ferroelektrischen Transistor eine Maskierungsschicht über der Halbleiterstruktur gebildet wird, wobei die Maskierungsschicht das Gebiet für den Eingabe/Ausgabe-Transistor und das Gebiet für den Logik-Transistor, aber nicht das Gebiet für den ferroelektrischen Transistor bedeckt.
  39. Das Verfahren gemäß Anspruch 37 oder 38, das zusätzlich umfasst: Bilden einer Schutzschicht über der Halbleiterstruktur nach dem Bilden des Dielektrikums für den Eingabe/Ausgabe-Transistor und des Dielektrikums für den Logik-Transistor und vor dem Bilden der Vertiefung in dem Gebiet für den ferroelektrischen Transistor, wobei die Schutzschicht das Gebiet für den Eingabe/Ausgabe-Transistor und das Gebiet für den Logik-Transistor, aber nicht das Gebiet für den ferroelektrischen Transistor bedeckt; wobei das Abscheiden des Dielektrikums für den ferroelektrischen Transistor und das Entfernen des Dielektrikums für den ferroelektrischen Transistor von dem Gebiet für den Logik-Transistor und dem Gebiet für den Eingabe/Ausgabe-Transistor in Anwesenheit der Schutzschicht durchgeführt werden.
  40. Eine Halbleiterstruktur, die umfasst: ein Substrat, das ein Gebiet für einen Logik-Transistor, ein Gebiet für einen ferroelektrischen Transistor und ein Gebiet für einen Eingabe/Ausgabe-Transistor umfasst; einen Logik-Transistor, der sich an dem Gebiet für den Logik-Transistor befindet, wobei der Logik-Transistor ein Gate-Dielektrikum und eine Gate-Elektrode umfasst; einen Eingabe/Ausgabe-Transistor, der sich an dem Gebiet für den Eingabe/Ausgabe-Transistor befindet, wobei der Eingabe/Ausgabe-Transistor ein Gate-Dielektrikum und eine Gate-Elektrode umfasst, wobei das Gate-Dielektrikum des Eingabe/Ausgabe-Transistors eine größere Dicke hat als das Gate-Dielektrikum des Logik-Transistors; und einen ferroelektrischen Transistor, der sich an dem Gebiet für den ferroelektrischen Transistor befindet, wobei der ferroelektrische Transistor eine Vertiefung in dem Gebiet für den ferroelektrischen Transistor, ein ferroelektrisches Dielektrikum, das sich in der Vertiefung befindet und eine Gate-Elektrode, die sich über dem ferroelektrischen Dielektrikum befindet, umfasst.
  41. Ein Verfahren, das umfasst: Bereitstellen einer Halbleiterstruktur, die ein Gebiet für einen Eingabe/Ausgabe-Transistor, ein Gebiet für einen Logik-Transistor, ein Gebiet für einen ferroelektrischen Transistor, ein Dielektrikum für einen Eingabe/Ausgabe-Transistor, das sich über dem Gebiet für den Eingabe/Ausgabe-Transistor befindet, ein Dielektrikum für einen Logik-Transistor, das sich über dem Gebiet für den Logik-Transistor befindet, und ein ferroelektrisches Dielektrikum, das sich über dem Gebiet für den ferroelektrischen Transistor befindet, umfasst; Abscheiden einer Schicht aus einem Gate-Elektrodenmaterial über der Halbleiterstruktur; Bilden einer ersten Gate-Elektrode über dem Gebiet für den ferroelektrischen Transistor, wobei das Bilden der ersten Gate-Elektrode ein Durchführen eines ersten Gate-Ätzverfahrens umfasst, das dafür ausgelegt ist, das Gate-Elektrodenmaterial zu entfernen, wobei bei dem ersten Gate-Ätzverfahren ein Teil der Schicht aus dem Gate-Elektrodenmaterial über dem Gebiet für den ferroelektrischen Transistor teilweise entfernt wird; und Bilden einer zweiten Gate-Elektrode über dem Gebiet für den Logik-Transistor und einer dritten Gate-Elektrode über dem Gebiet für den Eingabe/Ausgabe-Transistor, wobei das Bilden der zweiten Gate-Elektrode und der dritten Gate-Elektrode ein Durchführen eines zweiten Gate-Ätzverfahrens umfasst, wobei bei dem zweiten Gate-Ätzverfahren ein Teil der Schicht aus dem Gate-Elektrodenmaterial über dem Gebiet für den Logik-Transistor und ein Teil der Schicht aus dem Gate-Elektrodenmaterial über dem Gebiet für den Eingabe/Ausgabe-Transistor teilweise entfernt werden; wobei das erste Gate-Ätzverfahren und das zweite Gate-Ätzverfahren getrennte Ätzverfahren sind.
  42. Das Verfahren gemäß Anspruch 41, das zusätzlich umfasst: Abscheiden einer Schicht aus einem Hartmaskenmaterial über der Halbleiterstruktur; und Strukturieren der Schicht aus dem Hartmaskenmaterial, um aus der Schicht aus dem Hartmaskenmaterial eine Hartmaske zu bilden, wobei die Hartmaske einen ersten Teil über dem Gebiet für den ferroelektrischen Transistor, der die erste Gate-Elektrode festlegt, einen zweiten Teil über dem Gebiet für den Logik-Transistor, der die zweite Gate-Elektrode festlegt, und einen dritten Teil über dem Gebiet für den Eingabe/Ausgabe-Transistor, der die dritte Gate-Elektrode festlegt, umfasst, wobei das erste Gate-Ätzverfahren und das zweite Gate-Ätzverfahren in Anwesenheit der Hartmaske durchgeführt werden.
  43. Das Verfahren gemäß Anspruch 42, wobei das Strukturieren der Schicht aus dem Hartmaskenmaterial ein Entfernen von Teilen der Schicht aus dem Hartmaskenmaterial über dem Gebiet für den ferroelektrischen Transistor, dem Gebiet für den Logik-Transistor und dem Gebiet für den Eingabe/Ausgabe-Transistor bei einem gemeinsamen Hartmasken-Ätzverfahren umfasst.
  44. Das Verfahren gemäß einem der Ansprüche 41 bis 43, das zusätzlich umfasst: Bilden einer ersten Ätz-Entkoppelungs-Maske über der Halbleiterstruktur, wobei die erste Ätz-Entkoppelungs-Maske das Gebiet für den Logik-Transistor und das Gebiet für den Eingabe/Ausgabe-Transistor, aber nicht das Gebiet für den ferroelektrischen Transistor bedeckt, wobei das erste Gate-Ätzverfahren in Anwesenheit der ersten Ätz-Entkoppelungs-Maske durchgeführt wird; Entfernen der ersten Ätz-Entkoppelungs-Maske nach dem ersten Gate-Ätzverfahren; Bilden einer zweiten Ätz-Entkoppelungs-Maske über der Halbleiterstruktur, wobei die zweite Ätz-Entkoppelungs-Maske das Gebiet für den ferroelektrischen Transistor, aber nicht das Gebiet für den Logik-Transistor und das Gebiet für den Eingabe/Ausgabe-Transistor bedeckt, wobei das zweite Gate-Ätzverfahren in Anwesenheit der zweiten Ätz-Entkoppelungs-Maske durchgeführt wird; und Entfernen der zweiten Ätz-Entkoppelungs-Maske nach dem zweiten Gate-Ätzverfahren.
  45. Das Verfahren gemäß Anspruch 44, wobei das erste Gate-Ätzverfahren vor dem zweiten Gate-Ätzverfahren durchgeführt wird.
  46. Das Verfahren gemäß Anspruch 44, wobei das zweite Gate-Ätzverfahren vor dem ersten Gate-Ätzverfahren durchgeführt wird.
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