DE102022100082A1 - Halbleitervorrichtung und verfahren zu deren herstellung - Google Patents

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Marcus Johannes Henricus van Dal
Gerben Doornbos
Georgios Vellianitis
Mauricio Manfrini
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Abstract

Eine Halbleitervorrichtung weist eine Kanalschicht, Source/Drainkontakte und erste Sperrbeläge auf. Die Kanalschicht enthält ein Oxidhalbleitermaterial. Die Source/Drainkontakte sind in elektrischem Kontakt mit der Kanalschicht angeordnet. Die ersten Sperrbeläge umgeben jeweils die Source/Drainkontakte, und sie enthalten ein Wasserstoff-Sperrmaterial, um zu verhindern, dass Wasserstoff durch die ersten Sperrbeläge zu der Kanalschicht diffundiert.

Description

  • Hintergrund
  • Die Strukturdichte in integrierten Schaltkreisen muss auch weiterhin erhöht werden. Zur Erhöhung der Strukturdichte wird in Erwägung gezogen, periphere Vorrichtungen von dem Front End of Line (FEOL) zu dem Back End of Line (BEOL) zu verschieben.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 ist eine schematische Schnittansicht, die einen integrierten Schaltkreis gemäß einigen Ausführungsformen zeigt.
    • 2 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleiterstruktur (eines Teils des integrierten Schaltkreises von 1) gemäß einigen Ausführungsformen.
    • Die 3 bis 13 sind schematische Darstellungen, die Zwischenstufen des in 2 beschriebenen Verfahrens zum Herstellen einer Halbleiterstruktur gemäß einigen Ausführungsformen zeigen.
    • 14 ist eine schematische Draufsicht einer Halbleiterstruktur gemäß einigen Ausführungsformen.
    • 15 ist eine schematische Schnittansicht entlang einer Linie A - A von 14.
    • 16 ist eine schematische Draufsicht einer Halbleiterstruktur gemäß einigen Ausführungsformen.
    • 17 ist eine schematische Schnittansicht entlang einer Linie A - A von 16.
    • 18 ist eine schematische Draufsicht einer Halbleiterstruktur gemäß einigen Ausführungsformen.
    • 19 ist eine schematische Schnittansicht entlang einer Linie A - A von 18.
    • 20 ist eine schematische Draufsicht einer Halbleiterstruktur gemäß einigen Ausführungsformen.
    • 21 ist eine schematische Schnittansicht entlang einer Linie A - A von 20.
    • 22 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleiterstruktur gemäß einigen Ausführungsformen.
    • Die 23 bis 31 sind schematische Darstellungen, die Zwischenstufen des in 22 beschriebenen Verfahrens zum Herstellen einer Halbleiterstruktur gemäß einigen Ausführungsformen zeigen.
    • 32 ist eine schematische Draufsicht einer Halbleiterstruktur gemäß einigen Ausführungsformen.
    • 33 ist eine schematische Schnittansicht entlang einer Linie A - A von 32.
    • Die 34 bis 38 sind schematische Darstellungen von Zwischenstufen beim Herstellen der in 33 gezeigten Halbleiterstruktur.
    • 39 ist eine schematische Schnittansicht, die eine Halbleiterstruktur gemäß einigen Ausführungsformen zeigt.
    • 40 zeigt eine schematische Darstellung einer Zwischenstufe bei der Herstellung der in 39 gezeigten Halbleiterstruktur.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „auf‟, „über“, „unter“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90° gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden.
  • Die vorliegende Erfindung ist auf eine Halbleitervorrichtung und auf Verfahren zu deren Herstellung gerichtet. Insbesondere umfassen Ausführungsformen auch eine Halbleitervorrichtung, die in dem BEOL angeordnet ist. Die Halbleitervorrichtung kann zum Beispiel unter anderem in einer Vorrichtung der N20-Generation (N20: 20 nm), einer Vorrichtung der Ni6-Generation, einer Vorrichtung der N10-Generation oder in Vorrichtungen anderer Generationen verwendet werden.
  • Dünnschichttransistoren (TFTs) sind für eine BEOL-Integration attraktiv, da sie bei einer niedrigen Temperatur bearbeitet werden können und dem BEOL Funktionalität verleihen können und nicht die kostbare Fläche in dem FEOL aufbrauchen. Als ein möglicher Skalierungsweg zum Herstellen von 3-nm-Knoten (N3-Knoten) oder darüber hinaus können periphere Vorrichtungen von dem FEOL in höhere Metallebenen des BEOL verschoben werden. Dadurch kann die Fläche um etwa 5 % bis 10 % verringert werden. Die TFTs, die als periphere Vorrichtungen dienen sollen, können zum Beispiel unter anderem Stromgates, Ein- und Ausgabevorrichtungen (E/A-Vorrichtungen) und Wähler für Speicherelemente umfassen, und diese peripheren Vorrichtungen sind zurzeit in dem FEOL angeordnet. Die Stromgates können Logiktransistoren zum Ausschalten von Logikblöcken im Standby sein, wodurch der Ruhestromverbrauch gesenkt wird. Die E/A-Vorrichtungen sind die Schnittstelle zwischen einem Rechenelement (z. B. einem CPU) und der Außenwelt (z. B. einer Festplatte). Der Wähler für ein Speicherelement kann einen magnetoresistiven Direktzugriffsspeicher (MRAM) oder einen resistiven Direktzugriffsspeicher (RRAM) umfassen, und für jedes Speicherelement wird normalerweise nur ein Wähler verwendet.
  • Eine Kanalschicht des Dünnschichttransistors in dem BEOL kann gegen Wasserstoffgas und/oder freie Wasserstoffatome empfindlich sein, die in zahlreichen Prozessen entstehen oder verwendet werden können, wie etwa bei einer chemischen Aufdampfung (CVD). Bei einem Temperprozess können Wasserstoffgas und/oder freie Wasserstoffatome in abgeschiedenes Material gelangen, und sie können diffundieren und die Kanalschicht erreichen und mit dieser reagieren. Nachstehend wird InGaZnO4 beispielhaft als ein Material für die Kanalschicht verwendet, und 2H wird zum Darstellen des Wasserstoffgases oder von zwei freien Wasserstoffatomen verwendet. Eine Reaktion zwischen dem Wasserstoffgas (oder den freien Wasserstoffatomen) und der Kanalschicht kann wie folgt dargestellt werden: 2H + InGaZnO4 → H2O + InGaZnO3-OLeerstelle. OLeerstelle fungiert als ein Donatorzustand, und dadurch wird die Kanalschicht dotiert, sodass die elektrischen Eigenschaften der Kanalschicht geändert werden können und ein starker negativer Schwellenspannungsversatz entstehen kann.
  • 1 zeigt eine schematische Schnittansicht eines integrierten Schaltkreises gemäß einigen Ausführungsformen. Der integrierte Schaltkreis kann eine Halbleitervorrichtung 100 (die als ein FEOL-Transistor dient) und eine Halbleitervorrichtung 200 (die als ein BEOL-Transistor dient) aufweisen. Die Halbleitervorrichtung 200 kann ein Dünnschichttransistor sein, in dem zwei Sperrbeläge 25 so hergestellt sind, dass sie jeweils Source/Drainkontakte 24 umgeben, um zu verhindern, dass Wasserstoffgas und/oder freie Wasserstoffatome durch die Sperrbeläge 25 diffundieren. Bei einigen Ausführungsformen können die Sperrbeläge 25 das Wasserstoffgas und/oder die freien Wasserstoffatome durch eine Reaktion absorbieren, wodurch sie mit dem Wasserstoffgas und/oder den freien Wasserstoffatomen dotiert werden. Bei alternativen Ausführungsformen können das Wasserstoffgas und/oder die freien Wasserstoffatome in den Sperrbelägen 25 gespeichert werden. Und da der Wasserstoff die Sperrbeläge 25 dotieren kann, kann eine Schottky-Barriere verbessert werden, und ein Kontaktwiderstand kann reduziert werden.
  • In 1 kann der integrierte Schaltkreis ein Substrat 41, die FEOL-Halbleitervorrichtung 100, die BEOL-Halbleitervorrichtung 200 (z. B. den Dünnschichttransistor), eine Kontaktebene-Struktur Lo und Interconnect-Ebene-Strukturen L1 bis Ln+2 aufweisen. Bei einigen Ausführungsformen kann das Substrat 41 zum Beispiel unter anderem Silizium oder andere geeignete Halbleitermaterialien aufweisen. Bei alternativen Ausführungsformen kann das Substrat 41 ein SOI-Substrat (Halbleiter-auf-Isolator-Substrat), ein SOS-Substrat (Silizium-auf-Saphir-Substrat) oder ein anderes geeignetes Substrat sein. Die Halbleitervorrichtung 100 kann Folgendes aufweisen: zwei Source/Drainbereiche 11, die in dem Substrat 41 hergestellt sind; einen Kanalbereich 12, der zwischen den zwei Source/Drainbereichen 11 angeordnet ist; ein Gatedielektrikum 13, das über dem Kanalbereich 12 in der Kontaktebene-Struktur Lo hergestellt ist; eine Gateelektrode 14, die auf dem Gatedielektrikum 13 in der Kontaktebene-Struktur Lo hergestellt ist; und zwei Abstandshalter 15, die auf zwei gegenüberliegenden Seiten der Gateelektrode 14 hergestellt sind. In der Kontaktebene-Struktur Lo können Source/Drainkontakte 16 in einer dielektrischen Schicht 42 hergestellt werden, die jeweils mit den Source/Drainbereichen 11 elektrisch verbunden werden soll. Die Source/Drainbereiche 11 können in Abhängigkeit von der elektrischen Vorspannung p- oder n-dotierte Bereiche sein. Die Interconnect-Ebene-Strukturen L1 bis Ln+1 können jeweils eine dielektrische Schicht 42, die der der Kontaktebene-Struktur Lo ähnlich ist, und ein oder mehrere Verbindungselemente aufweisen, wie etwa einen oder mehrere Durchkontakte 43 und/oder eine oder mehrere Metallleitungen 44, die in der dielektrischen Schicht 42 hergestellt sind.
  • Die Halbleitervorrichtung 200 (die als eine Peripherievorrichtung dienen kann) kann direkt über der Halbleitervorrichtung 100 angeordnet sein oder auch nicht. Die Halbleitervorrichtung 200 ist in der Interconnect-Ebene-Struktur Ln angeordnet und kann Folgendes aufweisen: eine Gateelektrode 21, die so hergestellt ist, dass sie mit einem Verbindungselement (wie etwa der Metallleitung 44) in der Interconnect-Ebene-Struktur Ln-1 verbunden werden kann; eine dielektrische Gateschicht 22 (die auch als eine dielektrische Highk-Schicht bezeichnet werden kann), die auf der Gateelektrode 21 angeordnet ist; eine Kanalschicht 23, die auf der dielektrischen Gateschicht 22 angeordnet ist; die zwei Source/Drainkontakte 24, die auf der Kanalschicht 23 hergestellt sind; und die zwei Sperrbeläge 25, die einen jeweiligen der Source/Drainkontakte 24 umgeben. Bei einigen Ausführungsformen können die Source/Drainkontakte 24 als eine Source bzw. ein Drain der Halbleitervorrichtung 200 dienen, obwohl sie nicht darauf beschränkt sind. Bei alternativen Ausführungsformen können zwei Source/Drain-Strukturen (nicht dargestellt) zwischen der Kanalschicht 23 und den Source/Drainkontakten 24 hergestellt werden, um eine Source bzw. einen Drain der Halbleitervorrichtung 200 zu umgeben.
  • 2 ist ein Ablaufdiagramm, das ein Verfahren 400 zum Herstellen einer Halbleiterstruktur gemäß einigen Ausführungsformen zeigt. Beispiele für die Halbleiterstruktur sind die Interconnect-Ebene-Strukturen Ln-1 bis Ln+2 von 1, und die Halbleiterstruktur kann die Halbleitervorrichtung 200 aufweisen. Die 3 bis 13 zeigen schematische Darstellungen von Zwischenstufen des Verfahrens 400.
  • In den 2 und 3 beginnt das Verfahren 400 mit einem Schritt 401, in dem eine Gatematerialschicht 210 hergestellt wird. Bei einigen Ausführungsformen kann die Gatematerialschicht 210 auf der dielektrischen Schicht 42 der Interconnect-Ebene-Struktur Ln-1 (die ebenfalls in 1 gezeigt ist) hergestellt werden. Die Gatematerialschicht 210 kann ein metallisches Material, eine Metallverbindung, polykristallines Silizium oder dotiertes Silizium aufweisen. Andere geeignete Gatematerialien liegen ebenfalls innerhalb des beabsichtigten Schutzumfangs der vorliegenden Erfindung. Das metallische Material kann zum Beispiel unter anderem Silber, Aluminium, Kupfer, Wolfram, Nickel, andere geeignete Materialien, Legierungen davon oder Kombinationen davon umfassen. Die Metallverbindung kann zum Beispiel unter anderem Titannidrid, Tantalnitrid, Metallsilizid, andere geeignete Materialien oder Kombinationen davon umfassen. Die Gatematerialschicht 210 kann zum Beispiel unter anderem durch CVD, physikalische Aufdampfung (PVD), Sputtern, Plattierung, Kombinationen davon oder mit anderen geeigneten Verfahren abgeschieden werden.
  • In den 2 und 4 geht das Verfahren 400 zu einem Schritt 402 weiter, in dem ein dielektrisches Gatematerial 220 auf der Gatematerialschicht 210 abgeschieden wird. Das dielektrische Gatematerial 220 kann unter anderem Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Hafniumoxid (Hf02), Hafnium-Siliziumoxid (HfSiO), Hafnium-Siliziumoxidnitrid (HfSiON), Hafnium-Tantaloxid (HfTaO), Hafnium-Titanoxid (HfTiO), Hafnium-Zirconiumoxid (HfZrO), Zirconiumsilicat, Zirconiumaluminat, Zirconiumoxid, Titanoxid, Aluminiumoxid (Al2O3), eine Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung) oder Kombinationen davon umfassen. Andere geeignete dielektrische Gatematerialien liegen ebenfalls innerhalb des beabsichtigten Schutzumfangs der vorliegenden Erfindung. Das dielektrische Gatematerial 220 kann zum Beispiel unter anderem durch Sputtern, CVD, PVD, Atomlagenabscheidung (ALD), plasmaunterstützte ALD, Molekularstrahlepitaxie (MBE), Kombinationen davon oder mit anderen geeigneten Verfahren abgeschieden werden. Bei einigen Ausführungsformen kann das dielektrische Gatematerial 220 als eine einzelne Schicht konfiguriert sein. Bei anderen Ausführungsformen kann das dielektrische Gatematerial 220 eine Mehrzahl von Schichten mit unterschiedlichen Materialien aufweisen.
  • In den 2 und 5 geht das Verfahren 400 zu einem Schritt 403 weiter, in dem eine Kanalmaterialschicht 230 auf dem dielektrischen Gatematerial 220 hergestellt wird. Die Kanalmaterialschicht 230 weist ein Oxidhalbleiter-Material auf, zum Beispiel unter anderem Indiumgalliumzinkoxid (InGaZnO, IGZO), wolframdotiertes Indiumoxid (InWO), Indiumzinkoxid (InZnO), Indiumzinnoxid (InSnO), Galliumoxid (GaOx), Indiumoxid (InOx) und dergleichen. Bei einigen Ausführungsformen kann die Kanalmaterialschicht 230 weiterhin amorphes Silizium, kristallines Silizium oder dergleichen aufweisen. Andere geeignete Kanalmaterialien liegen ebenfalls innerhalb des beabsichtigten Schutzumfangs der vorliegenden Erfindung. Der Schritt 403 kann durch CVD, PVD, ALD, plasmaunterstützte CVD (PECVD), epitaxiales Aufwachsen oder mit anderen geeigneten Verfahren implementiert werden. Bei einigen Ausführungsformen kann die Kanalmaterialschicht 230 als eine einzelne Schicht konfiguriert sein. Bei alternativen Ausführungsformen kann die Kanalmaterialschicht 230 eine Mehrzahl von Schichten mit unterschiedlichen Materialien aufweisen. Bei einigen Ausführungsformen kann die Kanalmaterialschicht 230 eine Dicke von etwa 4 nm bis etwa 10 nm haben, aber in Abhängigkeit von der Vorrichtungsleistung oder den Entwürfen des herzustellenden Produkts kann auch eine größere oder eine kleinere Dicke verwendet werden.
  • In den 2 und 6 geht das Verfahren 400 zu einem Schritt 404 weiter, in dem ein Strukturierungsprozess durchgeführt wird, um die Kanalmaterialschicht 230, das dielektrische Gatematerial 220 und die Gatematerialschicht 210, die in 5 gezeigt sind, zu strukturieren, um eine Kanalschicht 23, eine dielektrische Gateschicht 22 bzw. eine Gateelektrode 21 herzustellen. Der Schritt 404 kann mit einem Fotolithografieprozess und einem Ätzprozess durchgeführt werden. Der Fotolithografieprozess kann zum Beispiel unter anderem ein Aufbringen eines Fotoresists, ein Vorhärten, ein Belichten des Fotoresists durch eine Fotomaske, ein Härten nach dem Belichten, ein Entwickeln des Fotoresists und ein anschließendes Nachhärten umfassen, um ein strukturiertes Fotoresist herzustellen. Der Ätzprozess kann durch Ätzen der Kanalmaterialschicht 230, des dielektrischen Gatematerials 220 und der Gatematerialschicht 210, die in 5 gezeigt sind, durch das strukturierte Fotoresist zum Beispiel unter anderem mit einem Trockenätzprozess, einem Nassätzprozess, anderen geeigneten Prozessen oder Kombinationen davon implementiert werden. Bei einigen Ausführungsformen kann die Gateelektrode 21 in elektrischem Kontakt mit der Metallleitung 44 in der in 1 gezeigten Interconnect-Ebene-Struktur Ln-1 sein.
  • In den 2 und 7 geht das Verfahren 400 zu einem Schritt 405 weiter, in dem eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 26 über einem Stapel aus der Kanalschicht 23, der dielektrischen Gateschicht 22 und der Gateelektrode 21 hergestellt wird. Der Schritt 405 kann dadurch implementiert werden, dass zunächst eine dielektrische Materialschicht (nicht dargestellt) zum Beispiel unter anderem durch CVD, PVD, Sputtern, Kombinationen davon oder mit anderen geeigneten Verfahren abgeschieden wird und anschließend ein CMP-Prozess (CMP: chemisch-mechanische Polierung) oder ein anderes geeignetes Verfahren zum Planarisieren der nicht-dargestellten dielektrischen Materialschicht durchgeführt wird. Bei einigen Ausführungsformen kann die ILD-Schicht 26 eine einzelne Materialschicht sein. Bei alternativen Ausführungsformen kann die ILD-Schicht 26 aus mehreren Schichten mit unterschiedlichen Materialien bestehen. Bei einigen Ausführungsformen kann die ILD-Schicht 26 unter anderem Polyimid, Epoxidharz, Acrylharz, Phenolharz, Benzocyclobuten (BCB), Polybenzoxazol (PBO), andere geeignete polymerbasierte dielektrische Materialien oder Kombinationen davon aufweisen. Bei alternativen Ausführungsformen kann die ILD-Schicht 26 Siliziumoxid, Siliziumoxidnitrid oder Kombinationen davon aufweisen. Andere geeignete dielektrische Materialien liegen ebenfalls innerhalb des beabsichtigten Schutzumfangs der vorliegenden Erfindung. Bei einigen Ausführungsformen kann die ILD-Schicht 26 der in 1 gezeigten dielektrischen Schicht 42 der Interconnect-Ebene-Struktur Ln entsprechen.
  • In den 2 und 8 geht das Verfahren 400 zu einem Schritt 406 weiter, in dem zwei Aussparungen 260 in der ILD-Schicht 26 erzeugt werden, um die Kanalschicht 23 freizulegen. Die Aussparungen 260 können mit einem Fotolithografie- und einem Ätzprozess erzeugt werden, die denen ähnlich sind, die in dem Schritt 404 beschrieben worden sind.
  • In den 2 und 9 geht das Verfahren 400 zu einem Schritt 407 weiter, in dem über der ILD-Schicht 26 und entlang Innenseiten der Aussparungen 260 eine konforme Belagschicht 250 hergestellt wird. Die konforme Belagschicht 250 kann ein Wasserstoff-Sperrmaterial aufweisen, zum Beispiel unter anderem ein In-reiches Oxidmaterial, Zinkoxid (z. B. ZnO), Galliumoxid (z. B. Ga2O3), ZrxNiy oder Kombinationen davon. Insbesondere ist ZrxNiy eine Metallverbindung, die Zirconium (Zr) und Nickel (Ni) enthält. Andere geeignete Wasserstoff-Sperrmaterialien liegen ebenfalls innerhalb des beabsichtigten Schutzumfangs der vorliegenden Erfindung. Das In-reiche Oxidmaterial kann zum Beispiel unter anderem Indiumoxid (z. B. InO, In2O3 usw.), Indiumgalliumzinkoxid (InGaZnO, IGZO), kristallines InGaZnO (c-IGZO), ein Halbleitermaterial, das Indium, Gallium, Zink, Silizium und Sauerstoff enthält (IGSZO, InGaSiZnOx), wolframdotiertes Indiumoxid (InWO), Indiumzinnoxid (InSnO), Indiumzinkoxid (InZnO) oder Kombinationen davon umfassen. Andere geeignete Belagmaterialien liegen ebenfalls innerhalb des beabsichtigten Schutzumfangs der vorliegenden Erfindung. Die konforme Belagschicht 250 kann durch CVD, CVD mit einem Plasma hoher Dichte (HDP-CVD), CVD bei subatmosphärischem Druck (SACVD), Molekülschichtabscheidung (MLD), PVD, Sputtern, epitaxiales Aufwachsen oder mit anderen geeigneten Verfahren hergestellt werden. Bei einigen Ausführungsformen kann die konforme Belagschicht 250 eine Dicke von etwa 2 nm bis etwa 10 nm haben, aber in Abhängigkeit von der Vorrichtungsleistung oder den Entwürfen des herzustellenden Produkts kann auch eine größere oder eine kleinere Dicke verwendet werden.
  • In den 2 und 10 geht das Verfahren 400 zu einem Schritt 408 weiter, in dem über der konformen Belagschicht 250 eine Kontaktmaterialschicht 240 hergestellt wird, um die in 9 gezeigten Aussparungen 260 zu füllen. Die Kontaktmaterialschicht 240 kann zum Beispiel unter anderem Cobalt, Wolfram, Kupfer, Titan, Tantal, Aluminium, Zirconium, Hafnium, Kombinationen davon oder Legierungen davon aufweisen. Andere geeignete Materialien liegen ebenfalls innerhalb des beabsichtigten Schutzumfangs der vorliegenden Erfindung. Die Kontaktmaterialschicht 240 kann durch CVD, ALD, Plattierung oder mit anderen geeigneten Abscheidungsverfahren hergestellt werden.
  • In den 2 und 11 geht das Verfahren 400 zu einem Schritt 409 weiter, in dem ein Planarisierungsprozess durchgeführt wird, um überschüssiges Material der Kontaktmaterialschicht 240 und der konformen Belagschicht 250 auf der ILD-Schicht 26, die in 10 gezeigt sind, zu entfernen, um zwei Source/Drainkontakte 24 und zwei Sperrbeläge 25 zu erhalten. Die Source/Drainkontakte 24 sind über der Kanalschicht 23 angeordnet und sind voneinander beabstandet. Jeder der Sperrbeläge 25 umgibt einen jeweiligen der Source/Drainkontakte 24. Der Schritt 409 kann mit einem CMP-Prozess oder anderen geeigneten Verfahren implementiert werden.
  • In den 2 und 12 geht das Verfahren 400 zu einem Schritt 410 weiter, in dem zwei Durchkontakte 43 in einer ILD-Schicht 27 hergestellt werden und zwei Metallleitungen 44 in einer ILD-Schicht 28 hergestellt werden. 13 ist eine Draufsicht von 12. Die ILD-Schichten 27 und 28 können jeweils dielektrischen Schichten 32 der Interconnect-Ebene-Strukturen Ln+1 und Ln+2 entsprechen, die in 1 gezeigt sind. Die Durchkontakte 43 und die Metallleitungen 44 in den zwei Interconnect-Ebene-Strukturen Ln+1 und Ln+2 können getrennt als zwei verschiedene Strukturen mit zwei Single-Damascene-Prozessen hergestellt werden, oder sie können gleichzeitig als eine Einheitsstruktur mit einem Dual-Damascene-Prozess hergestellt werden. Die Materialien und das Herstellungsverfahren für die ILD-Schichten 27 und 28 sind denen für die in dem Schritt 405 beschriebene ILD-Schicht 26 ähnlich. Die Materialien für die Metallleitungen 44 und die Durchkontakte 43 können denen für die Source/Drainkontakte 24 ähnlich sein.
  • Bei alternativen Ausführungsformen können auch andere geeignete Verfahren zum Herstellen der in den 12 und 13 gezeigten Halbleiterstruktur verwendet werden. Bei noch weiteren alternativen Ausführungsformen können weitere Strukturelemente in der in den 12 und 13 gezeigten Halbleiterstruktur verwendet werden, und einige Strukturelemente in der in den 12 und 13 gezeigten Halbleiterstruktur können modifiziert, ersetzt oder weggelassen werden, ohne von dem Grundgedanken und dem Schutzumfang der vorliegenden Erfindung abzuweichen.
  • 14 ist eine schematische Draufsicht einer Halbleiterstruktur gemäß einigen Ausführungsformen. 15 ist eine schematische Schnittansicht entlang einer Linie A - A von 14. Die Halbleiterstruktur von 15 ist mit Ausnahme der Abmessungen der dielektrischen Gateschicht 22 und der Kanalschicht 23 der Halbleiterstruktur von 12 ähnlich. In der in 15 gezeigten Halbleiterstruktur können die dielektrische Gateschicht 22 und die Kanalschicht 23 größere Abmessungen als die Gateelektrode 21 haben. Die Gateelektrode 21, die dielektrische Gateschicht 22 und die Gatekanalschicht 23 können getrennt hergestellt werden, und zwei Teile der ILD-Schicht 26 können ebenfalls getrennt hergestellt werden. Jeder Teil der ILD-Schicht 26 kann in einer ähnlichen Weise wie in dem Schritt 405 hergestellt werden, der vorstehend zum Herstellen der ILD-Schicht 26 beschrieben worden ist. Zum Beispiel kann nach dem Herstellen eines Teils der ILD-Schicht 26 die in 15 gezeigte Gateelektrode 21 in dem Teil der ILD-Schicht 26 mit einem Gateherstellungs-Damascene-Prozess hergestellt werden, der Folgendes umfasst: (I) Erzeugen eines Grabens (nicht dargestellt) in dem Teil der ILD-Schicht 26; (II) Abscheiden einer Gatematerialschicht (nicht dargestellt) über dem Teil der ILD-Schicht 26, um den Graben zu füllen; und (III) Durchführen eines CMP-Prozesses oder anderer geeigneter Verfahren zum Entfernen des überschüssigen Gatematerials auf dem Teil der ILD-Schicht 26. Dann können das dielektrische Gatematerial 220 und die Kanalmaterialschicht 230, die in 5 gezeigt sind, über der Gateelektrode 21 und dem Teil der ILD-Schicht 26 hergestellt werden. Anschließend können mit dem im Schritt 404 beschriebenen Strukturierungsprozess die Kanalmaterialschicht 230 und das dielektrische Gatematerial 220 strukturiert werden, um die Kanalschicht 23 und die dielektrische Gateschicht 22 herzustellen, die in 15 gezeigt sind. Dadurch bleibt ein Rest der ILD-Schicht 26 über der Kanalschicht 23 und der dielektrischen Gateschicht 22 zurück. Die nachfolgenden Schritte zum Herstellen der in 15 gezeigten Halbleiterstruktur können den vorstehend beschriebenen Schritten 406 bis 410 ähnlich sein. Bei alternativen Ausführungsformen können auch andere geeignete Verfahren zum Herstellen der in den 14 und 15 gezeigten Halbleiterstruktur verwendet werden. Bei noch weiteren alternativen Ausführungsformen können weitere Strukturelemente in der in den 14 und 15 gezeigten Halbleiterstruktur verwendet werden, und einige Strukturelemente in der in den 14 und 15 gezeigten Halbleiterstruktur können modifiziert, ersetzt oder weggelassen werden, ohne von dem Grundgedanken und dem Schutzumfang der vorliegenden Erfindung abzuweichen.
  • 16 ist eine schematische Draufsicht einer Halbleiterstruktur gemäß einigen Ausführungsformen. 17 ist eine schematische Schnittansicht entlang einer Linie A - A von 16. Die Halbleiterstruktur von 17 ist mit Ausnahme der Herstellung der Gateelektrode 21 der Halbleiterstruktur von 15 ähnlich. Bei einigen Ausführungsformen können nach dem Herstellen der Gateelektrode 21 auf der Interconnect-Ebene-Struktur Ln-1 das dielektrische Gatematerial 220 und die Kanalmaterialschicht 230, die in 15 gezeigt sind, über der Gateelektrode 21 und der Interconnect-Ebene-Struktur Ln-1 hergestellt werden. Anschließend können mit dem im Schritt 404 beschriebenen Strukturierungsprozess die Kanalmaterialschicht 230 und das dielektrische Gatematerial 220 strukturiert werden, um die Kanalschicht 23 und die dielektrische Gateschicht 22 herzustellen, die in 17 gezeigt sind. Die nachfolgenden Schritte zum Herstellen der in 17 gezeigten Halbleiterstruktur können den vorstehend beschriebenen Schritten 405 bis 410 ähnlich sein. Bei alternativen Ausführungsformen können auch andere geeignete Verfahren zum Herstellen der in den 16 und 17 gezeigten Halbleiterstruktur verwendet werden. Bei noch weiteren alternativen Ausführungsformen können weitere Strukturelemente in der in den 16 und 17 gezeigten Halbleiterstruktur verwendet werden, und einige Strukturelemente in der in den 16 und 17 gezeigten Halbleiterstruktur können modifiziert, ersetzt oder weggelassen werden, ohne von dem Grundgedanken und dem Schutzumfang der vorliegenden Erfindung abzuweichen.
  • 18 ist eine schematische Draufsicht einer Halbleiterstruktur gemäß einigen Ausführungsformen. 19 ist eine schematische Schnittansicht entlang einer Linie A - A von 18. Die Halbleiterstruktur von 19 ist mit Ausnahme der Konfiguration der Gateelektrode 21 der Halbleiterstruktur von 12 ähnlich. In der Halbleiterstruktur von 19 kann die ILD-Schicht 26 einen ersten Teil 261, einen zweiten Teil 262 und einen dritten Teil 263 aufweisen, die jeweils getrennt in einer ähnlichen Weise wie bei dem Schritt 405 hergestellt werden können, der vorstehend zum Herstellen der ILD-Schicht 26 beschrieben worden ist. Die Gateelektrode 21 wird in dem ersten Teil 261 hergestellt, die dielektrische Gateschicht 22 wird in dem zweiten Teil 262 hergestellt, und die Kanalschicht 23 wird in dem dritten Teil 263 hergestellt. Nach dem Herstellen des ersten Teils 261 der ILD-Schicht 26 kann die Gateelektrode 21 in dem ersten Teil 261 der ILD-Schicht 26 mit einem Gateherstellungs-Damascene-Prozess hergestellt werden, der Folgendes umfasst: (I) Erzeugen eines ersten Grabens (nicht dargestellt) in dem ersten Teil 261; (II) Abscheiden einer Gatematerialschicht (nicht dargestellt) über dem ersten Teil 261, um den ersten Graben zu füllen; und (III) Durchführen eines CMP-Prozesses oder anderer geeigneter Verfahren zum Entfernen des überschüssigen Gatematerials auf dem ersten Teil 261. Dann kann der zweite Teil 262 über dem ersten Teil 261 und der Gateelektrode 21 hergestellt werden, und die dielektrische Gateschicht 22 kann in dem zweiten Teil 262 mit einem Verfahren hergestellt werden, das Folgendes umfasst: (I) Erzeugen eines zweiten Grabens (nicht dargestellt) in dem zweiten Teil 262, um das Gatedielektrikum 210 freizulegen; (II) Abscheiden einer dielektrischen Gatematerialschicht (nicht dargestellt) über dem zweiten Teil 262, um den zweiten Graben zu füllen; und (III) Durchführen eines CMP-Prozesses oder anderer geeigneter Verfahren zum Entfernen des überschüssigen dielektrischen Gatematerials auf dem zweiten Teil 262. Dann kann die in 5 gezeigte Kanalmaterialschicht 230 über dem zweiten Teil 262 und der dielektrischen Gateschicht 22 hergestellt werden. Anschließend kann mit dem im Schritt 404 beschriebenen Strukturierungsprozess die Kanalmaterialschicht 230 strukturiert werden, um die in 19 gezeigte Kanalschicht 23 herzustellen. Dann kann der dritte Teil 263 über dem zweiten Teil 262 und der Kanalschicht 23 hergestellt werden. Die nachfolgenden Schritte zum Herstellen der in 19 gezeigten Halbleiterstruktur können den vorstehend beschriebenen Schritten 406 bis 410 ähnlich sein.
  • 20 ist eine schematische Draufsicht einer Halbleiterstruktur gemäß einigen Ausführungsformen. 21 ist eine schematische Schnittansicht entlang einer Linie A - A von 20. Die Halbleiterstruktur von 21 ist mit Ausnahme der Positionen der Gateelektrode 21 und der dielektrischen Gateschicht 22 der Halbleiterstruktur von 12 ähnlich. In der in 21 gezeigten Halbleiterstruktur ist die Gateelektrode 21 zwischen den Source/Drainkontakten 24 angeordnet, und sie ist von der dielektrischen Gateschicht 22 umgeben, und außerdem wird zwischen der Gateelektrode 21 und der dielektrischen Gateschicht 22 ein Sperrbelag 29 hergestellt. Die ILD-Schicht 26 kann einen ersten Teil 26a und einen zweiten Teil 26b aufweisen.
  • 22 ist ein Ablaufdiagramm eines Verfahrens 500 zum Herstellen der in 21 gezeigten Halbleiterstruktur gemäß einigen Ausführungsformen. Die 23 bis 31 zeigen schematische Darstellungen von Zwischenstufen des Verfahrens 500.
  • In den 22 und 23 beginnt das Verfahren 500 mit einem Schritt 501, in dem eine Kanalmaterialschicht 230 hergestellt wird. Bei einigen Ausführungsformen kann die Kanalmaterialschicht 230 auf der dielektrischen Schicht 42 der Interconnect-Ebene-Struktur Ln-1 (die in 1 gezeigt ist) hergestellt werden. Die Materialien und das Herstellungsverfahren für die Kanalmaterialschicht 230 sind denen ähnlich, die vorstehend in dem Schritt 403 beschrieben worden sind, und der Kürze halber werden ihre Einzelheiten weggelassen.
  • In den 22 und 24 geht das Verfahren 500 zu einem Schritt 502 weiter, in dem ein Strukturierungsprozess zum Strukturieren der Kanalmaterialschicht 230 durchgeführt wird, um die Kanalschicht 23 herzustellen. Der Strukturierungsprozess kann in einer ähnlichen Weise implementiert werden, wie es vorstehend in dem Schritt 404 beschrieben worden ist, und der Kürze halber werden seine Einzelheiten weggelassen.
  • In den 22 und 25 geht das Verfahren 500 zu einem Schritt 503 weiter, in dem der in 21 gezeigte erste Teil 26a der ILD-Schicht 26 über der Kanalschicht 23 hergestellt wird. Der erste Teil 26a kann in einer ähnlichen Weise wie in dem Schritt 405 hergestellt werden, der vorstehend zum Herstellen der ILD-Schicht 26 beschrieben worden ist, und der Kürze halber werden die Einzelheiten weggelassen.
  • In den 22 und 26 geht das Verfahren 500 zu einem Schritt 504 weiter, in dem in dem ersten Teil 26a ein Graben 30 mit einem Fotolithografie- und einem Ätzprozess erzeugt wird, die denen ähnlich sind, die in dem Schritt 404 beschrieben worden sind, und der Kürze halber werden ihre Einzelheiten weggelassen.
  • In den 22 und 27 geht das Verfahren 500 zu einem Schritt 505 weiter, in dem ein konformes Gatedielektrikum 22a über dem ersten Teil 26a und entlang einer Innenseite des Grabens 30 hergestellt wird. Die Materialien und das Herstellungsverfahren für das konforme Gatedielektrikum 22a sind denen für das dielektrische Gatematerial 220 ähnlich, das vorstehend in dem Schritt 402 beschrieben worden ist, und der Kürze halber werden ihre Einzelheiten weggelassen.
  • In den 22 und 28 geht das Verfahren 500 zu einem Schritt 506 weiter, in dem eine konforme Belagschicht 290 auf dem konformen Gatedielektrikum 22a hergestellt wird. Die Materialien und das Herstellungsverfahren für die konforme Belagschicht 290 sind denen für die konforme Belagschicht 250 ähnlich, das vorstehend in dem Schritt 407 beschrieben worden ist, und der Kürze halber werden ihre Einzelheiten weggelassen.
  • In den 22 und 29 geht das Verfahren 500 zu einem Schritt 507 weiter, in dem eine Gatematerialschicht 21a über der konformen Belagschicht 290 hergestellt wird, um den in 28 gezeigten Graben 30 zu füllen. Die Materialien und das Herstellungsverfahren für die Gatematerialschicht 21a sind denen für die Gatematerialschicht 210 ähnlich, die vorstehend in dem Schritt 401 beschrieben worden ist, und der Kürze halber werden ihre Einzelheiten weggelassen.
  • In den 22 und 30 geht das Verfahren 500 zu einem Schritt 508 weiter, in dem ein Planarisierungsprozess durchgeführt wird, um überschüssiges Material des konformen dielektrischen Gatedielektrikums 22a, der konformen Belagschicht 290 und der Gatematerialschicht 21a auf dem ersten Teil 26a zu entfernen, um die Gateelektrode 21, die dielektrische Gateschicht 22 und den Sperrbelag 29 zu erhalten. Der Schritt 508 kann mit einem CMP-Prozess oder anderen geeigneten Verfahren implementiert werden.
  • In den 22 und 31 geht das Verfahren 500 zu einem Schritt 509 weiter, in dem ein in 21 gezeigter zweiter Teil 26b der ILD-Schicht 26 über dem ersten Teil 26a, der Gateelektrode 21, der dielektrischen Gateschicht 22 und dem Sperrbelag 29 hergestellt wird. Der zweite Teil 26b kann in einer ähnlichen Weise wie in dem Schritt 405 hergestellt werden, der vorstehend zum Herstellen der ILD 206 beschrieben worden ist, und der Kürze halber werden die Einzelheiten weggelassen.
  • Die nachfolgenden Schritte zum Herstellen der in den 30 und 31 gezeigten Halbleiterstruktur können den vorstehend beschriebenen Schritten 406 bis 410 ähnlich sein. Bei alternativen Ausführungsformen können auch andere geeignete Verfahren zum Herstellen der in den 30 und 31 gezeigten Halbleiterstruktur verwendet werden. Bei noch weiteren alternativen Ausführungsformen können weitere Strukturelemente in der in den 30 und 31 gezeigten Halbleiterstruktur verwendet werden, und einige Strukturelemente in der in den 30 und 31 gezeigten Halbleiterstruktur können modifiziert, ersetzt oder weggelassen werden, ohne von dem Grundgedanken und dem Schutzumfang der vorliegenden Erfindung abzuweichen.
  • 32 ist eine schematische Draufsicht einer Halbleiterstruktur gemäß einigen Ausführungsformen. 33 ist eine schematische Schnittansicht entlang einer Linie A - A von 32. Die Halbleiterstruktur von 33 ist der Halbleiterstruktur von 12 ähnlich, mit der Ausnahme, dass die Halbleiterstruktur von 33 weiterhin zwei Sperrbeläge 31 aufweisen kann, die jeweils einen der Durchkontakte 43 in der Interconnect-Ebene-Struktur Ln+1 und eine entsprechende der Metallleitungen 44 in der Interconnect-Ebene-Struktur Ln+2 umgeben.
  • Die in 33 gezeigte Halbleiterstruktur kann bei einigen Ausführungsformen mit einem Verfahren 400A hergestellt werden. Das Verfahren 400A ist mit Ausnahme des Schritts 410 dem in 2 dargestellten Verfahren 400 ähnlich. Die 34 bis 38 zeigen schematische Darstellungen von Zwischenstufen des Schritts 410 des Verfahrens 400A.
  • 34 zeigt einen Teilschritt 4101 zum Herstellen der ILD-Schicht 27 und der ILD-Schicht 28. Die Materialien und das Herstellungsverfahren für die ILD-Schichten 27 und 28 können denen für die ILD-Schicht 26 ähnlich sein, die vorstehend in dem Schritt 405 beschrieben worden sind, und der Kürze halber werden ihre Einzelheiten weggelassen.
  • 35 zeigt einen Teilschritt 4102 zum Erzeugen von zwei Gräben 280 in der ILD-Schicht 28 und von zwei Durchkontaktierungsöffnungen 270 in der ILD-Schicht 27. Die Gräben 280 und die Durchkontaktierungsöffnungen 270 können mit einem bekannten Damascene-Verfahren und einem Ätzprozess oder mit anderen geeigneten Verfahren hergestellt werden.
  • 36 zeigt einen Teilschritt 4103 zum Herstellen einer konformen Belagschicht 310 über der ILD-Schicht 28 und entlang Innenseiten der Gräben 280 und der Durchkontaktierungsöffnungen 270. Die Materialien und das Herstellungsverfahren für die konforme Belagschicht 310 können denen für die konforme Belagschicht 250 ähnlich sein, die vorstehend in dem Schritt 407 beschrieben worden sind, und der Kürze halber werden ihre Einzelheiten weggelassen.
  • 37 zeigt einen Teilschritt 4104 zum Herstellen einer metallischen Füllschicht 430 über der konformen Belagschicht 310, um die Gräben 280 und die Durchkontaktierungsöffnungen 270 zu füllen, die in 36 gezeigt sind. Die Materialien und das Herstellungsverfahren für die metallische Füllschicht 430 können denen für die Kontaktmaterialschicht 240 ähnlich sein, die vorstehend in dem Schritt 408 beschrieben worden sind, und der Kürze halber werden ihre Einzelheiten weggelassen.
  • 38 zeigt einen Teilschritt 4105 zum Entfernen von überschüssigem Material der konformen Belagschicht 310 und der metallischen Füllschicht 430 auf der ILD-Schicht 28, um zwei Sperrbeläge 31 so herzustellen, dass sie jeweils zwei entsprechende der Durchkontakte 43 und der Metallleitungen 44 umgeben. Das Entfernen des überschüssigen Materials kann mit einem CMP-Prozess oder anderen geeigneten Verfahren implementiert werden. Bei alternativen Ausführungsformen können auch andere geeignete Verfahren zum Herstellen der in den 32 und 33 gezeigten Halbleiterstruktur verwendet werden. Bei noch weiteren alternativen Ausführungsformen können weitere Strukturelemente in der in den 32 und 33 gezeigten Halbleiterstruktur verwendet werden, und einige Strukturelemente in der in den 32 und 33 gezeigten Halbleiterstruktur können modifiziert, ersetzt oder weggelassen werden, ohne von dem Grundgedanken und dem Schutzumfang der vorliegenden Erfindung abzuweichen.
  • 39 ist eine schematische Schnittansicht, die eine Halbleiterstruktur gemäß einigen Ausführungsformen zeigt. Die Halbleiterstruktur von 39 ist der Halbleiterstruktur von 33 oder 38 ähnlich, mit der Ausnahme, dass in der Halbleiterstruktur von 39 keiner der Sperrbeläge 31 zwischen den einzelnen Source/Drainkontakten 24 und einem jeweiligen der Durchkontakte 43 hergestellt wird. Die Halbleiterstruktur von 39 kann mit einem Verfahren hergestellt werden, das mit Ausnahme des Teilschritts 4103 dem Verfahren 400A ähnlich ist. 40 zeigt eine schematische Darstellung der Zwischenstufe bei dem Teilschritt 4103.
  • In 40 wird in dem Teilschritt 4103 zum Herstellen der in 39 gezeigten Halbleiterstruktur eine Belagschicht 31a nicht konform über der ILD-Schicht 28 entlang den Innenseiten der Gräben 280 und der Durchkontaktierungsöffnungen 270 hergestellt, sondern sie wird mit einem selektiven Epitaxieprozess selektiv auf den ILD-Schichten 27 und 28 aufgewachsen. Mit anderen Worten, die Belagschicht 31a wird auf dem dielektrischen Material (d. h., den ILD-Schichten 27 und 28), aber nicht auf dem metallischen Material (d. h., den Source/Drainkontakten 24) aufgewachsen.
  • Außerdem kann in der in 39 gezeigten Halbleiterstruktur jeder der Sperrbeläge 31 einen ersten Belagteil 311, der einen der Durchkontakte 43 umgibt, und einen zweiten Belagteil 312 aufweisen, der eine entsprechende der Metallleitungen 44 umgibt. Bei einigen Ausführungsformen können die Durchkontakte 43, die Metallleitungen 44 und die Sperrbeläge 31 in einem Dual-Damascene-Prozess hergestellt werden. Bei alternativen Ausführungsformen können die Durchkontakte 43 und die ersten Belagteile 311 der Sperrbeläge 31 in einem Single-Damascene-Prozess hergestellt werden, und die Metallleitungen 44 und die zweiten Belagteile 312 der Sperrbeläge 31 können in einem weiteren Single-Damascene-Prozess hergestellt werden.
  • Bei alternativen Ausführungsformen können auch andere geeignete Verfahren zum Herstellen der Halbleiterstruktur von 39 verwendet werden. Bei noch weiteren alternativen Ausführungsformen können weitere Strukturelemente in der in 39 gezeigten Halbleiterstruktur verwendet werden, und einige Strukturelemente in der in 39 gezeigten Halbleiterstruktur können modifiziert, ersetzt oder weggelassen werden, ohne von dem Grundgedanken und dem Schutzumfang der vorliegenden Erfindung abzuweichen.
  • In der vorliegenden Erfindung ist ein Sperrbelag um jeden der Source/Drainkontakte vorgesehen, und dadurch kann verhindert werden, das Wasserstoff (z. B. Wasserstoffgas und/oder freie Wasserstoffatome, die in zahlreichen Prozessen entstehen oder verwendet werden können, wie etwa bei einer CVD) durch den Sperrbelag zu der Kanalschicht diffundiert. Daher ist es weniger wahrscheinlich, dass die Kanalschicht mit dem Wasserstoffgas und/oder den freien Wasserstoffatomen dotiert wird, und eine Schwellenspannung der Halbleitervorrichtung (z. B. des Dünnschichttransistors) kann nicht beeinflusst werden. Und da das Wasserstoffgas und/oder die freien Wasserstoffatome von dem Sperrbelag (z. B. einer Inreichen Oxidschicht) absorbiert werden können, kann eine Schottky-Barriere verbessert werden, und ein Kontaktwiderstand mit der Kanalschicht kann reduziert werden. Außerdem können weitere Sperrbeläge so hergestellt werden, dass sie Verbindungselemente (wie etwa Durchkontakte, Metallleitungen oder dergleichen) und/oder eine Gateelektrode über der Kanalschicht umgeben. Diese Verbindungselemente können jeweils in elektrischem Kontakt mit den Source/Drainkontakten sein.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist eine Halbleitervorrichtung eine Kanalschicht, Source/Drainkontakte und erste Sperrbeläge auf. Die Kanalschicht weist ein Oxidhalbleitermaterial auf. Die Source/Drainkontakte sind in elektrischem Kontakt mit der Kanalschicht angeordnet. Die ersten Sperrbeläge umgeben jeweils die Source/Drainkontakte, und sie weisen ein Wasserstoff-Sperrmaterial auf, um zu verhindern, dass Wasserstoff durch die ersten Sperrbeläge zu der Kanalschicht diffundiert.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist eine Halbleiterstruktur eine Kanalschicht, Source/Drainkontakte, erste Sperrbeläge und Verbindungselemente auf. Die Kanalschicht weist ein Oxidhalbleitermaterial auf. Die Source/Drainkontakte sind in elektrischem Kontakt mit der Kanalschicht angeordnet. Die ersten Sperrbeläge umgeben jeweils die Source/Drainkontakte, und sie enthalten ein Wasserstoff-Sperrmaterial, um zu verhindern, dass Wasserstoff durch die ersten Sperrbeläge zu der Kanalschicht diffundiert. Die Verbindungselemente sind jeweils in elektrischem Kontakt mit den Source/Drainkontakten angeordnet.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung Folgendes: Herstellen einer Kanalschicht, die ein Oxidhalbleitermaterial enthält; Herstellen von Source/Drainkontakten über der Kanalschicht so, dass sie in elektrischem Kontakt mit der Kanalschicht sind; und Herstellen von ersten Sperrbelägen so, dass sie jeweils zwischen der Kanalschicht und einem jeweiligen der Source/Drainkontakte angeordnet sind, wobei die ersten Sperrbeläge ein Wasserstoff-Sperrmaterial enthalten, um zu verhindern, dass Wasserstoff durch die ersten Sperrbeläge zu der Kanalschicht diffundiert.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung mit: einer Kanalschicht, die ein Oxidhalbleitermaterial enthält; Source/Drainkontakten, die in elektrischem Kontakt mit der Kanalschicht angeordnet sind; und ersten Sperrbelägen, die jeweils die Source/Drainkontakte umgeben und ein Wasserstoff-Sperrmaterial enthalten, um zu verhindern, dass Wasserstoff durch die ersten Sperrbeläge zu der Kanalschicht diffundiert.
  2. Halbleitervorrichtung nach Anspruch 1, wobei das Wasserstoff-Sperrmaterial ein In-reiches Oxidmaterial umfasst.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei das Wasserstoff-Sperrmaterial Indiumoxid, Indiumgalliumzinkoxid, ein Halbleitermaterial, das Indium, Gallium, Zink, Silizium und Sauerstoff enthält, wolframdotiertes Indiumoxid, Indiumzinnoxid, Indiumzinkoxid, Zinkoxid, Galliumoxid, eine Metallverbindung, die Zink und Nickel enthält, oder Kombinationen davon umfasst.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das Oxidhalbleitermaterial Indiumgalliumzinkoxid, wolframdotiertes Indiumoxid, Indiumzinkoxid, Indiumzinnoxid, Galliumoxid, Indiumoxid oder Kombinationen davon umfasst.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin Folgendes aufweist: eine Gateelektrode; und eine dielektrische Gateschicht, die zwischen der Gateelektrode und der Kanalschicht angeordnet ist.
  6. Halbleitervorrichtung nach Anspruch 5, wobei die Source/Drainkontakte voneinander beabstandet sind und über der Kanalschicht angeordnet sind.
  7. Halbleitervorrichtung nach Anspruch 6, wobei die Gateelektrode unter der dielektrischen Gateschicht angeordnet ist und die dielektrische Gateschicht unter der Kanalschicht angeordnet ist.
  8. Halbleitervorrichtung nach Anspruch 6, wobei die Gateelektrode zwischen den Source/Drainkontakten angeordnet ist und die dielektrische Gateschicht so angeordnet ist, dass sie die Gateelektrode umgibt.
  9. Halbleitervorrichtung nach Anspruch 8, die weiterhin einen zweiten Sperrbelag aufweist, der zwischen der Gateelektrode und der dielektrischen Gateschicht angeordnet ist, wobei der zweite Sperrbelag das Wasserstoff-Sperrmaterial enthält, um zu verhindern, dass Wasserstoff durch den zweiten Sperrbelag diffundiert.
  10. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Halbleitervorrichtung ein Back-End-Of-Line-Transistor ist.
  11. Halbleiterstruktur mit: einer Kanalschicht, die ein Oxidhalbleitermaterial aufweist; Source/Drainkontakten, die in elektrischem Kontakt mit der Kanalschicht angeordnet sind; ersten Sperrbelägen, die jeweils die Source/Drainkontakte umgeben und ein Wasserstoff-Sperrmaterial enthalten, um zu verhindern, dass Wasserstoff durch die ersten Sperrbeläge zu der Kanalschicht diffundiert; und Verbindungselementen, die jeweils in elektrischem Kontakt mit den Source/Drainkontakten angeordnet sind.
  12. Halbleiterstruktur nach Anspruch 11, wobei das Wasserstoff-Sperrmaterial ein In-reiches Oxidmaterial umfasst.
  13. Halbleiterstruktur nach Anspruch 11 oder 12, wobei das Wasserstoff-Sperrmaterial Indiumoxid, Indiumgalliumzinkoxid, ein Halbleitermaterial, das Indium, Gallium, Zink, Silizium und Sauerstoff enthält, wolframdotiertes Indiumoxid, Indiumzinnoxid, Indiumzinkoxid, Zinkoxid, Galliumoxid, eine Metallverbindung, die Zink und Nickel enthält, oder Kombinationen davon umfasst.
  14. Halbleiterstruktur nach einem der Ansprüche 11 bis 13, wobei das Oxidhalbleitermaterial Indiumgalliumzinkoxid, Indiumwolframoxid, Indiumzinkoxid, Indiumzinnoxid, Galliumoxid, Indiumoxid oder Kombinationen davon umfasst.
  15. Halbleiterstruktur nach einem der Ansprüche 11 bis 14, die weiterhin zweite Sperrbeläge aufweist, die jeweils die Verbindungselemente umgeben und das Wasserstoff-Sperrmaterial enthalten, um zu verhindern, dass Wasserstoff durch die zweiten Sperrbeläge diffundiert.
  16. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen einer Kanalschicht, die ein Oxidhalbleitermaterial enthält; Herstellen von Source/Drainkontakten über der Kanalschicht so, dass sie in elektrischem Kontakt mit der Kanalschicht sind; und Herstellen von ersten Sperrbelägen so, dass sie jeweils zwischen der Kanalschicht und einem jeweiligen der Source/Drainkontakte angeordnet sind, wobei die ersten Sperrbeläge ein Wasserstoff-Sperrmaterial enthalten, um zu verhindern, dass Wasserstoff durch die ersten Sperrbeläge zu der Kanalschicht diffundiert.
  17. Verfahren nach Anspruch 16, das weiterhin Folgendes umfasst: Herstellen einer Gateelektrode; und Herstellen einer dielektrischen Gateschicht so, dass sie sich zwischen der Gateelektrode und der Kanalschicht befindet.
  18. Verfahren nach Anspruch 17, wobei die Gateelektrode zwischen den Source/Drainkontakten hergestellt wird und die dielektrische Gateschicht so hergestellt wird, dass sie die Gateelektrode umgibt.
  19. Verfahren nach Anspruch 18, das weiterhin Folgendes umfasst: Herstellen eines zweiten Sperrbelags zwischen der Gateelektrode und der dielektrischen Gateschicht, wobei der zweite Sperrbelag das Wasserstoff-Sperrmaterial enthält, um zu verhindern, dass Wasserstoff durch den zweiten Sperrbelag zu der Kanalschicht diffundiert.
  20. Verfahren nach einem der Ansprüche 16 bis 19, wobei das Wasserstoff-Sperrmaterial Indiumoxid, Indiumgalliumzinkoxid, ein Halbleitermaterial, das Indium, Gallium, Zink, Silizium und Sauerstoff enthält, wolframdotiertes Indiumoxid, Indiumzinnoxid, Indiumzinkoxid, Zinkoxid, Galliumoxid, eine Metallverbindung, die Zink und Nickel enthält, oder Kombinationen davon umfasst.
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