JP7481391B2 - 半導体素子、半導体構造、及び半導体素子の製造方法 - Google Patents

半導体素子、半導体構造、及び半導体素子の製造方法 Download PDF

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Description

本開示は、半導体素子、半導体構造、及び半導体素子の製造方法全般に関する。
集積回路の特徴密度を増加させるというニーズが継続的に存在する。したがって、特徴密度を増加させるように、周辺素子をフロントエンドオブライン（ＦＥＯＬ）からバックエンドオブライン（ＢＥＯＬ）に移動させることが考慮されることがある。
技術的課題
しかしながら、ＢＥＯＬにおける半導体素子（薄膜トランジスタ等）のチャンネル層は、ＣＶＤ等、多くのプロセス中で生成又は使用され得る水素ガス、及び／又は、遊離水素原子に感受性を有することがある。アニーリングに際して、水素ガス、及び／又は、遊離水素原子は、堆積された材料に組み込まれることもあり、拡散して、チャンネル層に達し、これと反応することもある。これにより、チャンネル層の電気的特性を変更することもあり、強い負の閾値電圧シフトを導くこともある。
以上の課題を達成するために、本開示は、半導体素子であって、酸化物半導体材料を含むチャンネル層と、チャンネル層と電気的に接触して配置される複数のソース／ドレインコンタクトと、前記複数のソース／ドレインコンタクトを各々包囲し、チャンネル層に水素の拡散を防止するように、水素バリア材料を含む複数の第１のバリアライナとを備える半導体素子を提供する。
以上の目的を達成するために、本開示は、半導体構造であって、酸化物半導体材料を含むチャンネル層と、チャンネル層と電気的に接触して配置される複数のソース／ドレインコンタクトと、前記複数のソース／ドレインコンタクトを各々包囲し、チャンネル層に水素が拡散するのを防ぐように、水素バリア―材料を含む複数の第１のバリアライナと、前記複数のソース／ドレインコンタクトと各々電気的に接触するように配置される複数のコネクタと、を含む半導体構造も提供する。
以上の目的を達成するために、本開示は、半導体素子の製造方法も提供する。この方法は、酸化物半導体材料を含むチャンネル層を形成することと、チャンネル層と電気的に接触するようにチャンネル層上に複数のソース／ドレインコンタクトを形成することと、各々、チャンネル層と前記複数のソース／ドレインコンタクトのうちの１つずつとの間に配置され、チャンネル層に水素が拡散するのを防ぐように、水素バリア材料を含む複数の第１のバリアライナを形成することと、を備える。
本開示では、バリアライナがソース／ドレインコンタクトの各々の周辺に設けられるため、水素種がバリアライナからチャンネル層へと拡散するのを防止してもよい。このように、チャンネル層は、水素種によってドーピングされにくくなってもよく、半導体素子の閾値電圧に影響を及ばさなくてもよい。
本開示の態様は、以下の詳細な説明を添付の図面とともに読むことで、最もよく理解される。なお、当該産業分野の標準的な慣例に従い、種々の特徴は、寸法割合通りに示されていない。実際には、種々の特徴の寸法は、検討の上での明確さのために、任意に増減されることもある。
図１は、いくつかの実施形態に係る集積回路を示す概略断面図である。 図２は、いくつかの実施形態に係る半導体構造（図１の集積回路の一部）を製造する方法を示すフロー図である。 図３～１３は、図２に示される、いくつかの実施形態に係る半導体構造の製造方法の中間段階を示す概略図である。 図３～１３は、図２に示される、いくつかの実施形態に係る半導体構造の製造方法の中間段階を示す概略図である。 図３～１３は、図２に示される、いくつかの実施形態に係る半導体構造の製造方法の中間段階を示す概略図である。 図３～１３は、図２に示される、いくつかの実施形態に係る半導体構造の製造方法の中間段階を示す概略図である。 図３～１３は、図２に示される、いくつかの実施形態に係る半導体構造の製造方法の中間段階を示す概略図である。 図３～１３は、図２に示される、いくつかの実施形態に係る半導体構造の製造方法の中間段階を示す概略図である。 図３～１３は、図２に示される、いくつかの実施形態に係る半導体構造の製造方法の中間段階を示す概略図である。 図３～１３は、図２に示される、いくつかの実施形態に係る半導体構造の製造方法の中間段階を示す概略図である。 図３～１３は、図２に示される、いくつかの実施形態に係る半導体構造の製造方法の中間段階を示す概略図である。 図３～１３は、図２に示される、いくつかの実施形態に係る半導体構造の製造方法の中間段階を示す概略図である。 図３～１３は、図２に示される、いくつかの実施形態に係る半導体構造の製造方法の中間段階を示す概略図である。 図１４は、いくつかの実施形態に係る半導体構造の概略上面図である。 図１５は、図１４のＡ－Ａ線に沿った概略断面図である。 図１６は、いくつかの実施形態に係る半導体構造の概略上面図である。 図１７は、図１６のＡ－Ａ線に沿った概略断面図である。 図１８は、いくつかの実施形態に係る半導体構造の概略上面図である。 図１９は、図１８のＡ－Ａ線に沿った概略断面図である。 図２０は、いくつかの実施形態に係る半導体構造の概略上面図である。 図２１は、図２０のＡ－Ａ線に沿った概略横断面図である。 図２２は、いくつかの実施形態に係る半導体構造の製造方法を示すフロー図である、 図２３～３１は、図２２に示される、いくつかの実施形態に係る半導体構造の製造方法の中間段階を示す概略図である。 図２３～３１は、図２２に示される、いくつかの実施形態に係る半導体構造の製造方法の中間段階を示す概略図である。 図２３～３１は、図２２に示される、いくつかの実施形態に係る半導体構造の製造方法の中間段階を示す概略図である。 図２３～３１は、図２２に示される、いくつかの実施形態に係る半導体構造の製造方法の中間段階を示す概略図である。 図２３～３１は、図２２に示される、いくつかの実施形態に係る半導体構造の製造方法の中間段階を示す概略図である。 図２３～３１は、図２２に示される、いくつかの実施形態に係る半導体構造の製造方法の中間段階を示す概略図である。 図２３～３１は、図２２に示される、いくつかの実施形態に係る半導体構造の製造方法の中間段階を示す概略図である。 図２３～３１は、図２２に示される、いくつかの実施形態に係る半導体構造の製造方法の中間段階を示す概略図である。 図２３～３１は、図２２に示される、いくつかの実施形態に係る半導体構造の製造方法の中間段階を示す概略図である。 図３２は、いくつかの実施形態に係る半導体構造の概略上面図である。 図３３は、図３２のＡ－Ａ線に沿った概略横断面図である。 図３４～３８は、図３３に示される半導体構造の製造における中間段階の概略図を示している。 図３４～３８は、図３３に示される半導体構造の製造における中間段階の概略図を示している。 図３４～３８は、図３３に示される半導体構造の製造における中間段階の概略図を示している。 図３４～３８は、図３３に示される半導体構造の製造における中間段階の概略図を示している。 図３４～３８は、図３３に示される半導体構造の製造における中間段階の概略図を示している。 図３９は、いくつかの実施形態に係る半導体構造を示す概略断面図である。 図４０は、図３９に示される半導体構造の製造における中間段階の概略図を示している。
詳細な説明
以下の開示は、本開示の異なる特徴を実施するために、多数の異なる実施形態又は実施例を提供する。本開示を簡易化するために、組成及び配置の具体例を以下に示す。当然のことながら、これらは単なる例であり、限定を意図されたものでない。例えば、以下の説明において、第２の特徴の上方、又は、上に第１の特徴を形成するとした場合、第１及び第２の特徴が直接接触して形成される実施形態を含んでもよく、さらなる特徴が第１及び第２の特徴の間に形成されて、第１及び第２の特徴が直接接触しない実施形態を含んでもよい。さらに、本開示は、種々の実施例において、参照番号、及び／又は、参照符号を繰り返すことがある。この繰り返しは、簡易さ及び明確さを目的とするものであり、それ自体が、検討される種々の実施形態間、及び／又は、構成間の関係を決定付けるものでない。
さらに、図面に示されるとおり、１つの要素又は特徴の、他の要素又は特徴に対する関係を説明する際に、その説明を簡単にするために、本明細書中では、「上」「上側」「上方」「下方」等の空間的に相対的な用語が使用されることがある。空間的に相対的な用語は、図面に示される向きに加え、使用中又は動作中の装置の異なる向きを網羅することが意図されている。装置は、異なる向きを向いていてもよく（９０度回転される、又は、他の向きに回転される）、本明細書において使用される空間的に相対的な説明は、それに応じて同様に理解されてもよい。
本開示は、半導体素子と、その製造方法とに係る。特に、実施形態には、ＢＥＯＬに位置付けられた半導体素子が含まれる。半導体素子は、例えば、これに限定されるものでないが、２０ナノメートル（Ｎ２０）世代の素子、１６ナノメートル（Ｎ１６）世代の素子、１０ナノメートル（Ｎ１０）世代の素子、又は、他の世代の素子に使用されてもよい。
薄膜トランジスタ（ＴＦＴ）は、低温で処理されてもよく、ＢＥＯＬに機能を追加してもよく、ＦＥＯＬの価値のあるエリアを使用することがないため、ＢＥＯＬへの統合には魅力的である。３ｎｍノード製造（Ｎ３）又はそれを超える可能な寸法縮小パスとして、ＦＥＯＬからの周辺素子を、ＢＥＯＬのより高い金属レベルに移動させてもよい。この結果として、約５～１０％のエリア縮小を生じる。周辺素子として機能するＴＦＴには、例えば、パワーゲート、入出力（Ｉ／Ｏ）装置、メモリ素子のためのセレクタが含まれてもよいが、これに限定されるものでなく、これらの周辺素子は、現在、ＦＥＯＬ内に配置されている。パワーゲートは、スタンバイ中のロジックブロックをオフに切り替えるためのロジックトランジスタであってもよく、これにより、静的電力の消費を低減する。Ｉ／Ｏ装置は、演算器（例えば、ＣＰＵ）と外界（例えば、ハードドライブ）との間のインタフェースである。メモリ素子のためのセレクタには、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）又は抵抗ランダムアクセスメモリ（ＲＲＡＭ）が含まれてもよく、１つのセレクタは、通常、１つのメモリ素子のためのものである。
ＢＥＯＬ内の薄膜トランジスタのチャンネル層は、化学気相堆積（ＣＶＤ）等、多くのプロセスにおいて生成又は使用されてもよい水素ガス、及び／又は、遊離水素原子に敏感である可能性がある。アニーリング工程に際して、水素ガス、及び／又は、遊離水素原子は、堆積された材料に組み込まれてもよく、拡散してチャンネル層に達するか、これと反応してもよい。以下では、ＩｎＧａＺｎＯ４をチャンネル層の材料として例示し、水素ガス又は２つの遊離水素原子を表すものとして２Ｈを使用する。水素ガス（又は遊離水素原子）とチャンネル層との間の反応は、以下のように表されてもよい。２Ｈ＋ＩｎＧａＺｎＯ４→Ｈ２Ｏ＋ＩｎＧａＺｎＯ３－Ｏ空格子点。Ｏ空格子点は、ドナー状態として作用するため、チャネル層がドープされて、チャンネル層の電気的特性と構成を変化してもよく、強い負の閾値電圧シフトを導いてもよい。
図１は、いくつかの実施形態に係る集積回路の概略断面図を示している。この集積回路は、半導体素子１００（ＦＥＯＬトランジスタとして機能する）と、半導体素子２００（ＢＥＯＬトランジスタとして機能する）とを備えてもよい。半導体素子２００は、２つのバリアライナ２５が形成され、水素ガス、及び／又は、遊離水素原子が拡散するのを防ぐように、２つのソース／ドレインコンタクト２４を各々包囲して形成される。いくつかの実施形態において、バリアライナ２５は、水素ガス、及び／又は、遊離水素原子を反応によって吸収することにより、水素ガス、及び／又は、遊離水素原子でドープされるようにしてもよい。他の実施形態において、水素ガス、及び／又は、遊離水素原子は、バリアライナ２５内に貯められてもよい。さらに、水素はバリアライナ２５をドープすることがあるので、ショットキーバリアが改善されてもよく、接触抵抗が低減されてもよい。
図１を参照すると、前記集積回路は、基板４１と、ＦＥＯＬ半導体素子１００と、ＢＥＯＬ半導体素子（例えば、薄膜トランジスタ）２００と、コンタクトレベル構造Ｌ０と、相互接続レベル構造Ｌ１～Ｌｎ＋２とを備えてもよい。いくつかの実施形態において、基板４１は、例えば、これに限定されるものでないが、シリコン又は他の好適な半導体材料を含んでもよい。他の実施形態において、基板４１は、シリコンオンインシュレータ（ＳＯＩ）基板、シリコンオンサファイア（ＳＯＳ）基板、又は他の好適な基板であってもよい。半導体素子１００は、基板４１内に形成される２つのソース／ドレイン領域１１と、２つのソース／ドレイン領域１１間に位置付けられるチャンネル領域１２と、コンタクトレベル構造Ｌ０においてチャンネル領域１２の上方に形成されるゲート誘電体１３と、コンタクトレベル構造Ｌ０においてゲート誘電体１３上に形成されるゲート電極１４と、ゲート電極１４の両側に形成された２つのスペーサ１５と、を備えてもよい。コンタクトレベル構造Ｌ０において、複数のソース／ドレインコンタクト１６は、誘電体層４２内に形成されて複数のソース／ドレイン領域１１と各々電気的に接触してもよい。ソース／ドレイン領域１１は、電気的バイアスに基づくｐ型又はｎ型のドープ領域であってもよい。相互接続レベル構造Ｌ１～Ｌｎ＋１は、各々、コンタクトレベル構造Ｌ０と同様の誘電体層４２を含んでもよく、誘電体層４２に形成されたコンタクトビア４３、及び／又は、金属ライン４４等、１つ以上のコネクタを含んでもよい。
半導体素子２００（周辺素子として機能してもよい）は、半導体素子１００の上側に直接配置されてもよく、又は、直接配置されなくてもよい。半導体素子２００は、相互接続レベル構造Ｌｎ内に位置付けられ、相互接続レベル構造Ｌｎ－１内のコネクタ（金属ライン４４等）に接続されるよう形成されたゲート電極２１、ゲート電極２１上に配置されたゲート誘電体層２２（高誘電率層とも称されてよい）、ゲート誘電体層２２上に配置されるチャンネル層２３、チャンネル層２３上に形成された２つのソース／ドレインコンタクト２４、各々、２つのソース／ドレインコンタクト２４のうちの１つずつを包囲する２つのバリアライナ２５と、を含んでもよい。いくつかの実施形態において、ソース／ドレインコンタクト２４は、これに限定されるものでないが、半導体素子２００のソース及びドレインとして機能してもよい。他の実施形態において、２つのソース／ドレインパターン（図示せず）は、チャンネル層２３及びソース／ドレインコンタクト２４の間に形成され、各々、半導体素子２００のソース及びドレインとして機能してもよい。
図２は、いくつかの実施形態に係る半導体構造の製造方法４００を示すフロー図である。半導体構造は、図１中、相互接続レベル構造Ｌｎ－１～Ｌｎ＋２として例示されてもよく、半導体素子２００を含んでもよい。図３～１３は、方法４００の中間段階の概略図を示している。
図２及び３を参照すると、方法４００は、ステップ４０１で開始し、ゲート材料層２１０を形成する。いくつかの実施形態において、ゲート材料層２１０は、相互接続レベル構造Ｌｎ－１の誘電体層４２上に形成されてもよい（図１にも図示）。ゲート材料層２１０は、金属材料、金属化合物、多結晶シリコン、又はドープシリコンを含んでもよい。他の好適なゲート材料が、考えられる本開示の範囲内にある。金属材料には、例えば、これに限定されるものでないが、銀、アルミニウム、銅、タングステン、ニッケル、他の好適な金属材料、これらの合金、又はこれらの組み合わせが含まれてもよい。金属化合物には、例えば、これに限定されるものでないが、窒化チタン、窒化タンタル、金属ケイ化物、他の好適な金属化合物、又はこれらの組み合わせが含まれてもよい。ゲート材料層２１０は、例えば、これに限定されるものでないが、ＣＶＤ、物理気相堆積（ＰＶＤ）、スパッタリング、めっき、これらの組み合わせ、又は他の好適な技術により、堆積されてもよい。
図２及び４を参照すると、方法４００は、ステップ４０２に進み、ゲート誘電材料２２０をゲート材料層２１０上に形成する。ゲート誘電材料２２０には、これに限定されるものでないが、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ハフニウム（ＨｆＯ２）、酸化ハフニウムシリコン（ＨｆＳｉＯ）、酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸化ハフニウムタンタル（ＨｆＴａＯ）、酸化ハフニウムチタン（ＨｆＴｉＯ）、酸化ハフニウムジルコニウム（ＨｆＺｒＯ）、ケイ酸ジルコニウム、アルミン酸ジルコニウム、酸化ジルコニウム、酸化チタン、酸化アルミニウム（Ａｌ２Ｏ３）、二酸化ハフニウム－アルミナ（ＨｆＯ２－Ａｌ２Ｏ３）合金、又はこれらの組み合わせが含まれてもよい。他の好適なゲート誘電材料が、考えられる本開示の範囲内にある。ゲート誘電材料２２０は、例えば、これに限定されるものでないが、スパッタリング、ＣＶＤ、ＰＶＤ、原子層堆積（ＡＬＤ）、プラズマ強化ＡＬＤ、分子ビームエピタキシー（ＭＢＥ）、これらの組み合わせ、又は他の好適な技術が含まれてもよい。いくつかの実施形態において、ゲート誘電材料２２０は、単一層形態で構築されてもよい。他の実施形態において、ゲート誘電材料２２０は、異なる材料の複数のフィルムを備えてもよい。
図２及び図５を参照すると、方法４００は、ステップ４０３に進み、チャンネル材料層２３０が、ゲート誘電材料２２０上に形成される。チャンネル材料層２３０には、酸化物半導体材料、例えば、これに限定されるものでないが、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ、ＩＧＺＯ）、タングステンドープ酸化インジウム（ＩｎＷＯ）、酸化インジウム亜鉛（ＩｎＺｎＯ）、酸化インジウムスズ（ＩｎＳｎＯ）、酸化ガリウム（ＧａＯｘ）、酸化インジウム（ＩｎＯｘ）等が含まれる。いくつかの実施形態において、チャンネル材料層２３０には、アモルファスシリコン、結晶性シリコン等がさらに含まれてもよい。他の好適なチャンネル材料が、考えられる本開示の範囲内にある。ステップ４０３は、ＣＶＤ、ＰＶＤ、ＡＬＤ、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、エピタキシャル成長、又は他の好適な技術を使用して実施されてもよい。いくつかの実施形態において、チャンネル材料層２３０は、単一層の形態で構築されてもよい。他の実施形態において、チャンネル材料層２３０には、異なる材料の複数のフィルムが含まれてもよい。いくつかの実施形態において、チャンネル材料層２３０は、約４ｎｍ～約１０ｎｍの範囲の厚さを有してもよいが、素子の性能、又は、製造される製品の設計に基づき、より厚い厚さ、又は、より薄い厚さが使用されてもよい。
図２及び図６を参照すると、方法４００は、ステップ４０４に進み、パターニング工程を実施して、図５に示されるチャンネル材料層２３０、ゲート誘電材料２２０、及びゲート材料層２１０にパターニングを施し、チャンネル層２３、ゲート誘電体層２２、及びゲート電極２１を形成するようにする。ステップ４０４は、フォトリソグラフィプロセス及びエッチングプロセスを使用して実施されてもよい。フォトリソグラフィプロセスには、例えば、フォトレジストのコーティング、ソフトベーキング、フォトマスクを通じたフォトレジストの露光、露光後ベーキング、及びフォトレジストの現像が含まれてもよいが、これに限定されるものでなく、この後にハードベーキングを行ってパターニングされたフォトレジストを形成するようにする。エッチングプロセスは、例えば、これに限定されるものでないが、乾式エッチングプロセス、湿式エッチングプロセス、他の好適なプロセス、又はこれらの組み合わせ使用し、パターニングされたフォトレジストを通じて、図５に示されるチャンネル材料層２３０、ゲート誘電材料２２０、及びゲート材料層２１０をエッチングすることによって実施されてもよい。いくつかの実施形態において、ゲート電極２１は、図１に示される相互接続レベル構造Ｌｎ－１内の金属ライン４４と電気的に接触していてもよい。
図２及び図７を参照すると、方法４００は、ステップ４０５に進み、層間誘電体（ＩＬＤ）層２６がチャンネル層２３、ゲート誘電体層２２、及びゲート電極２１の積層の上方に形成される。ステップ４０５は、例えば、これに限定されるものでないが、ＣＶＤ、ＰＶＤ、スパッタリング、これらの組み合わせを使用して、誘電材料層（図示せず）を堆積することによって実施されてもよく、続いて、化学機械研磨（ＣＭＰ）プロセス又は他の好適な技術を施して、不図示の誘電材料層を平坦化する。いくつかの実施形態において、ＩＬＤ層２６は、単一材料層であってもよい。他の実施形態において、ＩＬＤ層２６は、異なる材料の複数のフィルムで構成されてもよい。いくつかの実施形態において、ＩＬＤ層２６には、これに限定されるものでないが、ポリイミド、エポキシ樹脂、アクリル樹脂、フェノール樹脂、ベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、他の好適なポリマー系誘電材料、又はこれらの組み合わせが含まれてもよい。他の実施形態において、ＩＬＤ層２６には、酸化シリコン、酸窒化シリコン、又はこれらの組み合わせが含まれてもよい。他の好適な誘電材料は、考えられる本開示の範囲内にある。いくつかの実施形態において、ＩＬＤ層２６は、図１に示される相互接続レベル構造Ｌｎの誘電体層４２に対応してもよい。
図２及び図８を参照すると、方法４００は、ステップ４０６に進み、２つの窪み２６０をＩＬＤ層２６内に形成し、チャンネル層２３を露出する。窪み２６０は、ステップ４０４において説明したものと同様のフォトリソグラフィプロセス及びエッチングプロセスを使用して形成されてもよい。
図２及び図９を参照すると、方法４００は、ステップ４０７に進み、コンフォーマルライナ層２５０をＩＬＤ層２６の上方、且つ、窪み２６０の内側凹面に沿って形成する。コンフォーマルライナ層２５０には、水素バリア材料、例えば、これに限定されるものでないが、Ｉｎリッチ酸化物材料、酸化亜鉛（例えば、ＺｎＯ）、酸化ガリウム（例えば、Ｇａ２Ｏ３）、ＺｒｘＮｉｙ、又はこれらの組み合わせが含まれてもよい。具体的には、ＺｒｘＮｉｙは、Ｚｒ（ジルコニア）及びＮｉ（ニッケル）を含む金属化合物である。他の好適な水素バリア材料が、考えられる本開示の範囲内にある。Ｉｎリッチ酸化物材料には、例えば、これに限定されるものでないが、酸化インジウム（例えば、ＩｎＯ、Ｉｎ２Ｏ３等）、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ、ＩＧＺＯ）、結晶性ＩｎＧａＺｎＯ（ｃ－ＩＧＺＯ）、インジウム、ガリウム、亜鉛、シリコン、及び酸素を含む半導体材料（ＩＧＳＺＯ、ＩｎＧａＳｉＺｎＯｘ）、タングステンドープ酸化インジウム（ＩｎＷＯ）、酸化インジウムスズ（例えば、ＩｎＳｎＯ）、酸化インジウム亜鉛（例えば、ＩｎＺｎＯ）、又はこれらの組み合わせが含まれてもよい。他の好適なライナ材料が、考えられる本開示の範囲内にある。コンフォーマルライナ層２５０は、ＣＶＤ、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）、亜大気圧ＣＶＤ（ＳＡＣＶＤ）、分子層堆積（ＭＬＤ）、ＰＶＤ、スパッタリング、エピタキシャル成長、又は他の好適な技術を使用して形成されてもよい。いくつかの実施形態において、コンフォーマルライナ層２５０は、約２ｎｍ～約１０ｎｍの範囲の厚さを有してもよいが、素子の性能、又は、製造される製品の設計に基づき、より厚い厚さ、又は、より薄い厚さが使用されてもよい。
図２及び１０を参照すると、方法４００は、ステップ４０８に進み、コンタクト材料層２４０をコンフォーマルライナ層２５０の上方に形成し、図９に示される窪み２６０に充填する。コンタクト材料層２４０には、例えば、これに限定されるものでないが、コバルト、タングステン、銅、チタン、タンタル、アルミニウム、ジルコニウム、ハフニウム、これらの組み合わせ、又はこれらの合金が含まれてもよい。他の好適な材料が、考えられる本開示の範囲内にある。コンタクト材料層２４０は、ＣＶＤ、ＡＬＤ、めっき、又は他の好適な堆積技術を使用して形成されてもよい。
図２及び１１を参照すると、方法４００は、ステップ４０９に進み、平坦化工程を実施して、図１０に示されるＩＬＤ層２６上のコンタクト材料層２４０及びコンフォーマルライナ層２５０の余剰分を除去し、２つのソース／ドレインコンタクト２４と、２つのバリアライナ２５とを得るようにする。これらのソース／ドレインコンタクト２４は、チャンネル層２３の上側に配置され、互いに離間している。各バリアライナ２５は、ソース／ドレインコンタクト２４の１つを包囲する。ステップ４０９は、ＣＭＰ工程又は他の好適な技術を使用して実施されてもよい。
図２及び１２を参照すると、方法４００は、ステップ４１０に進み、２つのコンタクトビア４３をＩＬＤ層２７内に形成し、２つの金属ライン４４をＩＬＤ層２８内に形成する。図１３は、図１２の上面図である。ＩＬＤ層２７及び２８は、各々、図１に示される相互接続レベル構造Ｌｎ＋１及びＬｎ＋２の誘電体層３２に対応してもよい。２つの相互接続レベル構造Ｌｎ＋１及びＬｎ＋２内のコンタクトビア４３及び金属ライン４４は、２度のシングルダマシンプロセスを使用して、２つの別個の構造として別々に形成されてもよく、又は、デュアルダマシンプロセスを使用して、単一の構造として同時に形成されてもよい。ＩＬＤ層２７及び２８の材料及び形成は、ステップ４０５において説明したＩＬＤ層２６のものと同様である。金属ライン４４及びコンタクトビア４３の材料は、ソース／ドレインコンタクト２４のものと同様であってもよい。
他の実施形態において、図１２及び１３に示される半導体構造の形成に、他の好適な方法も適用されてよい。さらに他の実施形態において、本開示の要旨及び範囲から逸脱することなく、図１２及び１３に示される半導体構造に、追加の特徴が加えられてもよく、図１２及び１３に示される半導体構造の特徴の一部が、変更、置換、又は省略されてもよい。
図１４は、いくつかの実施形態に係る半導体構造の概略上面図である。図１５は、図１４のＡ－Ａ線に沿った概略断面図である。図１５の半導体構造は、ゲート誘電体層２２及びチャンネル層２３の寸法を除いて、図１２のものと同様である。図１５に示される半導体構造において、ゲート誘電体層２２及びチャンネル層２３は、ゲート電極２１よりも大きな寸法を有してもよい。ゲート電極２１、ゲート誘電体層２２、及びゲートチャンネル層２３は、別々に形成されてもよく、ＩＬＤ層２６の２つの部分が、別々に形成されてもよい。ＩＬＤ層２６の各部分は、ＩＬＤ層２６の形成について上述したステップ４０５と同様に形成されてもよい。例えば、ＩＬＤ層２６の一部を形成した後、（ｉ）ＩＬＤ層２６の一部分にトレンチ（図示せず）を形成すること、（ｉｉ）ＩＬＤ層２６のその部分の上方にゲート材料層（図示せず）を堆積し、トレンチを充填すること、及び（ｉｉｉ）ＣＭＰ工程又は他の好適な技術を施し、ＩＬＤ層２６のその部分の余剰のゲート材料層を除去することを含んでもよいダマシンゲート形成プロセスを通じて、図１５に示されるゲート電極２１を、ＩＬＤ層２６のその部分に形成してもよい。その後、図５に示されるゲート誘電材料２２０及びチャンネル材料層２３０を、ゲート電極２１及びＩＬＤ層２６のその部分の上方に形成してもよい。次に、ステップ４０４において説明したパターニング工程を使用して、チャンネル材料層２３０及びゲート誘電材料２２０のパターニングを行い、図１５に示されるチャンネル層２３及びゲート誘電体層２２を形成するようにする。その後、ＩＬＤ２６の残りの部分を、チャンネル層２３及びゲート誘電体層２２の上方に形成する。図１５に示される半導体構造を形成する次のステップは、上述のステップ４０６～４１０と同様であってもよい。他の実施形態において、図１４及び１５に示される半導体構造の形成には、他の好適な方法も適用されてよい。さらに他の実施形態において、本開示の要旨及び範囲から逸脱することなく、図１４及び１５に示される半導体構造に、追加の特徴が加えられてもよく、図１４及び１５に示される半導体構造の特徴の一部が変更、置換、又は省略されてもよい。
図１６は、いくつかの実施形態に係る半導体構造の概略上面図である。図１７は、図１６のＡ－Ａ線に沿った概略断面図である。図１７の半導体構造は、ゲート電極２１の形成を除いて、図１５と同様である。いくつかの実施形態において、ゲート電極２１を相互接続レベル構造Ｌｎ－１上に形成した後、図５に示されるゲート誘電材料２２０及びチャンネル材料層２３０を、ゲート電極２１及び相互接続レベル構造Ｌｎ－１の上方に形成してもよい。次に、ステップ４０４において説明したパターニング工程を使用して、チャンネル材料層２３０及びゲート誘電材料２２０をパターニングし、図１７に示されるチャンネル層２３及びゲート誘電体層２２を形成するようにする。図１７に示される半導体構造を形成するための次のステップは、上述のステップ４０５～４１０と同様であってもよい。他の実施形態において、図１６及び１７に示される半導体構造の形成に、他の好適な方法も適用されてよい。さらに他の実施形態において、本開示の要旨及び範囲から逸脱することなく、図１６及び１７に示される半導体構造に、追加の特徴が加えれてもよく、図１６及び１７に示される半導体構造の特徴の一部が、変更、置換、又は省略されてもよい。
図１８は、いくつかの実施形態に係る半導体構造の概略上面図である。図１９は、図１８のＡ－Ａ線に沿った概略断面図である。図１９の半導体構造は、ゲート電極２１の構成を除いて、図１２と同様である。図１９の半導体構造において、ＩＬＤ層２６には、第１の部分２６１、第２の部分２６２、及び第３の部分２６３が含まれてもよく、各々、ＩＬＤ層２６を形成するための上述のステップ４０５と同様に別々に形成されてもよい。ゲート電極２１は、第１の部分２６１内に形成され、ゲート誘電体層２２は、第２の部分２６２内に形成され、チャンネル層２３は、第３の部分２６３に形成される。ＩＬＤ層２６の第１の部分２６１を形成した後、ゲート電極２１は、（ｉ）第１の部分２６１内に第１のトレンチ（図示せず）を形成すること、（ｉｉ）第１の部分２６１の上方にゲート材料層（図示せず）を堆積し、第１のトレンチを充填すること、及び（ｉｉｉ）ＣＭＰ工程又は他の好適な技術を施し、第１の部分２６１上の余剰のゲート材料層を除去することを含んでもよいダマシンゲート形成プロセスを通じて、ＩＬＤ層２６の第１の部分２６１内に形成されてもよい。その後、第２の部分２６２は、（ｉ）第２の部分２６２内に第２のトレンチ（図示せず）を形成し、ゲート電極２１を露出することと、（ｉｉ）第２の部分２６２の上方にゲート誘電材料（図示せず）を堆積し、第２のトレンチを充填すること、及び（ｉｉｉ）ＣＭＰ工程又は他の好適な技術を施し、第２の部分２６２上の余剰のゲート誘電材料を除去することを含むプロセスにより、第２の部分２６２内に形成されてもよい。次に、図５に示されるチャンネル材料層２３０を、第２の部分２６２及びゲート誘電体層２２の上方に形成してもよい。ステップ４０４において説明したパターニングを使用して、チャンネル材料層２３０をパターニングし、図１９に示されるチャンネル層２３を形成するようにしてもよい。その後、第３の部分２６３を、第２の部分２６２及びチャンネル層２３の上方に形成してもよい。図１９に示される半導体構造を形成するための次のステップは、上述のステップ４０６～４１０と同様であってもよい。
図２０は、いくつかの実施形態に係る半導体構造の概略上面図である。図２１は、図２０のＡ－Ａ線に沿った概略断面図である。図２１の半導体構造は、ゲート電極２１及びゲート誘電体層２２の位置を除いて、図１２と同様である。図２１に示される半導体構造において、ゲート電極21は、２つのソース／ドレインコンタクト２４の間に位置付けられ、ゲート誘電体層２２によって包囲され、バリアライナ２９がさらに、ゲート電極２１及びゲート誘電体層２２の間に形成される。ＩＬＤ層２６には、第１の部分２６ａ及び第２の部分２６ｂが含まれてもよい。
図２２は、いくつかの実施形態に係る図２１に示される半導体構造の製造方法５００を示すフロー図である。図２３～３１は、方法５００の中間段階の概略図を示している。
図２２及び２３を参照すると、方法５００は、ステップ５０１で開始し、チャンネル材料層２３０を形成する。いくつかの実施形態において、チャンネル材料層２３０は、相互接続レベル構造Ｌｎ－１（図１に図示）の誘電体層４２上に形成されてもよい。チャンネル材料層２３０の材料及び形成は、ステップ４０３において上述したものと同様であり、その詳細については、簡潔さのため、省略する。
図２２及び２４を参照すると、方法５００は、ステップ５０２に進み、パターニング工程を実施して、チャンネル材料層２３０をパターニングし、チャンネル層２３を形成するようにする。パターニング工程は、上述のステップ４０４と同様に実施されてもよく、その詳細については、簡潔さのため、省略する。
図２２及び２５を参照すると、方法５００は、ステップ５０３に進み、図２１に示されるＩＬＤ層２６の第１の部分２６ａをチャンネル層２３の上方に形成する。第１の部分２６ａは、ＩＬＤ層２６を形成するための上述のステップ４０５と同様に形成されてもよく、その詳細については、簡潔さのため、省略する。
図２２及び２６を参照すると、方法５００は、ステップ５０４に進み、ステップ４０４において説明したのと同様のフォトリソグラフィ及びエッチングプロセスを使用して、トレンチ３０を第１の部分２６ａ内に形成するが、その詳細については、簡潔さのため、省略する。
図２２及び２７を参照すると、方法５００は、ステップ５０５に進み、コンフォーマルゲート誘電材料２２ａを、第１の部分２６ａの上方に、且つ、トレンチ３０の内側トレンチ面に沿って形成する。コンフォーマルゲート誘電材料２２aの材料及び形成は、ステップ４０２において上述したゲート誘電材料２２０と同様であり、その詳細については、簡潔さのため、省略する。
図２２及び２８を参照すると、方法５００は、ステップ５０６に進み、コンフォーマルライナ層２９０をコンフォーマルゲート誘電材料２２ａ上に形成する。コンフォーマルライナ層２９０の材料及び形成は、ステップ４０７において上述したコンフォーマルライナ層２５０と同様であり、その詳細については、簡潔さのため、省略する。
図２２及び２９を参照すると、方法５００は、ステップ５０７に進み、ゲート材料層２１ａをコンフォーマルライナ層２９０上に形成し、図２８に示されるトレンチ３０を充填する。ゲート材料層２１ａの材料及び形成は、ステップ４０１において上述したゲート材料層２１０と同様であり、その詳細については、簡潔さのため、省略する。
図２２及び３０を参照すると、方法５００は、ステップ５０８に進み、平坦化工程を実施して、第１の部分２６ａ上のコンフォーマルゲート誘電材料２２ａ、コンフォーマルライナ層２９０、及びゲート材料層２１ａの余剰分を取り除く、ゲート電極２１、ゲート誘電体層２２、及びバリアライナ２９を得るようにする。ステップ５０８は、ＣＭＰ工程又は他の好適な技術を使用して実施されてもよい。
図２２及び３１を参照すると、方法５００は、ステップ５０９に進み、図２１に示されるＩＬＤ層２６の第２の部分２６ｂを、第１の部分２６ａ、ゲート電極２１、ゲート誘電体層２２、及びバリアライナ２９の上方に形成する。第２の部分２６ｂは、ＩＬＤ層２６を形成するための上述のステップ４０５と同様に形成されてもよく、その詳細については、簡潔さのため、省略する。
図２０及び２１に示される半導体構造を形成するための次のステップは、上述のステップ４０６～４１０と同様であってもよい。他の実施形態において、図２０及び２１に示される半導体構造の形成には、他の好適な方法も適用されてよい。さらに他の実施形態において、本開示の要旨及び範囲から逸脱することなく、図２０及び２１に示される半導体構造に、追加の特徴が加えられてもよく、図２０及び２１に示される半導体構造の特徴の一部が、変更、置換、又は省略されてもよい。
図３２は、いくつかの実施形態に係る半導体構造の概略上面図である。図３３は、図３２のＡ－Ａ線に沿った概略断面図である。図３３の半導体構造は、図３３の半導体構造が２つのバリアライナ３１をさらに備えてもよく、各バリアライナ３１が相互接続レベル構造Ｌｎ＋１におけるコンタクトビア４３のうちの一方と、相互接続レベル構造Ｌｎ＋２における金属ライン４４のうちの対応する一方とを包囲する点を除き、図１２と同様である。
図３３に示される半導体構造は、いくつかの実施形態に係る方法４００Ａを使用して形成されてもよい。方法４００Ａは、ステップ４１０を除いて、図２に示される方法４００と同様である。図３４～３８は、方法４００Ａのステップ４１０の中間段階の概略図を示している。
図３４は、ＩＬＤ層２７及びＩＬＤ層２８の形成のための準ステップを示している。ＩＬＤ層２７及び２８の材料及び形成は、ステップ４０５において上述したＩＬＤ層２６と同様であってもよく、その詳細については、簡潔さのため、省略する。
図３５は、ＩＬＤ層２８内に２つのトレンチ２８０と、ＩＬＤ層２７内に２つのビア開口２７０を形成する準ステップを示している。トレンチ２８０及びビア開口２７０は、既知のデュアルダマシントレンチ/ビアエッチングプロセス、又は、他の好適なプロセスを使用して形成されてもよい。
図３６は、ＩＬＤ層２８の上方、且つ、トレンチ２８０及びビア開口２７０の内面に沿って、コンフォーマルライナ層３１０を形成するための準ステップＡを示している。コンフォーマルライナ層３１０の形成及び材料は、ステップ４０７において上述したコンフォーマルライナ層２５０と同様であり、その詳細については、簡潔さのため、省略する。
図３７は、コンフォーマルライナ層３１０の上方に金属充填層４３０を形成し、図３６に示されるトレンチ２８０及びビア開口２７０を充填する準ステップを示している。金属充填層４３０の材料及び形成は、ステップ４０８において上述したコンタクト材料層２４０と同様であり、その詳細については、簡潔さのため、省略する。
図３８は、ＩＬＤ層２８上のコンフォーマルライナ層３１０及び金属充填層４３０の余剰分を除去して、２つのバリアライナ３１を形成し、各々が、対応する１つのコンタクトビア４３及び対応する１つの金属ライン４４を包囲するようにする準ステップを示している。余剰分の除去は、ＣＭＰ工程又は他の好適な技術を使用して実施されてもよい。代替の実施形態において、図３２及び３３に示される半導体構造の形成には、他の好適な方法も適用されてよい。さらに他の実施形態において、本開示の要旨及び範囲から逸脱することなく、図３２及び３３に示される半導体構造に、追加の特徴が加えられてもよく、図３２及び３３に示される半導体構造の特徴の一部が、変更、置換、又は省略されてもよい。
図３９は、いくつかの実施形態に係る半導体構造の概略断面図を示している。図３９の半導体構造は、図３９の半導体構造において、バリアライナ３１の各々が、対応する１つのソース／ドレインコンタクト２４と対応する１つのコンタクトビア４３のとの間に形成されない点以外は、図３３又は３８と同様である。図３９に示される半導体構造は、準ステップＡ以外は、方法４００Ａと同様の方法を使用して形成されてもよい。図４０は、準ステップＡの中間段階の概略図を示している。
図４０を参照すると、図３９に示される半導体構造を形成するための準ステップＡにおいて、ライナ層３１ａは、ＩＬＤ層２８の上方、且つ、トレンチ２８０及びビア開口２７０の内面に沿って非コンフォーマルに形成され、選択的なエピタキシャルプロセスを通じて、ＩＬＤ層２７及び２８上に選択的に成長させられる。換言すると、ライナ層３１ａは、誘電材料（すなわち、ＩＬＤ層２７及び２８）上に成長させられるが、金属材料（すなわち、ソース／ドレインコンタクト２４）上には成長させられない。
さらに、図３９に示される半導体構造において、バリアライナ３１は、各々、コンタクトビア４３のうちの１つを包囲する第１のライナ部分３１１と、金属ライン４４のうちの対応する１つを包囲する第２のライナ部分３１２とを備えてもよい。いくつかの実施形態において、コンタクトビア４３、金属ライン４４、及びバリアライナ３１は、デュアルダマシン構造に形成されてもよい。他の実施形態において、コンタクトビア４３と、バリアライナ３１の第１のライナ部分３１１は、シングルダマシンプロセスにおいて形成されてもよく、金属ライン４４と、バリアライナ３１の第２のライナ部分３１２は、他のシングルダマシンプロセスで形成されてもよい。
他の実施形態において、図３９に示される半導体構造の形成には、他の好適な方法が適用されてもよい。さらに他の実施形態において、本開示の要旨及び範囲から逸脱することなく、図３９に示される半導体構造には、追加の特徴が加えられてもよく、図３９に示される半導体構造の特徴の一部が、変更、置換、又は省略されてもよい。
本開示において、バリアライナは、各ソース／ドレインコンタクトの周囲に設けられるため、水素（例えば、ＣＶＤ等、多くのプロセスにおいて使用、又は、生成されてもよい水素ガス、及び／又は、遊離水素原子）が、チャンネル層に拡散するのを防いでもよい。このようにして、チャンネル層は、水素ガス、及び／又は、遊離水素原子によってよりドーピングされなくなってもよく、半導体素子（例えば、薄膜トランジスタ）の閾値電圧に影響を及ばされなくしてもよい。さらに、水素ガス、及び／又は、遊離水素原子は、バリアライナ（例えば、Ｉｎリッチ酸化物層）によって吸収されてもよいため、ショットキーバリアが改善されてもよく、チャンネル層に対する接触抵抗が低減されてもよい。さらに、追加のバリアライナが形成され、コネクタ（コンタクトビア又は金属ライン等）を包囲し、及び／又は、チャンネル層の上側でゲート電極を包囲するように形成されてもよい。これらのコネクタは、複数のソース／ドレインコンタクトと各々電気的に接触していてもよい。
本開示のいくつかの実施形態［１］によると、半導体素子は、チャンネル層と、複数のソース／ドレインコンタクトと、複数の第１のバリアライナとを備える。前記チャンネル層は、酸化物半導体材料を含む。前記複数のソース／ドレインコンタクトは、前記チャンネル層と電気的に接触して配置される。前記複数の第１のバリアライナは、前記複数のソース／ドレインコンタクトを各々包囲し、水素バリア材料を含み、チャンネル層に水素が拡散するのを防ぐようにする。このような実施形態［１］のうちのいくつかの実施形態［２］において、前記水素バリア材料は、Ｉｎリッチ酸化物材料を含む。このような実施形態［１］のうちのいくつかの実施形態［３］において、前記水素バリア材料は、酸化インジウム、インジウムガリウム酸化亜鉛、インジウム、ガリウム、亜鉛、シリコン、及び酸素を含む半導体材料、タングステンドープの酸化インジウム、酸化インジウムスズ、インジウム酸化亜鉛、酸化亜鉛、酸化ガリウム、亜鉛及びニッケルを含む金属化合物、又はこれらの組み合わせを含む。このような実施形態［１］、［２］、又は［３］のうちのいくつかの実施形態［４］において、酸化物半導体材料は、インジウムガリウム酸化亜鉛、タングステンドープの酸化インジウム、インジウム酸化亜鉛、酸化インジウムスズ、酸化ガリウム、酸化インジウム、又はこれらの組み合わせを含む。このような実施形態［１］、［２］、［３］、又は［４］のうちのいくつかの実施形態［５］において、前記半導体素子は、ゲート電極と、前記ゲート電極及び前記チャンネル層の間に配置されるゲート誘電体層をさらに備える。このような実施形態［５］のうちのいくつかの実施形態［６］において、前記複数のソース／ドレインコンタクトは、互いに離間し、前記チャンネル層の上方に配置される。このような実施形態［６］のうちのいくつかの実施形態［７］において、前記ゲート電極は、前記ゲート誘電体層の下方に配置され、前記ゲート誘電体層は、前記チャンネル層の下方に配置される。このような実施形態［６］のうちのいくつかの実施形態［８］において、前記ゲート電極は、前記複数のソース／ドレインコンタクト間に配置され、前記ゲート誘電体層は、前記ゲート電極を包囲するように配置される。このような実施形態［８］のうちのいくつかの実施形態［９］において、前記半導体素子は、前記ゲート電極と前記ゲート誘電体層との間に位置する第２のバリアライナをさらに備え、前記第２のバリアライナは、前記第２のバリアライナを通じて水素が拡散するのを防ぐように、前記水素バリア材料を含む。このような実施形態［５］、［６］、［７］、［８］、又は［９］のうちのいくつかの実施形態［１０］において、前記半導体素子は、バックエンドオブライントランジスタである。
本開示のいくつかの実施形態［１１］によると、半導体構造は、チャンネル層と、複数のソース／ドレインコンタクトと、複数の第１のバリアライナと、複数のコネクタとを備える。前記チャンネル層には、酸化物半導体材料が含まれる。前記複数のソース／ドレインコンタクトは、前記チャンネル層と電気的に接触して配置される。前記複数の第１のバリアライナは、前記複数のソース／ドレインコンタクトを各々包囲し、水素バリア材料を含み、チャンネル層に水素が拡散するのを防ぐようにする。前記複数のコネクタは、前記複数のソース／ドレインコンタクトと各々電気的に接触して配置される。このような実施形態［１１］のうちのいくつかの実施形態［１２］において、前記水素バリア材料は、Ｉｎリッチ酸化材料を含む。このような実施形態［１１］のうちのいくつかの実施形態［１３］において、前記水素バリア材料は、酸化インジウム、インジウムガリウム酸化亜鉛、インジウム、ガリウム、亜鉛、シリコン、及び酸素を含む半導体材料、タングステンドープの酸化インジウム、酸化インジウムスズ、インジウム酸化亜鉛、酸化亜鉛、酸化ガリウム、亜鉛及びニッケルを含む金属化合物、又はこれらの組み合わせを含む。このような実施形態［１１］のうちのいくつかの実施形態［１４］において、前記酸化物半導体材料は、インジウムガリウム酸化亜鉛、タングステンドープの酸化インジウム、インジウム酸化亜鉛、酸化インジウムスズ、酸化ガリウム、酸化インジウム、又はこれらの組み合わせを含む。このような実施形態［１１］、［１２］、［１３］、又は［１４］のうちのいくつかの実施形態［１５］において、前記半導体構造は、前記複数のコネクタを各々包囲し、水素の拡散を防ぐように、前記水素バリア材料を含む複数の第２のバリアライナをさらに備える。
本開示のいくつかの実施形態［１６］によると、半導体素子の製造方法であって、酸化物半導体材料を含むチャンネル層を形成することと、チャンネル層と電気的に接触するようにチャンネル層の上方に複数のソース／ドレインコンタクトを形成することと、各々、前記チャンネル層と前記複数のソースドレインコンタクトのうちの１つずつとの間に配置され、前記チャンネル層に水素が拡散するのを防ぐように、水素バリア材料を含む複数の第１のバリアライナを形成することと、を含む。このような実施形態［１６］のうちのいくつかの実施形態［１７］において、前記製造方法は、ゲート電極を形成することと、ゲート誘電体層が前記ゲート電極及び前記チャンネル層の間に配置されるように、前記ゲート誘電体層を形成することと、をさらに含む。このような実施形態［１７］のうちのいくつかの実施形態［１８］において、前記ゲート電極は、前記複数のソース／ドレインコンタクト間に形成され、前記ゲート誘電体層は、前記ゲート電極を包囲するように形成される。このような実施形態［１８］のうちのいくつかの実施形態［１９］において、前記製造方法は、前記ゲート電極及び前記ゲート誘電体層の間に第２のバリアライナを形成することをさらに含み、前記第２のバリアライナは、前記チャンネル層に水素が拡散するのを防ぐように、前記水素バリア材料を含む。このような実施形態［１６］、［１７］、［１８］、又は［１９］のうちのいくつかの実施形態［２０］において、前記水素バリア材料は、酸化インジウム、インジウムガリウム酸化亜鉛、インジウム、ガリウム、亜鉛、シリコン、及び酸素を含む半導体材料、タングステンドープの酸化インジウム、酸化インジウムスズ、インジウム酸化亜鉛、酸化亜鉛、酸化ガリウム、亜鉛及びニッケルを含む金属化合物、又はこれらの組み合わせを含む。
以上、当業者が本開示に態様をよりよく理解するように、いくつかの実施形態の特徴について概要を示した。当業者は、本明細書において紹介した実施形態と同一の目的を実施し、及び／又は、同一の効果を達成するために、他のプロセス又は構造を設計又は変更するための基礎として、本開示を容易に使用し得ることを理解しなければならない。当業者はまた、このような同等の構築物も、本開示の要旨及び範囲を逸脱するものでなく、本開示の要旨及び範囲から逸脱することなく、種々の変更、置換、及び代替がなされてよいことも認識しなければならない。
本開示の半導体素子、半導体構造、及び半導体素子の製造方法は、半導体素子を含む集積回路の広範に亘って適用可能である。
参照符号の説明
１１：ソース／ドレイン領域
１２：チャンネル領域
１３：ゲート誘電体
１４、２１：ゲート電極
１５：スペーサ
１６、２４：ソース／ドレインコンタクト
２１ａ、２１０：ゲート材料層
２２：ゲート誘電体層
２２ａ：コンフォーマルゲート誘電材料
２３：チャンネル層
２５、２９、３１：バリアライナ
２６、２７、２８：ＩＬＤ層
２６ａ：２６の第１の部分
２６ｂ：２６の第２の部分
３０、２８０：トレンチ
３１a：ライナ層
４１：基板
４２：誘電体層
４３：コンタクトビア
４４：金属ライン
１００：半導体素子（ＦＥＯＬトランジスタとして）
２００：半導体素子（ＢＥＯＬトランジスタとして）
２２０：ゲート誘電材料
２３０：チャンネル材料層
２４０：コンタクト材料層
２５０、２９０、３１０：コンフォーマルライナ層
２６０：窪み
２６１：２６の第１の部分
２６２：２６の第２の部分
２６３：２６の第３の部分
２７０：ビア開口
３１１：３１の第１のライナ部分
３１２：３１の第２のライナ部分
４００、５００：方法
４０１、４０２、４０３、４０４、４０５、４０６、４０７、４０８、４０９、４１０、５０１、５０２、５０３、５０４、５０５、５０６、５０７、５０８、５０９：ステップ
４３０：金属充填層
Ａ－Ａ：断面線
Ｌ０：コンタクトレベル構造
Ｌ１、Ｌｎ－１、Ｌｎ、Ｌｎ＋１、Ｌｎ＋２：相互接続レベル構造

Claims (5)

  1. 半導体素子であって、
    酸化物半導体材料を含むチャンネル層と、
    前記チャンネル層と電気的に接触して配置される複数のソース／ドレインコンタクトと、
    前記複数のソース／ドレインコンタクトを各々包囲し、前記チャンネル層へ水素が拡散するのを防ぐように、水素バリア材料を含む複数の第１のバリアライナと、
    ゲート電極と、
    前記ゲート電極及び前記チャンネル層の間に配置されるゲート誘電体層と、
    前記ソース／ドレインコンタクト、前記第１のバリアライナ、前記ゲート電極、及び前記ゲート誘電体層が配置される層間誘電体層と、を備え、
    前記複数のソース／ドレインコンタクトは、互いに離間し、前記チャンネル層の上方に配置され、前記ゲート電極は、前記複数のソース／ドレインコンタクト間に配置され、前記ゲート誘電体層は、前記ゲート電極を包囲するように配置され、
    前記ゲート誘電体層の側壁は、前記層間誘電体層に直接接触している、半導体素子。
  2. 前記水素バリア材料は、Ｉｎリッチ酸化物材料を含む請求項１に記載の半導体素子。
  3. 前記ゲート電極と前記ゲート誘電体層との間に位置する第２のバリアライナをさらに備え、前記第２のバリアライナは、前記第２のバリアライナを通じて水素が拡散するのを防ぐように、前記水素バリア材料を含む請求項１に記載の半導体素子。
  4. 請求項１に記載の半導体素子であって、
    前記複数のソース／ドレインコンタクトと各々電気的に接触して配置される複数のコネクタと、
    前記複数のコネクタを各々包囲し、水素の拡散を防ぐように、前記水素バリア材料を含む複数の第２のバリアライナと、
    をさらに備える半導体素子。
  5. 半導体素子の製造方法であって、
    酸化物半導体材料を含むチャンネル層を形成することと、
    前記チャンネル層を覆う層間誘電体層を形成することと、
    前記層間誘電体層内且つ前記チャンネル層の上方にゲート誘電体層及びゲート電極を形成して、ｉ）前記ゲート誘電体層が、前記ゲート電極及び前記チャンネル層の間に配置され、前記ゲート電極を包囲するようにし、且つ、ｉｉ）前記ゲート誘電体層の側壁が前記層間誘電体層に直接接触するようにすることと、
    前記チャンネル層と電気的に接触するように、前記層間誘電体層内且つ前記チャンネル層上に複数のソース／ドレインコンタクトを形成することであって、前記ゲート電極は、前記複数のソース／ドレインコンタクト間に配置されることと、
    各々、前記チャンネル層と前記複数のソースドレインコンタクトのうちの１つずつとの間に配置され、前記チャンネル層に水素が拡散するのを防ぐように、水素バリア材料を含む複数の第１のバリアライナを形成することと、を含む方法。
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