CN117790290A - 半导体结构及其制作方法 - Google Patents

Abstract

本发明提供一种半导体结构及其制作方法。该半导体结构的制作方法包括：提供基底，基底的顶面上形成有垫氧化层和位于垫氧化层上的第一硬掩模层，垫氧化层和第一硬掩模层中形成有第一开口，第一开口露出基底的顶面；在第一开口的位置形成场氧化层，场氧化层的厚度大于垫氧化层的厚度，场氧化层至少部分嵌入基底中；以及刻蚀去除垫氧化层邻近场氧化层的部分、场氧化层的边缘部分以及部分基底，形成第一沟槽，剩余的场氧化层作为高压器件的高压栅氧化层。如此形成的较厚的高压栅氧化层对后续光刻制程的套刻精度影响较小。该半导体结构的高压栅氧化层至少部分嵌入基底中。

Description

半导体结构及其制作方法

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体结构及其制作方法。

背景技术

随着科学技术的快速发展，品类众多的消费电子产品随处可见，例如电子标签和彩色电子书等。这些消费电子产品中含有LED驱动芯片（LED driver IC），有些芯片需要在高压栅驱动下才能实现其功能。HV-CMOS工艺制程技术是传统CMOS工艺制程技术向高压的延伸，由于HV-CMOS工艺技术的成本比BCD(Bipolar-COMS-DMOS)工艺技术低，所以利用HV-CMOS工艺制程技术生产出来的产品在市场上具有更高的竞争力。

图1至图3为传统的HV CMOS的制作过程图。传统的高压CMOS器件的制作方法包括：参考图1所示，提供基底100，基底100包括高压器件区100a、中压器件区100b和低压器件区100c，基底100上形成有垫氧化层101；参考图2所示，在垫氧化层101上形成光刻胶层102，使用掩模版103对光刻胶层102进行图形化处理，使得光刻胶层102覆盖高压器件区100a且露出中压器件区100b和低压器件区100c；如图2和图3所示，以图形化后的光刻胶层102为掩模，刻蚀去除中压器件区100b和低压器件区100c上的垫氧化层101的部分厚度，以在高压器件区100a的基底上方形成较厚的栅氧化层且在中压器件区100b和低压器件区100c的基底上方均形成较薄的栅氧化层。

利用传统的高压CMOS器件的制作方法获得的高压器件能够满足一些用途单一的LED驱动芯片的需求，但不能满足大功率的要求。此外，当高压器件需要耐更高的电压而要求高压器件的栅氧化层的厚度更厚时，如果单纯的将垫氧化层101的厚度增加，再通过蚀刻工艺去除中压器件区100b和低压器件区100c上的垫氧化层的部分厚度的方式，会产生一系列问题：（1）由于高压器件区保留较厚的垫氧化层作为高压栅氧化层而中压器件区和低压器件区保留较薄的垫氧化层作为中压栅氧化层和低压栅氧化层，从而高压栅氧化层较中压栅氧化层和低压栅氧化层有较高的凸出部分，对后续光刻制程的套刻精度（overlap）等产生影响；（2）导致中压器件区100b和低压器件区100c内隔离结构的氧化物大量损耗，最终会使得中压器件区和低压器件区中隔离结构和基底表面的高度差降低，从而会产生漏电（leakage）而影响良率；（3）隔离结构的侧向蚀刻严重，会产生隔离结构凹陷（STI divot），从而导致中压器件和低压器件双峰（double hump）严重，可靠性降低，兼容性差。

发明内容

本发明的目的之一是提供一种半导体结构的制作方法，能够获得较厚的高压栅氧化层，满足高压器件的大功率需求，且较厚的高压栅氧化层对后续光刻制程的套刻精度影响较小。

为了实现上述目的，本发明一方面提供一种半导体结构的制作方法。该半导体结构的制作方法包括：提供基底，所述基底的顶面上形成有垫氧化层和位于所述垫氧化层上的第一硬掩模层，所述垫氧化层和所述第一硬掩模层中形成有第一开口，所述第一开口露出所述基底的顶面；在所述第一开口的位置形成场氧化层，所述场氧化层的厚度大于所述垫氧化层的厚度，所述场氧化层至少部分嵌入所述基底中，以使所述场氧化层的底面低于所述基底的顶面；以及刻蚀去除所述垫氧化层邻近所述场氧化层的部分、所述场氧化层的边缘部分以及部分所述基底，形成第一沟槽，剩余的所述场氧化层作为高压器件的高压栅氧化层。

可选的，采用炉管工艺氧化所述第一开口露出的基底形成所述场氧化层。

可选的，所述高压栅氧化层的厚度为1450Å~2450Å。

可选的，所述基底包括高压器件区、中压器件区和低压器件区，所述场氧化层形成在所述高压器件区内；刻蚀去除所述垫氧化层邻近所述场氧化层的部分、所述场氧化层的边缘部分以及部分所述基底，形成第一沟槽的步骤包括：去除所述第一硬掩模层；在所述垫氧化层和所述场氧化层上形成图形化的第二硬掩模层；以所述图形化的第二硬掩模层为掩模，刻蚀所述场氧化层的边缘部分以及所述垫氧化层露出所述基底的表面，在所述高压器件区形成第一预沟槽和所述高压栅氧化层，在所述中压器件区形成第二预沟槽，且在所述低压器件区形成第三预沟槽，所述第一预沟槽的靠近所述高压栅氧化层的部分的深度大于远离所述高压栅氧化层的部分的深度；继续刻蚀所述第一预沟槽、所述第二预沟槽和所述第三预沟槽底部的基底，形成所述第一沟槽、第二沟槽和第三沟槽；所述第一沟槽靠近所述高压栅氧化层的部分的深度大于远离所述高压栅氧化层的部分的深度；所述第二沟槽和所述第三沟槽的深度均小于所述第一沟槽的最大深度。

可选的，所述第二沟槽和所述第三沟槽的深度相等；所述中压器件区剩余的所述垫氧化层作为中压栅氧化层，所述低压器件区剩余的所述垫氧化层作为低压栅氧化层。

可选的，半导体结构的制作方法还包括：所述形成第一沟槽之后，填充所述第一沟槽形成第一隔离结构；在所述高压栅氧化层的上方形成所述高压器件的栅电极，所述栅电极覆盖所述高压栅氧化层且延伸覆盖部分所述第一隔离结构。

可选的，半导体结构的制作方法还包括：所述填充所述第一沟槽形成第一隔离结构之后，通过离子注入工艺在所述基底的顶部形成高压漂移区；所述高压漂移区一部分位于所述第一隔离结构的远离所述高压栅氧化层的一侧且另一部分从所述第一隔离结构的下方延伸至所述高压栅氧化层的边缘区域的下方。

本发明的另一方面还提供一种半导体结构。所述半导体结构包括基底、高压器件的高压栅氧化层以及所述高压器件的栅电极；所述高压栅氧化层至少部分嵌入所述基底中，所述高压栅氧化层的底面低于所述基底的顶面；所述基底中形成有第一隔离结构，所述第一隔离结构位于所述高压栅氧化层的侧边；所述栅电极覆盖所述高压栅氧化层且延伸覆盖部分所述第一隔离结构。

可选的，所述基底包括高压器件区、中压器件区和低压器件区；所述高压栅氧化层形成在所述高压器件区中；所述中压器件区的基底上方形成有中压栅氧化层，所述低压器件区的基底上方形成有低压栅氧化层；所述高压栅氧化层的厚度大于所述中压栅氧化层的厚度以及所述低压栅氧化层的厚度。

可选的，所述第一隔离结构靠近所述高压栅氧化层的部分的深度大于远离所述高压栅氧化层的部分的深度；所述基底的顶部形成有高压漂移区，所述高压漂移区一部分位于所述第一隔离结构的远离所述高压栅氧化层的一侧且另一部分从所述第一隔离结构的下方延伸至所述高压栅氧化层的边缘区域的下方。

本发明提供的半导体结构及其制作方法中，高压栅氧化层的厚度大于垫氧化层的厚度，厚度较厚的高压栅氧化层作为高压器件的栅氧化层使得高压器件的栅氧端能够承受高压，并具有较高的可靠性，满足高压器件的大功率需求；通过硅的选择氧化（LOCOS）工艺形成的厚度较大的高压栅氧化层的底面低于基底的顶面，即高压栅氧化层至少部分嵌入基底中，与利用传统的高压CMOS器件的制作方法获得的高压栅氧化层相比，高压栅氧化层在基底顶面的凸出高度减小，进而高压栅氧化层在垫氧化层顶面的凸出高度减小，意想不到的效果是对后续光刻制程的套刻精度等的影响较小，提高高压器件的制作工艺与中压以及低压器件的制作工艺的兼容性，节约开发资源和人力，且如此形成高压栅氧化层不需要刻蚀减薄中压器件区和/或低压器件区的垫氧化层的厚度，进而不会损耗中压器件区和低压器件区内隔离结构的氧化物，不会降低中压器件区和低压器件区中隔离结构与基底顶面的高度差，降低漏电风险，此外还可以避免产生隔离结构凹陷，提高产品的可靠性和良率。

进一步的，第一沟槽靠近高压栅氧化层的部分的深度大于远离高压栅氧化层的部分的深度，从而第一隔离结构靠近高压栅氧化层的部分的深度大于远离高压栅氧化层的部分的深度，意想不到的效果是使得高压器件中的隔离结构的长度增加，从而高压器件电流的有效路径增加，高压器件的耐压能力增加。

附图说明

为了更好地描述和说明这里公开的那些发明的实施例和/或示例， 可以参考一幅或多幅附图。 用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。

图1为传统的HV CMOS的制作过程中在基底上形成垫氧化层后的示意图。

图2为传统的HV CMOS的制作过程中在垫氧化层上形成图形化的光刻胶层后的示意图。

图3为传统的HV CMOS的制作过程中局部减薄垫氧化层后的示意图。

图4为本发明一实施例提供的半导体结构的制作方法的流程示意图。

图5为本发明一实施例提供的半导体结构的制作方法中在基底上形成图形化的第一光刻胶层后的示意图。

图6为本发明一实施例提供的半导体结构的制作方法中在垫氧化层和第一硬掩模层中形成第一开口的示意图。

图7为本发明一实施例提供的半导体结构的制作方法中在第一开口的位置形成场氧化层的示意图。

图8为本发明一实施例提供的半导体结构的制作方法中去除第一硬掩模层后的示意图。

图9为本发明一实施例提供的半导体结构的制作方法中在基底上形成图形化的第二光刻胶层后的示意图。

图10为本发明一实施例提供的半导体结构的制作方法中形成第一预沟槽后的示意图。

图11为本发明一实施例提供的半导体结构的制作方法中形成第一沟槽后的示意图。

图12为本发明一实施例提供的半导体结构的制作方法中形成第一隔离结构后的示意图。

图13为本发明一实施例提供的半导体结构的示意图。

附图标记说明：

（图1至图3）100-基底；100a-高压器件区；100b-中压器件区；100c-低压器件区；101-垫氧化层；102-光刻胶层；103-掩模版；

（图5至图13）200-基底；200a-高压器件区；200b-中压器件区；200c-低压器件区；201-垫氧化层；202-第一硬掩模层；203-图形化的第一光刻胶层；204-第一开口；205-场氧化层；205a-高压栅氧化层；206-图形化的第二硬掩模层；207-图形化的第二光刻胶层；208-第一预沟槽；209-第一沟槽；209a-第一隔离结构；210-第二沟槽；210a-第二隔离结构；211-第三沟槽；211a-第三隔离结构；212-高压漂移区；213-栅电极；214-第一掺杂区；215-第二掺杂区。

具体实施方式

以下结合附图和具体实施例对本发明提出的半导体结构及其制作方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

如在本说明书中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征。术语“一侧”与“另一侧”通常是指相对应的两部分，其不仅包括端点。术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。

此外，如在本说明书中所使用的，一元件设置于另一元件，通常仅表示两元件之间存在连接、耦合、配合或传动关系，且两元件之间可以是直接的或通过中间元件间接的连接、耦合、配合或传动，而不能理解为指示或暗示两元件之间的空间位置关系，即一元件可以在另一元件的内部、外部、上方、下方或一侧等任意方位，除非内容另外明确指出外。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

为了能够获得较厚的高压栅氧化层，满足高压器件的大功率需求，且使得较厚的高压栅氧化层对后续光刻制程的套刻精度影响较小，本实施例提供一种半导体结构的制作方法。

图4为本发明一实施例提供的半导体结构的制作方法的流程示意图。如图4所示，本实施例提供的半导体结构的制作方法包括：

S1，提供基底，所述基底的顶面上形成有垫氧化层和位于所述垫氧化层上的第一硬掩模层，所述垫氧化层和所述第一硬掩模层中形成有第一开口，所述第一开口露出所述基底的顶面；

S2，在所述第一开口的位置形成场氧化层，所述场氧化层的厚度大于所述垫氧化层的厚度，所述场氧化层至少部分嵌入所述基底中，以使所述场氧化层的底面低于所述基底的顶面；以及

S3，刻蚀去除所述垫氧化层邻近所述场氧化层的部分、所述场氧化层的边缘部分以及部分所述基底，形成第一沟槽，剩余的所述场氧化层作为高压器件的高压栅氧化层。

应该理解的是，虽然图4的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图4中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

图5至图13为本发明一实施例提供的半导体结构的制作方法的过程示意图。以下结合图4至图13对本实施例提供的半导体结构的制作方法进行说明。

本实施例中，采用硅的选择氧化（LOCOS）工艺形成场氧化层。

具体的，如图6所示，提供基底200，基底200的顶面上形成有垫氧化层201和位于垫氧化层201上的第一硬掩模层202，垫氧化层201和第一硬掩模层202中形成有第一开口204，第一开口204露出基底200的顶面，即第一开口204贯穿垫氧化层201和第一硬掩模层202。

本实施例中，基底200可以为硅基底，但不限于此。基底200还可以是锗基底、硅锗基底、绝缘体上硅 (Silicon On Insulator，SOI)或绝缘体上锗(Germanium OnInsulator，GOI )等，基底200中还可以根据设计需求注入一定的掺杂粒子以改变电学参数。

在垫氧化层201和第一硬掩模层202中形成第一开口204的方法可以包括：如图5所示，在第一硬掩模层202上形成图形化的第一光刻胶层203，图形化的第一光刻胶层203定义出第一开口204的形成位置；参考图5和图6所示，以图形化的第一光刻胶层203为掩模，向下刻蚀第一硬掩模层202和垫氧化层201直至露出基底200的顶面，在垫氧化层201和第一硬掩模层202中形成第一开口204。

形成图形化的第一光刻胶层203的方法可以包括：在第一硬掩模层202上涂覆光刻胶层，对光刻胶层进行曝光和显影，形成图形化的第一光刻胶层203。

参考图5和图6所示，本实施例中，基底200可以包括高压器件区200a、中压器件区200b和低压器件区200c，高压器件区200a、中压器件区200b和低压器件区200c分别用于形成高压器件、中压器件和低压器件。示例性的，中压器件区200b和低压器件区200c分别位于高压器件区200a的两侧；图形化的第一光刻胶层203可以覆盖中压器件区200b和低压器件区200c，且露出高压器件区200a的部分区域；第一开口204形成在高压器件区200a内。

示例性的，垫氧化层201的材料可以包括氧化硅，垫氧化层201可以在炉管中热氧化生长形成，但不限于此。垫氧化层201的厚度可以为900Å~1000Å，但不限于此。

第一硬掩模层202的材料可以包括氮化硅，第一硬掩模层202的厚度可以为600Å~1000Å，但不限于此。第一硬掩模层202的材料和厚度可以根据垫氧化层201的材料和厚度设置。

如图7所示，在第一开口204的位置形成场氧化层205（FOX），场氧化层205的厚度大于垫氧化层201的厚度，场氧化层205至少部分嵌入基底200中，以使场氧化层205的底面低于基底200的顶面。其中，场氧化层205形成在高压器件区200a内。

在形成场氧化层205的过程中，以图形化后的第一硬掩模层202为掩模，从而可以选择性的在第一开口204的位置形成场氧化层205。

示例性的，场氧化层205的材料可以为二氧化硅；但不限于此。场氧化层205的厚度可以为1500Å~2500Å，但不限于此。可以根据高压器件的需求选择形成的场氧化层205的厚度。高压器件可以为高压CMOS。

本实施例采用炉管工艺氧化第一开口204露出的基底200形成场氧化层205。采用炉管工艺形成场氧化层205的优势在于可以结合高压器件需要的耐压能力，生长出不同厚度的场氧化层，且形成的场氧化层部分嵌入基底中，即场氧化层的部分高度位于基底的顶面下方，因此可以减小厚度较大的高压区栅氧层在基底顶面的凸出高度，有利于减小较厚的栅氧层对后续黄光制程的套刻精度（Overlap）等的影响。

需要说明的是，在刻蚀第一硬掩模层202和垫氧化层201形成第一开口204的过程中，图形化的第一光刻胶层203可能被完全损耗；若在形成第一开口204之后图形化的第一光刻胶层203没有被完全损耗，可以在形成场氧化层205之前去除图形化的第一光刻胶层203。示例性的，可以采用灰化工艺等去除图形化的第一光刻胶层203。

参考图8至图11所示，刻蚀去除垫氧化层201邻近场氧化层205的部分、场氧化层205的边缘部分以及部分基底200，形成第一沟槽209，剩余的场氧化层205作为高压器件的高压栅氧化层205a。

具体的，刻蚀去除靠近场氧化层205边缘部分的垫氧化层201、场氧化层205的边缘部分以及部分基底200，形成第一沟槽209的步骤可以包括：如图8所示，可以采用干法刻蚀工艺和/或湿法刻蚀工艺去除第一硬掩模层202；如图9所示，在垫氧化层201和场氧化层205上形成图形化的第二硬掩模层206；如图10所示，以图形化的第二硬掩模层206为掩模，刻蚀场氧化层205的边缘部分以及垫氧化层201露出基底200的表面，在高压器件区200a形成第一预沟槽208和所述高压栅氧化层，在中压器件区200b形成第二预沟槽，且在低压器件区200c形成第三预沟槽，第一预沟槽208的靠近高压栅氧化层205a的部分的深度大于远离高压栅氧化层205a的部分的深度；如图11所示，继续刻蚀第一预沟槽208、第二预沟槽和第三预沟槽底部的基底200，形成第一沟槽209、第二沟槽210和第三沟槽211，第一沟槽209靠近高压栅氧化层205a的部分的深度大于远离高压栅氧化层205a的部分的深度，第二沟槽210和第三沟槽211的深度均小于第一沟槽209的最大深度。

参考图9所示，在垫氧化层201和场氧化层205上形成图形化的第二硬掩模层206的方法可以包括：在基底200上形成第二硬掩模层，第二硬掩模层覆盖垫氧化层201、场氧化层205以及基底200的顶面；在第二硬掩模层上形成图形化的第二光刻胶层207，图形化的第二光刻胶层207定义出第一沟槽209的位置；以图形化的第二光刻胶层207为掩模，刻蚀第二硬掩模层，形成图形化的第二硬掩模层206。

图形化的第二硬掩模层206的材料可以包括氮化硅，厚度可以为600Å~1000Å，但不限于此。

本实施例中，垫氧化层201和场氧化层205的材质相同，基底200与垫氧化层201以及场氧化层205的材质均不同。以垫氧化层201和场氧化层205的材质均为氧化硅层、基底200的材质为硅为例，在刻蚀形成第一预沟槽208的过程中，由于基底200与垫氧化层201以及场氧化层205的刻蚀选择比不同，且场氧化层205的厚度大于垫氧化层201，在刻穿垫氧化层201露出基底200时场氧化层205还未被刻穿，利用氧化硅与硅的刻蚀选择比的差异，继续刻蚀场氧化层205直至露出场氧化层205下方的基底且在此过程中刻蚀垫氧化层201后露出的基底200不会被刻蚀或被刻蚀量很小可以忽略，而LOCOS工艺生成场氧化层201的图形形貌被继承形成底部为阶梯状的第一预沟槽208，且第一预沟槽208靠近剩余的场氧化层的部分的深度大于远离剩余的场氧化层的部分的深度，剩余的场氧化层作为高压栅氧化层205a。

参考图11所示，在形成第一预沟槽208之后，继续刻蚀第一预沟槽208底部的基底200，形成第一沟槽209，第一沟槽209的最大深度大于高压栅氧化层205a的厚度，即第一沟槽209的底面低于高压栅氧化层205a的底面。第一沟槽209的底面形貌继承第一预沟槽208的底面形貌。高压栅氧化层205a的厚度与场氧化层205的中心部分的厚度一致，例如在去除图形化的第二硬掩模层206之后，高压栅氧化层205a的厚度为1450Å~2450Å。

参考图9和图11所示，图形化的第二光刻胶层207定义出了第一沟槽209、第二沟槽210和第三沟槽211的位置，将图形化的第二光刻胶层207的图形转移到第二硬掩模层中后，图形化的第二硬掩模层206定义出了第一沟槽209、第二沟槽210和第三沟槽211的位置，因此以图形化的第二硬掩模层206为掩模，刻蚀垫氧化层201、场氧化层205以及基底200，可以同时形成第一沟槽209、第二沟槽210和第三沟槽211。其中，高压器件区200a中第一沟槽209的数量可以为多个，中压器件区200b中第二沟槽210的数量可以为多个、低压器件区200c中第三沟槽211的数量可以为多个，多个第一沟槽209、第二沟槽210和第三沟槽211可以定义出了基底200中的有源区（AA）。

参考图11所示，本实施例中，第二沟槽210和第三沟槽211的深度可以相等，第二沟槽210和第三沟槽211的深度均小于第一沟槽209的最大深度。

本实施例中，以中压器件区200b剩余的垫氧化层201作为中压栅氧化层，以低压器件区200c剩余的垫氧化层201作为低压栅氧化层，中压栅氧化层为中压器件的栅氧化层，低压栅氧化层为低压器件的栅氧化层。需要说明的是，本申请中，垫氧化层201的厚度不受到高压栅氧化层的厚度限制，而可以根据中压栅氧化层和低压栅氧化层的厚度需求设置。

参考图11和图12所示，形成第一沟槽209、第二沟槽210和第三沟槽211之后，填充第一沟槽209、第二沟槽210和第三沟槽211形成第一隔离结构209a、第二隔离结构210a和第三隔离结构211a。

填充第一沟槽209、第二沟槽210和第三沟槽211的方法可以包括：参考图11和图12所示，在基底200上形成填充材料层，填充材料层填满第一沟槽209、第二沟槽210和第三沟槽211，且覆盖图形化的第二硬掩模层206；通过化学机械研磨工艺研磨去除部分厚度的填充材料层直至露出图形化的第二硬掩模层206的顶面，形成第一隔离结构209a、第二隔离结构210a和第三隔离结构211a，在此过程中，图形化的第二硬掩模层206作为化学机械研磨工艺的停止层；采用湿法刻蚀工艺等去除图形化的第二硬掩模层206。本实施例中，第一隔离结构209a的顶面可以高于高压栅氧化层205a的顶面，但不限于此。

参考图12所示，第一隔离结构209a靠近高压栅氧化层205a的部分的深度大于远离高压栅氧化层205a的部分的深度。

参考图13所示，在填充第一沟槽209形成第一隔离结构209a之后，可以通过离子注入工艺在基底200的顶部形成高压漂移区212；高压漂移区212一部分位于第一隔离结构209a的远离高压栅氧化层205a的一侧且另一部分从第一隔离结构209a的下方延伸至高压栅氧化层205a的边缘区域的下方。

示例性的，高压栅氧化层205a的两侧均形成有高压漂移区212和第一隔离结构209a，且第一隔离结构209a位于对应的高压漂移区212的顶部。

在高压栅氧化层205a的上方形成高压器件的栅电极213，栅电极213覆盖高压栅氧化层205a且延伸覆盖部分第一隔离结构209a。示例性的，栅电极213可以为多晶硅栅电极。

在高压栅氧化层205a的两侧的高压漂移区212基底顶部分别形成第一掺杂区214和第二掺杂区215，高压器件的源端（Source）从第一掺杂区214引出，高压器件的漏端（Drain）从第二掺杂区215引出，高压器件的栅极端（Gate）与栅电极213电连接。

示例性的，高压漂移区212可以为N型，第一掺杂区214和第二掺杂区215均可以为N型，且第一掺杂区214和第二掺杂区215的掺杂浓度均大于高压漂移区212的掺杂浓度。

本申请还提供一种半导体结构，该半导体结构可以利用上述的半导体结构的制作方法制成。

参考图13所示，该半导体结构包括基底200、高压器件的高压栅氧化层205a以及高压器件的栅电极213。高压栅氧化层205a至少部分嵌入基底200中，高压栅氧化层205a的底面低于基底200的顶面。基底200中形成有第一隔离结构209a，第一隔离结构209a位于高压栅氧化层205a的侧边。栅电极213覆盖高压栅氧化层205a且延伸覆盖部分第一隔离结构209a。

参考图12和图13所示，基底200可以包括高压器件区200a、中压器件区200b和低压器件区200c。高压栅氧化层205a形成在高压器件区200a中；中压器件区200b的基底上方形成有中压栅氧化层，低压器件区的基底上方形成有低压栅氧化层。本实施例中，参考图12所示，以基底200顶面上剩余的垫氧化层201作为中压栅氧化层和低压栅氧化层。高压栅氧化层205a的厚度大于垫氧化层201的厚度，即高压栅氧化层205a的厚度大于中压栅氧化层的厚度以及低压栅氧化层的厚度。

参考图13所示，第一隔离结构209a的底面为阶梯状，第一隔离结构209a靠近高压栅氧化层205a的部分的深度大于远离高压栅氧化层205a的部分的深度。

基底200的顶部形成有高压漂移区212，高压漂移区212一部分位于第一隔离结构209a的远离高压栅氧化层205a的一侧且另一部分从第一隔离结构209a的下方延伸至高压栅氧化层205a的边缘区域的下方。

示例性的，高压栅氧化层205a的两侧均形成有高压漂移区212和第一隔离结构209a，且第一隔离结构209a位于对应的高压漂移区212的顶部。

在高压栅氧化层205a的两侧的高压漂移区212基底顶部分别形成第一掺杂区214和第二掺杂区215，高压器件的源端从第一掺杂区214引出，高压器件的漏端从第二掺杂区215引出，高压器件的栅极端与栅电极213电连接。其中，通过在高压栅氧化层205a与第一掺杂区214之间设置第一隔离结构209a、以及在高压栅氧化层205a与第二掺杂区215之间设置第一隔离结构209a，可以使得高压器件的源漏端能够承受高压。

示例性的，高压漂移区212可以为N型，第一掺杂区214和第二掺杂区215均可以为N型，且第一掺杂区214和第二掺杂区215的掺杂浓度均大于高压漂移区的掺杂浓度。

本申请的半导体结构及其制作方法中，高压栅氧化层205a的厚度大于垫氧化层201的厚度，厚度较厚的高压栅氧化层205a作为高压器件的栅氧化层使得高压器件的栅氧端能够承受高压，并具有较高的可靠性，满足高压器件的大功率需求；通过硅的选择氧化（LOCOS）工艺形成的厚度较大的高压栅氧化层205a的底面低于基底200的顶面，即高压栅氧化层205a至少部分嵌入基底200中，与利用传统的高压CMOS器件的制作方法获得的高压栅氧化层相比，高压栅氧化层205a在基底200顶面的凸出高度减小，进而高压栅氧化层205a在垫氧化层201顶面的凸出高度减小，意想不到的效果是对后续光刻制程的套刻精度等的影响较小，提高高压器件的制作工艺与中压以及低压器件的制作工艺的兼容性，节约开发资源和人力，且如此形成高压栅氧化层205a不需要刻蚀减薄中压器件区和/或低压器件区的垫氧化层的厚度，进而不会损耗中压器件区和低压器件区内隔离结构的氧化物，不会降低中压器件区和低压器件区中隔离结构与基底200顶面的高度差，降低漏电风险，此外还可以避免产生隔离结构凹陷，提高产品的可靠性和良率。

进一步的，第一沟槽209靠近高压栅氧化层205a的部分的深度大于远离高压栅氧化层205a的部分的深度，从而第一隔离结构209a靠近高压栅氧化层205a的部分的深度大于远离高压栅氧化层205a的部分的深度，意想不到的效果是使得高压器件中的隔离结构的长度增加，从而高压器件电流的有效路径增加，高压器件的耐压能力增加。

需要说明的是，本说明书采用递进的方式描述，在后描述的半导体结构重点说明的都是与在前描述的半导体结构的制作方法的不同之处，各个部分之间相同和相似的地方互相参见即可。

上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种半导体结构的制作方法，其特征在于，包括：

提供基底，所述基底的顶面上形成有垫氧化层和位于所述垫氧化层上的第一硬掩模层，所述垫氧化层和所述第一硬掩模层中形成有第一开口，所述第一开口露出所述基底的顶面；

在所述第一开口的位置形成场氧化层，所述场氧化层的厚度大于所述垫氧化层的厚度，所述场氧化层至少部分嵌入所述基底中，以使所述场氧化层的底面低于所述基底的顶面；以及

刻蚀去除所述垫氧化层邻近所述场氧化层的部分、所述场氧化层的边缘部分以及部分所述基底，形成第一沟槽，剩余的所述场氧化层作为高压器件的高压栅氧化层。

2.如权利要求1所述的半导体结构的制作方法，其特征在于，采用炉管工艺氧化所述第一开口露出的基底形成所述场氧化层。

3.如权利要求1所述的半导体结构的制作方法，其特征在于，所述高压栅氧化层的厚度为1450Å~2450Å。

4.如权利要求1所述的半导体结构的制作方法，其特征在于，所述基底包括高压器件区、中压器件区和低压器件区，所述场氧化层形成在所述高压器件区内；刻蚀去除所述垫氧化层邻近所述场氧化层的部分、所述场氧化层的边缘部分以及部分所述基底，形成第一沟槽的步骤包括：

去除所述第一硬掩模层；

在所述垫氧化层和所述场氧化层上形成图形化的第二硬掩模层；

以所述图形化的第二硬掩模层为掩模，刻蚀所述场氧化层的边缘部分以及所述垫氧化层露出所述基底的表面，在所述高压器件区形成第一预沟槽和所述高压栅氧化层，在所述中压器件区形成第二预沟槽，且在所述低压器件区形成第三预沟槽，所述第一预沟槽的靠近所述高压栅氧化层的部分的深度大于远离所述高压栅氧化层的部分的深度；

继续刻蚀所述第一预沟槽、所述第二预沟槽和所述第三预沟槽底部的基底，形成所述第一沟槽、第二沟槽和第三沟槽；所述第一沟槽靠近所述高压栅氧化层的部分的深度大于远离所述高压栅氧化层的部分的深度；所述第二沟槽和所述第三沟槽的深度均小于所述第一沟槽的最大深度。

5.如权利要求4所述的半导体结构的制作方法，其特征在于，所述第二沟槽和所述第三沟槽的深度相等；所述中压器件区剩余的所述垫氧化层作为中压栅氧化层，所述低压器件区剩余的所述垫氧化层作为低压栅氧化层。

6.如权利要求1所述的半导体结构的制作方法，其特征在于，还包括：

所述形成第一沟槽之后，填充所述第一沟槽形成第一隔离结构；

在所述高压栅氧化层的上方形成所述高压器件的栅电极，所述栅电极覆盖所述高压栅氧化层且延伸覆盖部分所述第一隔离结构。

7.如权利要求6所述的半导体结构的制作方法，其特征在于，还包括：

所述填充所述第一沟槽形成第一隔离结构之后，通过离子注入工艺在所述基底的顶部形成高压漂移区；所述高压漂移区一部分位于所述第一隔离结构的远离所述高压栅氧化层的一侧且另一部分从所述第一隔离结构的下方延伸至所述高压栅氧化层的边缘区域的下方。

8.一种半导体结构，其特征在于，包括基底、高压器件的高压栅氧化层以及所述高压器件的栅电极；

所述高压栅氧化层至少部分嵌入所述基底中，所述高压栅氧化层的底面低于所述基底的顶面；

所述基底中形成有第一隔离结构，所述第一隔离结构位于所述高压栅氧化层的侧边；

所述栅电极覆盖所述高压栅氧化层且延伸覆盖部分所述第一隔离结构。

9.如权利要求8所述的半导体结构，其特征在于，所述基底包括高压器件区、中压器件区和低压器件区；所述高压栅氧化层形成在所述高压器件区中；所述中压器件区的基底上方形成有中压栅氧化层，所述低压器件区的基底上方形成有低压栅氧化层；所述高压栅氧化层的厚度大于所述中压栅氧化层的厚度以及所述低压栅氧化层的厚度。

10.如权利要求8所述的半导体结构，其特征在于，所述第一隔离结构靠近所述高压栅氧化层的部分的深度大于远离所述高压栅氧化层的部分的深度；

所述基底的顶部形成有高压漂移区，所述高压漂移区一部分位于所述第一隔离结构的远离所述高压栅氧化层的一侧且另一部分从所述第一隔离结构的下方延伸至所述高压栅氧化层的边缘区域的下方。