CN1855427A - 形成半导体器件的源/漏区的方法 - Google Patents

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Abstract

本发明提供形成半导体器件的源/漏区的方法，包括：形成光致抗蚀剂图案，通过其暴露出半导体衬底的NMOS区，并接着实施离子注入工艺从而在NMOS区的半导体衬底内形成NMOS LDD区。实施离子注入工艺从而在半导体衬底的PMOS区内形成PMOS口袋区。在PMOS栅电极图案侧壁上和NMOS栅电极图案侧壁上形成间隔壁，并且实施离子注入工艺从而在形成PMOS口袋区的半导体衬底内形成PMOS源/漏区。实施离子注入工艺从而在形成NMOS LDD区的半导体衬底内形成NMOS源/漏区。

Description

形成半导体器件的源/漏区的方法
技术领域
本发明涉及制作半导体器件的方法。更特别地，本发明涉及形成半导体器件的源/漏区的方法。
背景技术
在半导体器件源/漏区的形成过程中，于半导体衬底上沉积定义为用于保护半导体衬底的掩蔽绝缘膜(screen insulation film)的离子注入阻挡绝缘膜(barrier insulation film)。然后实施用于形成源/漏区的离子注入工艺。
然而，如果具有相同厚度的离子注入阻挡绝缘膜形成于其中定义有PMOS区和NMOS区的半导体衬底上以及然后在每一区上实施该离子注入工艺以形成源/漏区，就会由于难以形成适合于该PMOS区和NMOS区的每个的特性的源/漏区而产生问题。
发明内容
本发明涉及形成半导体器件的源/漏区的方法，其中可以形成适合于PMOS区和NMOS区的每个的特性的源/漏区。
根据本发明实施例的形成半导体器件的源/漏区的方法包括提供半导体衬底，该衬底中定义了包括PMOS栅电极图案的PMOS区和包括NMOS栅电极图案的NMOS区。第一离子注入阻挡绝缘膜形成于半导体衬底的整个表面上。然后形成光致抗蚀剂图案，通过该图案暴露NMOS区，然后实施离子注入工艺从而在NMOS区的半导体衬底内形成NMOS LDD区。在通过实施用于剥离光致抗蚀剂图案的剥离工艺将光致抗蚀剂图案剥离时，NMOS区的第一离子注入阻挡绝缘膜被剥离至预定厚度，由此形成第二离子注入阻挡绝缘膜。PMOS区被暴露，然后实施离子注入工艺从而在PMOS区的半导体衬底内形成PMOS口袋区(pocket region)。在PMOS栅电极图案的侧壁上和NMOS栅电极图案的侧壁上形成间隔壁(spacer)。然后在形成了包括该间隔壁的PMOS栅电极图案的位置上方暴露PMOS区，然后，实施离子注入工艺从而在其中形成有PMOS口袋区的半导体衬底内形成PMOS源/漏区。在形成了包括该间隔壁的NMOS栅电极图案的位置上方暴露NMOS区，并且实施离子注入工艺从而在形成NMOS LDD区的半导体衬底内形成NMOS源/漏区。
第一离子注入阻挡绝缘膜在用于形成PMOS源/漏区的离子注入工艺期间可以用作离子注入阻挡绝缘膜。
第二离子注入阻挡绝缘膜在用于形成NMOS源/漏区的离子注入工艺期间可以用作离子注入阻挡绝缘膜。
可以使用比例为100∶1的BOE溶液实施90至150秒的剥离工艺。
可以使用氧化物膜、氮化物膜、USG膜和PSG膜中之一形成第一离子注入阻挡绝缘膜，并且可以形成至180至220的厚度。
可以将第二离子注入阻挡绝缘膜形成至45至55的厚度。
附图说明
当结合附图考虑时通过参照下列的详细描述，本发明更完整的理解以及其附随的很多优点将变得更明显，附图中相同的附图标记表示相同或相似的部件，其中：
图1至7是横截面图，示出了根据本发明实施例形成半导体器件的源/漏区的方法。
具体实施方式
在下列详细描述中，仅通过示例方式示出和描述了本发明的特定示例性实施例。本领域技术人员将认识到，可以在不背离本发明精神和范围的情况下，以各种方式修改所描述的实施例。据此，应将该附图和描述视为说明性质的而不是限制的。相同的附图标记始终表示相同的元件。
图1至7是横截面图，示出了根据本发明实施例形成半导体器件源/漏区的方法。
首先参照图1，隔离膜11形成在半导体衬底10的无源区内，该衬底内定义有NMOS区(R1)和PMOS区(R2)。在NMOS区(R1)内形成NMOS栅电极图案14b，其由置于该图案14b与半导体衬底10之间的栅极氧化膜12与该半导体衬底10隔离。在PMOS区(R2)内形成PMOS栅电极图案14a，其由置于该图案14a与半导体衬底10之间的栅极氧化膜12与该半导体衬底10隔离。
可以通过浅沟槽隔离(STI)或之类工艺形成该隔离膜11。可以通过依次形成栅氧化物膜和栅电极多晶硅膜并将它们构图来形成栅电极图案14a和14b。
如图2所示，在所得表面上形成PMOS离子注入阻挡绝缘膜16a。在本发明的一个实施例中，将该PMOS离子注入阻挡绝缘膜16a形成至约180至220的厚度。
该PMOS离子注入阻挡绝缘膜16a是定义为用于在将于PMOS区上实施的离子注入工艺中保护该半导体衬底的掩蔽绝缘膜功能的薄膜品质。PMOS区(R2)和NMOS区(R1)中都形成了PMOS离子注入阻挡绝缘膜16a之后，具有厚度大约为180至220厚度的PMOS离子注入阻挡绝缘膜16a通过随后的工艺保留在PMOS区(R2)内。在一些实施例中，可以使用下列之一形成PMOS离子注入阻挡绝缘膜16a：氧化物膜、氮化物膜、USG膜和PSG膜。
如图3所示，第一光致抗蚀剂图案PR1形成为暴露出NMOS区(R1)。然后实施使用该NMOS栅电极图案14b和第一光致抗蚀剂图案PR1作为离子注入掩模的离子注入工艺从而在NMOS区(R1)的半导体衬底10内形成NMOS LDD区18。
在用于形成NMOS LDD区18的离子注入工艺中，PMOS离子注入阻挡绝缘膜16a用作掩蔽绝缘膜。
在形成NMOS LDD区18的位置上方实施用于剥离第一光致抗蚀剂图案PR1的剥离工艺。在该剥离工艺中，形成于NMOS区(R1)中的PMOS离子注入阻挡绝缘膜16a的预定厚度被剥离，由此在NMOS区(R1)中形成NMOS离子注入阻挡绝缘膜16b。
可以使用比例为100∶1的BOE溶液实施90至150秒的剥离工艺。通过该剥离工艺，当剥离所形成的第一光致抗蚀剂图案PR1时，厚度为45至55的PMOS离子注入阻挡绝缘膜16a保留在NMOS区(R1)中，从而可以形成NMOS离子注入阻挡绝缘膜16b。
完成剥离工艺之后，实施清洁工艺(cleaning process)。该清洁工艺可以使厚度为45至55的PMOS离子注入阻挡绝缘膜16a被部分蚀刻。在一些实施例中，该NMOS离子注入阻挡绝缘膜16b具有大约45至55的厚度。
如图4所示，在PMOS区(R2)之上形成第二光致抗蚀剂图案PR2。实施使用该PMOS栅电极图案14a和第二光致抗蚀剂图案PR2作为离子注入掩模的离子注入工艺从而在PMOS区(R2)的半导体衬底10内形成PMOS口袋(pocket)区20。
在用于形成PMOS口袋区20的离子注入工艺中，该PMOS离子注入阻挡绝缘膜16a用作离子注入阻挡绝缘膜，其方式与用于形成NMOS LDD区18的离子注入工艺相同。
然后在PMOS口袋区20形成的位置上方进行用于剥离第二光致抗蚀剂图案PR2的剥离工艺。在此情况下，不同于NMOS离子注入阻挡绝缘膜16b的形成，进行该剥离工艺而没有使用BOE溶液，使得PMOS离子注入阻挡绝缘膜16a保留在约180至220的厚度。
如图5所示，间隔壁22a、22b分别形成于PMOS栅电极图案14a和NMOS栅电极图案14b的侧壁上。
如图6所示，在包括间隔壁22a、22b的结果中形成暴露出PMOS区(R2)的光致抗蚀剂图案(未显示)。然后，实施使用该光致抗蚀剂图案(未显示)、PMOS栅电极图案14a和形成于栅电极侧壁的间隔壁22a作为离子注入掩模的离子注入工艺从而形成PMOS源/漏区24。其后，实施用于剥离该光致抗蚀剂图案(未显示)的剥离工艺。
在PMOS源/漏区24的形成过程中，PMOS离子注入阻挡绝缘膜16a用作离子注入掩蔽绝缘膜。
如果以与NMOS离子注入阻挡绝缘膜厚度相同的45至55或更小的厚度实施PMOS源/漏区24的形成工艺，则在注入的离子中会产生沟道现象(channeling phenomenon)。如果仅在PMOS区(R2)形成PMOS离子注入阻挡绝缘膜16a，并且如同本发明实施例中那样然后实施PMOS源/漏区的形成工艺，其可以防止注入离子的该沟道现象。因此，本发明在形成浅结方面是有利的。
可以使用例如硼(B)的P型离子进行用于形成PMOS源/漏区的离子注入工艺。
如图7所示，形成光致抗蚀剂图案(未显示)，通过其暴露出NMOS区(R1)。实施使用该光致抗蚀剂图案(未显示)、NMOS栅电极图案14b和在栅电极侧壁上形成的间隔壁22b作为离子注入掩模的离子注入工艺从而形成NMOS源/漏区26。然后实施用于剥离光致抗蚀剂图案(未显示)的剥离工艺，由此完成了该工艺。
在一个实施例中，如果以与PMOS离子注入阻挡绝缘膜16a的厚度相同的200的厚度实施NMOS源/漏区26的形成工艺，则关于所注入离子的反冲现象(recoil phenomenon)增加。然而，如果仅在NMOS区(R1)中形成NMOS离子注入阻挡绝缘膜16b，并且然后如同本发明实施例中一样实施NMOS源/漏区的形成工艺，可以减少关于注入离子的反冲现象。
可以使用例如砷(As)的N型离子实施用于形成NMOS源/漏区的离子注入工艺。
如上所述，依照本发明实施例，在形成具有适合于NMOS区和PMOS区中每一个的厚度的离子注入阻挡绝缘膜后，在每一区上实施源/漏区的形成工艺。因此，可以形成适合于PMOS区和NMOS区中每一个的特性的源/漏区。
尽管结合当前考虑的示例性实施例对本发明进行描述，应该理解的是，本发明不限于公开的实施例，相反，其意图涵盖包含在所附权利要求的精神和范围之内的多种修改和等价设置。

Claims (11)

1、一种形成半导体器件的源/漏区的方法，该方法包括：
提供半导体衬底，该半导体衬底中定义包括第一栅电极图案的PMOS区和包括第二栅电极图案的NMOS区；
在该半导体衬底之上形成第一离子注入阻挡绝缘膜，该离子注入阻挡绝缘膜基本覆盖该半导体衬底；形成暴露该NMOS区的光致抗蚀剂图案；
进行离子注入工艺从而在该NMOS区中形成NMOS LDD区；
实施将该光致抗蚀剂图案从该半导体衬底剥离的第一剥离工艺，该第一剥离工艺该将NMOS区的该第一离子注入阻挡绝缘膜减小至预定厚度，该厚度减小的第一离子注入阻挡绝缘膜用于形成第二离子注入阻挡绝缘膜；
暴露该PMOS区，然后实施离子注入工艺从而在该PMOS区形成PMOS口袋区；
在该第一栅电极图案的侧壁和该第二栅电极图案的侧壁上形成间隔壁；
在形成包括该间隔壁的该第一栅电极图案的位置上方暴露该PMOS区，然后实施离子注入工艺从而在其中形成该PMOS口袋区的该半导体衬底内形成PMOS源/漏区；以及
在形成包括该间隔壁的该第二栅电极图案的位置上方暴露该NMOS区，然后实施离子注入工艺从而在形成该NMOS LDD区的该半导体衬底内形成NMOS源/漏区。
2、如权利要求1所述的方法，其中在用于形成该PMOS源/漏区的该离子注入工艺期间，该第一离子注入阻挡绝缘膜用作离子注入阻挡绝缘膜。
3、如权利要求1所述的方法，其中在用于形成该NMOS源/漏区的该离子注入工艺中，该第二离子注入阻挡绝缘膜用作离子注入阻挡绝缘膜。
4、如权利要求1所述的方法，其中使用比率为100∶1的BOE溶液实施该剥离工艺约90至150秒。
5、如权利要求1所述的方法，其中使用氧化物膜、氮化物膜、USG膜和PSG膜之一形成该第一离子注入阻挡绝缘膜，并且形成至约180至约220的厚度。
6、如权利要求1所述的方法，其中该第二离子注入阻挡绝缘膜形成至约45至约55的厚度。
7、如权利要求5所述的方法，还包括：
形成第二光致抗蚀剂图案，通过其暴露该PMOS区，然后实施离子注入工艺以在该PMOS区中形成PMOS口袋区；以及
实施用于剥离该第二光致抗蚀剂图案的第二剥离工艺，其中不使用BOE实施该第二剥离工艺，使得该第一离子注入阻挡绝缘膜保持约180至约220的厚度。
8、如权利要求1所述的方法，其中该PMOS源/漏区以约45至约55的厚度形成。
9、如权利要求1所述的方法，其中该NMOS源/漏区以约200的厚度形成。
10、如权利要求1所述的方法，其中使用硼实施用于形成PMOS源/漏区的该离子注入工艺。
11、如权利要求1所述的方法，其中使用砷实施用于形成NMOS源/漏区的该离子注入工艺。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4746332B2 (ja) * 2005-03-10 2011-08-10 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP5040286B2 (ja) * 2006-12-13 2012-10-03 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03136324A (ja) * 1989-10-23 1991-06-11 Fuji Electric Co Ltd 半導体装置の製造方法
US5296401A (en) * 1990-01-11 1994-03-22 Mitsubishi Denki Kabushiki Kaisha MIS device having p channel MOS device and n channel MOS device with LDD structure and manufacturing method thereof
KR950012035B1 (ko) * 1993-05-22 1995-10-13 현대전자산업주식회사 상보 모스 트랜지스터 제조방법
JP2836515B2 (ja) * 1994-12-21 1998-12-14 日本電気株式会社 半導体装置の製造方法
JPH09102557A (ja) * 1995-07-28 1997-04-15 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JPH0964355A (ja) * 1995-08-25 1997-03-07 Oki Electric Ind Co Ltd 半導体素子の製造方法
KR0165457B1 (ko) * 1995-10-25 1999-02-01 김광호 트렌치 소자분리 방법
KR100214468B1 (ko) * 1995-12-29 1999-08-02 구본준 씨모스 소자 제조방법
WO1997038444A1 (en) * 1996-04-08 1997-10-16 Hitachi, Ltd. Semiconductor integrated circuit device
US5773199A (en) * 1996-09-09 1998-06-30 Vanguard International Semiconductor Corporation Method for controlling linewidth by etching bottom anti-reflective coating
JP2993448B2 (ja) 1996-12-06 1999-12-20 日本電気株式会社 半導体装置の製造方法
KR100220252B1 (ko) * 1996-12-28 1999-09-15 김영환 반도체 소자의 제조방법
JPH10209293A (ja) * 1997-01-22 1998-08-07 Sony Corp 半導体装置の製造方法
JP2000124325A (ja) * 1998-10-16 2000-04-28 Nec Corp 半導体装置およびその製造方法
JP2000200759A (ja) * 1999-01-06 2000-07-18 Sony Corp 半導体装置の製造方法
US6479350B1 (en) * 1999-08-18 2002-11-12 Advanced Micro Devices, Inc. Reduced masking step CMOS transistor formation using removable amorphous silicon sidewall spacers
JP2001156289A (ja) * 1999-11-25 2001-06-08 Texas Instr Japan Ltd 絶縁ゲート型半導体装置の製造方法
JP2002033477A (ja) * 2000-07-13 2002-01-31 Nec Corp 半導体装置およびその製造方法
KR100682178B1 (ko) * 2001-06-18 2007-02-12 주식회사 하이닉스반도체 시모스(ｃｍｏｓ)의 제조 방법
KR100505068B1 (ko) * 2003-07-05 2005-07-29 삼성전자주식회사 반도체 소자의 다중 게이트 산화막 및 이를 포함하는게이트 전극 형성방법
US7381619B2 (en) * 2004-04-27 2008-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Dual work-function metal gates

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Publication number Publication date
US7312113B2 (en) 2007-12-25
JP4495690B2 (ja) 2010-07-07
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US20060228849A1 (en) 2006-10-12
KR100739246B1 (ko) 2007-07-12
CN100452353C (zh) 2009-01-14

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