KR100606916B1 - 반도체 소자의 형성방법 - Google Patents

반도체 소자의 형성방법 Download PDF

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Abstract

본 발명은 불순물을 주입해서 레지스터를 형성하는 공정에 있어서, 이온 주입의 에너지 조건을 낮추고 포토레지스트의 두께도 작게 하여 레지스터를 형성함으로써 이온 주입시 발생되는 결함을 줄이고 포토레지스트의 소모량도 줄이고자 하는 반도체 소자의 형성방법에 관한 것으로서, 반도체 기판 상에 소자격리막을 형성하는 단계와, 상기 소자격리막을 포함한 전면에 폴리 실리콘을 형성하고 패터닝하여 게이트 및 레지스터를 형성하는 단계와, 상기 게이트 양측벽에 측벽스페이서를 형성하는 단계와, 상기 측벽 스페이서를 마스크로 불순물을 이온주입하여 소스/드레인 영역을 형성하는 단계와, 상기 레지스터를 포함한 전면에 포토레지스트를 낮은 두께로 형성하고, 상기 레지스터가 오픈되도록 패터닝하는 단계와, 상기 포토레지스트 사이로 노출된 레지스터에 불순물을 이온주입하는 단계와, 상기 포토레지스트를 스트립하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
레지스터, 포토레지스트

Description

반도체 소자의 형성방법{Method for Forming Semi-conductor Device}
도 1에는 종래 기술에 따른 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 형성방법을 설명하기 위한 공정단면도.
도 3a 내지 도 3b는 종래기술과 본 발명을 비교하기 위해 반도체 소자의 디펙트를 나타낸 도면.
*도면의 주요 부분에 대한 부호설명
11 : 반도체 기판 13 : 게이트
14 : 레지스터 17 : 게이트 산화막
18 : 폴리실리콘 22 : 측벽스페이서
23 : 소스/드레인 영역 50 : 제 1 포토레지스트
51 : 제 2 포토레지스트
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 레지스터를 형성하기 위한 불순물 이온주입시 발생되는 결함을 최소화하기 위한 반도체 소자의 형성방법에 관한 것이다.
반도체 집적회로는 다이오드 및 트랜지스터와 같은 능동소자와 커패시터, 저항 인덕터와 같은 수동 소자의 조합으로 구성된다. 근래에는 반도체 장치의 제조에 있어서 능동 소자 뿐만 아니라 수동 소자의 형성 방법에도 많은 연구가 이루어지고 있다.
특히, 커패시터(capacitor)나 레지스터(resistor) 등의 제조에 꾸준한 연구가 진행되고 있는데, 통상적으로 반도체 소자에 있어서, 저항패턴은 높은 면저항율(sheet resistivity:Rs)을 가지는 도핑된 폴리실리콘으로 제조된다.
즉, CMOS에서 실리사이드 레지스터 이외에 소자의 옵션으로 사용되는 미드-레지스터(mid-resistor)나 하이-레지스터(high-resistor)를 형성하기 위해 불순물의 이온 주입공정을 이용하여 레지스터를 형성한다.
폴리실리콘 레지스터는 소자의 특성을 결정짓는 주요 인자로 저항값과 그 값의 산포(재현성)가 꼽히고 있으며, 연구의 대부분은 폴리실리콘막의 두께를 조절한다거나, 폴리실리콘막의 침적 온도를 변화시킨다거나, 또는 폴리실리콘막 내의 불순물의 타입을 바꾸는 등의 산포를 감소시키기 위한 방법에 집중되고 있다.
이하, 첨부된 도면을 참조하여 종래 기술에 의한 반도체 소자의 형성방법을 상세히 설명하면 다음과 같다.
도 1에는 종래 반도체 장치의 구조가 개략적으로 도시되어 있다.
도 1을 참조하면, 반도체기판(1)에는 활성 영역(a)과 비활성 영역(b)을 정의하여 필드산화막(2)이 형성되어 있고, 활성 영역(a)상에는 게이트(3)가 형성되어 있으며, 비활성 영역(b)상에는 폴리실리콘 레지스터(4)가 형성되어 있다.
이 때, 상기 폴리실리콘 레지스터(4)에 불순물을 이온 주입하기 위해서, 포토레지스트를 도포하고 포토리소그래피에 의해 패터닝한 후, 패터닝된 포토레지스트 사이로 노출된 폴리실리콘 레지스터에 대해 불순을 이온주입한다.
종래의 공정은 포토레지스트의 두께가 1.25㎛에 이온 주입은 BF2를 이용하여 30KeV조건하에서 5E+15[ions/㎠]의 도즈량을 가지고 수행하거나 또는 B를 이용하여 5KeV조건하에서 3.1E+15[ions/㎠]의 도즈량을 가지고 수행한다.
그러나, 폴리실리콘 레지스터에 불순물을 주입하기 위해 포토레지스트를 형성하게 되면, 포토레지스트의 면적이 넓어 포토리소그래피 과정에서 반도체 소자 표면에 심한 결함을 유발시키게 된다. 특히, 이온 주입시의 에너지가 높고 무거운 도펀트를 사용하면 더욱 심해진다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 불순물을 주입해서 레지스터를 형성하는 공정에 있어서, 이온 주입의 에너지 조건을 낮추고 포토레지스트의 두께도 작게 하여 레지스터를 형성함으로써 이온 주입시 발생되는 결함을 줄이고 포토레지스트의 소모량도 줄이고자 하는 반도체 소자의 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 형성방법은 반도체 기판 상에 소자격리막을 형성하는 단계와, 상기 소자격리막을 포함한 전면에 폴리 실리콘을 형성하고 패터닝하여 게이트 및 레지스터를 형성하는 단계와, 상기 게이트 양측벽에 측벽스페이서를 형성하는 단계와, 상기 측벽 스페이서를 마스크로 불순물을 이온주입하여 소스/드레인 영역을 형성하는 단계와, 상기 레지스터를 포함한 전면에 포토레지스트를 낮은 두께로 형성하고, 상기 레지스터가 오픈되도록 패터닝하는 단계와, 상기 포토레지스트 사이로 노출된 레지스터에 불순물을 이온주입하는 단계와, 상기 포토레지스트를 스트립하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 반도체 소자의 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 형성방법을 설명하기 위한 공정단면도이고, 도 3a 내지 도 3b는 종래기술과 본 발명을 비교하기 위해 반도체 소자의 디펙트를 나타낸 도면이다.
먼저, 도 2a에 도시된 바와 같이, p형 반도체 기판 상에 패터닝된 포토 레지스트를 도포하고 상기 포토 레지스트를 마스크로 이용하여 상기 반도체 기판을 이방성 식각하여 트랜치(trench)를 형성한 후, 상기 트랜치를 채우도록 절연막을 증착한 후 평탄화시켜서 소자격리막(12)을 형성함으로써 활성 영역을 정의한다.
다음, 상기 반도체 기판(11) 전면에 게이트 산화막(17) 및 게이트 폴리(18)를 차례로 증착하고, 게이트 마스크를 이용하여 게이트 산화막(17) 및 게이트 폴리(18)를 패터닝하여, 도 2b에 도시된 바와 같이, 게이트(13) 및 폴리실리콘 레지스터(14)를 형성한다. 이때, 상기 게이트(13)는 활성영역에 형성하고, 상기 폴리실리콘 레지스터(14)는 비활성영역인 소자격리막(12) 상에 형성한다.
여기서, 상기 게이트는 게이트 폴리(폴리실리콘)의 단일막일 수도 있으나, 게이트의 비저항 및 고속저항을 위해 폴리실리콘과 금속의 적층막으로 형성될 수도 있다. 상기 금속으로는 주로 확산방지막과 텅스텐의 적층막, 텅스텐 실리사이드를 이용한다.
이후, 상기 게이트(13)를 마스크로 하여 반도체 기판(11) 전면에 저농도로 인(P)을 이온주입하여 nMOS 트랜지스터 영역에 n형 LDD영역(도시하지 않음)을 형성한다.
그리고, 전면에 산화막을 증착한 후, 전면 에치백하여 게이트(18)의 측벽에 접하는 측벽스페이서(22)를 형성한다. 이 때, 게이트 산화막(17)도 동시에 에치백된다.
다음, 반도체 기판(11) 전면에 제 1 포토레지스트(50)를 도포한 후, 상기 폴리실리콘 레지스터(14)가 커버되도록 제 1 포토레지스트(50)를 패터닝하고, 반도체 기판(11) 전면에 대해 P(인), As(비소,Arsenic)와 같은 n형 불순물을 이온주입하여 n형 소스/드레인 영역(23)을 형성한다.
이후, 상기 제 1 포토레지스트(50)를 스트립하고, 도 2c에 도시된 바와 같이, 상기 반도체 기판(11) 전면에 제 2 포토레지스트(51)를 도포하고, 상기 폴리실리콘 레지스터(14)만 오픈되도록 제 2 포토레지스트(51)를 패터닝한 다음, 불순물 이온을 주입한다.
이때, 제 2 포토레지스트(51)의 두께(d)를 작게 형성하는 것을 특징으로 하 는데, B를 이용하여 5KeV조건하에서 불순물 이온주입하는 경우에는 제 2 포토레지스트를 0.85㎛의 두께로 형성할 수 있고, B를 이용하여 1KeV조건하에서 불순물 이온주입하는 경우에는 제 2 포토레지스트를 0.5㎛의 두께로 형성할 수 있다. 이 때, 도즈량은 필요한 저항에 맞게 정할 수 있다.
이와같이, 포토레지스트의 두께를 낮출 수 있도록 주입에너지를 낮추는데, 상기 포토레지스트는 0.5∼0.85㎛의 두께로 형성하는 것이 바람직하며, 현재 장비에서는 가능한한 1KeV조건하에서 불순물 이온주입을 하는 것이 바람직할 것이다.
도 3a 및 3b는 포토레지스트 두께에 따른 디펙트를 나타낸 것으로, 포토레지스트의 두께를 종래에서와 같이, 1.25㎛로 형성한 경우 디펙트수가 1378개 검출되었고, 본발명에서와 같이, 0.85㎛로 형성한 경우 디펙트수가 621개 검출되었다. 즉, 포토레지스트의 두께가 작을수록 디펙트구가 작음을 확인할 수있었으며, 이와같이 포토레지스트의 두께를 작게 형성할려면, 전술한 바와 같이, 주입에너지를 낮추어야 하는 것이다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명의 반도체 소자의 형성방법은 다음과 같은 효과가 있다.
즉, 불순물을 주입해서 레지스터를 형성하는 공정에 있어서, 이온 주입의 에너지 조건을 낮추고 포토레지스트의 두께도 작게 하여 레지스터를 형성함으로써 이온 주입시 발생되는 결함을 줄이고 포토레지스트의 소모량도 줄일 수 있다.

Claims (9)

  1. 반도체 기판 상에 소자격리막을 형성하는 단계와,
    상기 소자격리막을 포함한 전면에 폴리 실리콘을 형성하고 패터닝하여 게이트 및 레지스터(resistor)를 형성하는 단계와,
    상기 게이트 양측벽에 측벽스페이서를 형성하는 단계와,
    상기 측벽 스페이서를 마스크로 불순물을 이온주입하여 소스/드레인 영역을 형성하는 단계와,
    상기 레지스터를 포함한 전면에 포토레지스트를 낮은 두께로 형성하고, 상기 레지스터가 오픈되도록 패터닝하는 단계와,
    상기 포토레지스트 사이로 노출된 레지스터에 불순물 이온주입 에너지 조건을 낮게 설정하여 불순물을 이온주입하는 단계와,
    상기 포토레지스트를 스트립하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 포토레지스트는 0.5∼0.85㎛의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 레지스터에 불순물을 이온주입하는 단계에서, B를 이용하여 5KeV조건하에서 불순물 이온주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 포토레지스트는 0.85㎛의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 레지스터에 불순물을 이온주입하는 단계에서, B를 이용하여 1KeV조건하에서 불순물 이온주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 포토레지스트는 0.5㎛의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 레지스터는 상기 소자격리막 상부에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 소스/드레인을 형성하는 단계에서, 상기 레지스터는 마스크로 커버하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 레지스터에 불순물을 이온주입하는 단계에서, 상기 게이트 및 소스/드레인 영역은 상기 포토레지스트로 커버하는 것을 특징으로 하는 반도체 소자의 제조방법.
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