KR100192538B1 - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR100192538B1 KR100192538B1 KR1019960020648A KR19960020648A KR100192538B1 KR 100192538 B1 KR100192538 B1 KR 100192538B1 KR 1019960020648 A KR1019960020648 A KR 1019960020648A KR 19960020648 A KR19960020648 A KR 19960020648A KR 100192538 B1 KR100192538 B1 KR 100192538B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- film
- insulating film
- semiconductor substrate
- entire surface
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 31
- 239000003990 capacitor Substances 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 14
- 239000002184 metal Substances 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract description 10
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- 238000000137 annealing Methods 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 7
- 239000005380 borophosphosilicate glass Substances 0.000 claims abstract 4
- 238000005468 ion implantation Methods 0.000 claims description 13
- 230000008021 deposition Effects 0.000 claims description 6
- 239000012298 atmosphere Substances 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 3
- 239000012299 nitrogen atmosphere Substances 0.000 claims 1
- 239000012535 impurity Substances 0.000 abstract description 7
- 230000000903 blocking effect Effects 0.000 abstract description 3
- 230000000694 effects Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 83
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 24
- 229920005591 polysilicon Polymers 0.000 description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히, 고저항 특성을 갖고 저항값의 변화를 막을 수 있는 반도체 소자의 제조방법에 관한 것이다.
이와 같은 본 발명에 의한 반도체 소자의 제조방법은, 필드 산화막이 형성된 반도체 기판 상에 제1 도전막과 제1 절연막을 차례로 형성하는 단계, 상기 제1 도전막을 타겟으로 이온주입 공정을 실시한 후, 상기 제1 절연막을 제거하는 단계, 상기 제1 도전막을 패터닝하여 저항 패턴 및, 캐패시터의 하부전극 패턴을 형성하는 단계, 상기 반도체 기판 전면에 제2 절연막을 형성하는 단계, 상기 제2 절연막 상에 제2 도전막을 형성한 후, 트랜지스터의 게이트전극 패턴 및, 캐패시터의 상부전극 패턴을 형성하는 단계, 상기 반도체 기판의 활성영역 상에 LDD 영역을 형성하는 단계, 상기 반도체 기판 전면에 제3 절연막과 제4 절연막을 형성하는 단계, 상기 제4 절연막에 식각공정을 실시하여 측벽 스페이서를 형성하는 단계, 상기 반도체 기판의 활성영역 상에 소오스/드레인 영역을 형성하는 단계, 상기 반도체 기판 전면에 BPSG막을 증착하고 콘택홀을 형성하는단계, 및 상기 BPSG막 및, 반도체 기판 전면에 금속층을 형성한 후, 패터닝하는 단계를 포함하여 이루어지는 것을 특징으로 한다. 상기한 본 발명에 의하면, 제1 절연막은 에지프로파일(edge profile) 개선 및, 저항값의 변화를 줄이고 어닐링 공정시 제1 도전막을 내의 불순물의 탈출을 막아 저항값의 변화를 막을 수 있다. 또한, 제3 절연막은 측벽 스페이서 형성시 제1 도전막의 과도식각을 막아 저항값의 가장 큰 변화를 일으키는 요소를 막아주는 효과가 있다.
Description
제1a도~제1h도는 종래 기술에 의한 반도체 소자의 제조방법을 도시한 공정 단면도.
제2a도~제2i도는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 필드 산화막
22 : 제1 폴리실리콘막 23 : 제1 HLD막
24 : 제1 열산화막 25 : 제2 폴리실리콘막
26 : LDD 영역 27 : 제2 열산화막
28 : 제2 HLD막 29 : 소오스/드레인
30 : BPSG막 31 : 금속막
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히, 고저항 특성을 갖고 저항값의 변화를 막을 수 있는 반도체 소자의 제조방법에 관한 것이다.
집적회로에서 저항과 캐패시터의 바이폴라 집적회로에서는 저항으로 주로 에미터 확산 영역, 베이스 확산영역 또는 에피층을 사용하고, MOS 공정에서나 발전된 형태의 바이폴라 공정에서는 폴리실리콘을 사용한다. 또 A/D 변환기에서와 같이 매우 정확한 값의 소자가 요구되는 특수한 경우에는 박막 형태의 저항을 사용하기도 한다.
이하 첨부한 제1a도 내지 제1h도를 참조로하여 종래기술에 의한 반도체 소자의 제조방법을 알아보기로 한다.
먼저, 제1a도에 도시된 바와같이 필드산화막(11)이 형성된 실리콘 기판 상에 제1 폴리실리콘막(12)을 증착한 후, 이 폴리실리콘막(12)을 타켓으로 이온주입을 실시한다. 이때, 불순물은 예컨대, 인(P)을 이용한다.
제1b도에 도시된 바와같이 상기 제1 폴리실리콘막을 패터닝 하여 저항(12a) 및, 캐패시터의 하부전극(12b) 패턴을 형성한다.
제1c도에 도시된 바와같이 상기 실리콘 기판(10) 전면에 열산화 공정으로 산화막 (13)을 성장시켜 트랜지스터의 게이트 산화막 및, 캐패시터의 유전막을 형성한다.
제1d도에 도시된 바와같이 상기 실리콘 기판(10) 전면에 제2 폴리실리콘막을 증착한 후, 이방성 식각을 실시하여 트랜지스터의 게이트 폴리실리콘막(14a)과 캐패시터의 상부전극(14b) 패턴을 형성한다. 이어서, 상기 실리콘 기판의 활성영역 상에 저농도의 이온주입을 실시하여 LDD 영역(15)을 형성한다.
제1e도에 도시된 바와같이 실리콘 기판(10) 전면에 측벽 스페이서(sidewall spacer) 형성용 절연막(16)을 증착한다.
제1f도에 도시된 바와같이 상기 절연막(16)을 건식식각하여 측벽 스페이서(16a)를 형성한 후, 상기 실리콘 기판(10)의 활성영역 상에 고농도의 이온 주입을 실시하여 소오스/드레인(17)을 형성한다.
제1g도와 같이 상기 실리콘 기판(10) 전면에 BPSG(Boron Phosphrorus Siligate Glass)막 (18)을 증착한다. 이때, 상기 BPSG막(18)은 금속과 소자간의 격리를 목적으로 형성한다.
제1h도와 같이 상기 BPSG막(18)을 패터닝하여 콘택홀을 형성한 후, 상기 콘택홀 및 BPSG 막 위에 금속막(19)을 증착한다. 이어서 상기 금속막1(19)을 패터닝하여 반도체 소자 제조를 완료한다.
상기한 종래기술에 의하면 제1 폴리실리콘막 증착 후 이온 주입을 통해 면저항 타겟을 맞추었다 하더라도 주입된 이온의 불균일한 분포로 인하여 식각공정시 에지 프로파일(edge profile)이 취약해서 면저항의 변화를 초래할 수 있다. 또한 제2 폴리실리콘막 증착 후, 측벽막 형성을 위한 식각공정시 활성영역의 산화막을 완전히 제거하기 위한 과도식각으로 인해 제1 폴리실리콘막이 식각되는 현상이 발생하여 면저항의 변화를 가져온다. 또한, 이온주입 후 이온의 활성화를 위한 열공정없이 식각을 하게 되어 이후 이루어지는 열공정으로 저항값 변화를 가져올 수 있다.
이에 본 발명은 상기한 종래의 문제점을 해결하기 위하여 제안된 것으로서, 고저항의 특성을 가지고 저항값의 변화를 막을 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 산화막이 형성된 반도체 기판 상에 제1 도전막과 제1 절연막을 차례로 형성하는 단계; 상기 1도전막을 타겟으로 이온주입 공정을 실시한 후, 상기 제1 절연막을 제거하는 단계; 상기 제1 도전막을 패터닝하여 저항 패턴 및, 캐패시터의 하부전극 패턴을 형성하는 단계; 상기 반도체 기판 전면에 제2 절연막을 형성하는 단계; 상기 제2 절연막 상에 제2도 전막을형성한 후, 트랜지스터의 게이트전극 패턴 및, 캐패시터의 상부전극 패턴을 형성하는 단계; 상기 반도체 기판의 활성영역 상에 LDD 영역을 형성하는 단계; 상기 반도체 기판 전면에 제3 절연막과 제4 절연막을 형성하는 단계; 상기 제4 절연막에 식각공정을 실시하여 측벽 스페이서를 형성하는 단계; 상기 반도체 기판의 활성영역 상에 소오스/드레인 영역을 형성하는 단계; 상기 반도체 기판 전면에 BPSG막을 증착하고 콘택홀을 형성하는 단계; 및 , 상기 BPSG막 및, 반도체 기판 전면에 금속막을 형성한 후, 패터닝하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명하면 다음과 같다.
제2a도 내지 제2i도는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도이다.
우선 제2a도에 도시된 바와같이 필드산화막(21)이 형성된 실리콘 기판(20) 상에 제1 폴리실리콘막(22)과 제1 HLD(High temperature Low pressure Dioxide; 이하 HLD라함)막(23)을 차례로 증착한다. 이때, 제1 폴리실리콘막(22)의 증착온도는 570℃에서 실시하며 2750Å의 두께로 증착한다. 또한, 제1 HLD막(23)의 증착조건은 760℃의 온도와 400mTorr의 압력에서 약 8분 10초동안 실시하여 350Å의 두께로 증착한다.
이어서, 제2b도와 같이 상기 제1 폴리실리콘막(22)을 타겟(target)으로 하여 불순물 이온주입을 실시한다. 이때, 70KeV의 에너지를 갖고 도우즈량은 7.5E14/㎠인 인(P)을 불순물로 이용한다.
불순물 이온주입시 상기 제1 HLD막(23)은 버퍼 산화막으로써 완충역할을 하며 폴리실리콘막 표면의 손상을 줄여준다.
그다음 제2c도에 나타난 바와같이 어닐링(annealing) 공정을 실시하고 이어 제1 HLD막을 디글라제(deglaze) 공정으로 제거한다. 이어서 상기 제1 폴리실리콘막에 이방성식각을 실시하여 저항(22a) 및, 캐패시터의 하부전극(22b) 패턴을 형성한다. 한편, 상기 어닐링 공정은 830℃의 질소(N2) 분위기속에서 30분간 실시한다. 또한, 상기 어닐링 공정 수행시 상기 제1 HLD막은 상기 제1 폴리실콘막 내에 주입된 불순물의 탈출을 막는 역할을 한다.
제2d도에 도시된 바와같이 상기 실리콘 기판(20) 전면에 열산화 공정으로 제1 열산화막(24)을 성장시켜 트랜지스터의 게이트 산화막과 캐패시터의 유전막을 형성한다. 이때 상기 제1 열산화막은 1000℃의 고온에서 20분간 실시하여 250Å 두께를 타겟으로 형성한다.
제2e도와 같이 제2 폴리실리콘막을 증착한 후, 이방성 식각을 실시하여 트랜지스터의 게이트 폴리실리콘막(25a)과 캐패시터의 상부전극(25b) 패턴을 형성한다. 이어서, 상기 실리콘 기판(20)의 활성영역 상에 저농도의 이온주입을 실시하여 LDD 영역(26)을 형성한다
제2f도에 도시된 바와같이 실리콘 기판(20) 전면에 열산화 공정으로 제2 열산화막(27)을 형성한 후, 측벽 스페이서 형성을 위해 제2 HLD막(28)을 증착한다. 이때 상기 제2 열산화막(27)은 측벽 스페이서 형성시 과도식각에 의한 제1 폴리실리콘막(22)의 손상을 막아주는 역할을 할 수 있도록 열산화 공정시 960℃의 산소(O2) 분위기에서 160Å 두께를 타겟으로 형성하는 것이 바람직하다.
제2g도에 나타난 바와같이 상기 제2 HLD막을 이방성 식각하여 각 소자의 측벽 스페이서(28a)를 형성한다. 이어서, 상기 실리콘 기판(20)의 활성영역 상에 고농도의 이온주입 공정을 실시하여 소오스와 드레인(29)을 형성한다.
제2h도에 도시된 바와같이 상기 실리콘 기판(20) 전면에 BPSG(Boron Phosphrorus Siligate Glass)막(30)을 증착한다. 상기 BPSG막(30)은 금속과 소자간의 격리를 목적으로 형성한다.
제2i도에 나타난 바와같이 상기 BPSG(30)막을 패터닝하여 콘택 홀(contact hole)을 형성한 후, 상기 콘택 홀 및, BPSG막 위에 금속막(31)을 증착한다. 이어서 상기 금속막(31)을 패터닝한다. 상기 BPSG막 상에 금속막을 증착하기전에 저항 및, 캐패시터로 이용되는 콘택 홀 부위의 접촉 저항을 줄이기 위해 50KeV의 에너지를 갖고 도우즈량은 6.0E15/㎠인 인(P)을 이온주입한다.
이상 상술한 본 발명에 의하면, 제1 폴리실리콘막 증착 후 버퍼 산화막으로 이용된 HLD막은 에지 프로파일(edge profile) 개선 및, 저항값의 변화를 줄일 수 있고, 어닐링 공정시 제1 폴리실리콘막 내의 불순물의 탈출을 막아 저항값의 변화를 막을 수 있다.
또한, 제2 폴리실리콘막 패터닝 후, 제2 열산화막 형성은 측벽식각시 제1 폴리실리콘막의 과도식각을 막아 저항값의 가장 큰 변화를 일으키는 요소를 막아주는 효과가 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (10)
- 반도체 소자의 제조방법에 있어서, 필드 산화막이 형성된 반도체 기판 상에 제1 도전막과 제1 절연막을 차례로 형성하는 단계; 상기 제1 도전막을 타겟으로 이온주입 공정을 실시한 후, 상기 제1 절연막을 제거하는 단계; 상기 제1 도전막을 패터닝하여 저항 패턴 및, 캐패시터의 하부전극 패턴을 형성하는 단계; 상기 반도체 기판 전면에 제2 절연막을 형성하는 단계; 상기 제2 절연막 상에 제2 도전막을 형성한 후, 트랜지스터의 게이트전극 패턴 및, 캐패시터의 상부전극 패턴을 형성하는 단계; 상기 반도체 기판의 활성영역 상에 LDD 영역을 형성하는 단계; 상기 반도체 기판 전면에 제3 절연막과 제4 절연막을 형성하는 단계; 상기 제4 절연막에 식각공정을 실시하여 측벽 스페이서를 형성하는 단계; 상기 반도체 기판의 활성영역 상에 소오스/드레인 영역을 형성하는 단계; 상기 반도체 기판 전면에 BPSG막을 증착하고 콘택홀을 형성하는 단계; 및, 상기 BPSG막 및, 반도체 기판 전면에 금속층을 형성한 후, 패터닝하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 제1 및, 제4 절연막은 HLD막이고, 상기 제2 및, 제3 절연막은 열산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서, 상기 제1 절연막 형성시 증착온도는 760℃와 증착압력 400 mTorr에서 8분 10초 동안 실시하여 350Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서, 상기 제2 절연막 형성시 온도는 1000℃에서 20분간 실시하여 250Å의 두께로 성장시키는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서, 상기 제3 절연막 형성시 960℃의 산소 분위기속에서 160Å의 두께로 성장시키는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 이온주입 단계시 70KeV의 에너지를 갖고 도우즈량은 7.5E14/㎠인 인(P)인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 이온주입 단계 후, 어닐링을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제7항에 있어서, 상기 어닐링 실시 단계시 830℃의 질소분위기에서 30분간 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 콘택 홀 형성단계 후, 콘택홀 부위의 접촉저항을 줄이기 위해 이온주입을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제9항에 있어서, 상기 이온주입 단계시 50KeV의 에너지를 갖고 도우즈량은 6.0E15/㎠인 인(P)인 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960020648A KR100192538B1 (ko) | 1996-06-10 | 1996-06-10 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960020648A KR100192538B1 (ko) | 1996-06-10 | 1996-06-10 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980006238A KR980006238A (ko) | 1998-03-30 |
| KR100192538B1 true KR100192538B1 (ko) | 1999-06-15 |
Family
ID=19461347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960020648A KR100192538B1 (ko) | 1996-06-10 | 1996-06-10 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100192538B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100813407B1 (ko) * | 2006-09-06 | 2008-03-12 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
-
1996
- 1996-06-10 KR KR1019960020648A patent/KR100192538B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR980006238A (ko) | 1998-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4432132A (en) | Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features | |
| JPH081957B2 (ja) | 半導体装置の製造方法 | |
| CA1252222A (en) | Formation of self-aligned stacked cmos structures by lift-off | |
| US5972761A (en) | Method of making MOS transistors with a gate-side air-gap structure and an extension ultra-shallow S/D junction | |
| US6649308B1 (en) | Ultra-short channel NMOSFETS with self-aligned silicide contact | |
| US5801077A (en) | Method of making sidewall polymer on polycide gate for LDD structure | |
| US5225357A (en) | Low P+ contact resistance formation by double implant | |
| JPH08330511A (ja) | 半導体装置とその製造方法 | |
| JPH09232445A (ja) | 半導体装置およびその製造方法 | |
| JPH0697192A (ja) | 半導体装置及びその製造方法 | |
| US5115296A (en) | Preferential oxidization self-aligned contact technology | |
| KR100192538B1 (ko) | 반도체 소자의 제조방법 | |
| KR100244272B1 (ko) | 반도체소자의 격리막 형성방법 | |
| US6221745B1 (en) | High selectivity mask oxide etching to suppress silicon pits | |
| US6165856A (en) | Using an organic layer as an ion implantation mask when forming shallow source/drain region | |
| JP3173114B2 (ja) | 薄膜トランジスタ | |
| KR100313089B1 (ko) | 반도체소자의제조방법 | |
| US6949471B2 (en) | Method for fabricating poly patterns | |
| KR100223736B1 (ko) | 반도체 소자 제조 방법 | |
| KR100498644B1 (ko) | Ｐｉｐ 커패시터를 갖는 반도체 소자의 제조 방법 | |
| US20040169224A1 (en) | Semiconductor device and manufacturing method therefor | |
| KR0170436B1 (ko) | 모스트랜지스터 제조방법 | |
| JPH1064898A (ja) | 半導体装置の製造方法 | |
| KR100230821B1 (ko) | 반도체소자의 듀얼게이트 제조방법 | |
| KR950008259B1 (ko) | 반도체 소자의 엘디디(ldd) 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20041230 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |