KR20030070328A - 반도체 장치의 게이트 제조방법 - Google Patents

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Abstract

사진공정의 타이트한 마진에 프리하게 셀프 얼라인 국부 채널 이온주입이 가능한 반도체 장치의 게이트 제조방법이 개시된다. 그러한 방법은, 게이트 산화막의 형성이전에, 액티브 영역중 게이트 패턴이 형성될 부분을 제외한 액티브 영역 상부에만 절연막을 형성하고 이를 이온주입 마스크로 하여 설정된 타입의 국부 채널이온을 상기 액티브 영역내에 설정된 깊이로 주입하는 것에 의해, 게이트에 셀프 얼라인되는 펀치스루우 스톱퍼를 형성한 후, 상기 게이트 산화막 및 트랜지스터의 게이트를 차례로 제조하는 것을 특징으로 한다.

Description

반도체 장치의 게이트 제조방법{semiconductor gate fabricating method }
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 반도체 트랜지스터의 게이트 제조방법에 관한 것이다.
근래에 컴퓨터 등과 같은 정보 매체의 급속한 보급에 따라 반도체 메모리 등과 같은 반도체 소자의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 필수적으로 제품의 고집적화가 요구된다. 고집적화를 위해서는 트랜지스터 소자의 게이트 산화막 두께 및 채널 길이들을 얇고 짧게 하는 작업 등을 포함하는 스케일 다운이 수반되어지고 있다.
반도체 소자의 채널 길이가 짧아지면서 펀치스루우 특성 개선 및 쇼트 채널 효과 최소화를 위한 다양한 방법이 제시되었다. 그 중 대표적인 방법은 할로 임프란트(Halo implant)와 딥 채널 임플란트(Deep channel implant)에 의한 펀치스루우 스톱퍼(PTS)의 적용으로서, 이는 도 1a 내지 도 1d에서 보여지는 바와 같이 설명될 수 있다.
종래의 통상적인 공정을 사용하여 트랜지스터를 제조하는 공정순서를 보인 도 1a 내지 도 1d를 참조하면, 기판(10)에 엔형 웰(20)과 피형 웰(30)을 소자 분리막(60)을 경계로 형성한 후, 피형 모오스 트랜지스터를 위한 펀치스루우 스톱퍼(40) 및 엔형 모오스 트랜지스터를 위한 펀치스루우 스톱퍼(50)를 형성한다. 이어서 도 1b에서와 같이 정의된 영역에 게이트 산화막(70) 및 폴리 실리콘 게이트(80)를 사진식각공정을 통해 형성하고 나서, 소오스/드레인 연장(SDE)과, 할로 임플란트를 실시하여 할로 영역(82)을 형성하면 도 1c와 같이 된다. 여기서, 상기 게이트(80)를 이온주입 마스크로 하여 행하는 할로 임플란트는 소오스/드레인연장(SDE)부근의 펀치스루우 특성을 개선하는 기능을 한다. 도 1c와 같은 결과물에 절연막을 도포하고 에치백 공정을 통해 게이트 스페이서(90)를 형성하고, 채널이온을 주입하면 도 1d와 같은 구조가 얻어진다. 상기 스톱퍼(40,50)는 디프(deep) 채널 펀치스루우 스톱퍼로서 기능하며, 소오스/드레인(S/D)자체의 도핑 프로파일에 의한 펀치스루우 특성을 향상시킨다. 이들 임플란트는 현재와 같은 서브 0.15미크론미터급의 디바이스에서 대부분 적용된다.
한편, 상기한 디프 채널 PTS 임플란트의 경우 임플란트 에너지는 대개 서브스트레이트 와 소오스/드레인 정션 부근에 최대 도핑농도가 형성되도록 정해지며, 이는 효과적인 펀치스루우 특성 향상을 위하여 필수적인 것이다. 하지만, 상기 에너지 범위를 갖는 디프 채널 임플란트는 불가피하게 소오스/드레인 대 서브스트레이트 사이의 접합누설 및 접합 캐패시턴스를 증가시키며, 저전력 및 고속동작 특성을 구현하는데 있어 모두 부정적인 영향을 미치게 한다. 또한, 디램의 리프레쉬 특성에도 부정적인 영향을 미치며 이는 향후 디자인 룰의 감소에 따라 더욱 심각해질 것이다.
상기한 바와 같은 디프 채널 PTS 임플란트의 문제점을 극복하는 방법들중 한가지 방법으로서 국부 채널 PTS 이온주입 방법이 개시되어 있다. 상기 국부 채널 PTS 이온주입의 구현은 도 2a 내지 도 2d에 도시된 바와 같다. 도면 들을 참조하면, 트랜지스터의 게이트 산화막(70)의 하부 영역 즉, 채널영역에만 PTS(85,86)를 형성한 것이 보여진다. 도 2d를 도 1d와 비교하면 도 2에서는 트랜지스터의 채널영역에만 PTS 임프란트가 가능하도록 하고 소오스/드레인 영역(S/D)의 밑부분은 웰도핑 농도를 그대로 유지하는 것이다. 상기한 도 2d의 구조는 국부 채널 PTS 이온주입의 적용시에도 정션 누설 및 캐패시턴스의 증가를 억제할 수 있다.
그러나 상기한 도 2d와 같은 경우에 국부 채널 이온주입의 적용은 게이트 폴리의 형성전에 채널영역이 정의되어야 하기 때문에 서브 0.15미크론미터 이하의 디자인 룰에서는 적용하기가 어렵다는 문제점이 있다. 즉, 폴리실리콘 게이트(80)의 형성시 국부 채널 이온주입 형성 영역과의 얼라인 문제가 발생하며, 도 3에서의 부호 P1,P2와 같이 미스 얼라인에 의하여 국부 채널 PTS 와 소오스/드레인 간 중첩이 발생할 경우 국부 채널 PTS의 장점을 얻기 힘든 문제점이 있다.
상기한 바와 같이 종래에는 서브 0.15미크론미터 이하의 디자인 룰 하에서 사진공정의 타이트한 마진에 의해 게이트 폴리와 국부 채널 임플란트 간에 미스 얼라인먼트가 발생되는 문제점이 있었으므로, 정션 누설 및 캐패시턴스의 증가를 효율적으로 억제하기 어려웠다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 장치의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 사진공정 마진에 자유롭게 반도체 모오스 트랜지스터의 국부 채널 펀치스루우 스톱퍼를 정확한 위치에 형성할 수 있는 방법을 제공함에 있다.
본 발명의 또 다른 목적은 국부 채널 PTS 이온주입의 단점을 해결하고 게이트 폴리 패턴에 대하여 셀프 얼라인이 가능하게 국부채널 이온주입을 구현할 수 있는 반도체 장치의 게이트 제조방법을 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명에 따른, 반도체 장치의 게이트 제조방법은, 게이트 산화막의 형성이전에, 액티브 영역중 게이트 패턴이 형성될 부분을 제외한 액티브 영역 상부에만 절연막을 형성하고 이를 이온주입 마스크로 하여 설정된 타입의 국부 채널이온을 상기 액티브 영역내에 설정된 깊이로 주입하는 것에 의해, 게이트에 셀프 얼라인되는 펀치스루우 스톱퍼를 형성한 후, 상기 게이트 산화막 및 트랜지스터의 게이트를 차례로 제조하는 것을 특징으로 한다.
도 1a 내지 도 1d는 종래의 통상적인 공정을 사용하여 트랜지스터를 제조하는 공정순서를 보인 도면들
도 2a 내지 도 2d는 종래의 펀치스루우 스톱퍼 형성을 위한 국부채널 이온주입 공정 및 게이트 형성공정을 포함하여 보인 도면들
도 3은 도 2a 내지 도 2d중 국부 채널 이온주입 시 미스 얼라인 발생의 경우를 보여주는 도면
도 4a내지 도 4h는 본 발명의 실시 예에 따른 셀프 얼라인 펀치 스루우 스톱퍼를 형성하기 위한 국부 채널 이온 주입공정 및 게이트 형성공정을 포함하여 나타낸 도면들
도 5a 내지 도 5c는 본 발명의 다른 실시 예에 따른 게이트 형성공정을 포함하여 도시한 도면들
이하에서는 본 발명의 실시 예에 따른 반도체 장치의 게이트 제조방법에 대한 바람직한 실시 예가 첨부된 도면들을 참조하여 설명된다. 비록 다른 도면에 표시되어 있더라도 동일 내지 유사한 층은 동일한 참조부호로서 나타나 있다.
본 발명의 실시 예에 따른 셀프 얼라인 펀치 스루우 스톱퍼를 형성하기 위한 국부 채널 이온 주입공정을 포함하는 도 4a내지 도 4h 가운데, 먼저 도 4a를 참조하면, 기판(10)상에 소자 분리막으로서의 트렌치 절연막(60)을 형성하여 액티브 영역을 정의한 후, 필요한 타입의 트랜지스터를 제조하기 위해 엔(n) 웰영역(20) 및 피(p) 웰영역(30)을 형성한다. 그리고 나서, 웨이퍼 전면에 절연막(65)을 통상의 화학기상증착법으로 데포지션한다. 여기서 데포지션되는 절연막(65)의 두께는 약 200Å 으로서, 후속의 공정에서 형성할 게이트 폴리실리콘 막의 두께 보다 조금 두껍게 하는 것으로 고려된 것이다.
도 4b를 참조하면, 상기 절연막(65)중에서 A1,A2로서 표기되는 바와 같이 폴리실리콘 게이트 패턴이 형성될 부분에 존재하는 절연막을 사진식각공정을 수행하여 식각한다. 이 때 식각은 액티브 영역에 있는 웰 영역들(20,30)의 상부 표면이 완전히 노출될 때 까지 수행된다. 도 4c를 참조하면, 포토레지스트 막(68)과 같은 감광막을 도포하고 사진공정으로 p 웰영역(30)은 상기 포토레지스트 막(68)으로 덮은 채, n 웰영역(20)만을 노출시킨다. 사진공정으로 정의된 n 웰영역(20)에 대하여 인(Ph), 비소(As), 또는 안티몬(Sb)이온 중에서 하나를 선택하여 원하는 깊이 까지의 국부채널 이온 주입을 실시한다. 결과로서, 피형 모오스 트랜지스터용 펀치스루우 스톱퍼(PTS:88)가 형성되는데, 이 때 상기 절연막(65)이 이온주입의 마스크가 되므로 폴리실리콘 게이트 패턴이 형성되는 부분에만 상기 PTS가 셀프얼라인됨을 알 수 있다. 위와 같은 방법과 마찬가지로, 도 4d에서와 같이 p웰 영역(30)에 대해서도 사진공정으로 정의한 후 붕소(B),불화붕소(BF2), 또는 인듐(In)이온 중에서 하나를 선택하여 원하는 깊이 까지의 국부채널 이온 주입을 실시한다. 상기한 국부 채널 이온 주입의 설명에서, 비록 n웰 영역이 p웰 영역에 비해 이온주입이 먼저 행해지는 것으로 설명되었지만, p웰 영역에 대하여 국부 채널 이온주입을 먼저 실시한 후, n 웰 영역의 국부 채널 이온주입을 나중에 할 수 있음은 물론이다.
n 및 p 웰 영역(20,30)에 각기 대응되는 국부 채널 이온 주입의 실시가 완료되어 피형 및 엔형 모오스 트랜지스터용 PTS(88,89)가 형성되면, 도 4e에서와 같이, 게이트 산화막(70)을 필요한 두께만큼 성장시키는 산화막 형성공정이 수행된후, 폴리실리콘 게이트를 형성할 폴리실리콘 막(80a)이 웨이퍼 전면에 필요한 두께만큼 데포지션된다. 도 4f에서는 상기 웰 형성공정 이후에 형성된 절연막(65)을 식각 스톱퍼로 사용하여 상기 폴리실리콘 막(80a)의 평탄화 공정 예컨대 CMP공정이 실시된 결과가 보여진다. 상기 CMP의 결과로서, 트랜지스터의 게이트로서 필요없는 게이트 폴리실리콘 막(80a)이 제거된다. 도 4g에서는 폴리실리콘 게이트(80)와 절연막(65)의 식각선택비를 이용하여 상기 절연막(65)만을 식각해낸다. 여기서, 상기 폴리실리콘 막과 산화막 또는 질화막의 선택비를 매우 높게 조절하는 것은 제조공정상 가능하므로 상기 게이트(89)는 그대로 두고 상기 절연막(65)만을 식각하는 데에 별 어려움은 없다.
이 후, 도 4h에 도시된 바와 같이 할로 임플란트(82), 소오스/드레인 익스텐션(SDE), 스페이서(90) 형성, 및 소오스/드레인(S/D) 형성 등과 같은 통상적인 트랜지스터 제조공정이 진행된다.
여기서, 엔 웰영역에 대한 국부 채널 이온주입 공정이전에 이온 주입에 의한 임플란트 디메지(demagh)를 최소화하기 위해 별도의 희생 산화막을 성장시키는 희생산화막 형성공정이 더 삽입될 수 있다. 물론, 이 경우에는 도 4e의 게이트 산화막 형성공정 전에 상기 형성된 희생 산화막은 완전히 제거되어야 할 것이다.
상기한 도면들을 통해 설명한 바와 같이, 게이트 산화막(70)의 형성이전에, 액티브 영역중 게이트 패턴이 형성될 부분을 제외한 액티브 영역 상부에만 절연막(65)을 형성하고 이를 이온주입 마스크로 하여 설정된 타입의 국부 채널이온을 상기 액티브 영역내에 설정된 깊이로 주입하는 것에 의해, 게이트에 셀프 얼라인되는 펀치스루우 스톱퍼(88,89)가 용이하게 형성됨을 알 수 있다.
이하에서는 본 발명의 다른 일 실시 예가 도 5a 내지 도 5c를 참조로 설명될 것이다.
도 5a를 참조하면, 식각 스톱퍼용 절연막(62)이 도 4a의 절연막(65) 즉, 패터닝 및 국부 임플란트 마스크용으로 사용되는 절연막(65)의 형성공정 이전에 형성됨을 알 수 있다. 상기 절연막(62)은 절연막(65)의 식각공정 시 액티브 영역의 데미지를 최소화하고 아이솔레이션 영역(60)을 보호하기 위한 기능을 한다. 상기 절연막(62)을 형성하여 트랜지스터 소자를 만드는 경우에 패터닝 및 국부 이온주입 마스크용 절연막(65)과의 습식 식각율의 차이로 인하여 게이트 산화막 세정시 단차가 나타나게 되며 이는 도 5b와 같은 특이한 구조를 형성하게 된다. 도 5b의 구조를 확대하여 보인 도 5c를 참조하면, 패터닝 및 국부 이온주입 마스크용 절연막(65)을 산화막으로 형성하고, 상기 식각 스톱퍼용 절연막(62)을 질화막으로 형성한 경우에 단차를 보여준다. 게이트 산화막 세정시 에치 스톱퍼용 절연막(62)은 거의 식각되지 않으므로 게이트 폴리(80)가 에치 스톱퍼 절연막(62)의 상부에 오버랩되는 부분(A)이 발생한다. 이는 소자적으로 오프셋이 자동적으로 만들어지는 장점이 되며, 서브 0.15미크론 미터 소자의 익스텐션을 제어하는데 용이성을 제공한다.
상기한 바와 같이, 본 발명에 따른 게이트 형성방법은 국부 채널 이온 주입을 셀프 얼라인으로 실시할 수 있다는 장점이외에 구조 자체적으로도 장점을 갖는다. 즉, 게이트 폴리 에치시의 파티클 문제를 해결할 수 있게 하고 미세 게이트 패턴의 형성시 필요한 ARC가 게이트 폴리위에 남지 않아 후속의 게이트 콘택 형성공정시 공정 마진을 개선할 수 있게 하는 것이다.
상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 상기 공정들의 순서 및 막 재질 또는 형상을 변경할 수 있음은 물론이다.
상기한 바와 같이 본 발명에 따르면, 사진공정 마진에 자유롭게 반도체 모오스 트랜지스터의 국부 채널 펀치스루우 스톱퍼를 정확한 위치에 형성할 수 있는 효과가 있다. 또한, 게이트 폴리 에치시의 파티클 문제를 해결할 수 있으며 미세 게이트 패턴형성시 필요한 ARC가 게이트 폴리 위에 남지 않아 후속의 콘택형성 공정시 공정마진을 향상시킬 수 있는 장점이 있다.

Claims (16)

  1. 게이트 산화막의 형성이전에, 액티브 영역중 게이트 패턴이 형성될 부분을 제외한 액티브 영역 상부에만 절연막을 형성하고 이를 이온주입 마스크로 하여 설정된 타입의 국부 채널이온을 상기 액티브 영역내에 설정된 깊이로 주입하는 것에 의해, 게이트에 셀프 얼라인되는 펀치스루우 스톱퍼를 형성한 후, 상기 게이트 산화막 및 트랜지스터의 게이트를 차례로 제조하는 것을 특징으로 하는 게이트 제조방법.
  2. 제1항에 있어서, 상기 절연막은 산화막으로 형성되어, 게이트 패터닝 및 국부 채널 이온 주입 마스크로서 사용됨을 특징으로 하는 게이트 제조방법.
  3. 반도체 트랜지스터용 게이트 제조방법에 있어서:
    기판에 형성된 소자 분리막에 의해 정의된 액티브 영역에 제1,2 웰영역을 형성한 후, 상기 액티브 영역 및 상기 소자 분리막의 상부에 절연막을 전면적으로 형성하는 단계와;
    상기 절연막 중에서 게이트 패턴이 형성될 부분에 존재하는 절연막 만을 식각한 후, 노출된 제1,2 웰영역의 각 액티브 영역에 대하여 상기 절연막을 마스크로하여 설정된 타입의 국부 채널 이온을 차례로 주입하여 게이트에 셀프 얼라인된 펀치스루우 스톱퍼를 각기 형성하고, 상기 노출된 각 액티브 영역에 게이트 산화막 및 게이트를 형성하고 나서 상기 절연막을 모두 제거하는 것을 특징으로 하는 방법.
  4. 반도체 트랜지스터 소자의 게이트 형성방법에 있어서:
    액티브 영역 및 웰 형성 후 웨이퍼 전면에 절연막을 데포지션하고, 게이트 폴리 패턴이 형성되는 부분의 절연막을 사진식각공정을 통해 상기 액티브 영역이 완전히 노출되게 식각하는 단계;
    게이트 산화막을 형성한 후 게이트로 사용될 폴리실리콘 막을 형성하는 단계;
    상기 절연막을 스톱퍼로 하여 평탄화 공정을 수행하여 게이트 부분 외의 폴리실리콘 막을 제거하는 단계와;
    게이트 폴리와 상기 절연막의 식각선택비를 이용하는 식각공정을 통해 상기 절연막을 식각하여 최종적인 게이트 폴리 패턴을 형성하는 단계를 가짐을 특징으로 하는 방법.
  5. 제4항에 있어서, 상기 절연막의 두께는 상기 게이트의 두께보다 두껍게 형성됨을 특징으로 하는 방법.
  6. 제4항에 있어서, 상기 절연막은 화학기상증착법으로 형성되는 산화막 또는 질화막임을 특징으로 하는 방법.
  7. 제4항에 있어서, 상기 액티브 영역이 노출되고 난 다음 특정 타입의 웰영역을 사진공정으로 정의한 후 포토레지스트 및 상기 절연막을 마스크로 하여 국부 채널 이온 주입을 실시하고, 같은 방법으로 나머지 다른 타입의 웰영역을 사진공정으로 정의한 후 국부 채널 이온 주입을 실시한 다음 상기 게이트 산화막을 형성하거나,
    특정 타입의 웰영역을 사진공정으로 정의한 후 포토레지스트 및 상기 절연막을 마스크로 하여 국부 채널 이온 주입을 실시한 다음, 상기 게이트 산화막을 형성하는 것을 특징으로 하는 방법.
  8. 제5항에 있어서, 상기 엔 웰영역에 주입되는 이온은 Ph, As, Sb 중의 하나이고, 피웰 영역에 주입되는 이온은 B, BF2, In 중의 하나임을 특징으로 하는 방법.
  9. 제5항에 있어서, 상기 절연막의 형성공정 이전에 희생 산화막을 형성시키며 상기 절연막의 형성공정 이후에는 상기 희생 산화막을 제거함을 특징으로 하는 방법.
  10. 반도체 트랜지스터 소자의 게이트 형성방법에 있어서,
    액티브 영역 및 웰 형성 후 웨이퍼 전면에 에치스톱퍼용 제1 절연막을 데포지션한 후, 패터닝 및 이온주입 마스크를 위한 제2 절연막을 데포지션하는 단계;
    게이트 폴리 패턴이 형성되는 부분의 상기 제1,2 절연막을 사진식각공정을 통해 상기 액티브 영역이 완전히 노출되게 식각하는 단계;
    게이트 산화막을 형성한 후 게이트로 사용될 폴리실리콘 막을 형성하는 단계;
    상기 제2 절연막을 스톱퍼로 하여 평탄화 공정을 수행하여 게이트 부분 외의 폴리실리콘 막을 제거하고 게이트 폴리와 상기 제2 절연막의 식각선택비를 이용하는 식각공정을 통해 상기 제2 절연막을 식각하는 단계; 및
    상기 제1 절연막을 식각하여 최종적인 게이트 폴리 패턴을 형성하는 단계를 가짐을 특징으로 하는 방법.
  11. 제10항에 있어서, 상기 제1,2 절연막의 두께 합은 상기 게이트의 두께보다 두껍게 형성됨을 특징으로 하는 방법.
  12. 제10항에 있어서, 상기 제1,2 절연막은 각기 화학기상증착법으로 형성되는 질화막 및 산화막임을 특징으로 하는 방법.
  13. 제10항에 있어서, 상기 제1 절연막의 두께는 약 200Å 임을 특징으로 하는 방법.
  14. 제10항에 있어서, 상기 액티브 영역이 노출되고 난 다음 특정 타입의 웰영역을 사진공정으로 정의한 후 포토레지스트 및 상기 절연막을 마스크로 하여 국부 채널 이온 주입을 실시하고, 같은 방법으로 나머지 다른 타입의 웰영역을 사진공정으로 정의한 후 국부 채널 이온 주입을 실시한 다음 상기 게이트 산화막을 형성하거나,
    특정 타입의 웰영역 만을 사진공정으로 정의한 후 포토레지스트 및 상기 절연막을 마스크로 하여 국부 채널 이온 주입을 실시한 다음, 상기 게이트 산화막을 형성하는 것을 특징으로 하는 방법.
  15. 제11항에 있어서, 상기 엔 웰영역에 주입되는 이온은 Ph, As, Sb 중의 하나이고, 피웰 영역에 주입되는 이온은 B, BF2, In 중의 하나임을 특징으로 하는 방법.
  16. 제11항에 있어서, 상기 절연막의 형성공정 이전에 희생 산화막을 형성시키며 상기 절연막의 형성공정 이후에는 상기 희생 산화막을 제거함을 특징으로 하는 방법.
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