JPH0237725A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置の製造方法に関し、特にサイドウオ
ールを用いたＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄ
ｒａｉｎ）型トランジスタの形成方法に関するものであ
る。

（従来の技術） 従来、例えばＭＯ８型半導体装置ではＬＤＤ　（Ｌｉ　
ｇｈ　ｔ　１ｙＤｏｐｅｄ　Ｄｒａｉｎ）構造にするこ
とにより、ショートチャネル効果及び・ぐンチスルー現
象を防止し、またソース・ドレイン領域とゲート電極の
重なりを最少にし寄生容量を減じ、もって高集積化・高
動作化を達成している。

かかる従来のＬＤＤ構造のＭＯ８型トランジスタを第２
図に示す。１は半導体基板、２はｙ−ト電極、３はゲー
ト酸化膜、４はサイドウオール、５は低濃度拡散層、６
は高濃度拡散層である。

通常、サイドウオール４は次のように形成される。すな
わち、ゲート酸化膜３を介しゲート電極２が形成された
半導体基板１の全面に、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖ
ａｐｏｕｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によって、例え
ばＰＳＧ（Ｐｈｏｓｐｈｏ　５ｉｌｉｃａｔｅ　Ｇｌａ
ｓｓ）膜を所定量堆積しく第２図点線図示）、その後全
面を反応性イオンエツチングの雰囲気にさらし、ＰＳＧ
膜の膜厚分、もしくはそれより少しオーバーに異方性エ
ツチングする。このようにして第２図に示したような形
状のサイドウオール４が自己整合的に得られる。

尚、サイドウオール４の形状、特にその幅により低濃度
拡散層５の幅が決定され、この低濃度拡散層５の幅はト
ランジスタの動作速度に依存するなど、トランジスタ特
性を決定するものである。

（発明が解決しようとする課題） 従来に於ける課題を第３図を用いて説明する。

第３図は従来のサイドウオールの形成を示す断面図であ
り、第２図と同一部分には同一符号を付しである。

従来、半導体基板１上にはトランジスタが密集する場所
Ｓノと点在する場所Ｓ２とを有する。前者は例えばメモ
リセル部分を示し、また後者は例えば周辺回路部分を示
すもので、後者は前者に比べ各トランジスタのゲート電
極２間が離れて配置される場所である。以下、前者を近
接配置部Ｓノ、後者を離間配置部Ｓ２と称し用いる。

このためサイドウオール４の形成に於て、全面にＰＳＧ
膜を所定量堆積した場合（第３図点線図示）、近接配置
部Ｓノでは離間配置部Ｓ２に比ベゲート電極２の側壁部
への堆積がされに（（ＰＳＧ膜が薄く形成される。よっ
て、ＰＳＧ膜堆膜堆積後注方性エツチングイドウオール
４を形成すると近接配置部Ｓ１のサイドウオール４の幅
Ｗ１は離間配置部Ｓ２のサイドウオール４の幅Ｗ２に比
べ狭く形成される。

このことは、半導体基板１上において近接配置部Ｓ１と
離間配置部Ｓ２とで同じ形状、即ち同じ特性をもつトラ
ンジスタを同時に得ることができないという課題となっ
ていた。

本発明の目的は、半導体基板上に複数のトランジスタを
形成するに際し、そのトランジスタ群をある部分では密
集し、また他の部分では点在して設計したとしても、こ
れらのトランジスタの各ケ・−ト電極の側壁部には同一
形状のサイドウオールが形成し得るように、もって同一
特性のトランジスタを形成できる半導体装置の製造方法
を提供するものである。

（課題を解決するための手段） 本発明は上述した課題を解決するために、複数のＬＤＤ
型トランジスタを有した半導体装置の製造方法において
、離間配置部に形成されるゲート電極間に割り込む様に
、その各ゲート電極から、近接配置部に形成されるゲー
ト電極間距離と等しい距離を置いてダミーゲート電極を
各ゲート電極と共に形成する工程と、その後、各ゲート
電極及び各ダミーゲート電極の、それぞれの側壁部にサ
イドウオールを形成する工程とを備えるようにしたもの
である。

（作用） 本発明によれば上述したように、離間配置部に形成され
るゲート電極間に割り込む様に、その各ゲート電極から
、近接配置部に形成されるゲート電極間距離と等しい距
離を置いてダミーＣ−）電極を各ｆ−）電極と共に形成
したので、その後サイドウオール形成の際、ＰＳＧ膜を
堆積すると近接、離間配置部では、ともに同一形状に膜
形成され、更にその後異方性エツチングすると全てのゲ
ート電極の側壁部には同一形状のサイドウオールが形成
できる。

（実施例） 本発明の実施例を第１図及び第４図を用いて説明する。

第１図（Ａ）〜（日は本発明によるＬＤＤ構造の製造プ
ロセスを示す断面図であり、第４図は第１図（Ａ）に対
応した他の例を示す断面図である。尚、第１図及び第４
図は第２図（第３図）と同一部分には同一符号を付しで
ある。

第１図において、（Ａ）に示すように半導体基板！、例
えばＰ型シリコン基板に０．１μｍの厚さをもって形成
したゲート酸化膜３上に、ＣＶＤ法によシ、例えば多結
晶シリコンを０．４μｍの厚さに堆積し、・ｅターン形
成して、ゲート電極２及びダミーゲート電極７を設ける
。このゲート電極２の各電極間距離を近接配置部Ｓノで
は０．９μｍ、離間配置部Ｓ２では４．５μｍに配置さ
れるものとした時、このダミーゲート電極７は、離間配
置部Ｓ２のゲート電極２間に割り込む様に、然もそのゲ
ート電極２から０．９μｍ、即ち近接配置部Ｓノのゲー
ト電極２間距離と等しい距離を置いて配置する。この場
合ダミ−ゲート電極７の幅は、離間配置部ｓ２のｆ−）
電極２間距離（４，５μｍ）から、近接配置部ｓ１のｆ
−）電極２間距離（０，９μｍ）の２倍を差引いた距離
、即ち２．７μｍである。

次いで（Ｂ）に示すように、ゲート電極２及びダミーゲ
ート電極７をマスクとしてイオン打込み法により低濃度
の不純物、例えば砒素（Ａ３）をドーグし、浅い不純物
層をなすソース・ドレイン領域５を形成する。

次いで（０に示すように、ＣＶＤ法によシ全面に、例え
ばＰＳＧ膜を０．４μｍの厚さに堆積する（点線図示）
。するとこのＰＳＧ膜はダミーゲート電極７の設置によ
り近接配置部Ｓ１と離間配置部Ｓ２とで同一形状に堆積
される。

次いで（ｌに示すように、フロン系のガスを使用した反
応性イオンエツチング法を用いてＰＳＧ膜をその膜厚分
、もしくはそれより少しオーバーに異方性エツチングす
ることＫよシ、ゲート電極２及びダミーゲート電極７の
側壁部にサイドウオール４を形成する。既に上述した工
程で近接・離間配置部Ｓ１・Ｓ２ともに同一形状にＰＳ
Ｇ膜を堆積しているので、サイドウオール４も同一形状
に形成される。

次いで（目に示すように、ゲート電極２、ダミーゲート
電極７とサイドウオール４をマスクとして、イオン打込
み法により高濃度の不純物（Ａｓ）をドープし、深い不
純物層をなすソース・ドレイン領域６を形成し、その後
ソース・ドレイン領域５，６を熱拡散することによりＮ
チャネル型のＬＤＤ構造のＭＯ８型半導体装置が得られ
る。

第４図に他の実施例を示す。本実施例はダミーダ−ト電
極７を、上述した第１図（４）のダミーゲート電極７の
両端から、ゲート電極２の予定した厚さ（０，４μｍ）
分を残存させたものである。

ところでダミーゲート電極７の幅がゲート電極２の予定
した厚さをみたないと、サイドウオール４形成（第１図
（Ｄ）工程）時でのＰＳＱ膜の堆積において、ダミーゲ
ート電極７上に堆積したＰＳＧ膜と、そのダミーゲート
電極７に隣接して配設するゲート電極２上のそれとの間
でボイドを発生させるなどの悪影響をもたらすので、ダ
ミーゲート電極７の幅は、ｆ−上電極２の予定した厚さ
以上をもって形成することが好ましい。

尚、本発明によるダミーゲート電極７は半導体集積回路
の中では意味をもたず配線として使用しないものである
。

更に本発明は本実施例に限定されるものではなく、その
要旨を逸脱しない範囲で、種々変更可能である。例えば
、Ｐチャネル型トランジスタを形成してもよく、またＰ
ＳＧ膜のエツチングは反応性イオンエツチング以外にイ
オンビームエツチングであってもよい。加えてサイドウ
オールの形成材料としてＰＳＧ膜以外にリンドープ多結
晶シリコン膜であってもよい。

（発明の効果） 以上詳細に説明したように本発明によれば、離間配置部
に形成されるゲート電極間に割り込む様に、そのｒ−上
電極から近接配置部に形成されるゲート電極間距離と等
しい距離を置いて、ゲート電極の予定した厚さ以上の幅
をもつダミーダ−ト電極をゲート電極と共に形成し、そ
の後、ゲート電極とダミーゲート電極との側壁部にサイ
ドウオールを形成するので、サイドウオールは近接・離
間配置部ともに同一形状に形成できる。よって、低濃度
拡散層の幅が均一化し、同一特性をもつトランジスタを
同時に形成できる。すなわち、半導体基板上において、
トランジスタ群をある部分テは密集、また他の部分では
点在させて設計したとしても、上述した課題は生じない
。つまり、トランジスタ群の各ゲート電極のパターン自
由度が向上され、設計の有利になるものである。

更に、ゲート電極を形成すると共にダミーゲート電極を
形成することによって、上述した効果を有しながらも工
程数を維持できるものである。

【図面の簡単な説明】

第１図は本発明によるＬＤＤ構造のプロセスを示す断面
図、第２図は従来のＬＤＤ構造のＭＯ８型トランジスタ
の断面図、第３図は従来のサイドウオールの形成を示す
断面図、第４図は本発明による他の実施例を示す断面図
である。 ・・・半導体基板、 ２・・・ゲート電極、 ３・・・ゲート 酸化膜、 ４・・・サイ ドウオール、 ５・・・低濃度拡散層、 ６・・・高濃度拡散層、 ７・・・ダミーｒ−）電極 特 許 出 願 人 沖電気工業株式会社 本発明＋−，！ｂＬＤＤＪ焉４グロ℃ズを元Ｔ区酊面面
第１図

Claims (1)

【特許請求の範囲】
1. 半導体基板上に複数のＬＤＤ型トランジスタを密集及び
   点在して形成する際点在して形成される該トランジスタ
   群の各ゲート電極間に割り込むように、しかも該各ゲー
   ト電極から密集して形成される該トランジスタ群の各ゲ
   ート電極間距離と等しい距離を置く位置にダミーゲート
   電極を、該各ゲート電極と共に形成する工程と、その後
   密集及び点在して形成された前記トランジスタ群の各ゲ
   ート電極と前記各ダミーゲート電極の各々側壁部にサイ
   ドウォールを形成する工程とを具備することを特徴とす
   る半導体装置の製造方法。