JP3974418B2 - 二元的な厚さのゲート酸化物層を有するｍｏｓｆｅｔ型半導体デバイスの製造方法 - Google Patents

二元的な厚さのゲート酸化物層を有するｍｏｓｆｅｔ型半導体デバイスの製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスの製造に関し、特に、少なくとも二元的な（ｄｕａｌ）厚さの誘電体層を有する半導体デバイス、例えばＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）およびアンチヒューズ・デバイスを形成する方法に関する。
【０００２】
【従来の技術】
現在のテクノロジにおいて、半導体デバイスのスレショルド電圧は、サブ・スレショルド・スロープのノン・スケーラビリティ（ｎｏｎ−ｓｃａｌａｂｉｌｉｔｙ）のために、電源電圧およびグラウンド・ルールに比例しない。したがって、アレイＭＯＳＦＥＴの最小のゲート酸化物厚さおよび／または最大のワード線ブースト電圧は、信頼性の問題によって制限される。
【０００３】
サポートＭＯＳＦＥＴのために使用される場合に、アレイＭＯＳＦＥＴによって要求される比較的厚いゲート酸化物（ディープ・サブミクロン・テクノロジの故に約６ｎｍよりも大きい厚さを有する）は、ＭＯＳＦＥＴデバイスの性能の低下をもたらす。さらに、サポート回路の性能を改善するために、より薄いゲート酸化物が用いられる場合には、デバイス・アレイにおける電荷転送効率は、ワード線ブースト電圧の信頼性の限界の結果として低下する。
【０００４】
理想的には、このようなテクノロジにおいて、二元的なゲート酸化物厚さが望まれる。従来技術において、サポート回路と比較して、アレイ・トランジスタを二元的ゲート酸化処理または択一的ゲート酸化処理することが知られている。これらの付加的なゲート酸化処理工程は、多大の費用を要し、また、歩留まりを制限する。というのは、ＭＯＳＦＥＴデバイスの全体構造の上に第２の酸化物を成長させる付加的な処理工程、例えばマスキング，露光，エッチング，酸化およびストリップ・マスキング（しかしながら、これらに限定されない）を使用する必要があるからである。したがって、従来のゲート酸化処理は信頼できず、また費用効率がよくない。
【０００５】
ＭＯＳＦＥＴを製造する従来の方法に関する上述の欠点のために、二元的な厚さを有する誘電体層、例えばゲート酸化物が、全体の製造プロセスへ特別の処理工程および費用を加えることなしに形成可能であるＭＯＳＦＥＴおよび他のデバイスを製造する新規かつ改良された方法を提供する必要性が継続して存在する。
【０００６】
【発明が解決しようとする課題】
本発明の１つの目的は、薄い酸化物ＭＯＳＦＥＴの特性を有し、低いオーバーラップ容量と低いゲート誘導ドレイン・リーク（すなわち、低い電界）を有する自己整合ＭＯＳＦＥＴを提供することである。
【０００７】
本発明の他の目的は、ゲート誘電体厚さ内のステップと自己整合する軽度にドーピングされたソース／ドレイン拡散領域を有する構造を形成する方法を提供することである。用語“ステップ”は、誘電体厚さの急な変化が存在するゲート誘電体内の領域を示すためにここで使用される。
【０００８】
本発明のさらなる目的は、従来のアンチヒューズ・デバイスで今まで可能であったものよりも著しく低い絶縁破壊電圧を利用可能なアンチヒューズ・デバイスを提供することである。
【０００９】
本発明のさらなる目的は、デバイスのプログラミング領域が要求に応じて作製されるアンチヒューズ・デバイスを提供することである。
【００１０】
【課題を解決するための手段】
上述の目的および利点は、半導体構造の所定の領域に抑制化学種を打込むことにより、本発明の１実施形態において達成され、前記抑制化学種は、それぞれに異なる厚さを有する個別の誘電体領域を形成するようにゲート誘電体の成長を抑制する。
【００１１】
特に、本発明のこの実施の形態においては、本方法は以下の工程を含む。
【００１２】
すなわち、
（ａ）側壁を持つ貫通する孔を有するマスクを構造の上に形成する工程、
（ｂ）前記構造内に抑制領域を形成するように、孔を通して前記構造へ抑制化学種を打込む工程、
（ｃ）前記孔内の構造の上に二元的な厚さの誘電体層を成長させる工程であり、ここで、抑制領域は、誘電体層の成長を部分的に抑制する。
【００１３】
上述した基本的な処理工程は、孔内に形成された犠牲側壁スペーサと共にまたはこれなしに、そして、孔内に形成された犠牲酸化物層と共にまたはこれなしに、使用可能である。上述した処理工程は、また、一般的なダマシン処理方法と共に、あるいはまた、非ダマシン処理方法と共に使用可能である。
【００１４】
ダマシン処理は、最小のデバイス・ジオメトリ（ｇｅｏｍｅｔｒｙ）を有するＭＯＳＦＥＴを製造するために本発明において利用される。非ダマシン処理は、ＭＯＳＦＥＴを形成可能であるが、ダマシン処理によって製造できるものよりも大きいデバイスに制限される。さらに、非ダマシン手法は、二元的な厚さの誘電体層をアンチヒューズ要素として含むアンチヒューズ・デバイスの形成を可能にする。
【００１５】
あるいはまた、二元的な厚さの誘電体は、以下の処理工程を用いて得ることができる。
【００１６】
すなわち、
（ａ′）側壁を持つ貫通する孔を有するマスクを構造の上に形成する工程、
（ｂ′）前記構造内に促進領域を形成するように、孔を通して前記構造へ誘電体成長促進化学種を打込む工程、
（ｃ′）前記孔内の構造の上に二元的な厚さの誘電体層を成長させる工程であり、ここで、促進領域は、誘電体層の成長を部分的に促進する。
【００１７】
本発明のこの他の実施の形態は、犠牲側壁スペーサと共にまたはこれなしに、犠牲酸化物層と共にまたはこれなしに、ダマシン処理方法と共に、あるいは非ダマシン処理方法と共に用いることができる。
【００１８】
どの方法が使用されるにしても、本発明は、また、ＭＯＳＦＥＴのゲート酸化物かあるいはアンチヒューズ要素として二元的な厚さの誘電体層を有する半導体デバイスを含む。
【００１９】
特に、本発明の半導体デバイスは、半導体基板を備え、半導体基板は、その上に形成されたゲート領域を有し、前記半導体基板と前記ゲート領域とは、二元的な厚さを有する誘電体層によって分離される。
【００２０】
本発明の１実施形態において、構造は、二元的な厚さの誘電体内のステップ部分と自己整合する軽度にドーピングされたソース／ドレイン拡散領域を含む。
【００２１】
【発明の実施の形態】
二元的な厚さを有する誘電体層を形成する方法を提供する本発明を、図面を参照して詳細に説明する。図面において、同一のおよび／または対応する要素は、同一の参照番号によって示されることを留意されたい。
【００２２】
（ダマシン実施形態）
図１〜７を最初に参照して、上述した処理工程（ａ）〜（ｃ）がダマシン処理方法と共に用いられる本発明の第１の実施の形態を説明する。具体的には、図１は、本発明において使用できる最初の構造を示す。図示された構造は、半導体基板１０，分離領域１２，酸化物層１４およびハード・マスク１６を含む。図１に示される構造は、技術上周知の一般的な処理手法を用いて製造され、この構造は、また、技術上周知の一般的な物質から成る。
【００２３】
例えば、半導体基板１０は、Ｓｉ，Ｇｅ，ＳｉＧｅ，ＧａＡｓ，ＩｎＡｓ，ＩｎＰおよび全ての他のIII ／Ｖ族半導体化合物を含む（しかしながらこれらに限定されない）あらゆる半導体物質より成る。同一のまたは異なる半導体物質、例えばＳｉ／ＳｉＧｅより成る層状基板およびＳｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ（ＳＯＩ）もまた、ここでは意図される。基板は、製造されるべき所望のデバイスに従ってｎ型またはｐ型とすることができる。
【００２４】
各々の分離領域１２は、ＳｉＯ2 のような絶縁物質より成り、各分離領域は一般的なライナ要素に沿って並べることができる。各分離領域に対する孔は、一般的なリソグラフィおよび反応性イオン・エッチング（ＲＩＥ）のようなエッチングによって形成され、あらゆる一般的な付着処理、例えば化学蒸着（ＣＶＤ），プラズマＣＶＤ，スパッタリング，反応性スパッタリングおよび他の同様の付着処理によって、絶縁物質が孔内に形成される。絶縁物質の付着に続いて、化学機械研磨（ＣＭＰ）または研削のような一般的な平坦化処理が使用可能である。
【００２５】
トレンチ分離領域が述べられているが、本発明はトレンチ分離領域を有する構造に制限されない。その代わりに、トレンチ分離領域はＬＯＣＯＳ（ｌｏｃａｌｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）領域または当業者にとって周知の他の同様の分離領域によって代替可能である。本発明の実施の形態、特にアンチヒューズ・デバイスを含む実施の形態において、分離領域が構造内に存在している必要はない。
【００２６】
次に、一般的な付着処理、例えばＣＶＤ，プラズマＣＶＤ，蒸着またはスパッタリングを用いて、半導体基板１０の表面上に酸化物層１４が形成される。あるいはまた、一般的な熱成長処理を用いることによって、酸化物層１４を形成可能である。酸化物層は、典型的にＳｉＯ2 から成り、その厚さは約２ｎｍ〜約２００ｎｍであり、約１０ｎｍ〜約２０ｎｍの厚さがより好ましい。
【００２７】
一般的な付着処理、例えばＣＶＤ，プラズマＣＶＤ，スパッタリング，蒸着および他の同様の付着処理を用いて、ハード・マスク１６が酸化物層１４の上に形成される。ハード・マスクは、ＳｉＮ，ＳｉＯx Ｎy、あるいは研磨停止層と同様のハード・マスクの働きをすることができる他の同様の物質から成る。ハード・マスクの厚さは、本発明にとって重要ではない。しかしながら、典型的には、ハード・マスクは約５０ｎｍ〜約４００ｎｍの厚さである。
【００２８】
次に、一般的な付着処理、例えばスピンオン（ｓｐｉｎ−ｏｎ）塗布，ＣＶＤ，プラズマＣＶＤ，蒸着および他の同様の付着処理を用いて、一般的なフォトレジスト・マスク１８がハード・マスク１６の上に形成される。フォトレジスト・マスクは、レジスト露光および現像を含む一般的なリソグラフィを用いてパターニングされる。
【００２９】
次に、ほぼ垂直の側壁２１を有する孔２０が、パターニングされたフォトレジストを用いて図１に示される構造内に形成される。孔は、あらゆる一般的なドライ・エッチング処理、例えばＲＩＥ，イオンビーム・エッチング，プラズマ・エッチングあるいはこれらの組み合せによって形成される。図２に示される１つの実施の形態において、このエッチング工程は酸化物層１４上で停止する。あるいはまた、図８に示されるように、このエッチング工程は半導体基板１０の表面上で停止してもよい。本発明の図面においてただ１つの孔だけが描かれているが、本発明の様々な方法は、複数の孔が構造内に形成される場合でも十分に機能するということを留意すべきである。
【００３０】
本発明のこの点において、任意のウェル打込み領域（図示されない）が、一般的なイオン打込および活性化アニールを用いることによって形成できる。フォトレジストは、エッチングの後あるいは任意のウェル打込みが行われた後に除去できる。
【００３１】
次に、酸化物，オキシ窒化物，窒化物あるいはドープト（ｄｏｐｅｄ）・ガラス例えばリンケイ酸塩ガラス（ＰＳＧ），リンホウケイ酸塩ガラス（ＢＰＳＧ）もしくはヒ素ケイ酸塩ガラス（ＡＳＧ）から成る任意の犠牲側壁スペーサ２２が、孔２０内のほぼ垂直の側壁２１上に形成できる。任意の犠牲側壁スペーサは、双方のほぼ垂直の側壁（図３を参照）に形成してもよく、一方のほぼ垂直の側壁だけに形成してもよく、あるいはどちらのほぼ垂直の側壁にも形成しなくてもよい。後者の２つの例は、本発明の図面において示されていないが、その基本的な概念は、ここに示される様々な図面から理解できる。犠牲スペーサの使用は本発明において非常に好ましい。というのは、これらのスペーサは後続の打込み処理のための打込みスクリーンに使えるからである。
【００３２】
ドープト・ガラス物質から成る犠牲スペーサは、半導体基板内にプレドープト領域を形成するために使用されるということを留意されたい。これについては図９を参照されたい。
【００３３】
任意の犠牲側壁スペーサが一般的な付着処理、例えばＣＶＤ，プラズマＣＶＤ，蒸着，スパッタリングあるいは化学溶液付着を用いて形成され、その後、上述したような一般的なドライ・エッチング処理が、所望のスペーサ形状を形成するために使用される。
【００３４】
次に、図４に示されるように、抑制化学種２４、例えば窒素および誘電体層の成長を阻害することができる他の同様の化学種が、基板の中に抑制領域２６を形成するように一般的なイオン打込を用いて基板へ打ち込まれる。典型的に、窒素が本発明のこの工程において用いられ、打込みは、約１０ｋｅＶ〜約３０ｋｅＶのエネルギー範囲で、約１×１０14原子／ｃｍ2 〜約１×１０15原子／ｃｍ2 のイオン・ドーズを用いて行われる。層１４に依存する上述の条件は代表例であり、本発明の範囲を決して制限するものではない。したがって、基板内に抑制領域を形成することができる他のイオン打込条件もまた、ここで意図される。
【００３５】
あるいはまた、本発明のこの点において抑制化学種を用いる代わりに、誘電体の形成を促進する化学種（すなわち、“誘電体成長促進化学種”）を、誘電体層の成長を促進する誘電体成長促進領域を基板内に形成するように打込むことができる。このような他の例を用いる場合には、誘電体成長促進剤を含む領域は、同じものを含まない領域と比較してより厚い誘電体を与えることとなる。この効果は、より薄い誘電体領域が、抑制化学種を含む区域内に形成される本発明の図面に示される効果と反対である。図を明瞭にするために、この他の例は図面に示されていないが、得られる最終的な構造は、本発明において表されるものと類似する。
【００３６】
上述した他の例を用いる場合に、２４としても示される成長促進化学種、例えば酸素，アルゴンおよび誘電体層の成長を促進することができる他の同様の化学種は、基板内に促進領域（２６としても示される）を形成するように一般的なイオン打込を用いて基板内に打込まれる。典型的に、本発明のこの他の工程において酸素が用いられ、打込みは、約１０ｋｅＶ〜約３５ｋｅＶのエネルギー範囲で、約１×１０14原子／ｃｍ2 〜約１×１０16原子／ｃｍ2 のイオン・ドーズを用いて行われる。上述したように、これらの条件もまた代表例であり、本発明の範囲を決して制限するものではない。
【００３７】
簡潔さのために、以下に続く説明は、上述した他の例もまた適用できるという条件で、抑制化学種および領域のみに言及する。また、他の例の効果は、図面に表されるものと反対である。すなわち、促進領域の存在が、成長促進化学種を含まない領域内におけるものよりも厚い誘電体の形成を生じさせる。
【００３８】
上述した犠牲側壁スペーサを用いることにより、基板内のどこに抑制領域を形成するのか調整できるということを留意すべきである。例えば、２つの犠牲スペーサが孔内に存在する場合には、抑制領域は、孔のほぼ中央に形成される。このようにして、次の誘電体層がこのような構造内に成長するときに、中央領域は、犠牲スペーサを有する隣接する端部領域よりも薄い誘電体を含むこととなる。同様に、１つの犠牲スペーサだけが存在する場合には、抑制領域は犠牲スペーサと隣接する区域内に形成され、この区域は、スペーサを有する残余の領域よりも薄い誘電体を含むこととなる。犠牲スペーサが１つも存在しない場合には、二元的な厚さの誘電体の調整は、マスクされたイオン打込処理を用いて達成できる。あるいはまた、犠牲側壁スペーサが１つも用いられない場合には、調整は、抑制化学種および促進化学種の双方を用い、各々の化学種を孔内の異なる領域へ打込むことによって得ることができる。
【００３９】
基板内の抑制領域の形成に続いて、孔内の任意の犠牲スペーサおよび酸化物層が、下側の基板を露出するようにこれらの領域を取り除くために高度に選択的であるエッチング処理を用いて取り除かれる。具体的には、本発明のこの工程において用いられるエッチング処理は、あらゆるドライ・エッチング処理，ウェット・ケミカル・エッチング処理あるいはこれらの組み合せを含むことができる。孔内の任意の犠牲スペーサおよび酸化物層は単一のエッチング処理を用いて同時に取り除くことができ、また、これらの領域は、同一または異なるエッチング処理の組み合せを用いて別々の時に取り除くことができる。あるいはまた、犠牲スペーサおよび酸化物層を形成するためにケミカル・ダウン・ストリーム・エッチング（ＣＤＥ）処理を用いることができる。
【００４０】
次に、図５に示されるように、一般的な成長処理、例えばゲート酸化処理を用いて、孔内の基板の露出部分上に誘電体層２８を成長させる。図５に示されるように、誘電体層２８は、基板の一部分の中へも形成される。基板内に事前に形成された抑制領域の存在のために、抑制領域を覆う区域内に成長した誘電体は、抑制領域を含まない区域におけるものよりも薄い。促進化学種を用いる場合には、反対の効果が認められる。
【００４１】
成長する誘電体は、典型的にはＳｉＯ2 のような酸化物から成り、厚さの急な変化が最初に認められる誘電体層２８内の領域を示すステップ部分を明示するために参照番号２９が用いられる。
【００４２】
典型的に、酸化雰囲気、例えばＯ2 ，オゾンまたはＮＯの存在下において、約８００℃〜約１１００℃の温度で約１００秒〜約２０分の期間、構造を熱することにより、誘電体層を成長させる。他の温度および期間もまた、それらが誘電体層２８を成長させることができる限りは、本発明において利用できる。
【００４３】
次に、図６に示されるように、ＣＶＤ，プラズマＣＶＤ，スパッタリング，蒸着，（電解および無電解の）めっき，反応性スパッタリング，化学溶液付着および他の同様の付着処理を含む（しかしながらこれらに限定されない）あらゆる一般的な付着処理を用いて、導電物質３０を孔に充てんする。
【００４４】
本発明のこの工程において用いられる導電物質は、ポリシリコン，導電性金属（例えばＷ，Ｐｔ，Ａｕ，Ａｇ，ＣｏおよびＴｉ），金属シリサイド（例えばＷＳｉx ，ＴｉＳｉx またはＣｏＳｉx ），金属窒化物あるいはこれらのあらゆる組み合せを含む。例えば、ポリシリコンと導電性金属もしくは金属シリサイドとを含む多層を用いることができる。ＭＯＳＦＥＴが形成されるとき、必須ではないが、基板は導電物質とは異なる導電型にできるということを留意すべきである。アンチヒューズ・デバイスの場合には、必須ではないが、基板と導電物質とは、同じ導電型の物質すなわちｎ型もしくはｐ型物質で形成可能である。
【００４５】
ＳｉＮまたはＴｉＮから成る任意のキャップ層（本発明の図面においては示されない）が、一般的な付着処理によって導電物質３０の露出した上部層の上に形成可能である。
【００４６】
孔への導電物質の付着に続いて、一般的な平坦化処理、例えばＣＭＰを用いて図６に示される平坦な構造を与えることができる。
【００４７】
図７は、誘電体層および導電物質（以降、ゲート領域と称される）と隣接するハード・マスク１６が取り除かれる一般的なダマシン・エッチバック処理の実施の後に形成されるＭＯＳＦＥＴ構造を説明する。本発明において用いられるダマシン・エッチバック処理は、周囲にある物質と比較してハード・マスク物質を取り除くために高度に選択的であるケミカル・エッチングを使用する。
【００４８】
スペーサ３２が、犠牲側壁スペーサを形成するために用いられたのと同じ処理を用いてゲート領域の外側の側壁に形成される。したがって、ＣＶＤおよびＲＩＥを、スペーサ３２を形成するために利用できる。方向性付着処理によってスペーサ３２を形成することも可能である。本発明のこの工程において使用されるスペーサは、窒化物，オキシ窒化物または酸化物から成ることができる。アンチヒューズ・デバイスにおいては、スペーサ３２は省略してもよい。
【００４９】
次に、スペーサ３２によって覆われていない、ゲート領域の周囲の全ての酸化物層１４は、構造内に存在する周囲の物質と比較して酸化物を除去するために高度に選択的であるエッチング処理を用いて除去される。
【００５０】
スペーサの形成およびゲート領域の周囲の酸化物層の除去に続いて、異なる導電率を有する拡散領域３４が、一般的なイオン打込および活性化アニールを用いて基板内に形成される。図示のように、拡散領域は、誘電体層内のステップ部分と自己整合する。
【００５１】
上述の説明および図１〜７は、本発明の１つの好適な実施の形態を説明する。図８〜１３に言及する以下の説明は、上述した実施の形態に対する変形を示す。
【００５２】
図８は、本発明のこの変形の実施の形態において用いられる構造を説明する。具体的には、図８に示される構造は、基板１０，分離領域１２，酸化物層１４，ハード・マスク１６，パターニングされたフォトレジスト１８，および基板１０の表面にまで達する孔２０を有する。
【００５３】
図８に示される構造は、エッチングがハード・マスクおよび酸化物層の双方を除去するということを除いて、図１〜２に示される構造を与えるために先に述べたものと同一の処理工程を用いて製造される。
【００５４】
パターニングされたフォトレジストが除去され、その後、ドープト・シリケートガラスから成る犠牲スペーサ２２（図９を参照）が一般的な付着およびエッチング処理を用いて孔２０内に形成される。次に、犠牲酸化物層３６（図９を参照）が、酸化物層１４を形成するために用いられたものと同一あるいは異なる処理を用いて、ドープト・シリケートガラス・スペーサを含まない基板の表面上の孔内に形成される。犠牲酸化物層３６が孔内に形成される場合に、この層は、酸化物層１４と同一のあるいは異なる厚さとすることができる。
【００５５】
犠牲酸化物層の形成に続いて、構造内にプレドープト領域３８（図９を参照）を形成するように、ドーパントを打ち込んで（ｄｒｉｖｉｎｇ−ｉｎ）活性化することができるあらゆる一般的なアニール処理を用いて、ドープト・スペーサ内部のドーパントが基板に打ち込まれる。図９に示されるように、プレドープト領域は、ドープト・スペーサの真下にある基板の領域のほぼ範囲内に含まれる。
【００５６】
図１０〜１３は、図４〜７に関して上述したものと同等の種々の処理工程による構造を示す。したがって、種々の処理工程のさらなる説明は必要ない。この実施の形態において、１つのドープト・シリケートガラス・スペーサだけを用いることも可能であるということを留意されたい。図８〜１３に示される実施の形態が用いられる場合には、拡散領域は誘電体層内のステップ部分に自己整合する。
【００５７】
（非ダマシン実施形態）
上述したダマシン実施形態に加えて、本発明の方法は、非ダマシン実施形態でも実現可能である。非ダマシン実施形態において、用いられる最初の構造は図１４に示される。具体的には、図１４に示される構造は、半導体基板１０，分離領域１２および酸化物層１４を有する。非ダマシン実施形態においては、ハード・マスクは用いられない。
【００５８】
次に、図１４〜１５に示されるように、フォトレジスト・マスク１８が酸化物層の上に形成され、マスクは一般的なリソグラフィによってパターニングされる。酸化物層１４の最上面にまで達する孔２０が、ＲＩＥまたは他の同様のドライ・エッチング処理によって、パターニングされたフォトレジスト内に形成される。
【００５９】
孔２０および構造内の任意の犠牲スペーサ（図を明瞭にするためにここでは示されない）の形成に続いて、構造内に抑制領域２６を与えるように、抑制化学種２４が上述したように打込まれる。本発明のこの工程は、図１６に示される。先の実施の形態に示されたように、抑制化学種は、誘電体の成長を促進する促進領域を基板内に形成する誘電体成長促進化学種と置き替えることができる。
【００６０】
次に、図１７に示されるように、孔内の酸化物層（および存在する場合には、任意の犠牲スペーサ）が、上述したエッチング処理のうちの１つによって除去され、誘電体層２８が上述したように孔内に形成される。上述したように、誘電体は最も薄い領域が抑制領域を含む区域の上にある二元的な厚さを有し、あるいはまた、促進化学種が用いられる場合には、誘電体の最も薄い領域は、促進化学種を含まない領域内にあることとなる。
【００６１】
導電物質３０が、二元的な厚さの誘電体層の上の孔内に形成され（図１８を参照）、その後、フォトレジスト・マスクが取り除かれる。側壁スペーサ３２がゲート領域の外側の側壁上に形成され、ゲート領域の周囲の露出した酸化物層が、選択的エッチング処理を用いて除去される。次に、拡散領域３４が基板内に形成されて、図１９に示される構造を与える。
【００６２】
図２０は、孔の中央部が隣接する両端部と比較してより厚いゲート誘電体を有する最終的な構造を示す。この構造は、抑制化学種を打込む際に、パターニングされたマスクの一部が孔の中央に残留するということを除いて、図１４〜１８に示されるものと同一の基本的な処理工程を用いて形成される。図２０に示されるこの構造は、最高のフィールド（ｈｉｇｈｅｓｔ ｆｉｅｌｄ）が、ゲートと中央領域よりも薄い端部領域との間に配置されるアンチヒューズ・デバイスに対して特に有用である。これは、デバイスの溶断（ｂｌｏｗｉｎｇ）を制御するように、より薄い領域をプログラムできるので、アンチヒューズ・デバイスにおいて重要である。
【００６３】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）二元的な厚さの誘電体層を有する半導体デバイスを製造する方法であって、（ａ）側壁を持つ貫通する孔を有するマスクを構造上に形成する工程と、（ｂ）前記構造内に抑制領域を形成するように、前記孔を通して前記構造に抑制化学種を打ち込む工程と、（ｃ）前記孔内の前記構造上に二元的な厚さの誘電体層を成長させる工程とを含み、前記抑制領域は、前記誘電体層の成長を部分的に抑制する方法。
（２）前記構造は、半導体基板を少なくとも備え、前記半導体基板は、その上に形成された酸化物層を有する、上記（１）に記載の方法。
（３）前記酸化物層の上に形成されたハード・マスクをさらに備える、上記（２）に記載の方法。
（４）前記工程（ａ）は、リソグラフィおよびエッチングを含む、上記（１）に記載の方法。
（５）前記孔内の前記側壁上に少なくとも１つの犠牲側壁スペーサを形成する工程をさらに含む、上記（１）に記載の方法。
（６）前記犠牲側壁スペーサは、付着およびエッチングによって形成される、上記（５）に記載の方法。
（７）２つの犠牲側壁スペーサが前記孔内に形成される、上記（５）に記載の方法。
（８）前記犠牲側壁スペーサは、酸化物，オキシ窒化物またはドープト・シリケートガラスから形成される、上記（５）に記載の方法。
（９）前記犠牲側壁スペーサは、ドープト・シリケートガラスから成り、前記ドープト・シリケートガラスからのドーパントは、少なくとも１つのプレドープト領域を形成するように、アニールによって前記構造に打ち込まれる上記（８）に記載の方法。
（１０）前記工程（ｂ）を実施する前に、前記孔内に犠牲酸化物層を形成する工程をさらに含む、上記（１）に記載の方法。
（１１）前記抑制化学種は窒素である、上記（１）に記載の方法。
（１２）前記窒素は、約１０ｋｅＶ〜約３０ｋｅＶのエネルギーで、約１×１０14原子／ｃｍ2 〜約１×１０15原子／ｃｍ2 のイオン・ドーズで打ち込まれる、上記（１１）に記載の方法。
（１３）前記抑制領域は、前記孔のほぼ中央に形成される、上記（１）に記載の方法。
（１４）前記抑制領域は、前記孔の少なくとも１つの側壁に接近して形成される、上記（１）に記載の方法。
（１５）前記抑制領域は、前記孔の２つの側壁に接近して形成され、前記孔の中央は前記抑制領域を含まない、上記（１）に記載の方法。
（１６）前記誘電体層は、酸化物より成る、上記（１）に記載の方法。
（１７）前記誘電体層は、酸化処理によって成長する、上記（１）に記載の方法。
（１８）導電物質が前記誘電体層の上に形成される上記（１）に記載の方法。
（１９）（ｄ）ダマシン処理方法をさらに含む上記（１）に記載の方法。
（２０）前記ダマシン処理方法は、ケミカル・エッチング，スペーサ形成，酸化物除去および拡散形成を用いるエッチバックを含む、上記（１９）に記載の方法。
（２１）（ｄ）非ダマシン処理方法をさらに含む、上記（１）に記載の方法。
（２２）前記非ダマシン処理方法は、前記マスクの除去，スペーサ形成，酸化物除去および拡散形成を含む、上記（２１）に記載の方法。
（２３）二元的な厚さの誘電体層を有する半導体デバイスを製造する方法であって、（ａ′）側壁を持つ貫通する孔を有するマスクを構造上に形成する工程と、（ｂ′）前記構造内に促進領域を形成するように、前記孔を通して前記構造に誘電体成長促進化学種を打ち込む工程と、（ｃ′）前記孔内の前記構造上に二元的な厚さの誘電体層を成長させる工程とを含み、前記促進領域は、前記誘電体層の成長を部分的に促進する方法。
（２４）前記誘電体成長促進化学種は、酸素またはアルゴンである、上記（２３）に記載の方法。
（２５）半導体基板を備え、前記半導体基板は、その上に形成されたゲート領域を有し、前記半導体基板と前記ゲート領域とは、二元的な厚さを有する誘電体によって分離される半導体デバイス。
（２６）前記ゲート領域は、アンチヒューズ・デバイスまたはＭＯＳＦＥＴの構成要素である、上記（２５）に記載の半導体デバイス。
（２７）前記半導体基板内に形成されたドープト領域をさらに備え、前記ドープト領域は、前記誘電体のステップ部分と自己整合する、上記（２５）に記載の半導体デバイス。
（２８）前記誘電体は、プログラム可能な最も薄い領域を有する、上記（２５）に記載の半導体デバイス。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態において用いられる基本的な処理工程を説明する図である。
【図２】本発明の第１の実施の形態において用いられる基本的な処理工程を説明する図である。
【図３】本発明の第１の実施の形態において用いられる基本的な処理工程を説明する図である。
【図４】本発明の第１の実施の形態において用いられる基本的な処理工程を説明する図である。
【図５】本発明の第１の実施の形態において用いられる基本的な処理工程を説明する図である。
【図６】本発明の第１の実施の形態において用いられる基本的な処理工程を説明する図である。
【図７】本発明の第１の実施の形態において用いられる基本的な処理工程を説明する図である。
【図８】本発明の第１の実施の形態に対する変形において用いられる基本的な処理工程を説明する図である。
【図９】本発明の第１の実施の形態に対する変形において用いられる基本的な処理工程を説明する図である。
【図１０】本発明の第１の実施の形態に対する変形において用いられる基本的な処理工程を説明する図である。
【図１１】本発明の第１の実施の形態に対する変形において用いられる基本的な処理工程を説明する図である。
【図１２】本発明の第１の実施の形態に対する変形において用いられる基本的な処理工程を説明する図である。
【図１３】本発明の第１の実施の形態に対する変形において用いられる基本的な処理工程を説明する図である。
【図１４】本発明の第２の実施の形態において用いられる基本的な処理工程を説明する図である。
【図１５】本発明の第２の実施の形態において用いられる基本的な処理工程を説明する図である。
【図１６】本発明の第２の実施の形態において用いられる基本的な処理工程を説明する図である。
【図１７】本発明の第２の実施の形態において用いられる基本的な処理工程を説明する図である。
【図１８】本発明の第２の実施の形態において用いられる基本的な処理工程を説明する図である。
【図１９】本発明の第２の実施の形態において用いられる基本的な処理工程を説明する図である。
【図２０】非ダマシン処理方法と共に本発明の方法を用いることによって形成可能な他の構造を説明する図である。
【符号の説明】
１０ 半導体基板
１２ 分離領域
１４ 酸化物層
１６ ハード・マスク
１８ フォトレジスト・マスク
２０ 孔
２１ 側壁
２２ 犠牲側壁スペーサ
２４ 抑制化学種
２６ 抑制領域
２８ 誘電体層
２９ ステップ部分
３０ 導電物質
３２ スペーサ
３４ 拡散領域
３６ 犠牲酸化物層
３８ プレドープト領域

Claims (7)

  1. 二元的な厚さのゲート酸化物層を有するＭＯＳＦＥＴ型半導体デバイスを製造する方法であって
    （ａ）半導体基板の上に酸化物層を形成する工程と、
    （ｂ）側壁を持つ貫通する孔を有するマスクを、前記酸化物層の上に形成する工程と、
    （ｃ）前記孔内の前記側壁上に犠牲側壁スペーサを形成する工程と、
    （ｄ）前記犠牲側壁スペーサが形成された前記孔を通して前記半導体基板内に抑制化学種を打ち込んで、前記ゲート酸化物層の成長を部分的に抑制する抑制領域を形成する工程と、
    （ｅ）前記犠牲側壁スペーサおよび前記孔内の前記酸化物層を取り除く工程と、
    （ｆ）酸化処理によって前記孔内の前記半導体基板上に二元的な厚さのゲート酸化物層を成長させる工程と、
    （ｇ）前記孔内に導電物質を充てんしてゲート領域を形成する工程と、
    （ｈ）前記マスクを取り除く工程と、
    （ｉ）前記ゲート領域の側壁に側壁スペーサを形成する工程と、
    （ｊ）前記ゲート領域周囲の前記酸化物層を取り除く工程と、
    （ｋ）前記半導体基板に対してイオン打込および活性化アニールを用いて前記ゲート酸化物層のステップ部分と自己整合するソース／ドレイン拡散領域を形成する工程と
    を含む方法。
  2. 前記犠牲側壁スペーサは、酸化物，オキシ窒化物またはドープト・シリケートガラスから形成される、請求項１に記載の方法。
  3. 前記犠牲側壁スペーサは、ドープト・シリケートガラスから成り、前記ドープト・シリケートガラスからのドーパントは、少なくとも１つのプレドープト領域を形成するように、アニールによって前記半導体基板に打ち込まれる請求項２に記載の方法。
  4. 前記抑制化学種は窒素である、請求項１に記載の方法。
  5. 前記窒素は、約１０ｋｅＶ〜約３０ｋｅＶのエネルギーで、約１×１０14原子／ｃｍ2 〜約１×１０15原子／ｃｍ2 のイオン・ドーズで打ち込まれる、請求項４に記載の方法。
  6. 二元的な厚さのゲート酸化物層を有するＭＯＳＦＥＴ型半導体デバイスを製造する方法であって
    （ａ′）半導体基板の上に酸化物層を形成する工程と、
    （ｂ′）側壁を持つ貫通する孔を有するマスクを、前記酸化物層の上に形成する工程と、
    （ｃ′）前記孔内の前記側壁上に犠牲側壁スペーサを形成する工程と、
    （ｄ′）前記犠牲側壁スペーサが形成された前記孔を通して前記半導体基板内に誘電体成長促進化学種を打ち込んで、ゲート酸化物の成長を部分的に促進する促進領域を形成する工程と、
    （ｅ′）前記犠牲側壁スペーサおよび前記孔内の前記酸化物層を取り除く工程と、
    （ｆ′）酸化処理によって前記孔内の前記半導体基板上に二元的な厚さのゲート酸化物層を成長させる工程と、
    （ｇ′）前記孔内に導電物質を充てんしてゲート領域を形成する工程と、
    （ｈ′）前記マスクを取り除く工程と、
    （ｉ′）前記ゲート領域の側壁に側壁スペーサを形成する工程と、
    （ｊ′）前記ゲート領域周囲の前記酸化物層を取り除く工程と、
    （ｋ′）前記半導体基板に対してイオン打込および活性化アニールを用いて前記ゲート酸化物層のステップ部分と自己整合するソース／ドレイン拡散領域を形成する工程と
    を含む方法。
  7. 前記誘電体成長促進化学種は、酸素またはアルゴンである、請求項６に記載の方法。
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