JPH11145475A - 電界効果トランジスタとその製法 - Google Patents

電界効果トランジスタとその製法

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JPH11145475A
JPH11145475A JP24366398A JP24366398A JPH11145475A JP H11145475 A JPH11145475 A JP H11145475A JP 24366398 A JP24366398 A JP 24366398A JP 24366398 A JP24366398 A JP 24366398A JP H11145475 A JPH11145475 A JP H11145475A
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ダブリュ．ヒューストン セオドア
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Abstract

(57)【要約】 【課題】 パンチスルー打込み領域の拡がりを防止す
る。 【解決手段】 誘電体材料（１０４）を半導体基板（１
００）及び使い捨てゲート構造（１０１）に適用する。
使い捨てゲート構造（１０１）を露出して除去し、誘電
体材料（１０４）内に開口（１０５）を残す。先に使い
捨てゲート構造の影になっていた半導体基板の領域（１
０６、１０７）に、開口（１０５）を介してイオン（１
０８）を打込み、こうして半導体基板内に整合したバッ
ク・ゲートを形成する。その後、開口を導電材料（１１
０）で埋め、こうしてトランジスタ部品に対するゲート
構造を形成する。打込まれたイオンによって作られたバ
ック・ゲート領域は、開口（１０５）上に側壁（２０
１）を形成することにより、狭くすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は全般的に集積回路
半導体部品の製造、更に具体的に言えば、バック・ゲー
ト領域のような埋込みドープ領域を持つ集積回路半導体
部品の製造に関する。ドープ領域は部品の選ばれた素子
に対して整合している。
【０００２】
【従来の技術及び課題】この分野では、１９９７年２月
４日にチェミン・ユー他に付与された米国特許第５，５
９９，７２８号に記載されている方法により、パンチス
ルー打込み部を整合させた電界効果トランジスタを設け
ることが公知である。この引用文献では、半導体基板の
上方にある層内に開口を形成し、この開口はパンチスル
ー打込み部を形成しようとする領域の上方に位置決めす
る。イオン・ビームを使って、開口の下にドープ領域を
作る。開口内にゲート構造が形成され、開口の外側の領
域にソース／ドレイン端子が形成される。この方法によ
って打込みの整合したバック・ゲートが得られるが、典
型的には、バック・ゲートがソース／ドレイン端子の下
の領域を拡がり、その間に望ましくない静電容量を生
じ、バック・ゲート領域とソース／ドレイン端子の間の
洩れ電流の惧れを大きくする。パンチスルー打込み領域
がこのように拡がるのは、１つには、打込みイオンのま
ばらになる為であるが、ゲート酸化の間並びにソース／
ドレインのアニールの間の拡散によって、このように拡
がることが著しくなる。
【０００３】その為、ソース／ドレイン端子領域に対す
るパンチスルー打込み領域の重なりを小さくした電界効
果トランジスタを製造する装置及びそれに関連する方法
の必要がある。絶縁体上シリコン（ＳＯＩ）トランジス
タに対する本体接点の整合及びバック・ゲートの整合に
対しても、同じような必要がある。
【０００４】
【課題を解決する為の手段及び作用】この発明では、使
い捨てゲート端子の影となる領域の近辺に、ソース／ド
レイン端子の為の適切にドープされた領域を作ることに
より、上に述べた特徴並びにその他の特徴が達成され
る。使い捨てゲート領域及びこの使い捨てゲート端子か
ら伸びるソース／ドレイン領域が保護材料で覆われる。
保護材料及び使い捨てゲート端子が、全般的に基板と平
行に平面化される。使い捨てゲート材料を除去して、保
護材料内に開口を残す。イオン・ビームを使って導電領
域の下にパンチスルー打込み領域を打込む。この導電領
域がソース／ドレイン端子を電気結合する。開口を導電
材料で埋め、導電材料がトランジスタのゲート素子を形
成する。パンチスルー打込み領域はゲート端子の真下に
あり、それと整合している。使い捨てゲートの除去によ
ってできた開口の壁の上に側壁領域を形成することによ
り、パンチスルー打込み領域を更に中心合せすることが
できる。絶縁体上シリコン構造にも同じような手順を実
施して、ゲート端子の下に整合したドープ領域を設ける
ことができる。
【０００５】この発明の上記並びにその他の特徴は、以
下図面について説明するところを読めば、よく理解され
よう。
【０００６】
【実施例】図１Ａ乃至１Ｈには、この発明に従って、セ
ルフアライン・パンチスルー領域を持つ電界効果トラン
ジスタを製造する工程が示されている。図１Ａで、ポリ
シリコン又は窒化シリコンのような材料で形成された使
い捨てゲート１０１が、ゲート酸化物層１０２の上に形
成され、このゲート酸化物層は基板１００の上に形成さ
れている。図１Ｂで、基板１００及び使い捨てゲート１
０１にイオン・ビーム１０９が適用される。イオン・ビ
ーム１０９が基板１００内のソース／ドレイン電極領域
１０３にイオンを打込む。ソース／ドレイン領域１０３
は、基板の内、使い捨てゲート１０１の影にならない部
分に形成されている。随意選択により、ソース及びドレ
イン打込み領域を更に隔てる為に、使い捨てゲートの上
に側壁構造（図に示してない）を形成することができ
る。砒素及び燐イオンを使って、ｎ‐チャンネル形電界
効果トランジスタの電極を形成することができ、これに
対して、硼素及び弗化硼素イオンを使って、ｐ‐チャン
ネル形電界効果トランジスタの電極を形成することがで
きる。ソース／ドレインの打込みの後、アニール工程を
実施する。ソース／ドレイン電極１０３が形成された
後、ゲート酸化物１００及び使い捨てゲート１０１に
は、図１Ｃに示すように、誘電体材料１０４が適用され
る。図１Ｄで、誘電体材料１０４及び使い捨てゲート１
０１を平面化し（即ち、基板１００と全体的に平行な表
面を形成し）、その結果、使い捨てゲート１０１の頂部
が露出する。露出した使い捨てゲート１０１を除去し、
図１Ｅに示すように、開口１０５を残す。図１Ｆで、こ
うして得られた構造をイオン・ビーム１０８にさらす。
イオン・ビーム１０８により、チャンネル打込み部１０
６が形成されると共に、局部的な井戸（パンチスルー打
込み）領域１０７が形成される。随意選択により、最初
のゲート酸化物を除去し、最終的なゲート酸化物を形成
する。図１Ｇで、使い捨てゲート１０１が除去された後
に残る誘電体材料１０４内の開口にゲート材料の層１１
０（例えば窒化チタン）をデポジットし、誘電体材料１
０４の上にデポジットする。図１Ｈで、ゲート材料を誘
電体材料１０４の表面から除去し、この時開口１０５内
に導電材料１１０だけを残す。次にトランジスタ部品の
ゲートを露出し、導電リード線に結合する為に利用でき
るようになる。この導電リード線がトランジスタ部品の
ゲート素子に制御信号を印加する。
【０００７】次に図２Ａ乃至図２Ｃには、更に局在化し
たバック・ゲートを作る方法が示されている。この手順
は、図１Ｅに示した処理工程の代りに用いることができ
る。図２Ａでは、チャンネル打込みの後、側壁２０１
が、使い捨てゲート１０１の除去によって形成された開
口１０５の壁（図１Ｆ参照）の上に形成される。次に、
イオン・ビーム２０２によって、図２Ｂでバック・ゲー
ト領域２０７が形成される。図２Ｃで、側壁２０１が除
去される。この後、この方法は図１Ｆに示すように続
き、トランジスタ部品のゲート電極が形成される。
【０００８】図３Ａ乃至図３Ｃには、電界効果トランジ
スタを製造する為に、バック・ゲート領域をソース／ド
レイン電極から分離した状態を確実に維持する為の方法
が示されている。図３Ａについて説明すると、従来の方
法で、基板３００の上にゲート酸化物層３０２が形成さ
れる。誘電体層３０４がゲート酸化物層３０２の上に形
成される。誘電体層３０４は、基板３００に対し、ゲー
ト構造を最終的に配置しようとする位置に開口３２０を
持っている。チャンネル打込み部３０６が開口３２０の
下に形成される。図３Ｂで、開口３２０の壁の上に側壁
３０１が形成される。イオン３０５が基板／誘電体の組
合せに適用され、基板３００内にパンチスルー打込み領
域３０７が形成される。図３Ｃで、側壁３０１を除去
し、開口３２０を導電材料で埋める。この導電材料がゲ
ート構造３０９になる。ゲート構造３０９の影によって
形成された境界を持つ領域にソース／ドレイン電極３０
３が形成される。側壁３０１は、ソース／ドレイン電極
３０３の拡散があっても、接触が起こらないくらいに、
バック・ゲートを境界となるゲート構造３０９の影から
十分遠く離している。
【０００９】更に図３Ｃについて説明すると、破線は、
ソース／ドレイン電極３０３をバック・ゲート３０７か
ら隔てる２番目の方式を示している。側壁３１１が、ソ
ース／ドレイン電極を形成する前か、又はソース／ドレ
イン電極３０３を形成した後に、ゲート構造３０９の周
囲に形成される。側壁３１１がソース／ドレイン電極を
形成する前に形成される場合、ソース／ドレイン電極３
１２は、側壁３１１（図３Ｂに示されている）を使わず
に、バック・ゲート３０７から隔てることができる。同
様に、（相対的により軽くドープした）ソース／ドレイ
ン領域３０３が形成された後に、側壁３１１を形成する
ことができる。この方法では、ソース／ドレイン電極３
１２がソース／ドレイン電極３０３と組み合わさって、
トランジスタのソース／ドレイン電極を形成する。
【００１０】次に図４Ａ乃至４Ｃについて説明すると、
バック接点手順を実施して埋込み酸化物構造を作る従来
の方法が示されている。図４Ａで、パターンぎめ方法を
使って、基部材料４９０の上にポリシリコン構造４０１
を作る。誘電体層（例えばＳｉＯ2 ）４０４がポリシリ
コン構造４０１及び基部材料４９０の上に形成される。
誘電体層４０４を次に平面化する。その後、誘電体層４
０４及びポリシリコン構造４０１を基部材料４９０から
除去する。図４Ｂでは、誘電体層４０４の平面化された
表面が基板ウェーハ４００に結合され、第２の誘電体層
が誘電体層４０４及びポリシリコン構造４０１の表面の
上に形成される。第２の誘電体層４３０の厚さが、図４
Ｃでは薄くなっており、この結果埋込み酸化物構造にな
る。図４Ｄ乃至４Ｇには、この発明に従って埋込み酸化
物構造を設ける方法が示されている。図４Ｄで、シリコ
ン・ウェーハ４４１の表面の上にＳｉＯ2 層４４０が形
成される。図４Ｅで、例えば誘電体（ＳｉＯ2 ）層４４
０のパターンぎめ及びエッチングにより、開口４４２が
形成され、この開口はシリコン・ウェーハ４４１まで伸
びている。図４Ｆで、例えば選択的なエピタキシャル成
長により、開口内にシリコン材料４４３が形成される。
図４Ｇで、シリコン材料４４３及び誘電体層４４０が平
面化され、平面化された表面の上に第２の誘電体層が形
成される。図４Ｈで、第２の誘電体層４４４の表面を平
面化し、誘電体層４４０及び４４４とシリコン材料４４
３を含む構造をシリコン・ウェーハ４４１から取り外
し、誘電体層４４４の平面化した表面を基板ウェーハ４
００に結合する。第３の誘電体層４４５を誘電体層４４
０及びシリコン材料４４３の表面に適用する。図４Ｉ
で、第３の誘電体層の厚さを薄くする。
【００１１】図４Ｊ乃至図４Ｌには、シリコン・ウェー
ハ４４１から埋込み酸化物構造を作る２つの方法が示さ
れている。図４Ｊで、シリコン・ウェーハの表面を例え
ばパターンぎめしてエッチングし、誘電体層をデポジッ
トした後に、埋込み酸化物層の基本となる構造４４３を
形成する。図４Ｌで、シリコン・ウェーハ４４１の表面
の上に酸化シリコン領域４８５を選択的に成長させる。
酸化シリコン領域４８５の成長の後、別の酸化シリコン
層４８６を酸化シリコン領域４８５及びシリコン・ウェ
ーハ４４１の露出面の上に形成する。シリコン領域４８
５及びシリコン領域４４１’は、シリコン・ウェーハ４
４１の他の部分から分離されていて、埋込み酸化物構造
の基礎を形成する。
【００１２】次に図４Ｍには、絶縁材料の基板の上にト
ランジスタ構造が形成される時（これはＳＯＩ構造の名
前で知られている）の埋込み酸化物構造に対するイオン
のパンチスルー打込みの方法が示されている。埋込み酸
化物（ＢＯＸ）層４１５が、前に述べたように、半導体
基板４００の上に形成される。ＢＯＸ層４１５はシリコ
ン領域４１６を含む。ＢＯＸ層４１５の上にシリコン層
４１０が形成される。シリコン層４１０はソース／ドレ
イン電極４０３を含む。シリコン層４１０の上に誘電体
材料４０４が配置され、これは、トランジスタ素子のゲ
ートを設けようとする位置に開口を持っている。イオン
４０５が誘電体材料４０４の開口を介して打込まれ、ド
ープ領域４１６の一部分４２０のドーピングを変える。
領域４２０が、トランジスタ部品のバック・ゲートにな
る。図１Ｇ及び図１Ｈに示した方法の工程の誘電体材料
４０４内の開口が、導電材料で埋められ、トランジスタ
部品のゲート構造になる。
【００１３】図５には、上に述べたパンチスルー打込み
方法を用いた結果が示されている。トランジスタ素子
（ゲート構造５１０を持つ）のソース／ドレイン構造５
０３が、基板５００の深い井戸部分５５０の中に示され
ている。パンチスルー・イオン打込みについてこれまで
に説明した方法により、局部的な井戸を設けることがで
きる。局部的な井戸は、トランジスタ素子がその中に作
られる深い井戸に比べて、比抵抗が比較的低い領域を作
ることができる。動作の時、共通の深い井戸の中にある
個々の局部的な井戸を異なる電圧に保つことができる。
【００１４】図６Ａ乃至図６Ｃには、セルフアラインの
パンチスルー打込み領域素子を形成する２ゲート層方法
が示されている。基板材料６００（典型的にはシリコン
・ウェーハ）の上にゲート酸化物層６０２が形成されて
いる。ゲート酸化物層６０２の上に第１のゲート層６５
０が形成される。誘電体（又はゲート・パターンぎめ）
層６０４は異なるエッチ選択度の、例えばＳｉＯ2 で形
成されていて、図６Ａでは、ゲート区域６０５が誘電体
層６０４から除去されている。図６Ｂで、パンチスルー
打込み領域６０７を形成する為のセルフアラインのイオ
ンの打込み６０２が実施される。図６Ｃで、誘電体層及
びゲート区域６０５の上に第２のゲート層６５１が形成
される。表面を平面化して、デバイスのゲートを作る。
誘電体層６０４及び第１のゲート層６５０は、第１のゲ
ート層６５０が残っている（即ち図６Ｃに示すように平
面化の後に残っている）第２のゲート層６５１の影にな
る場所を除いて、除去する。
【００１５】図７Ａ乃至図７Ｄには、トランジスタ素子
並びにセルフアラインのパンチスルー打込み領域を形成
する２ゲート層方法が示されている。図７Ａで、基板７
００の上にゲート酸化物層７０２が形成される。第１の
ゲート層７５０がゲート酸化物層７０２の上に形成され
る。典型的には選択的なエッチングにより、ゲート電極
を配置する領域の上に使い捨てゲート素子７０１が形成
される。図７Ｂで、イオン・ビーム７０２を使ってソー
ス／ドレイン電極７０３を形成し、使い捨てゲート素子
７０１はイオン７０２がその下にある領域に打込まれな
いようにする。図７Ｃで、誘電体層７０４が使い捨てゲ
ート７０１及び第１のゲート層７５０の上に形成され
る。誘電体層７０４を平面化し、使い捨てゲート７０１
を露出する。使い捨てゲート７０１を選択的に除去し、
誘電体材料７０４の中に開口７０５を残す。イオン・ビ
ーム７１２をこの装置に適用し、セルフアラインのパン
チスルー打込み領域７０７を形成する。図７Ｄで、第２
のゲート層７５１を誘電体層７０４及び開口７０５の中
に適用する。平面化を行って、第２のゲート層７５１を
取り巻く誘電体層７０４を露出した後、誘電体層７０４
と、第１のゲート層７５０の内、残っている第２のゲー
ト層７５１によって保護されていない（影になっていな
い）部分を選択的に除去する。残っている第１のゲート
層７５０及び残っている第２のゲート層７５１がトラン
ジスタ素子のゲート構造になる。
【００１６】図８Ａ乃至図８Ｆには、セルフアラインの
（パンチスルーによってイオン打込みをした）バック・
ゲートを持つ集積回路トランジスタ素子を製造する別の
方法が示されている。図８Ａで、基板８００の上にゲー
ト酸化物層８０２を形成する。ゲート材料の層８０３が
ゲート酸化物層８０２の上に形成される。誘電体層８０
４がゲート材料層８０３の上に形成される。誘電体層８
０４をパターンぎめして、ゲート材料層８０３の内、ト
ランジスタ素子のゲート電極を形成する部分の上に開口
を持つようにする。イオン・ビーム８１２が、開口８０
５と整合したイオン打込み領域８０７を作る。図８Ｂ
で、保護層８２０が、誘電体層８０４の表面と、開口８
０５によって露出したゲート材料層８０３の表面とに適
用される。図８Ｃで、誘電体層８０４と、保護層８２０
の内、誘電体層８０４の表面の上にある部分とを除去す
る。保護層８２０の内、開口８０５によって限定された
ゲート材料層８０３の表面の上にある部分は残ってい
る。図８Ｄで、ゲート材料層８０３の内、残っている保
護層８２０の影にならない部分が選択的に除去される。
図８Ｅで、ゲート酸化物８０２の内、残っているゲート
材料層８０３の影にならない部分が除去される。更に、
残っている保護層８２０の影になる領域の外側で、イオ
ン打込みにより、トランジスタ素子のソース及びドレイ
ン電極８１３が形成される。図８Ｆで、残っている保護
層８２０、残っているゲート材料層８０３及び残ってい
るゲート酸化物層８０２によって構成された構造に側壁
８２１を追加する。ソース／ドレイン電極８１３は、追
加のイオン打込みによって更に強くドープすることがで
きる。側壁８２１がイオン打込み領域８０７を、延長し
たソース／ドレイン電極の一層強いドーピング・レベル
から保護する。
【００１７】
【好ましい実施例の作用】再び図１Ａ乃至図１Ｈに戻っ
て説明すると、この発明の方法により、それによって作
られるトランジスタ部品に対して、整合したバック・ゲ
ートが得られる。バック・ゲート領域は、電極領域（１
０３）の間のパンチスルーを防止する。整合したバック
・ゲート領域は、図２Ａ乃至図２Ｃ及び図３Ａ乃至図３
Ｃに示した方法により、電極領域（１０３）から隔てる
ことができる。
【００１８】図４Ｍでは、それまでの図面について詳し
く説明した方法が、異なる半導体構造、即ち、絶縁体上
シリコン・デバイスに適用される。このように適用する
時、バック・ゲート構造がゲート構造として作用する。
随意選択により、バック・ゲート構造４１６はシリコン
で構成することができる。シリコンは、セルフアライン
打込み領域４２０とは反対に軽くドープすることができ
る。例えば、バック・ゲート構造４１６は、セルフアラ
インｎ形の打込み、例えば砒素の前に、硼素を用いて軽
くドープしたｐ形領域にすることができる。随意選択に
より、バック・ゲート構造４１６に導電材料例えば金属
又は珪化物を裏張りして、支持層４２１を形成すること
ができる。支持層４２１は、打込みイオン停止材料、例
えばタングステンであることが好ましく、この結果、バ
ック・ゲート構造４１６に打込みイオンが堆積する。
【００１９】再び図６Ａ乃至図６Ｄ及び図７Ａ乃至図７
Ｄに戻って言うと、ゲート酸化物が形成され、このゲー
ト酸化物を保護する第１のゲート層を形成し、パンチス
ルー・イオン打込みを実施する。パンチスルー・イオン
打込み領域が形成された後、第２のゲート層を形成す
る。このように２つのゲート層を設ける方法は、ゲート
層全体が最初に形成された場合よりもイオンが薄手の材
料を通り抜けるという利点がある。更に、この方法は、
打込まれたイオンが、ゲート酸化物を成長させる熱サイ
クルにさらされないという利点がある。第１及び第２の
ゲート層が異なるエッチングの特性を持つことが好まし
いが、この特性の違いは必要ではない。ポリシリコン／
金属、金属１／金属２、並びにＴｉＮ／Ｗのような化合
物を含めて、第１及び第２の層のゲート材料の種々の組
合せを使うことができる。ポリシリコンの代りに非晶質
シリコンを使うことができる。第１及び第２のゲート層
の何れか一方又は両方は、材料の多重の層であって良
く、あるいは第１及び第２のゲート層は同じ材料で形成
しても良い。ゲートはこの他の層をも持っていて良い。
この発明の一面は、打込み過程が第１の層を介して行わ
れ、第２の層は打込み過程の後に形成されることであ
る。更に、第２のゲート層のパターンぎめは、イオン打
込みに対してセルフアラインにすることができる。更
に、第１のゲート層のパターンぎめは第２のゲート層の
パターンに整合させることができる。
【００２０】当業者であれば明らかであるが、パンチス
ルー打込み領域、局部的な井戸領域、本体接点領域及び
バック・ゲート領域は、何れも局在化したイオン打込み
領域を表す。
【００２１】バック本体接点に対して従来ポリシリコン
を使うことが提案されているが、ポリシリコンは、拡散
接合が比較的大きな洩れを持つことがあり、打込みイオ
ン領域のセルフアラインの重要性を高めるという欠点が
ある。選択的なエピタキシャル方法により、又はシリコ
ン表面のエッチングの何れかにより、一種類のシリコン
結晶を用いてバック本体接点を形成すると、接合の洩れ
電流が大きくなる確率が低くなる。打込みイオン領域が
セルフアラインであることは、デバイスの接合静電容量
を減らすのに重要である。
【００２２】この発明を好ましい実施例について具体的
に説明してきたが、当業者であれば、この発明を逸脱せ
ずに、好ましい実施例の素子に種々の変更を加え又は均
等物に置き換えることができることが理解されよう。例
えば、セルフアラインにする各々の工程で、セルフアラ
イン過程となる特定の工程の他に、追加のマスク工程を
設けても、この発明の範囲を逸脱しない。具体的に言う
と、打込み領域は、モート・パターンによって制限され
たゲート・パターンの一部分に対してセルフアラインに
することができる。更に、この発明の本質的な考えを逸
脱せずに、特定の状況及び材料をこの発明の考えに合う
ようにする為に、多くの変更を加えることができる。
【００２３】上に述べたことから明らかなように、この
発明のある面はここに示した例の特定の細部に制限され
ず、従って、当業者にはこの他の変更及び用い方が考え
られると思われる。従って、特許請求の範囲は、この発
明の範囲を逸脱しないこのような全ての変更及び用い方
に及ぶものであることを承知されたい。
【００２４】以上の説明に関し、更に以下の項目を開示
する。 （１） 電界効果トランジスタを製造する方法に於い
て、基板の中にソース／ドレイン領域を打込んでアニー
ルし、前記基板の上にゲート酸化物領域を形成し、少な
くとも１つの開口を持つ誘電体層を形成し、前記誘電体
層の開口を介してイオンを打込み、前記開口内にゲート
を形成する工程を含み、前記イオンの打込みは、ゲート
酸化物を形成する工程及び打込んでアニールする工程の
内の少なくとも一方の後に実施される電界効果トランジ
スタを製造する方法。 （２） 第１項に記載の電界効果トランジスタを製造す
る方法に於いて、前記開口内に使い捨てゲートを形成す
る工程を含む電界効果トランジスタを製造する方法。
【００２５】（３） ソース領域と、前記ソース領域か
ら分離されたドレイン領域と、前記ソース領域及び前記
ドレイン領域を電気結合するゲート領域と、打込み領域
とを有し、前記打込み領域は前記ゲート領域と垂直方向
に整合していると共に、前記ソース領域及び前記ドレイ
ン領域とは実質的に垂直方向の重なりを持たない電界効
果トランジスタ。 （４） 半導体基板の表面領域に電界効果トランジスタ
を製造する方法に於いて、前記半導体基板のある領域か
ら外向きに配置された使い捨てゲート構造を形成し、前
記半導体基板の前記領域の外側で、前記半導体基板内に
ソース／ドレイン電極を作り、誘電体材料を用いて前記
半導体基板及び前記使い捨てゲート構造を覆い、前記使
い捨てゲート構造を露出させて除去して前記半導体基板
の前記領域から外向きに開口を形成し、前記領域の開口
を介してイオンを打込んで前記領域内に局部的イオン打
込み領域を形成し、前記開口内にゲート構造を形成する
工程を含む半導体基板の表面領域に電界効果トランジス
タを製造する方法。
【００２６】（５） 第１の誘電体層の上に形成された
シリコン・デバイス層内に製造されるトランジスタに於
いて、前記シリコン・デバイス層内のドレイン領域と、
前記シリコン・デバイス層内のソース領域と、前記ソー
ス領域及び前記ドレイン領域の間を伸びるチャンネル領
域と、前記シリコン層から外向きに配置されていて、第
２の誘電体層によって前記チャンネル領域から分離され
たフロント・ゲートと、前記チャンネル領域内のシリコ
ン・デバイス層に隣接するシリコン結晶で構成されてい
て、前記第１の誘電体層の中に入り込む本体接点領域と
を有するトランジスタ。 （６） 第１の誘電体層の上に形成されたシリコン・デ
バイス層内に製造されるトランジスタを設ける方法に於
いて、前記シリコン・デバイス層内にドレイン領域を形
成し、前記シリコン・デバイス層内にソース領域を形成
し、前記ソース領域及び前記ドレイン領域の間を伸びる
チャンネル領域を形成し、前記シリコン層から外向きに
配置されていて、第２の誘電体層によって前記チャンネ
ル領域から分離されたフロント・ゲートを形成し、前記
チャンネル領域内のシリコン・デバイス層に隣接するシ
リコン結晶で構成されていて、前記第１の誘電体層の中
に入り込む本体接点領域を形成する工程を含むシリコン
・デバイス層内に製造されるトランジスタを設ける方
法。 （７） 基板に対するイオン打込みによって形成された
ドレイン領域と、前記イオン打込みによって形成された
ソース領域とを有し、前記ドレイン領域及びソース領域
は、前記イオン打込みの間、前記基板から外向きに配置
された使い捨てゲートの影によって分離されており、更
に、前記影から内向きに配置されたセルフアライン打込
み領域と、前記ソース領域及び前記ドレイン領域の間を
伸びる第１の基板層内のチャンネル領域と、前記基板か
ら外向きに配置されていて、前記打込み領域と大まかに
垂直方向に整合するフロント・ゲートと、誘電体層とを
有し、前記フロント・ゲートが誘電体層によって前記チ
ャンネル領域から分離されている集積回路トランジス
タ。
【００２７】（８） セルフアライン打込み領域を持つ
トランジスタを形成する方法に於いて、ドレイン領域を
形成し、ソース領域を形成し、前記ソース領域及び前記
ドレイン領域の間を伸びるチャンネル領域を半導体基板
内に形成し、前記半導体基板から外向きに配置された誘
電体層を形成し、前記誘電体層から外向きに配置された
第１のゲート層を形成し、前記第１のゲート層から外向
きに配置されていて、前記チャンネル領域から外向きに
配置される窓領域を含む選択的打込みパターンを形成
し、前記選択的打込みパターンの前記窓部分を介して前
記半導体基板にイオンを打込むことにより、セルフアラ
イン打込み領域を形成し、前記選択的打込みパターンの
前記窓部分と大体同長であって、前記第１のゲート層か
ら外向きに配置された第２のゲート層を形成し、前記第
２のゲート層をマスクとして使って前記第１のゲート層
をエッチングして、前記第２のゲート層から内向きに配
置されると共に前記誘電体層から外向きに配置されたゲ
ートを形成する工程を含むセルフアライン打込み領域を
持つトランジスタを形成する方法。 （９） ドレイン領域と、前記ドレイン領域とは別個の
ソース領域と、前記ソース領域及び前記ドレイン領域の
間を伸びる第１の基板層内のチャンネル領域と、前記第
１の基板層から外向きに配置されていて、２つの材料の
層を含むフロント・ゲートと、前記フロント・ゲートが
その誘電体層によって前記チャンネル領域から分離され
るような誘電体層と、前記チャンネル領域から内向きに
配置されていて、前記フロント・ゲートと大体垂直方向
に整合すると共に前記フロント・ゲートと大体等しい幅
を持つセルフアライン打込み領域とを有する集積回路ト
ランジスタ。
【００２８】（１０） セルフアライン打込み領域を持
つトランジスタを形成する方法に於いて、ソース領域を
形成し、前記ソース領域とは別個のドレイン領域を形成
し、前記ソース領域及び前記ドレイン領域の間を伸びる
チャンネル領域を半導体基板内に形成し、前記第１の半
導体基板から内向きに配置された埋込み誘電体層を形成
し、前記第１の半導体基板のチャンネル領域から内向き
に前記埋込み誘電体層内に配置されたバック接点を形成
して酸化物上シリコン構造を作り、前記酸化物上シリコ
ン構造の第１の半導体基板から外向きに配置された誘電
体層を形成し、前記誘電体層から外向きに配置されたゲ
ート層を形成し、前記第１のゲート層から外向きに配置
されていて、前記酸化物上シリコン構造のチャンネル領
域から外向きに配置されると共に前記酸化物上シリコン
構造のバック接点の大体上に中心合せされた窓領域を有
する選択的打込みパターンを形成し、前記打込みパター
ンを介して前記酸化物上シリコン構造のバック接点にイ
オンを打込むことにより、セルフアライン打込み領域を
形成し、前記選択的打込みパターンの窓部分と同長に前
記第１のゲート層から外向きに配置された第２のゲート
層を形成し、前記第２のゲート層をマスクとして使って
前記第１のゲート層をエッチングして、前記誘電体層か
ら外向きに配置され、前記第２のゲート層及び前記第１
のゲート層を含むフロント・ゲートを形成する工程を含
むセルフアライン打込み領域を持つトランジスタを形成
する方法。
【００２９】（１１） 半導体基板の上に使い捨てゲー
ト構造を形成し、使い捨てゲート構造の影にならない領
域にソース／ドレイン電極を形成することにより、電界
効果トランジスタ部品が製造される。誘電体材料１０４
を半導体基板１００及び使い捨てゲート構造１０１に適
用する。使い捨てゲート構造１０１を露出して除去し、
誘電体材料１０４内に開口１０５を残す。先に使い捨て
ゲート構造の影になっていた半導体基板の領域１０６、
１０７に、開口１０５を介してイオン１０８を打込み、
こうして半導体基板内に整合したバック・ゲートを形成
する。その後、開口を導電材料１１０で埋め、こうして
トランジスタ部品に対するゲート構造を形成する。打込
まれたイオンによって作られたバック・ゲート領域は、
開口１０５上に側壁２０１を形成することにより、狭く
することができる。電界効果トランジスタを製造するこ
の方法を絶縁体上半導体構造に適用することができる。
この実施例では、バック・ゲート構造になるイオンは、
（ＢＯＸ）半導体層４１５又は絶縁基板６００内のドー
プされた領域に打込まれる。
【図面の簡単な説明】
【図１】この発明に従って整合したバック・ゲートを製
造する工程を示す図。
【図２】この発明に従って一層小さなバック・ゲート領
域を作る方法を示す図。
【図３】電界効果トランジスタのセルフアラインのバッ
ク・ゲートを作る従来の方法を改善する方法を示す図。
【図４】ＡからＣは埋込み酸化物構造を形成する従来の
方法を示す図。ＤからＩは埋込み酸化物構造を形成する
この発明の方法を示す図。ＪからＭは埋込み酸化物構造
内にセルフアラインのバック・ゲートを作る方法とする
為にイオン打込みを使うことを示す図。
【図５】セルフアライン・パンチスルー・イオン打込み
によって基板内の深い井戸の中に埋込まれた局部的な井
戸（ドープ領域）を作ることができる様子を示す図。
【図６】セルフアライン・パンチスルー・イオン打込み
領域を作る第１の２ゲート材料層方法を示す図。
【図７】セルフアライン・パンチスルー・イオン打込み
領域を作る第２の２ゲート材料層方法を示す図。
【図８】セルフアラインのバック・ゲートを持つ集積回
路トランジスタを作るリフトオフ方法を示す図。
【符号の説明】
１００ 基板 ２０１ 側壁 ３０２ ゲート酸化物層 ４０１ ポリシリコン構造 ５５０ 井戸部分 ６００ 基板材料 ７５１ ゲート層 ８２１ 側壁

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 電界効果トランジスタを製造する方法に
    於いて、 基板の中にソース／ドレイン領域を打込んでアニール
    し、 前記基板の上にゲート酸化物領域を形成し、 少なくとも１つの開口を持つ誘電体層を形成し、 前記誘電体層の開口を介してイオンを打込み、 前記開口内にゲートを形成する工程を含み、前記イオン
    の打込みは、ゲート酸化物を形成する工程及び打込んで
    アニールする工程の内の少なくとも一方の後に実施され
    る電界効果トランジスタを製造する方法。
  2. 【請求項２】 ソース領域と、 前記ソース領域から分離されたドレイン領域と、 前記ソース領域及び前記ドレイン領域を電気結合するゲ
    ート領域と、 打込み領域とを有し、前記打込み領域は前記ゲート領域
    と垂直方向に整合していると共に、前記ソース領域及び
    前記ドレイン領域とは実質的に垂直方向の重なりを持た
    ない電界効果トランジスタ。
JP24366398A 1997-08-29 1998-08-28 電界効果トランジスタとその製法 Pending JPH11145475A (ja)

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