JP3852068B2 - 電子及び正孔の移動度を向上させることができるｃｍｏｓ素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＳＯＩ基板を用いたＣＭＯＳ素子の製造方法に関し、特に、電子及び正孔の移動度を向上させるためのＣＭＯＳ素子の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体素子の高性能化に伴い、バルクシリコンからなるシリコン基板の代わりに、ＳＯＩ（Silicon-On-Insulator）基板を用いた半導体素子（以下、ＳＯＩ素子という）が注目されている。この様なＳＯＩ素子は、完全な素子分離且つ接合キャパシタンスの減少効果を得ることができるため、低電力及び高速の素子製造が可能である。
【０００３】
図１は従来技術によるＳＯＩ基板を示す断面図である。同図に示すように、ＳＯＩ基板１０は、支持手段のベース層１と素子が形成される半導体層３の間に埋め込み酸化膜２を挟むような積層構造である。この様なＳＯＩ基板１０は、通常の酸素イオン注入を用いるＳＩＭＯＸ（seperation by implanted oxygen）法や２枚のシリコン基板をボンディングさせるボンディング法により製作される。
【０００４】
この様なＳＯＩ基板に形成されたＳＯＩ素子の特性は半導体層の厚さに依存する。例えば、ＳＯＩ素子の特性は半導体層の厚さが均一であるほど向上し、特に半導体層の厚さは１００nm以下であることが望ましい。
【０００５】
一方、同図に示すように、素子分離膜すなわちＬＯＣＯＳ技術によるフィールド酸化膜４を備えたＳＯＩ基板１０において、前記フィールド酸化膜４は、埋め込み酸化膜２とコンタクトするように形成されるために、半導体層３は、前記フィールド酸化膜４を形成する間に外部応力を受けるようになる。したがって、この様な半導体層４にＮＭＯＳ及びＰＭＯＳからなるＣＭＯＳ素子を形成する場合には、前記ＣＭＯＳ素子の特性向上は期待できない。
【０００６】
より詳細には、外部応力を受けた半導体層にＣＭＯＳ素子を形成する場合、ＮＭＯＳ素子における電子の移動度は減少するが、ＰＭＯＳ素子における正孔の移動度は増加することがわかる。例えば、電子の移動度は半導体層内に存在する応力（stress）が増加するほど減少し、正孔の移動度は半導体層内に存在する圧縮応力（compressive stress）が増加するほど増加することがわかる。
【０００７】
また、ＳＯＩ基板において、半導体層が圧縮応力を受けている時、その半導体層における正孔の移動度が、バルクシリコンにおける正孔の移動度よりも大きいということが“Silicon-On-Insulator technolgy and devices VIII, edited byS.Cristoloveanu,pp.335”に報告されている。
【０００８】
【発明が解決しようとする課題】
従って、高速及び低電圧の素子に適したＣＭＯＳ素子は、ＰＭＯＳ素子における正孔の移動度とＮＭＯＳ素子における電子の移動度とが所望の程度以上であることが望ましいが、従来の方法ではＳＯＩ基板にＣＭＯＳ素子を形成する場合、ＰＭＯＳ素子における正孔の移動度とＮＭＯＳ素子における電子の移動度とを同時に向上できないため、高速及び低電圧の素子の製造に適用が不可能であるという問題点がある。
【０００９】
従って、本発明の目的は、ＮＭＯＳ素子における電子の移動度とＰＭＯＳ素子における正孔の移動度を同時に向上させるためのＣＭＯＳ素子の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前述した目的を達成するために、本発明のＣＭＯＳ素子の製造方法は、ベース層、埋め込み酸化膜、及び半導体層の積層構造からなり、ＰＭＯＳ素子が形成される第１領域とＮＭＯＳ素子が形成される第２領域とに分けられるＳＯＩ基板を提供する段階；前記ＳＯＩ基板の第１領域に配置した前記半導体層の所定部分を熱酸化させて、前記埋め込み酸化膜とコンタクトされる第１フィールド酸化膜を形成する段階；前記ＳＯＩ基板の第２領域に配置した前記半導体層の所定部分に前記埋め込み酸化膜が露出するトレンチを形成し、前記トレンチ内に絶縁膜を埋め込んで第２フィールド酸化膜を形成する段階；及び前記第１フィールド酸化膜により限定された前記半導体層領域にＰＭＯＳ素子を形成し、前記第２フィールド酸化膜により限定された前記半導体層領域にＮＭＯＳ素子を形成する段階を含む。
【００１１】
また、本発明のＣＭＯＳ素子の製造方法は、ベース層、埋め込み酸化膜、及び半導体層の積層構造からなり、ＰＭＯＳ素子が形成される第１領域とＮＭＯＳ素子が形成される第２領域とに分けられるＳＯＩ基板を提供する段階；前記ＳＯＩ基板の半導体層上にパッド酸化膜と窒化膜を順に形成する段階；前記ＳＯＩ基板の第１領域に形成した前記半導体層の所定部分が露出するように、前記窒化膜及びパッド酸化膜をパターニングする段階；露出した半導体層部分を熱酸化させて第１フィールド酸化膜を形成する段階；全体上部に前記ＳＯＩ基板の第２領域に形成した前記窒化膜の所定部分を露出させるマスクパターンを形成する段階；露出した窒化膜部分、その下のパッド酸化膜部分、及び半導体層部分をエッチングして、前記埋め込み酸化膜を露出させるトレンチを形成する段階；前記マスクパターンを除去する段階；全体上部に前記トレンチが完全に埋め込まれる程度の充分な厚さで絶縁膜を形成する段階；前記窒化膜を研磨阻止層として前記絶縁膜を研磨する段階；前記窒化膜、パッド酸化膜、及び前記トレンチに埋め込んだ絶縁膜の一部厚さをエッチングしてトレンチ型の第２フィールド酸化膜を形成する段階；及び前記第１フィールド酸化膜により限定された半導体層領域にＰＭＯＳ素子を形成し、前記第２フィールド酸化膜により限定された半導体層領域にＮＭＯＳ素子を形成する段階を含む。
【００１２】
本発明及びそれを実施できるやり方は、以下の説明及び図面を参照することによって理解できる。
【００１３】
【発明の実施の形態】
以下、本発明の好適実施例を添付図面に基づき説明する。
図２を参照すれば、ベース層１１、前記ベース層１１上に配置した埋め込み酸化膜１２、及び前記埋め込み酸化膜１２上に配置した半導体層１３の積層構造からなるＳＯＩ基板２０を備える。また、ＳＯＩ基板２０は第１及び第２領域Ａ、Ｂに分けられ、第１領域ＡはＰＭＯＳ素子が形成される領域、第２領域ＢはＮＭＯＳ素子が形成される領域である。パッド酸化膜２１及び窒化膜２２は前記ＳＯＩ基板２０の半導体層１３上にこの順序で形成される。
【００１４】
図３を参照すれば、窒化膜２２及びパッド酸化膜２１は、ＳＯＩ基板２０の第１領域Ａに配置した半導体層１３の所定部分が露出するようにパターニングされ、第１フィールド酸化膜２３は露出した半導体層部分を熱酸化させて形成する。ここで、前記第１フィールド酸化膜２３は埋め込み酸化膜１２とコンタクトされる厚さで形成され、このため、熱酸化工程の温度及び時間が調節される。
【００１５】
図４を参照すれば、感光膜２４は、結果物の全体上部に形成されてから、ＳＯＩ基板２０の第２領域Ｂに配置した窒化膜２２の所定部分が露出するように、露光及び現像される。
【００１６】
図５を参照すれば、トレンチ２５は、露出した窒化膜部分、その下のパッド酸化膜、及び半導体層部分を連続的にドライエッチングすることにより、埋め込み酸化膜１２が露出するように形成される。
【００１７】
図６を参照すれば、エッチングマスクとして用いた感光膜は除去される。絶縁膜２６は、トレンチ２５が完全に埋め込まれる程度の充分な厚さで結果物の全体上部に形成されてから、窒化膜２２を研磨阻止層とする化学的機械研磨（Chemical Mechanical Polishing）工程により研磨される。
【００１８】
図７を参照すれば、エッチング工程により、窒化膜、パッド酸化膜、及び第１フィールド酸化膜２３上に残留した絶縁膜と、トレンチに埋め込まれた絶縁膜との一部厚さは除去される。その結果、トレンチ型の第２フィールド酸化膜２７が形成される。
【００１９】
図８を参照すれば、公知の半導体製造工程により、ＰＭＯＳ素子４０ａは、第１フィールド酸化膜２３により限定された第１領域Ａの半導体層１３領域に形成され、ＮＭＯＳ素子４０ｂは、第２フィールド酸化膜２７により限定された第２領域の半導体層１３領域に形成される。ここで、ＰＭＯＳ素子４０ａ及びＮＭＯＳ素子４０ｂは、同図に示すように、ゲート酸化膜２８、ゲート電極２９、及びソース/ドレイン領域３０ａ、３０ｂを含む。
【００２０】
この様なＣＭＯＳ素子において、ＰＭＯＳ素子における正孔の移動度とＮＭＯＳ素子における電子の移動度は全て向上する。
【００２１】
詳細には、第１フィールド酸化膜２３によって限定された半導体層１３部分は、前記第１フィールド酸化膜２３を形成するための熱酸化工程時に圧縮応力を受けることになる。従って、圧縮応力が存在する半導体層１３部分にＰＭＯＳ素子を形成するため、前記ＰＭＯＳ素子における正孔の移動度は増加する。また、熱酸化工程にてフィールド酸化膜を形成すると、半導体層は圧縮応力を受けるが、トレンチ工程にてフィールド酸化膜を形成すると、半導体層に印加される応力は減少する。よって、トレンチ型の第２フィールド酸化膜２７によって限定された半導体層１３部分は、内部に存在する応力が少ないため、この様な半導体部分に形成されたＮＭＯＳ素子における電子の移動度は増加する。
【００２２】
一方、熱酸化工程の際に、その工程条件、例えば工程時間及び温度の調節によって半導体層が受けられる圧縮応力が調節でき、且つ、埋め込み酸化膜の厚さによって半導体層が受けられる圧縮応力を調節する事も出来る。前記半導体層に存在する圧縮応力は、埋め込み酸化膜の厚さが薄いほど大きく、例えば前記埋め込み酸化膜の厚さが１００nm程度であることが望ましい。特に、ＰＭＯＳの特性向上のためには、埋め込み酸化膜に存在する応力の量が１×１００10dyne/cm2以上になるべきである。
【００２３】
【発明の効果】
以上の説明から明らかなように、本発明は、ＰＭＯＳ素子が形成される半導体層部分は圧縮応力を受けるようにし、ＮＭＯＳ素子が形成される半導体層部分は少ない応力を受けるようにすることで、ＰＭＯＳ素子における正孔の移動度とＮＭＯＳ素子における電子の移動度を全て向上させることができる。これにより、ＣＭＯＳ素子の特性向上が期待でき、特に高速及び低電圧素子の製造に非常に有利に適用することができる。
【００２４】
尚、本発明は、前記実施例に限定されず、本発明の趣旨から逸脱しない範囲内で多様に変更して実施することが可能である。
【図面の簡単な説明】
【図１】従来技術によるフィールド酸化膜を備えたＳＯＩ基板を示す断面図である。
【図２】本発明の実施例によるＣＭＯＳ素子の製造方法を説明するための工程断面図である。
【図３】本発明の実施例によるＣＭＯＳ素子の製造方法を説明するための工程断面図である。
【図４】本発明の実施例によるＣＭＯＳ素子の製造方法を説明するための工程断面図である。
【図５】本発明の実施例によるＣＭＯＳ素子の製造方法を説明するための工程断面図である。
【図６】本発明の実施例によるＣＭＯＳ素子の製造方法を説明するための工程断面図である。
【図７】本発明の実施例によるＣＭＯＳ素子の製造方法を説明するための工程断面図である。
【図８】本発明の実施例によるＣＭＯＳ素子の製造方法を説明するための工程断面図である。
【符号の説明】
１１ ベース層
１２ 埋め込み酸化膜
１３ 半導体層
２０ ＳＯＩ基板
２１ パッド酸化膜
２２ 窒化膜
２３ 第１フィールド酸化膜
２４ 感光膜
２５ トレンチ
２６ 絶縁膜
２７ 第２フィールド酸化膜
２８ ゲート酸化膜
２９ ゲート電極
３０ａ ソース領域
３０ｂ ドレイン領域
４０ａ ＰＭＯＳ素子
４０ｂ ＮＭＯＳ素子
【発明の属する技術分野】
本発明はＳＯＩ基板を用いたＣＭＯＳ素子の製造方法に関し、特に、電子及び正孔の移動度を向上させるためのＣＭＯＳ素子の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体素子の高性能化に伴い、バルクシリコンからなるシリコン基板の代わりに、ＳＯＩ（Silicon-On-Insulator）基板を用いた半導体素子（以下、ＳＯＩ素子という）が注目されている。この様なＳＯＩ素子は、完全な素子分離且つ接合キャパシタンスの減少効果を得ることができるため、低電力及び高速の素子製造が可能である。
【０００３】
図１は従来技術によるＳＯＩ基板を示す断面図である。同図に示すように、ＳＯＩ基板１０は、支持手段のベース層１と素子が形成される半導体層３の間に埋め込み酸化膜２を挟むような積層構造である。この様なＳＯＩ基板１０は、通常の酸素イオン注入を用いるＳＩＭＯＸ（seperation by implanted oxygen）法や２枚のシリコン基板をボンディングさせるボンディング法により製作される。
【０００４】
この様なＳＯＩ基板に形成されたＳＯＩ素子の特性は半導体層の厚さに依存する。例えば、ＳＯＩ素子の特性は半導体層の厚さが均一であるほど向上し、特に半導体層の厚さは１００nm以下であることが望ましい。
【０００５】
一方、同図に示すように、素子分離膜すなわちＬＯＣＯＳ技術によるフィールド酸化膜４を備えたＳＯＩ基板１０において、前記フィールド酸化膜４は、埋め込み酸化膜２とコンタクトするように形成されるために、半導体層３は、前記フィールド酸化膜４を形成する間に外部応力を受けるようになる。したがって、この様な半導体層４にＮＭＯＳ及びＰＭＯＳからなるＣＭＯＳ素子を形成する場合には、前記ＣＭＯＳ素子の特性向上は期待できない。
【０００６】
より詳細には、外部応力を受けた半導体層にＣＭＯＳ素子を形成する場合、ＮＭＯＳ素子における電子の移動度は減少するが、ＰＭＯＳ素子における正孔の移動度は増加することがわかる。例えば、電子の移動度は半導体層内に存在する応力（stress）が増加するほど減少し、正孔の移動度は半導体層内に存在する圧縮応力（compressive stress）が増加するほど増加することがわかる。
【０００７】
また、ＳＯＩ基板において、半導体層が圧縮応力を受けている時、その半導体層における正孔の移動度が、バルクシリコンにおける正孔の移動度よりも大きいということが“Silicon-On-Insulator technolgy and devices VIII, edited byS.Cristoloveanu,pp.335”に報告されている。
【０００８】
【発明が解決しようとする課題】
従って、高速及び低電圧の素子に適したＣＭＯＳ素子は、ＰＭＯＳ素子における正孔の移動度とＮＭＯＳ素子における電子の移動度とが所望の程度以上であることが望ましいが、従来の方法ではＳＯＩ基板にＣＭＯＳ素子を形成する場合、ＰＭＯＳ素子における正孔の移動度とＮＭＯＳ素子における電子の移動度とを同時に向上できないため、高速及び低電圧の素子の製造に適用が不可能であるという問題点がある。
【０００９】
従って、本発明の目的は、ＮＭＯＳ素子における電子の移動度とＰＭＯＳ素子における正孔の移動度を同時に向上させるためのＣＭＯＳ素子の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前述した目的を達成するために、本発明のＣＭＯＳ素子の製造方法は、ベース層、埋め込み酸化膜、及び半導体層の積層構造からなり、ＰＭＯＳ素子が形成される第１領域とＮＭＯＳ素子が形成される第２領域とに分けられるＳＯＩ基板を提供する段階；前記ＳＯＩ基板の第１領域に配置した前記半導体層の所定部分を熱酸化させて、前記埋め込み酸化膜とコンタクトされる第１フィールド酸化膜を形成する段階；前記ＳＯＩ基板の第２領域に配置した前記半導体層の所定部分に前記埋め込み酸化膜が露出するトレンチを形成し、前記トレンチ内に絶縁膜を埋め込んで第２フィールド酸化膜を形成する段階；及び前記第１フィールド酸化膜により限定された前記半導体層領域にＰＭＯＳ素子を形成し、前記第２フィールド酸化膜により限定された前記半導体層領域にＮＭＯＳ素子を形成する段階を含む。
【００１１】
また、本発明のＣＭＯＳ素子の製造方法は、ベース層、埋め込み酸化膜、及び半導体層の積層構造からなり、ＰＭＯＳ素子が形成される第１領域とＮＭＯＳ素子が形成される第２領域とに分けられるＳＯＩ基板を提供する段階；前記ＳＯＩ基板の半導体層上にパッド酸化膜と窒化膜を順に形成する段階；前記ＳＯＩ基板の第１領域に形成した前記半導体層の所定部分が露出するように、前記窒化膜及びパッド酸化膜をパターニングする段階；露出した半導体層部分を熱酸化させて第１フィールド酸化膜を形成する段階；全体上部に前記ＳＯＩ基板の第２領域に形成した前記窒化膜の所定部分を露出させるマスクパターンを形成する段階；露出した窒化膜部分、その下のパッド酸化膜部分、及び半導体層部分をエッチングして、前記埋め込み酸化膜を露出させるトレンチを形成する段階；前記マスクパターンを除去する段階；全体上部に前記トレンチが完全に埋め込まれる程度の充分な厚さで絶縁膜を形成する段階；前記窒化膜を研磨阻止層として前記絶縁膜を研磨する段階；前記窒化膜、パッド酸化膜、及び前記トレンチに埋め込んだ絶縁膜の一部厚さをエッチングしてトレンチ型の第２フィールド酸化膜を形成する段階；及び前記第１フィールド酸化膜により限定された半導体層領域にＰＭＯＳ素子を形成し、前記第２フィールド酸化膜により限定された半導体層領域にＮＭＯＳ素子を形成する段階を含む。
【００１２】
本発明及びそれを実施できるやり方は、以下の説明及び図面を参照することによって理解できる。
【００１３】
【発明の実施の形態】
以下、本発明の好適実施例を添付図面に基づき説明する。
図２を参照すれば、ベース層１１、前記ベース層１１上に配置した埋め込み酸化膜１２、及び前記埋め込み酸化膜１２上に配置した半導体層１３の積層構造からなるＳＯＩ基板２０を備える。また、ＳＯＩ基板２０は第１及び第２領域Ａ、Ｂに分けられ、第１領域ＡはＰＭＯＳ素子が形成される領域、第２領域ＢはＮＭＯＳ素子が形成される領域である。パッド酸化膜２１及び窒化膜２２は前記ＳＯＩ基板２０の半導体層１３上にこの順序で形成される。
【００１４】
図３を参照すれば、窒化膜２２及びパッド酸化膜２１は、ＳＯＩ基板２０の第１領域Ａに配置した半導体層１３の所定部分が露出するようにパターニングされ、第１フィールド酸化膜２３は露出した半導体層部分を熱酸化させて形成する。ここで、前記第１フィールド酸化膜２３は埋め込み酸化膜１２とコンタクトされる厚さで形成され、このため、熱酸化工程の温度及び時間が調節される。
【００１５】
図４を参照すれば、感光膜２４は、結果物の全体上部に形成されてから、ＳＯＩ基板２０の第２領域Ｂに配置した窒化膜２２の所定部分が露出するように、露光及び現像される。
【００１６】
図５を参照すれば、トレンチ２５は、露出した窒化膜部分、その下のパッド酸化膜、及び半導体層部分を連続的にドライエッチングすることにより、埋め込み酸化膜１２が露出するように形成される。
【００１７】
図６を参照すれば、エッチングマスクとして用いた感光膜は除去される。絶縁膜２６は、トレンチ２５が完全に埋め込まれる程度の充分な厚さで結果物の全体上部に形成されてから、窒化膜２２を研磨阻止層とする化学的機械研磨（Chemical Mechanical Polishing）工程により研磨される。
【００１８】
図７を参照すれば、エッチング工程により、窒化膜、パッド酸化膜、及び第１フィールド酸化膜２３上に残留した絶縁膜と、トレンチに埋め込まれた絶縁膜との一部厚さは除去される。その結果、トレンチ型の第２フィールド酸化膜２７が形成される。
【００１９】
図８を参照すれば、公知の半導体製造工程により、ＰＭＯＳ素子４０ａは、第１フィールド酸化膜２３により限定された第１領域Ａの半導体層１３領域に形成され、ＮＭＯＳ素子４０ｂは、第２フィールド酸化膜２７により限定された第２領域の半導体層１３領域に形成される。ここで、ＰＭＯＳ素子４０ａ及びＮＭＯＳ素子４０ｂは、同図に示すように、ゲート酸化膜２８、ゲート電極２９、及びソース/ドレイン領域３０ａ、３０ｂを含む。
【００２０】
この様なＣＭＯＳ素子において、ＰＭＯＳ素子における正孔の移動度とＮＭＯＳ素子における電子の移動度は全て向上する。
【００２１】
詳細には、第１フィールド酸化膜２３によって限定された半導体層１３部分は、前記第１フィールド酸化膜２３を形成するための熱酸化工程時に圧縮応力を受けることになる。従って、圧縮応力が存在する半導体層１３部分にＰＭＯＳ素子を形成するため、前記ＰＭＯＳ素子における正孔の移動度は増加する。また、熱酸化工程にてフィールド酸化膜を形成すると、半導体層は圧縮応力を受けるが、トレンチ工程にてフィールド酸化膜を形成すると、半導体層に印加される応力は減少する。よって、トレンチ型の第２フィールド酸化膜２７によって限定された半導体層１３部分は、内部に存在する応力が少ないため、この様な半導体部分に形成されたＮＭＯＳ素子における電子の移動度は増加する。
【００２２】
一方、熱酸化工程の際に、その工程条件、例えば工程時間及び温度の調節によって半導体層が受けられる圧縮応力が調節でき、且つ、埋め込み酸化膜の厚さによって半導体層が受けられる圧縮応力を調節する事も出来る。前記半導体層に存在する圧縮応力は、埋め込み酸化膜の厚さが薄いほど大きく、例えば前記埋め込み酸化膜の厚さが１００nm程度であることが望ましい。特に、ＰＭＯＳの特性向上のためには、埋め込み酸化膜に存在する応力の量が１×１００10dyne/cm2以上になるべきである。
【００２３】
【発明の効果】
以上の説明から明らかなように、本発明は、ＰＭＯＳ素子が形成される半導体層部分は圧縮応力を受けるようにし、ＮＭＯＳ素子が形成される半導体層部分は少ない応力を受けるようにすることで、ＰＭＯＳ素子における正孔の移動度とＮＭＯＳ素子における電子の移動度を全て向上させることができる。これにより、ＣＭＯＳ素子の特性向上が期待でき、特に高速及び低電圧素子の製造に非常に有利に適用することができる。
【００２４】
尚、本発明は、前記実施例に限定されず、本発明の趣旨から逸脱しない範囲内で多様に変更して実施することが可能である。
【図面の簡単な説明】
【図１】従来技術によるフィールド酸化膜を備えたＳＯＩ基板を示す断面図である。
【図２】本発明の実施例によるＣＭＯＳ素子の製造方法を説明するための工程断面図である。
【図３】本発明の実施例によるＣＭＯＳ素子の製造方法を説明するための工程断面図である。
【図４】本発明の実施例によるＣＭＯＳ素子の製造方法を説明するための工程断面図である。
【図５】本発明の実施例によるＣＭＯＳ素子の製造方法を説明するための工程断面図である。
【図６】本発明の実施例によるＣＭＯＳ素子の製造方法を説明するための工程断面図である。
【図７】本発明の実施例によるＣＭＯＳ素子の製造方法を説明するための工程断面図である。
【図８】本発明の実施例によるＣＭＯＳ素子の製造方法を説明するための工程断面図である。
【符号の説明】
１１ ベース層
１２ 埋め込み酸化膜
１３ 半導体層
２０ ＳＯＩ基板
２１ パッド酸化膜
２２ 窒化膜
２３ 第１フィールド酸化膜
２４ 感光膜
２５ トレンチ
２６ 絶縁膜
２７ 第２フィールド酸化膜
２８ ゲート酸化膜
２９ ゲート電極
３０ａ ソース領域
３０ｂ ドレイン領域
４０ａ ＰＭＯＳ素子
４０ｂ ＮＭＯＳ素子
Claims (6)
- ベース層、埋め込み酸化膜、及び半導体層の積層構造からなり、ＰＭＯＳ素子が形成される第１領域とＮＭＯＳ素子が形成される第２領域とに分けられるＳＯＩ基板を提供する段階；
前記ＳＯＩ基板の第１領域に配置した前記半導体層の所定部分を熱酸化させて、前記埋め込み酸化膜とコンタクトされる第１フィールド酸化膜を形成する段階；
前記ＳＯＩ基板の第２領域に配置した前記半導体層の所定部分に前記埋め込み酸化膜が露出するトレンチを形成し、前記トレンチ内に絶縁膜を埋め込んで第２フィールド酸化膜を形成する段階；及び、
前記第１フィールド酸化膜により限定された前記半導体層領域にＰＭＯＳ素子を形成し、前記第２フィールド酸化膜により限定された前記半導体層領域にＮＭＯＳ素子を形成する段階を含むことを特徴とするＣＭＯＳ素子の製造方法。 - 前記第１フィールド酸化膜を形成する段階は、
前記ＳＯＩ基板の半導体層上にパッド酸化膜及び窒化膜を順に形成する段階；
前記窒化膜及びパッド酸化膜をパターニングして前記ＳＯＩ基板の第１領域に配置した前記半導体層の所定部分を露出させる段階；及び露出した半導体層部分を熱酸化させる段階を含むことを特徴とする、請求項１記載のＣＭＯＳ素子の製造方法。 - 前記第１フィールド酸化膜を形成する段階は、
熱酸化工程の時間及び温度を調節して前記埋め込み酸化膜とコンタクトされるように形成することを特徴とする、請求項２記載のＣＭＯＳ素子の製造方法。 - 前記第２フィールド酸化膜を形成する段階は、
前記ＳＯＩ基板の第２領域に形成した前記窒化膜の所定部分を露出させるマスクパターンを形成する段階；露出した窒化膜部分、その下のパッド酸化膜部分、及び半導体層部分をエッチングして、前記埋め込み酸化膜を露出させるトレンチを形成する段階；前記マスクパターンを除去する段階；前記トレンチが完全に埋め込まれる程度の充分な厚さで全体上部に絶縁膜を形成する段階；前記窒化膜を研磨阻止層として、前記絶縁膜を研磨する段階；及び前記窒化膜、パッド酸化膜、及び前記トレンチに埋め込んだ絶縁膜の一部厚さを除去する段階を含むことを特徴とする、請求項２記載のＣＭＯＳ素子の製造方法。 - ベース層、埋め込み酸化膜、及び半導体層の積層構造からなり、ＰＭＯＳ素子が形成される第１領域とＮＭＯＳ素子が形成される第２領域とに分けられるＳＯＩ基板を提供する段階；
前記ＳＯＩ基板の半導体層上にパッド酸化膜と窒化膜を順に形成する段階；
前記ＳＯＩ基板の第１領域に配置した前記半導体層の所定部分が露出するように、前記窒化膜及びパッド酸化膜をパターニングする段階；
露出した半導体層部分を熱酸化させて第１フィールド酸化膜を形成する段階；
全体上部に前記ＳＯＩ基板の第２領域に形成した前記窒化膜の所定部分を露出させるマスクパターンを形成する段階；
露出した窒化膜部分、その下のパッド酸化膜部分、及び半導体層部分をエッチングして、前記埋め込み酸化膜を露出させるトレンチを形成する段階；
前記マスクパターンを除去する段階；
全体上部に前記トレンチが完全に埋め込まれる程度の充分な厚さで絶縁膜を形成する段階；
前記窒化膜を研磨阻止層として前記絶縁膜を研磨する段階；
前記窒化膜、パッド酸化膜、及び前記トレンチに埋め込んだ絶縁膜の一部厚さをエッチングしてトレンチ型の第２フィールド酸化膜を形成する段階；及び
前記第１フィールド酸化膜により限定された半導体層領域にＰＭＯＳ素子を形成し、前記第２フィールド酸化膜により限定された半導体層領域にＮＭＯＳ素子を形成する段階を含むことを特徴とする、ＣＭＯＳ素子の製造方法。 - 前記第１フィールド酸化膜を形成する段階は、
熱酸化工程の時間及び温度を調節して前記埋め込み酸化膜とコンタクトされるように形成することを特徴とする、請求項５記載のＣＭＯＳ素子の製造方法。
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