JPH08181296A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH08181296A JPH08181296A JP32270794A JP32270794A JPH08181296A JP H08181296 A JPH08181296 A JP H08181296A JP 32270794 A JP32270794 A JP 32270794A JP 32270794 A JP32270794 A JP 32270794A JP H08181296 A JPH08181296 A JP H08181296A
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Abstract
(57)【要約】
【目的】 基板の貼り合わせ技術を利用して誘電体分離
基板を製造するに際し、厚い多結晶シリコンの堆積、お
よびその平坦化研磨を必要とせず、しかも貼り合わせ面
のボイドの発生を少なくする。 【構成】 第１半導体基板１に凹部２および溝３を形成
し、表面に酸化シリコン膜４を形成する。その後、第２
半導体基板５と貼り合わせ、第１半導体基板１の表面を
溝３が露出するまで研削および研磨する。そして、多結
晶シリコン７を埋設し、その表面を熱酸化して酸化膜９
を形成し、第１半導体基板１の表面および溝３の側壁の
酸化膜４、９を除去し、その後、凹部２に形成された酸
化膜４ａをストッパーとして選択研磨し、ＳＯＩ層１０
を形成する。
基板を製造するに際し、厚い多結晶シリコンの堆積、お
よびその平坦化研磨を必要とせず、しかも貼り合わせ面
のボイドの発生を少なくする。 【構成】 第１半導体基板１に凹部２および溝３を形成
し、表面に酸化シリコン膜４を形成する。その後、第２
半導体基板５と貼り合わせ、第１半導体基板１の表面を
溝３が露出するまで研削および研磨する。そして、多結
晶シリコン７を埋設し、その表面を熱酸化して酸化膜９
を形成し、第１半導体基板１の表面および溝３の側壁の
酸化膜４、９を除去し、その後、凹部２に形成された酸
化膜４ａをストッパーとして選択研磨し、ＳＯＩ層１０
を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、誘電体分離基板の製造
方法に関し、特に基板の貼り合わせ技術を利用した薄膜
ＳＯＩ(Silicon On Insulator)基板の製造方法に関す
る。
方法に関し、特に基板の貼り合わせ技術を利用した薄膜
ＳＯＩ(Silicon On Insulator)基板の製造方法に関す
る。
【０００２】
【従来の技術】誘電体分離基板の製造方法としては、２
枚のシリコン基板を酸化膜等の誘電体層を介して貼り合
わせ、一方の基板側から所定の厚さまで研磨することに
よってＳＯＩ層とする方法が知られている。しかし、こ
の従来技術の延長で例えば１μｍ以下の薄いＳＯＩ層を
形成しようとするとき、研磨精度の制約からＳＯＩ層の
厚みのバラツキが大きく所望の半導体素子を形成できな
いという問題がある。
枚のシリコン基板を酸化膜等の誘電体層を介して貼り合
わせ、一方の基板側から所定の厚さまで研磨することに
よってＳＯＩ層とする方法が知られている。しかし、こ
の従来技術の延長で例えば１μｍ以下の薄いＳＯＩ層を
形成しようとするとき、研磨精度の制約からＳＯＩ層の
厚みのバラツキが大きく所望の半導体素子を形成できな
いという問題がある。
【０００３】そこで、このような薄いＳＯＩ層を厚さ精
度よく形成する方法として、例えば図５に示す方法が知
られている。この方法は、半導体基板５０の鏡面５０ａ
に凹凸を形成した後、熱酸化で酸化膜５１を形成し（図
５（ａ））、次に多結晶シリコン５２を堆積して凹凸を
埋設する（図５（ｂ））。この後、多結晶シリコン５２
の表面段差を平坦化研磨し（図５（ｃ））、この研磨面
５２ａと他の鏡面研磨された半導体基板５３とを貼り合
わせ（図５（ｄ））、多結晶シリコン５２を堆積した基
板５０の他方の面５０ｂを研削および研磨する。この研
磨において、凹部５４に形成された酸化膜５１をストッ
パーとして機能させてＳＯＩ層５５の厚みばらつきの小
さな基板５６を得る（図５（ｅ））。
度よく形成する方法として、例えば図５に示す方法が知
られている。この方法は、半導体基板５０の鏡面５０ａ
に凹凸を形成した後、熱酸化で酸化膜５１を形成し（図
５（ａ））、次に多結晶シリコン５２を堆積して凹凸を
埋設する（図５（ｂ））。この後、多結晶シリコン５２
の表面段差を平坦化研磨し（図５（ｃ））、この研磨面
５２ａと他の鏡面研磨された半導体基板５３とを貼り合
わせ（図５（ｄ））、多結晶シリコン５２を堆積した基
板５０の他方の面５０ｂを研削および研磨する。この研
磨において、凹部５４に形成された酸化膜５１をストッ
パーとして機能させてＳＯＩ層５５の厚みばらつきの小
さな基板５６を得る（図５（ｅ））。
【０００４】
【発明が解決しようとする課題】上述の方法では酸化膜
５１等の誘電体層をストッパーとして選択研磨ができる
ため、ＳＯＩ層５５の厚さの精度、およびばらつきの問
題は解決される。しかしながら、この方法においては、
少なくとも３μｍ以上の厚い多結晶シリコン５２を堆積
し、さらにその多結晶シリコン層５２を平坦化研磨しな
ければならない。すなわち、貼り合わせが可能となるま
で凹凸を平坦にするとともに、面粗度を向上させて多結
晶シリコン５２の表面を鏡面に仕上げる必要が生じる。
従って、そのような厚い多結晶シリコン５２を堆積する
工程、及び平坦化研磨する工程が必要となる。
５１等の誘電体層をストッパーとして選択研磨ができる
ため、ＳＯＩ層５５の厚さの精度、およびばらつきの問
題は解決される。しかしながら、この方法においては、
少なくとも３μｍ以上の厚い多結晶シリコン５２を堆積
し、さらにその多結晶シリコン層５２を平坦化研磨しな
ければならない。すなわち、貼り合わせが可能となるま
で凹凸を平坦にするとともに、面粗度を向上させて多結
晶シリコン５２の表面を鏡面に仕上げる必要が生じる。
従って、そのような厚い多結晶シリコン５２を堆積する
工程、及び平坦化研磨する工程が必要となる。
【０００５】また、面方位がランダムな結晶粒からなる
多結晶シリコン５２の研磨後の面粗度は、単結晶シリコ
ンよりも悪いことから、貼り合わせ面に未接合領域（ボ
イド）が発生しやすいという問題もある。本発明は上記
問題に鑑みてなされたもので、基板の貼り合わせ技術を
利用して誘電体分離基板を製造するに際し、厚い多結晶
シリコンの堆積、およびその平坦化研磨を必要とせず、
しかも貼り合わせ面のボイドの発生を少なくすることを
目的とする。
多結晶シリコン５２の研磨後の面粗度は、単結晶シリコ
ンよりも悪いことから、貼り合わせ面に未接合領域（ボ
イド）が発生しやすいという問題もある。本発明は上記
問題に鑑みてなされたもので、基板の貼り合わせ技術を
利用して誘電体分離基板を製造するに際し、厚い多結晶
シリコンの堆積、およびその平坦化研磨を必要とせず、
しかも貼り合わせ面のボイドの発生を少なくすることを
目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、一方の面が鏡面
研磨された第１半導体基板（１）の鏡面側に凹部（２）
を形成する第１工程と、前記凹部（２）よりも深い溝
（３）を凹部（２）領域に形成する第２工程と、前記第
１半導体基板（１）を酸化性雰囲気にて熱酸化して、前
記第１半導体基板（１）の鏡面側に酸化膜（４）を形成
する第３工程と、前記第１半導体基板（１）の酸化膜
（４）が形成された面と少なくとも一方の面が鏡面研磨
された第２半導体基板（５）の鏡面とを貼り合わせて貼
り合わせ基板（６）を形成する第４工程と、この貼り合
わせ基板（６）における前記第１半導体基板（１）の他
方の面側から所定の厚さを除去して前記溝（３）を露出
させる第５工程と、前記溝（３）に連通した凹部（２）
および前記第２半導体基板（５）によって形成された空
洞部（８ａ）を多結晶シリコン（７）の堆積により埋設
する第６工程と、この第６工程における多結晶シリコン
（７）の堆積にて前記溝（３）の側壁に形成された多結
晶シリコン（７）を、酸化性雰囲気にて熱酸化して酸化
膜（９）にする第７工程と、この第７工程で形成された
酸化膜（９）と前記第３工程で形成された溝（３）の側
壁の酸化膜（４）を除去する第８工程と、前記第３工程
の熱酸化により前記凹部（２）に形成された酸化膜（４
ａ）をストッパーとして前記第１半導体基板（１）を選
択研磨する第９工程とを有することを特徴としている。
め、請求項１に記載の発明においては、一方の面が鏡面
研磨された第１半導体基板（１）の鏡面側に凹部（２）
を形成する第１工程と、前記凹部（２）よりも深い溝
（３）を凹部（２）領域に形成する第２工程と、前記第
１半導体基板（１）を酸化性雰囲気にて熱酸化して、前
記第１半導体基板（１）の鏡面側に酸化膜（４）を形成
する第３工程と、前記第１半導体基板（１）の酸化膜
（４）が形成された面と少なくとも一方の面が鏡面研磨
された第２半導体基板（５）の鏡面とを貼り合わせて貼
り合わせ基板（６）を形成する第４工程と、この貼り合
わせ基板（６）における前記第１半導体基板（１）の他
方の面側から所定の厚さを除去して前記溝（３）を露出
させる第５工程と、前記溝（３）に連通した凹部（２）
および前記第２半導体基板（５）によって形成された空
洞部（８ａ）を多結晶シリコン（７）の堆積により埋設
する第６工程と、この第６工程における多結晶シリコン
（７）の堆積にて前記溝（３）の側壁に形成された多結
晶シリコン（７）を、酸化性雰囲気にて熱酸化して酸化
膜（９）にする第７工程と、この第７工程で形成された
酸化膜（９）と前記第３工程で形成された溝（３）の側
壁の酸化膜（４）を除去する第８工程と、前記第３工程
の熱酸化により前記凹部（２）に形成された酸化膜（４
ａ）をストッパーとして前記第１半導体基板（１）を選
択研磨する第９工程とを有することを特徴としている。
【０００７】請求項２に記載の発明においては、一方の
面が鏡面研磨された第１半導体基板（１）の鏡面側に凹
部（２）を形成する第１工程と、前記凹部（２）よりも
深い溝（３）を凹部（２）領域に形成する第２工程と、
前記第１半導体基板（１）を酸化性雰囲気にて熱酸化し
て、前記第１半導体基板（１）の鏡面側に酸化膜（４）
を形成する第３工程と、前記第１半導体基板（１）の酸
化膜（４）が形成された面と少なくとも一方の面が鏡面
研磨された第２半導体基板（５）の鏡面とを貼り合わせ
て貼り合わせ基板（６）を形成する第４工程と、この貼
り合わせ基板（６）における前記第１半導体基板（１）
の他方の面側から所定の厚さを除去して前記溝（３）を
露出させる第５工程と、酸化性雰囲気にて熱酸化して、
前記溝（３）に連通した凹部（２）および前記第２半導
体基板（５）によって形成された空洞部（８ａ）を酸化
膜（２０）で埋設する第６工程と、この第６工程の熱酸
化により前記第１半導体基板（１）の他方の表面および
前記溝（３）の側壁に形成された酸化膜（２１、２２）
を除去する第７工程と、前記第３工程で凹部（２）に形
成された酸化膜（４ａ）をストッパーとして前記第１半
導体基板（１）を選択研磨する第８工程とを有すること
を特徴としている。
面が鏡面研磨された第１半導体基板（１）の鏡面側に凹
部（２）を形成する第１工程と、前記凹部（２）よりも
深い溝（３）を凹部（２）領域に形成する第２工程と、
前記第１半導体基板（１）を酸化性雰囲気にて熱酸化し
て、前記第１半導体基板（１）の鏡面側に酸化膜（４）
を形成する第３工程と、前記第１半導体基板（１）の酸
化膜（４）が形成された面と少なくとも一方の面が鏡面
研磨された第２半導体基板（５）の鏡面とを貼り合わせ
て貼り合わせ基板（６）を形成する第４工程と、この貼
り合わせ基板（６）における前記第１半導体基板（１）
の他方の面側から所定の厚さを除去して前記溝（３）を
露出させる第５工程と、酸化性雰囲気にて熱酸化して、
前記溝（３）に連通した凹部（２）および前記第２半導
体基板（５）によって形成された空洞部（８ａ）を酸化
膜（２０）で埋設する第６工程と、この第６工程の熱酸
化により前記第１半導体基板（１）の他方の表面および
前記溝（３）の側壁に形成された酸化膜（２１、２２）
を除去する第７工程と、前記第３工程で凹部（２）に形
成された酸化膜（４ａ）をストッパーとして前記第１半
導体基板（１）を選択研磨する第８工程とを有すること
を特徴としている。
【０００８】請求項３に記載の発明では、請求項１又は
２に記載の発明において、前記第４工程は、第２半導体
基板（５）も酸化性雰囲気にて熱酸化してその鏡面側に
酸化膜を形成し、この酸化膜が形成された面と前記第１
半導体基板（１）の酸化膜（４）が形成された面とを貼
り合わせて貼り合わせ基板（６）を形成するものである
ことを特徴としている。
２に記載の発明において、前記第４工程は、第２半導体
基板（５）も酸化性雰囲気にて熱酸化してその鏡面側に
酸化膜を形成し、この酸化膜が形成された面と前記第１
半導体基板（１）の酸化膜（４）が形成された面とを貼
り合わせて貼り合わせ基板（６）を形成するものである
ことを特徴としている。
【０００９】請求項４に記載の発明においては、一方の
面が鏡面研磨された第１半導体基板（１）の鏡面側に凹
部（２）を形成する第１工程と、前記凹部（２）よりも
深い溝（３）を凹部（２）領域に形成する第２工程と、
少なくとも一方の面が鏡面研磨された第２半導体基板
（５）を酸化性雰囲気にて熱酸化して、この第２半導体
基板（５）の鏡面側に酸化膜（３１）を形成する第３工
程と、前記第１半導体基板（１）の鏡面と前記第２半導
体基板（５）の酸化膜（３１）が形成された面とを貼り
合わせて貼り合わせ基板（６）を形成する第４工程と、
この貼り合わせ基板（６）における前記第１半導体基板
（１）の他方の面側から所定の厚さを除去して前記溝
（３）を露出させる第５工程と、この貼り合わせ基板
（６）を酸化性雰囲気にて熱酸化して、前記凹部（２）
および溝（３）の表面に酸化膜（３２）を形成する第６
工程と、前記凹部（２）に形成された酸化膜（３２）と
第２半導体基板（５）の酸化膜（３１）との間に形成さ
れた空洞部（８ａ）を多結晶シリコン（７）の堆積によ
り埋設する第７工程と、この第７工程における多結晶シ
リコン（７）の堆積にて前記溝（３）の側壁に形成され
た多結晶シリコン（７）を、酸化性雰囲気にて熱酸化し
て酸化膜（９）にする第８工程と、この第８工程で形成
された酸化膜（９）と前記第６工程で形成された溝
（３）の側壁の酸化膜（３２）を除去する第９工程と、
前記第６工程の熱酸化により前記凹部（２）に形成され
た酸化膜（３２ａ）をストッパーとして前記第１半導体
基板（１）を選択研磨する第１０工程とを有することを
特徴としている。
面が鏡面研磨された第１半導体基板（１）の鏡面側に凹
部（２）を形成する第１工程と、前記凹部（２）よりも
深い溝（３）を凹部（２）領域に形成する第２工程と、
少なくとも一方の面が鏡面研磨された第２半導体基板
（５）を酸化性雰囲気にて熱酸化して、この第２半導体
基板（５）の鏡面側に酸化膜（３１）を形成する第３工
程と、前記第１半導体基板（１）の鏡面と前記第２半導
体基板（５）の酸化膜（３１）が形成された面とを貼り
合わせて貼り合わせ基板（６）を形成する第４工程と、
この貼り合わせ基板（６）における前記第１半導体基板
（１）の他方の面側から所定の厚さを除去して前記溝
（３）を露出させる第５工程と、この貼り合わせ基板
（６）を酸化性雰囲気にて熱酸化して、前記凹部（２）
および溝（３）の表面に酸化膜（３２）を形成する第６
工程と、前記凹部（２）に形成された酸化膜（３２）と
第２半導体基板（５）の酸化膜（３１）との間に形成さ
れた空洞部（８ａ）を多結晶シリコン（７）の堆積によ
り埋設する第７工程と、この第７工程における多結晶シ
リコン（７）の堆積にて前記溝（３）の側壁に形成され
た多結晶シリコン（７）を、酸化性雰囲気にて熱酸化し
て酸化膜（９）にする第８工程と、この第８工程で形成
された酸化膜（９）と前記第６工程で形成された溝
（３）の側壁の酸化膜（３２）を除去する第９工程と、
前記第６工程の熱酸化により前記凹部（２）に形成され
た酸化膜（３２ａ）をストッパーとして前記第１半導体
基板（１）を選択研磨する第１０工程とを有することを
特徴としている。
【００１０】請求項５に記載の発明においては、一方の
面が鏡面研磨された第１半導体基板（１）の鏡面側に凹
部（２）を形成する第１工程と、前記凹部（２）よりも
深い溝（３）を凹部（２）領域に形成する第２工程と、
少なくとも一方の面が鏡面研磨された第２半導体基板
（５）を酸化性雰囲気にて熱酸化して、この第２半導体
基板（５）の鏡面側に酸化膜（３１）を形成する第３工
程と、前記第１半導体基板（１）の鏡面と前記第２半導
体基板（５）の酸化膜（３１）が形成された面とを貼り
合わせて貼り合わせ基板（６）を形成する第４工程と、
この貼り合わせ基板（６）における前記第１半導体基板
（１）の他方の面側から所定の厚さを除去して前記溝
（３）を露出させる第５工程と、酸化性雰囲気にて熱酸
化して、前記溝（３）に連通した凹部（２）および前記
第２半導体基板（５）によって形成された空洞部（８
ａ）を酸化膜（４１）で埋設する第６工程と、前記第６
工程の熱酸化により前記第１半導体基板（１）の他方の
表面および前記溝（３）の側壁に形成された酸化膜（４
１）を除去する第７工程と、前記第６工程で凹部（２）
に形成された酸化膜（４１ａ）をストッパーとして前記
第１半導体基板（１）を選択研磨する第８工程とを有す
ることを特徴としている。
面が鏡面研磨された第１半導体基板（１）の鏡面側に凹
部（２）を形成する第１工程と、前記凹部（２）よりも
深い溝（３）を凹部（２）領域に形成する第２工程と、
少なくとも一方の面が鏡面研磨された第２半導体基板
（５）を酸化性雰囲気にて熱酸化して、この第２半導体
基板（５）の鏡面側に酸化膜（３１）を形成する第３工
程と、前記第１半導体基板（１）の鏡面と前記第２半導
体基板（５）の酸化膜（３１）が形成された面とを貼り
合わせて貼り合わせ基板（６）を形成する第４工程と、
この貼り合わせ基板（６）における前記第１半導体基板
（１）の他方の面側から所定の厚さを除去して前記溝
（３）を露出させる第５工程と、酸化性雰囲気にて熱酸
化して、前記溝（３）に連通した凹部（２）および前記
第２半導体基板（５）によって形成された空洞部（８
ａ）を酸化膜（４１）で埋設する第６工程と、前記第６
工程の熱酸化により前記第１半導体基板（１）の他方の
表面および前記溝（３）の側壁に形成された酸化膜（４
１）を除去する第７工程と、前記第６工程で凹部（２）
に形成された酸化膜（４１ａ）をストッパーとして前記
第１半導体基板（１）を選択研磨する第８工程とを有す
ることを特徴としている。
【００１１】請求項６に記載の発明においては、一方の
面が鏡面研磨された第１半導体基板（１）の鏡面側に凹
部（２）を形成する工程と、前記凹部（２）および前記
第１半導体基板（１）の鏡面に熱酸化膜（４）を形成す
る工程と、前記第１半導体基板（１）の酸化膜（４）が
形成された面と少なくとも一方の面が鏡面研磨された第
２半導体基板（５）の鏡面とを貼り合わせて貼り合わせ
基板（６）を形成する工程と、この貼り合わせ基板
（６）において前記凹部（２）に形成された酸化膜（４
ａ）をストッパーとして前記第１半導体基板（１）を選
択研磨する工程とを有することを特徴としている。
面が鏡面研磨された第１半導体基板（１）の鏡面側に凹
部（２）を形成する工程と、前記凹部（２）および前記
第１半導体基板（１）の鏡面に熱酸化膜（４）を形成す
る工程と、前記第１半導体基板（１）の酸化膜（４）が
形成された面と少なくとも一方の面が鏡面研磨された第
２半導体基板（５）の鏡面とを貼り合わせて貼り合わせ
基板（６）を形成する工程と、この貼り合わせ基板
（６）において前記凹部（２）に形成された酸化膜（４
ａ）をストッパーとして前記第１半導体基板（１）を選
択研磨する工程とを有することを特徴としている。
【００１２】請求項７に記載の発明においては、一方の
面が鏡面研磨された第１半導体基板（１）の鏡面側に凹
部（２）を形成する工程と、前記凹部（２）よりも深い
溝（３）を凹部（２）領域に形成する工程と、少なくと
も一方の面が鏡面研磨された第２半導体基板（５）を酸
化性雰囲気にて熱酸化して、この第２半導体基板（５）
の鏡面側に酸化膜（３１）を形成する工程と、前記第１
半導体基板（１）の鏡面と前記第２半導体基板（５）の
酸化膜（３１）が形成された面とを貼り合わせて貼り合
わせ基板（６）を形成する工程と、この貼り合わせ基板
（６）における前記第１半導体基板（１）の他方の面側
から所定の厚さを除去して前記溝（３）を露出させる工
程と、前記溝（３）に連通した凹部（２）に酸化膜（３
２、４１）を形成する工程と、この凹部（２）に形成さ
れた酸化膜（３２ａ、４１ａ）をストッパーとして前記
第１半導体基板（１）を選択研磨する工程とを有するこ
とを特徴としている。
面が鏡面研磨された第１半導体基板（１）の鏡面側に凹
部（２）を形成する工程と、前記凹部（２）よりも深い
溝（３）を凹部（２）領域に形成する工程と、少なくと
も一方の面が鏡面研磨された第２半導体基板（５）を酸
化性雰囲気にて熱酸化して、この第２半導体基板（５）
の鏡面側に酸化膜（３１）を形成する工程と、前記第１
半導体基板（１）の鏡面と前記第２半導体基板（５）の
酸化膜（３１）が形成された面とを貼り合わせて貼り合
わせ基板（６）を形成する工程と、この貼り合わせ基板
（６）における前記第１半導体基板（１）の他方の面側
から所定の厚さを除去して前記溝（３）を露出させる工
程と、前記溝（３）に連通した凹部（２）に酸化膜（３
２、４１）を形成する工程と、この凹部（２）に形成さ
れた酸化膜（３２ａ、４１ａ）をストッパーとして前記
第１半導体基板（１）を選択研磨する工程とを有するこ
とを特徴としている。
【００１３】なお、上記各手段のカッコ内の符号は、後
述する実施例記載の具体的手段との対応関係を示すもの
である。
述する実施例記載の具体的手段との対応関係を示すもの
である。
【００１４】
【発明の作用効果】請求項１乃至７に記載の発明によれ
ば、第１半導体基板の鏡面と少なくとも一方の面が鏡面
研磨された第２半導体基板の鏡面とが、熱酸化膜を介し
て貼り合わされ、貼り合わせ基板が形成される。また、
第１半導体基板には凹部が形成され、この凹部に酸化膜
が形成される。そして、この凹部に形成された酸化膜を
ストッパーとして、第１半導体基板が選択研磨される。
ば、第１半導体基板の鏡面と少なくとも一方の面が鏡面
研磨された第２半導体基板の鏡面とが、熱酸化膜を介し
て貼り合わされ、貼り合わせ基板が形成される。また、
第１半導体基板には凹部が形成され、この凹部に酸化膜
が形成される。そして、この凹部に形成された酸化膜を
ストッパーとして、第１半導体基板が選択研磨される。
【００１５】従って、基板の貼り合わせ技術を利用して
誘電体分離基板を製造するに際し、図５の従来工程のよ
うな厚い多結晶シリコンの堆積、およびその平坦化研磨
を必要とせず、第１、第２半導体基板を熱酸化膜を介し
て貼り合わせているため、貼り合わせ面のボイドの発生
を少なくすることができる。しかも、研磨においてスト
ッパーとして機能させる酸化膜を第１半導体基板に形成
した凹部に形成しているから、その酸化膜を貼り合わせ
面の近傍に精度良く形成することができ、これをストッ
パーとして選択研磨することにより均一な厚さの薄いＳ
ＯＩ層を形成することができる。
誘電体分離基板を製造するに際し、図５の従来工程のよ
うな厚い多結晶シリコンの堆積、およびその平坦化研磨
を必要とせず、第１、第２半導体基板を熱酸化膜を介し
て貼り合わせているため、貼り合わせ面のボイドの発生
を少なくすることができる。しかも、研磨においてスト
ッパーとして機能させる酸化膜を第１半導体基板に形成
した凹部に形成しているから、その酸化膜を貼り合わせ
面の近傍に精度良く形成することができ、これをストッ
パーとして選択研磨することにより均一な厚さの薄いＳ
ＯＩ層を形成することができる。
【００１６】
【実施例】以下、本発明を図に示す実施例について説明
する。 （第１実施例）図１は、本発明の第１実施例における誘
電体分離基板の製造工程を示す工程図である。以下、こ
の第１実施例を図１に示す工程順に従って説明する。
する。 （第１実施例）図１は、本発明の第１実施例における誘
電体分離基板の製造工程を示す工程図である。以下、こ
の第１実施例を図１に示す工程順に従って説明する。
【００１７】まず、図１（ａ）に示すように、少なくと
も一方の面を鏡面研磨した単結晶シリコンの第１半導体
基板１の鏡面１ａの一部をウエットの化学エッチング、
あるいは反応性イオンエッチング（ＲＩＥ）等のドライ
エッチングにより選択的にエッチングし、深さ０．０１
〜１．００μｍの凹部２を形成する。この深さは所望の
ＳＯＩ厚に等しくし、例えば０．１μｍのＳＯＩ厚とす
る場合は、深さを０．１μｍとする。
も一方の面を鏡面研磨した単結晶シリコンの第１半導体
基板１の鏡面１ａの一部をウエットの化学エッチング、
あるいは反応性イオンエッチング（ＲＩＥ）等のドライ
エッチングにより選択的にエッチングし、深さ０．０１
〜１．００μｍの凹部２を形成する。この深さは所望の
ＳＯＩ厚に等しくし、例えば０．１μｍのＳＯＩ厚とす
る場合は、深さを０．１μｍとする。
【００１８】次に、凹部２の領域内に溝３を、例えばウ
エットの化学エッチング、あるいはＲＩＥ等の方法で形
成する。この溝３は、凹部２と第１半導体基板１の鏡面
１ａの境界に平行に形成することが望ましく、図１
（ａ）に示すように、溝３の幅Ｌ２は、凹部２の領域内
に形成するため、凹部２の幅Ｌ１以下にしなければなら
ない。溝３を形成する位置は、溝３が形成されずに残る
凹部領域２ａの幅Ｌ３およびＬ４が０以上であればよ
く、必ずしもＬ３＝Ｌ４でなくてもよい。
エットの化学エッチング、あるいはＲＩＥ等の方法で形
成する。この溝３は、凹部２と第１半導体基板１の鏡面
１ａの境界に平行に形成することが望ましく、図１
（ａ）に示すように、溝３の幅Ｌ２は、凹部２の領域内
に形成するため、凹部２の幅Ｌ１以下にしなければなら
ない。溝３を形成する位置は、溝３が形成されずに残る
凹部領域２ａの幅Ｌ３およびＬ４が０以上であればよ
く、必ずしもＬ３＝Ｌ４でなくてもよい。
【００１９】なお、後工程でこの凹部領域２ａに形成さ
れる酸化シリコン４ａが選択研磨でのストッパーとして
機能するため、幅Ｌ３、Ｌ４はストッパーとして機能さ
せるに十分な幅に設定する。また、後工程の多結晶シリ
コンの堆積工程で堆積する多結晶シリコン７の厚み以上
に、Ｌ３あるいはＬ４の少なくとも一方をしなければな
らない。
れる酸化シリコン４ａが選択研磨でのストッパーとして
機能するため、幅Ｌ３、Ｌ４はストッパーとして機能さ
せるに十分な幅に設定する。また、後工程の多結晶シリ
コンの堆積工程で堆積する多結晶シリコン７の厚み以上
に、Ｌ３あるいはＬ４の少なくとも一方をしなければな
らない。
【００２０】以上のように、溝３の幅Ｌ２は、凹部２の
幅Ｌ１、幅Ｌ３、Ｌ４にあたる領域のストッパーとして
の機能、および多結晶シリコン７の膜厚から設定される
が、凹部２の幅Ｌ１と同様に溝３の幅Ｌ２も、必ずしも
すべての領域で一定とする必要はない。この溝幅Ｌ２
は、例えば０．５〜１００μｍで形成する。また、溝３
の深さは、例えば０．５〜１０μｍと、少なくとも凹部
２の深さよりも大きくする。溝３を形成後、この第１半
導体基板１を熱酸化し、その後この熱酸化によって形成
された酸化シリコン膜を例えばふっ化水素水溶液により
完全に除去し、ＲＩＥ等による前記エッチング工程にお
いて基板表面に生じた結晶のダメージを除去するように
してもよい。
幅Ｌ１、幅Ｌ３、Ｌ４にあたる領域のストッパーとして
の機能、および多結晶シリコン７の膜厚から設定される
が、凹部２の幅Ｌ１と同様に溝３の幅Ｌ２も、必ずしも
すべての領域で一定とする必要はない。この溝幅Ｌ２
は、例えば０．５〜１００μｍで形成する。また、溝３
の深さは、例えば０．５〜１０μｍと、少なくとも凹部
２の深さよりも大きくする。溝３を形成後、この第１半
導体基板１を熱酸化し、その後この熱酸化によって形成
された酸化シリコン膜を例えばふっ化水素水溶液により
完全に除去し、ＲＩＥ等による前記エッチング工程にお
いて基板表面に生じた結晶のダメージを除去するように
してもよい。
【００２１】次に、図１（ｂ）に示すように、この第１
半導体基板１を例えばドライＯ2 、ウエットＯ2 あるい
はＨ2 ／Ｏ2 混合燃焼気体中等の酸化性雰囲気で熱処理
を施し、０．０５〜２．００μｍの酸化シリコン膜４を
第１半導体基板１の鏡面１ａおよび凹部２に形成する。
この酸化シリコン膜４の厚みはＳＯＩ層下部の埋め込み
酸化シリコン膜の厚みに等しくなるため、所望の厚みと
なるようにこの熱酸化の条件は設定する。
半導体基板１を例えばドライＯ2 、ウエットＯ2 あるい
はＨ2 ／Ｏ2 混合燃焼気体中等の酸化性雰囲気で熱処理
を施し、０．０５〜２．００μｍの酸化シリコン膜４を
第１半導体基板１の鏡面１ａおよび凹部２に形成する。
この酸化シリコン膜４の厚みはＳＯＩ層下部の埋め込み
酸化シリコン膜の厚みに等しくなるため、所望の厚みと
なるようにこの熱酸化の条件は設定する。
【００２２】次に、この第１半導体基板１と少なくとも
一方の面が鏡面研磨された単結晶シリコンの第２半導体
基板５とを例えば、ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝
１：１：４の混合液による有機物の除去、ＨＣｌ：Ｈ2
Ｏ2 ：Ｈ2 Ｏ＝１：１：４の混合液による金属汚染の除
去、および純水洗浄を順次施すことにより、十分洗浄す
る。
一方の面が鏡面研磨された単結晶シリコンの第２半導体
基板５とを例えば、ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝
１：１：４の混合液による有機物の除去、ＨＣｌ：Ｈ2
Ｏ2 ：Ｈ2 Ｏ＝１：１：４の混合液による金属汚染の除
去、および純水洗浄を順次施すことにより、十分洗浄す
る。
【００２３】その後、第２半導体基板５を例えばＨ2 Ｓ
Ｏ4 ：Ｈ2 Ｏ2 ＝４：１の混合液等の酸性溶液中への浸
漬あるいは熱酸化あるいは酸素プラズマ照射等によって
基板表面に１〜１００ｎｍ程度の酸化層を形成して親水
性を持たせ、純水にて洗浄する。なお、第１半導体基板
１についても、次工程の乾燥工程の前に、例えばＨ2Ｓ
Ｏ4 ：Ｈ2 Ｏ2 ＝４：１の混合液等の酸性溶液中への浸
漬を行った後、純水にて洗浄を行ってもよい。
Ｏ4 ：Ｈ2 Ｏ2 ＝４：１の混合液等の酸性溶液中への浸
漬あるいは熱酸化あるいは酸素プラズマ照射等によって
基板表面に１〜１００ｎｍ程度の酸化層を形成して親水
性を持たせ、純水にて洗浄する。なお、第１半導体基板
１についても、次工程の乾燥工程の前に、例えばＨ2Ｓ
Ｏ4 ：Ｈ2 Ｏ2 ＝４：１の混合液等の酸性溶液中への浸
漬を行った後、純水にて洗浄を行ってもよい。
【００２４】次に、乾燥窒素、スピン等の乾燥を行い、
基板表面に吸着する水分量を制御した後、図１（ｃ）に
示すように、これら２枚の第１半導体基板１の鏡面１ａ
上に形成された酸化シリコン膜４と第２半導体基板５の
鏡面５ａとを密着させる。これにより２枚の基板１、５
は表面に形成されたシラノール基および表面に吸着した
水分子の水素結合により接着される。
基板表面に吸着する水分量を制御した後、図１（ｃ）に
示すように、これら２枚の第１半導体基板１の鏡面１ａ
上に形成された酸化シリコン膜４と第２半導体基板５の
鏡面５ａとを密着させる。これにより２枚の基板１、５
は表面に形成されたシラノール基および表面に吸着した
水分子の水素結合により接着される。
【００２５】なお、第２半導体基板５の表面に酸化層を
形成するのではなく、高濃度のふっ化水素水溶液に浸漬
させた後、純水で洗浄することで、表面にシラノール基
を形成して第１半導体基板１と水素結合をさせてもよ
い。また、第２半導体基板５の鏡面５ａにも熱酸化によ
り酸化シリコン膜を形成しておいてもよい。さらに、こ
の接着した基板１および５を例えば１０Ｔｏｒｒ以下の
真空中にて乾燥させる。この後、基板１、５に例えば窒
素、アルゴン等の不活性雰囲気中で１１００°Ｃ以上、
１時間以上の熱処理を施すことにより、接着面において
脱水縮合反応が起き、２枚の基板１、５は直接接合され
て一体化し、接合基板６が形成される。ただし、このと
き凹部２に形成された酸化膜４および溝３は接合してお
らず空洞８となっている。
形成するのではなく、高濃度のふっ化水素水溶液に浸漬
させた後、純水で洗浄することで、表面にシラノール基
を形成して第１半導体基板１と水素結合をさせてもよ
い。また、第２半導体基板５の鏡面５ａにも熱酸化によ
り酸化シリコン膜を形成しておいてもよい。さらに、こ
の接着した基板１および５を例えば１０Ｔｏｒｒ以下の
真空中にて乾燥させる。この後、基板１、５に例えば窒
素、アルゴン等の不活性雰囲気中で１１００°Ｃ以上、
１時間以上の熱処理を施すことにより、接着面において
脱水縮合反応が起き、２枚の基板１、５は直接接合され
て一体化し、接合基板６が形成される。ただし、このと
き凹部２に形成された酸化膜４および溝３は接合してお
らず空洞８となっている。
【００２６】次に、図１（ｄ）に示すように、基板１を
その表面１ｂ側から溝３が露出する直前まで研削し、そ
して研磨を行って溝３を露出させる。研磨後の空洞部８
ａには研磨剤の砥粒等が残っているため、ＨＦ：Ｈ2 Ｏ
＝１：５０〜１：２０のふっ化水素水溶液で洗浄するこ
とが望ましい。次に、図１（ｅ）に示すように、例えば
ＬＰＣＶＤで多結晶シリコン７を堆積させ、凹部２に形
成された酸化膜４ａと第２半導体基板５との間に形成さ
れた空洞部８ａを埋設する。多結晶シリコン７の厚みは
空洞部８ａの高さをＨとすると、Ｈ／２以上を堆積すれ
ばよい。従って、例えば０．２μｍのＳＯＩ層を形成す
る場合は、凹部２の深さは０．２μｍであるためＨ＝
０．２μｍとなり、多結晶シリコン７は０．１μｍ以上
を堆積するだけでよい。
その表面１ｂ側から溝３が露出する直前まで研削し、そ
して研磨を行って溝３を露出させる。研磨後の空洞部８
ａには研磨剤の砥粒等が残っているため、ＨＦ：Ｈ2 Ｏ
＝１：５０〜１：２０のふっ化水素水溶液で洗浄するこ
とが望ましい。次に、図１（ｅ）に示すように、例えば
ＬＰＣＶＤで多結晶シリコン７を堆積させ、凹部２に形
成された酸化膜４ａと第２半導体基板５との間に形成さ
れた空洞部８ａを埋設する。多結晶シリコン７の厚みは
空洞部８ａの高さをＨとすると、Ｈ／２以上を堆積すれ
ばよい。従って、例えば０．２μｍのＳＯＩ層を形成す
る場合は、凹部２の深さは０．２μｍであるためＨ＝
０．２μｍとなり、多結晶シリコン７は０．１μｍ以上
を堆積するだけでよい。
【００２７】次に、図１（ｆ）に示すように、例えばド
ライＯ2 、ウエットＯ2 あるいはＨ 2 ／Ｏ2 混合燃焼気
体中等の酸化性雰囲気で熱処理を施し、溝３の側壁に形
成された多結晶シリコン７をすべて酸化シリコン９とす
る。従って、この熱酸化の条件は多結晶シリコン７の厚
みによって決められる。この熱酸化により溝３の側壁に
形成された多結晶シリコン７はすべて酸化シリコン９と
なるが、空洞部８ａを埋設している多結晶シリコン７は
溝部側から酸化され、図１（ｆ）に示したように溝部３
から離れた領域の多結晶シリコン７ａは酸化されずに残
る。これは空洞部８ａの幅、すなわち凹部領域２ａの幅
Ｌ３、あるいはＬ４が多結晶シリコン７の厚みよりも大
きく設定してあることによる。
ライＯ2 、ウエットＯ2 あるいはＨ 2 ／Ｏ2 混合燃焼気
体中等の酸化性雰囲気で熱処理を施し、溝３の側壁に形
成された多結晶シリコン７をすべて酸化シリコン９とす
る。従って、この熱酸化の条件は多結晶シリコン７の厚
みによって決められる。この熱酸化により溝３の側壁に
形成された多結晶シリコン７はすべて酸化シリコン９と
なるが、空洞部８ａを埋設している多結晶シリコン７は
溝部側から酸化され、図１（ｆ）に示したように溝部３
から離れた領域の多結晶シリコン７ａは酸化されずに残
る。これは空洞部８ａの幅、すなわち凹部領域２ａの幅
Ｌ３、あるいはＬ４が多結晶シリコン７の厚みよりも大
きく設定してあることによる。
【００２８】次に、図１（ｇ）に示すように、ふっ化水
素水溶液により溝側壁に形成された酸化シリコン９、４
を除去する。このときの条件は凹部２に形成された酸化
膜４ａがすべて除去されないようにしなければならな
い。またこの除去工程において研磨面１ｃ上の酸化シリ
コンも除去される。次に、図１（ｈ）に示すように、凹
部２に形成された酸化シリコン４ａが、基板１ｂ側表面
に露出するまで選択研磨を行う。この選択研磨は、例え
ばアミン系研磨液とポリエステル製の平板パッドを使
い、凹部２に形成された酸化シリコン４ａをポリッシン
グストッパーとして機能させることで、均一な厚さに制
御された薄膜ＳＯＩ層１０が形成される。
素水溶液により溝側壁に形成された酸化シリコン９、４
を除去する。このときの条件は凹部２に形成された酸化
膜４ａがすべて除去されないようにしなければならな
い。またこの除去工程において研磨面１ｃ上の酸化シリ
コンも除去される。次に、図１（ｈ）に示すように、凹
部２に形成された酸化シリコン４ａが、基板１ｂ側表面
に露出するまで選択研磨を行う。この選択研磨は、例え
ばアミン系研磨液とポリエステル製の平板パッドを使
い、凹部２に形成された酸化シリコン４ａをポリッシン
グストッパーとして機能させることで、均一な厚さに制
御された薄膜ＳＯＩ層１０が形成される。
【００２９】なお、溝３の部分にはＳＯＩ層１０、およ
び埋め込み酸化シリコン膜４の膜厚に応じた段差が残る
が、通常は１μｍ以下であるため特に埋める必要はな
い。ただし、段差が大きく後の素子形成工程に支障があ
る場合には酸化シリコンなどの誘電体や多結晶シリコン
等の半導体材料で埋めて平坦化してもよい。なお、この
後、図示してないが、上記工程により製造された半導体
基板に対し、通常のＭＯＳＦＥＴ製造技術により、ＳＯ
Ｉ層１０にＭＯＳＦＥＴ（半導体素子）を形成して半導
体集積回路装置を製造する。 （第２実施例）第１実施例では、第１半導体基板１の凹
部２に形成された酸化膜４と第２半導体基板５との間に
形成された空洞部８ａを多結晶シリコン７で埋設させた
が、この第２実施例では、図２（ｅ）に示すように、多
結晶シリコン７では埋設せず、接合基板６を熱酸化する
ことにより、酸化シリコン２０で埋設する。これは熱酸
化で形成する酸化シリコンはその体積がおよそ２倍に膨
張するために空洞部８ａの埋設は可能となる。
び埋め込み酸化シリコン膜４の膜厚に応じた段差が残る
が、通常は１μｍ以下であるため特に埋める必要はな
い。ただし、段差が大きく後の素子形成工程に支障があ
る場合には酸化シリコンなどの誘電体や多結晶シリコン
等の半導体材料で埋めて平坦化してもよい。なお、この
後、図示してないが、上記工程により製造された半導体
基板に対し、通常のＭＯＳＦＥＴ製造技術により、ＳＯ
Ｉ層１０にＭＯＳＦＥＴ（半導体素子）を形成して半導
体集積回路装置を製造する。 （第２実施例）第１実施例では、第１半導体基板１の凹
部２に形成された酸化膜４と第２半導体基板５との間に
形成された空洞部８ａを多結晶シリコン７で埋設させた
が、この第２実施例では、図２（ｅ）に示すように、多
結晶シリコン７では埋設せず、接合基板６を熱酸化する
ことにより、酸化シリコン２０で埋設する。これは熱酸
化で形成する酸化シリコンはその体積がおよそ２倍に膨
張するために空洞部８ａの埋設は可能となる。
【００３０】なお、図２（ａ）〜（ｄ）は、図１（ａ）
〜（ｄ）と同じ工程であり、この場合も第１実施例と同
様、貼り合わせ前に第２半導体基板５に酸化シリコン膜
を形成しておいてもよい。次に、図２（ｆ）に示すよう
に、ふっ化水素水溶液により溝側壁に形成された酸化シ
リコン２１と研磨面１ｃに形成された酸化シリコン２２
を除去する。このときの条件は空洞部８ａを埋設してい
る酸化シリコン２０がすべて除去されないようにしなけ
ればならない。
〜（ｄ）と同じ工程であり、この場合も第１実施例と同
様、貼り合わせ前に第２半導体基板５に酸化シリコン膜
を形成しておいてもよい。次に、図２（ｆ）に示すよう
に、ふっ化水素水溶液により溝側壁に形成された酸化シ
リコン２１と研磨面１ｃに形成された酸化シリコン２２
を除去する。このときの条件は空洞部８ａを埋設してい
る酸化シリコン２０がすべて除去されないようにしなけ
ればならない。
【００３１】この後の工程は第１実施例と同じく、酸化
シリコン２０をストッパとして機能させ、選択研磨を行
う。なお、本実施例でのＳＯＩ厚１０は凹部２の深さと
は等しくならず、第１半導体基板１の酸化膜４の厚み、
空洞部８ａの高さＨ、第２半導体基板５の酸化膜の有
無、接合基板６の熱酸化温度等によって決まるため、こ
れらを考慮して凹部２の深さを設定しなければならな
い。 （第３実施例）第１実施例では第１半導体基板１に熱酸
化シリコン膜４を形成して第２半導体基板５と貼り合わ
せたが、この第３実施例では、図３に示すように、第１
半導体基板１には熱酸化シリコン膜４を形成せず、第２
半導体基板５の鏡面５ａに酸化シリコン膜３１を形成
し、第１半導体基板１の鏡面１ａと第２半導体基板５の
酸化シリコン膜３１とを貼り合わせる（図３（ｂ））。
シリコン２０をストッパとして機能させ、選択研磨を行
う。なお、本実施例でのＳＯＩ厚１０は凹部２の深さと
は等しくならず、第１半導体基板１の酸化膜４の厚み、
空洞部８ａの高さＨ、第２半導体基板５の酸化膜の有
無、接合基板６の熱酸化温度等によって決まるため、こ
れらを考慮して凹部２の深さを設定しなければならな
い。 （第３実施例）第１実施例では第１半導体基板１に熱酸
化シリコン膜４を形成して第２半導体基板５と貼り合わ
せたが、この第３実施例では、図３に示すように、第１
半導体基板１には熱酸化シリコン膜４を形成せず、第２
半導体基板５の鏡面５ａに酸化シリコン膜３１を形成
し、第１半導体基板１の鏡面１ａと第２半導体基板５の
酸化シリコン膜３１とを貼り合わせる（図３（ｂ））。
【００３２】次に、図３（ｃ）に示すように、第１半導
体基板１をその表面１ｂ側から溝３が表面に露出するま
で研削、研磨を行う。次に、図３（ｄ）に示すように、
熱酸化により凹部２の表面に酸化シリコン３２を形成す
る。次に、図３（ｅ）に示すように、第１半導体基板１
の凹部２に形成された酸化シリコン膜３２ａと酸化シリ
コン膜３１との間に形成された空洞部８ａを多結晶シリ
コン７で埋設する。この後の工程は、第１実施例と同じ
である。
体基板１をその表面１ｂ側から溝３が表面に露出するま
で研削、研磨を行う。次に、図３（ｄ）に示すように、
熱酸化により凹部２の表面に酸化シリコン３２を形成す
る。次に、図３（ｅ）に示すように、第１半導体基板１
の凹部２に形成された酸化シリコン膜３２ａと酸化シリ
コン膜３１との間に形成された空洞部８ａを多結晶シリ
コン７で埋設する。この後の工程は、第１実施例と同じ
である。
【００３３】なお、本実施例ではＳＯＩ層１０の厚み
は、凹部２の深さ＋０．４５×（凹部２に形成された酸
化シリコン膜３２ａの厚み）となる。 （第４実施例）第３実施例では第１半導体基板１の凹部
２に形成された酸化シリコン膜３２ａと第２半導体基板
５との間に形成された空洞部８ａを多結晶シリコン７で
埋設させたが、この第４実施例では図４に示すように、
接合基板６を熱酸化することにより、酸化シリコン４１
を形成し、凹部２に酸化シリコン４１ａを埋設すること
により行う。この後の工程は、第２実施例と同じであ
る。
は、凹部２の深さ＋０．４５×（凹部２に形成された酸
化シリコン膜３２ａの厚み）となる。 （第４実施例）第３実施例では第１半導体基板１の凹部
２に形成された酸化シリコン膜３２ａと第２半導体基板
５との間に形成された空洞部８ａを多結晶シリコン７で
埋設させたが、この第４実施例では図４に示すように、
接合基板６を熱酸化することにより、酸化シリコン４１
を形成し、凹部２に酸化シリコン４１ａを埋設すること
により行う。この後の工程は、第２実施例と同じであ
る。
【００３４】上記した種々の実施例によれば、厚い多結
晶シリコンの堆積、およびその平坦化研磨を必要とせ
ず、面粗度の良好な単結晶シリコン面と、面粗度の良好
な熱酸化により形成した酸化膜面、あるいは酸化膜面同
士を貼り合わせることで貼り合わせ面のボイドの発生を
少なくすることができる。しかも、研磨においてストッ
パーとして機能させる誘電体層を選択的に貼り合わせ面
の近傍に精度良く形成し、これをストッパーとして選択
研磨することにより均一な厚さの薄いＳＯＩ層を形成で
きる。
晶シリコンの堆積、およびその平坦化研磨を必要とせ
ず、面粗度の良好な単結晶シリコン面と、面粗度の良好
な熱酸化により形成した酸化膜面、あるいは酸化膜面同
士を貼り合わせることで貼り合わせ面のボイドの発生を
少なくすることができる。しかも、研磨においてストッ
パーとして機能させる誘電体層を選択的に貼り合わせ面
の近傍に精度良く形成し、これをストッパーとして選択
研磨することにより均一な厚さの薄いＳＯＩ層を形成で
きる。
【図１】本発明の第１実施例を示す工程図である。
【図２】本発明の第２実施例を示す工程図である。
【図３】本発明の第３実施例を示す工程図である。
【図４】本発明の第４実施例を示す工程図である。
【図５】従来の製造工程を示す工程図である。
１…第１半導体基板、２…凹部、３…溝、４…熱酸化シ
リコン膜、４ａ…凹部に形成された酸化シリコン、５…
第２半導体基板、６…接合基板、７…多結晶シリコン、
７ａ…熱酸化されずに残る多結晶シリコン、８ａ…空洞
部、 ９…酸化シリコン、１０…薄膜ＳＯＩ層、２０…
酸化シリコン、２１…溝側壁に形成された酸化シリコ
ン、２２…第１半導体基板の研磨面に形成された酸化シ
リコン、３１、３２、４１…酸化シリコン。
リコン膜、４ａ…凹部に形成された酸化シリコン、５…
第２半導体基板、６…接合基板、７…多結晶シリコン、
７ａ…熱酸化されずに残る多結晶シリコン、８ａ…空洞
部、 ９…酸化シリコン、１０…薄膜ＳＯＩ層、２０…
酸化シリコン、２１…溝側壁に形成された酸化シリコ
ン、２２…第１半導体基板の研磨面に形成された酸化シ
リコン、３１、３２、４１…酸化シリコン。
Claims (7)
- 【請求項１】 一方の面が鏡面研磨された第１半導体基
板の鏡面側に凹部を形成する第１工程と、 前記凹部よりも深い溝を凹部領域に形成する第２工程
と、 前記第１半導体基板を酸化性雰囲気にて熱酸化して、前
記第１半導体基板の鏡面側に酸化膜を形成する第３工程
と、 前記第１半導体基板の酸化膜が形成された面と少なくと
も一方の面が鏡面研磨された第２半導体基板の鏡面とを
貼り合わせて貼り合わせ基板を形成する第４工程と、 この貼り合わせ基板における前記第１半導体基板の他方
の面側から所定の厚さを除去して前記溝を露出させる第
５工程と、 前記溝に連通した凹部および前記第２半導体基板によっ
て形成された空洞部を多結晶シリコンの堆積により埋設
する第６工程と、 この第６工程における多結晶シリコンの堆積にて前記溝
の側壁に形成された多結晶シリコンを、酸化性雰囲気に
て熱酸化して酸化膜にする第７工程と、 この第７工程で形成された酸化膜と前記第３工程で形成
された溝の側壁の酸化膜を除去する第８工程と、 前記第３工程の熱酸化により前記凹部に形成された酸化
膜をストッパーとして前記第１半導体基板を選択研磨す
る第９工程とを有することを特徴とする誘電体分離基板
の製造方法。 - 【請求項２】 一方の面が鏡面研磨された第１半導体基
板の鏡面側に凹部を形成する第１工程と、 前記凹部よりも深い溝を凹部領域に形成する第２工程
と、 前記第１半導体基板を酸化性雰囲気にて熱酸化して、前
記第１半導体基板の鏡面側に酸化膜を形成する第３工程
と、 前記第１半導体基板の酸化膜が形成された面と少なくと
も一方の面が鏡面研磨された第２半導体基板の鏡面とを
貼り合わせて貼り合わせ基板を形成する第４工程と、 この貼り合わせ基板における前記第１半導体基板の他方
の面側から所定の厚さを除去して前記溝を露出させる第
５工程と、 酸化性雰囲気にて熱酸化して、前記溝に連通した凹部お
よび前記第２半導体基板によって形成された空洞部を酸
化膜で埋設する第６工程と、 この第６工程の熱酸化により前記第１半導体基板の他方
の表面および前記溝の側壁に形成された酸化膜を除去す
る第７工程と、 前記第３工程で凹部に形成された酸化膜をストッパーと
して前記第１半導体基板を選択研磨する第８工程とを有
することを特徴とする誘電体分離基板の製造方法。 - 【請求項３】 前記第４工程は、第２半導体基板も酸化
性雰囲気にて熱酸化してその鏡面側に酸化膜を形成し、
この酸化膜が形成された面と前記第１半導体基板の酸化
膜が形成された面とを貼り合わせて貼り合わせ基板を形
成するものであることを特徴とする請求項１又は２に記
載の誘電体分離基板の製造方法。 - 【請求項４】 一方の面が鏡面研磨された第１半導体基
板の鏡面側に凹部を形成する第１工程と、 前記凹部よりも深い溝を凹部領域に形成する第２工程
と、 少なくとも一方の面が鏡面研磨された第２半導体基板を
酸化性雰囲気にて熱酸化して、この第２半導体基板の鏡
面側に酸化膜を形成する第３工程と、 前記第１半導体基板の鏡面と前記第２半導体基板の酸化
膜が形成された面とを貼り合わせて貼り合わせ基板を形
成する第４工程と、 この貼り合わせ基板における前記第１半導体基板の他方
の面側から所定の厚さを除去して前記溝を露出させる第
５工程と、 この貼り合わせ基板を酸化性雰囲気にて熱酸化して、前
記凹部および溝の表面に酸化膜を形成する第６工程と、 前記凹部に形成された酸化膜と第２半導体基板の酸化膜
との間に形成された空洞部を多結晶シリコンの堆積によ
り埋設する第７工程と、 この第７工程における多結晶シリコンの堆積にて前記溝
の側壁に形成された多結晶シリコンを、酸化性雰囲気に
て熱酸化して酸化膜にする第８工程と、 この第８工程で形成された酸化膜と前記第６工程で形成
された溝の側壁の酸化膜を除去する第９工程と、 前記第６工程の熱酸化により前記凹部に形成された酸化
膜をストッパーとして前記第１半導体基板を選択研磨す
る第１０工程とを有することを特徴とする誘電体分離基
板の製造方法。 - 【請求項５】 一方の面が鏡面研磨された第１半導体基
板の鏡面側に凹部を形成する第１工程と、 前記凹部よりも深い溝を凹部領域に形成する第２工程
と、 少なくとも一方の面が鏡面研磨された第２半導体基板を
酸化性雰囲気にて熱酸化して、この第２半導体基板の鏡
面側に酸化膜を形成する第３工程と、 前記第１半導体基板の鏡面と前記第２半導体基板の酸化
膜が形成された面とを貼り合わせて貼り合わせ基板を形
成する第４工程と、 この貼り合わせ基板における前記第１半導体基板の他方
の面側から所定の厚さを除去して前記溝を露出させる第
５工程と、 酸化性雰囲気にて熱酸化して、前記溝に連通した凹部お
よび前記第２半導体基板によって形成された空洞部を酸
化膜で埋設する第６工程と、 前記第６工程の熱酸化により前記第１半導体基板の他方
の表面および前記溝の側壁に形成された酸化膜を除去す
る第７工程と、 前記第６工程で凹部に形成された酸化膜をストッパーと
して前記第１半導体基板を選択研磨する第８工程とを有
することを特徴とする誘電体分離基板の製造方法。 - 【請求項６】 一方の面が鏡面研磨された第１半導体基
板の鏡面側に凹部を形成する工程と、 前記凹部および前記第１半導体基板の鏡面に熱酸化膜を
形成する工程と、 前記第１半導体基板の酸化膜が形成された面と少なくと
も一方の面が鏡面研磨された第２半導体基板の鏡面とを
貼り合わせて貼り合わせ基板を形成する工程と、 この貼り合わせ基板において前記凹部に形成された酸化
膜をストッパーとして前記第１半導体基板を選択研磨す
る工程とを有することを特徴とする誘電体分離基板の製
造方法。 - 【請求項７】 一方の面が鏡面研磨された第１半導体基
板の鏡面側に凹部を形成する工程と、 前記凹部よりも深い溝を凹部領域に形成する工程と、 少なくとも一方の面が鏡面研磨された第２半導体基板を
酸化性雰囲気にて熱酸化して、この第２半導体基板の鏡
面側に酸化膜を形成する工程と、 前記第１半導体基板の鏡面と前記第２半導体基板の酸化
膜が形成された面とを貼り合わせて貼り合わせ基板を形
成する工程と、 この貼り合わせ基板における前記第１半導体基板の他方
の面側から所定の厚さを除去して前記溝を露出させる工
程と、 前記溝に連通した凹部に酸化膜を形成する工程と、 この凹部に形成された酸化膜をストッパーとして前記第
１半導体基板を選択研磨する工程とを有することを特徴
とする誘電体分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32270794A JPH08181296A (ja) | 1994-12-26 | 1994-12-26 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32270794A JPH08181296A (ja) | 1994-12-26 | 1994-12-26 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181296A true JPH08181296A (ja) | 1996-07-12 |
Family
ID=18146731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32270794A Pending JPH08181296A (ja) | 1994-12-26 | 1994-12-26 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08181296A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194256B1 (en) | 1998-06-29 | 2001-02-27 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating CMOS device |
| WO2005045908A1 (ja) * | 2003-11-06 | 2005-05-19 | Matsushita Electric Industrial Co., Ltd. | 基板貼り合わせ方法、その貼り合わせ基板及び直接接合基板 |
| JP2009502534A (ja) * | 2005-07-30 | 2009-01-29 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | 両面をプラズマ処理し、片面だけを湿式処理することによって面同士を互いに接着する方法 |
-
1994
- 1994-12-26 JP JP32270794A patent/JPH08181296A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194256B1 (en) | 1998-06-29 | 2001-02-27 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating CMOS device |
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| JPWO2005045908A1 (ja) * | 2003-11-06 | 2007-05-24 | 松下電器産業株式会社 | 基板貼り合わせ方法、その貼り合わせ基板及び直接接合基板 |
| CN100405540C (zh) * | 2003-11-06 | 2008-07-23 | 松下电器产业株式会社 | 基板贴合方法、该贴合基板及直接接合基板 |
| US7608520B2 (en) | 2003-11-06 | 2009-10-27 | Panasonic Corporation | Method for bonding substrate, bonded substrate, and direct bonded substrate |
| JP2009502534A (ja) * | 2005-07-30 | 2009-01-29 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | 両面をプラズマ処理し、片面だけを湿式処理することによって面同士を互いに接着する方法 |
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