JPH06232245A

JPH06232245A - 誘電体分離基板の製造方法

Info

Publication number: JPH06232245A
Application number: JP1993593A
Authority: JP
Inventors: Masaki Matsui; 正樹松井; Keimei Himi; 啓明氷見; Seiji Fujino; 誠二藤野
Original assignee: NipponDenso Co Ltd
Current assignee: Denso Corp
Priority date: 1993-02-08
Filing date: 1993-02-08
Publication date: 1994-08-19

Abstract

(57)【要約】【目的】薄膜ＳＯＩ層をその膜厚において制御性よく
形成する。【構成】単結晶シリコン基板１の鏡面１ａに、凹部２
と、この凹部２と基板端部とを連通する溝３を構成し、
熱酸化膜５を予め形成した他のシリコン基板４と直接接
合して内部に空洞を有する接合基板を得る。そして、溝
３を介して内部空洞を酸化して、凹凸状の酸化膜５，６
ａにて内部空洞を埋設する。そして、基板１の他主面１
ｂより溝３が露出するまで研磨を行い、溝壁面の酸化膜
６ｂを除去する。その後、凹部２にあたる領域に形成さ
れた酸化膜６ａをエッチングストッパーとして選択ポリ
ッシングすることにより、凹部２の形成領域以外の領域
において薄膜ＳＯＩ層７′が形成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は誘電体分離基板の製造方
法に関し、特に基板の貼り合わせ技術を利用した薄膜Ｓ
ＯＩ（Silicon On Insulator）基板の製造方法に関す
る。

【０００２】

【従来の技術】従来より誘電体分離基板の製造方法とし
て２枚のシリコン基板を誘電体層（例えば酸化シリコン
層）を介して貼り合わせ、一方の基板側を所定の厚さに
研磨してＳＯＩ層とする方法が知られている。

【０００３】しかし、この従来技術の延長で例えば１μ
ｍ以下の薄いＳＯＩ層を形成しようとするとき、研磨精
度の制約からＳＯＩ層の厚さのバラツキが大きく所望の
半導体素子を形成できないという問題があった。

【０００４】そこで、このような薄いＳＯＩ層を厚さ精
度よく形成する方法として、誘電体層に凹凸を形成して
貼り合わせ、研磨のときにその凹凸をストッパーとして
選択ポリッシュするという方法が提案されている（特開
平１−１７５２３５号公報，特開平１−３０２８３７号
公報参照）。

【０００５】

【発明が解決しようとする課題】しかしながら、例えば
特開平１−１７５２３５号公報にて提案された方法の如
く、単に表面に凹凸を形成しただけの基板を貼り合わせ
た場合、基板内部の誘電体層に空洞が残り、強度的にと
ても選択ポリッシュに耐えることができないという問題
がある。一方、特開平１−３０２８３７号公報にて提案
された方法のように、表面に形成した凹凸部に多結晶シ
リコンなどを堆積させて平坦化し、その後基板を貼り合
わせて選択ポリッシュすれば、該多結晶シリコン層にて
強度的な問題は解決されるが、上述のように多結晶シリ
コン層を鏡面研磨する必要が生じ、工程数の増加を招く
ことになる。

【０００６】本発明は以上のような種々の問題点に着目
し、凹凸のある誘電体層を貼り合わせ基板内部に空洞を
残すことなく形成し、この貼り合わせ基板内部の凹凸誘
電体層をストッパーとして選択ポリッシュすることによ
り均一な厚さの薄いＳＯＩ層を形成できる製造方法を提
供することを目的としている。

【０００７】

【課題を解決するための手段】そこで、本発明者らは、
凹凸のある誘電体層を貼り合わせ基板内部に空洞を残す
ことなく形成する方法として、貼り合わせ基板内部に空
洞を形成し、これを熱酸化膜にて埋設させる方法を応用
することを着想した。

【０００８】すなわち、本発明による誘電体分離基板の
製造方法は、第１半導体基板の一方の主面において、所
定の深さを有する凹部と、この凹部に連通するとともに
該第１半導体基板の端部に開口し、かつその幅，深さが
前記凹部の所定の深さより大なる溝とを、形成する第１
の工程と、この第１半導体基板の前記一方の主面か、あ
るいは第２半導体基板の一方の主面の少なくとも一方
に、絶縁膜を形成する第２の工程と、これら第１半導体
基板および第２半導体基板とを、前記絶縁膜を介して、
各々前記一方の主面同士を貼り合わせ、その内部に前記
溝と前記凹部とによって形成される空洞部を有する複合
半導体基板を形成する第３の工程と、該接合半導体基板
を酸化雰囲気に曝し、前記溝を介して熱酸化することに
より基板内部の前記空洞部に酸化膜を成長させて前記凹
部を該酸化膜で埋設し、前記酸化膜および前記絶縁膜と
により構成された凹凸誘電体層をその内部に有する複合
半導体基板を得る第４の工程と、この複合半導体基板に
おいて前記第１半導体基板の他方の主面側を研磨して前
記溝を露出させ、該溝の側壁に位置する前記酸化膜およ
び前記絶縁膜を除去する第５の工程と、前記第１半導体
基板の前記他方の主面側から前記複合半導体基板を研磨
して、前記凹部に相当する領域の前記凹凸誘電体層を露
出させ、前記凹部の前記所定の深さに関連した膜厚の誘
電体分離領域を形成する第６の工程とを有することを特
徴としている。

【０００９】

【実施例】以下、本発明を図に示す実施例に基づいて説
明する。図１（ａ）〜（ｈ）は本発明第１実施例を適用
して製造する誘電体分離基板の製造工程順における基板
の要部断面構造を示している。本実施例を製造工程順に
説明する。

【００１０】まず、図１（ａ）に示すように、少なくと
も一方の面を鏡面研磨した第１の単結晶シリコン基板１
の鏡面１ａの一部を化学エッチングあるいは反応性イオ
ンエッチング（以下、ＲＩＥという）により選択的にエ
ッチングし、深さ０．０５〜２μｍ程度の凹部２を形成
する。

【００１１】次に図１（ｂ）に示すように、凹部２と前
記鏡面１ａとの境界近傍に沿って、凹部２に連通すると
ともに基板端部に開口する溝３をダイシング，化学エッ
チングあるいはＲＩＥによって形成する。ここで、溝３
の形状は凹部２の形状，基板のサイズ等によって決定さ
れるものであるが、少なくともその幅および深さは凹部
２の深さよりも大きくする必要がある。さらに必要に応
じ、この第１のシリコン基板を熱酸化した後、この熱酸
化によって形成された酸化シリコン膜を例えばふっ化水
素水溶液により完全に除去し、ＲＩＥなどによる前記エ
ッチング工程において基板表面に生じた結晶のダメ−ジ
を除去するようにしてもよい。また、図１（ａ），
（ｂ）に示す工程において上述の説明は凹部２から先に
形成するものであったが、これに限らず例えば最初に基
板１の鏡面１ａに深い溝３を形成するようにしてもよ
い。その場合、上述の位置関係にて凹部２を形成すると
きに、ＬＯＣＯＳ法による酸化膜形成及び該酸化膜除去
による凹部形成方法を採用すれば、上述のダメ−ジ除去
を兼ねることができる。

【００１２】次に、図１（ｃ）に示すように、少なくと
も一方の面を鏡面研磨した第２の単結晶シリコン基板４
を、例えばドライＯ₂，ウェットＯ₂あるいはＨ₂／Ｏ
₂混合燃焼気体中等の酸化性雰囲気で８００℃以上、３
０分以上の熱処理を施し、その鏡面に熱酸化シリコン膜
５を形成する。

【００１３】そして、該第１の単結晶シリコン基板１
と、鏡面研磨面に熱酸化シリコン膜５を形成した第２の
単結晶シリコン基板４とを例えばトリクレン煮沸、アセ
トン超音波洗浄、ＮＨ₄ＯＨ：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝１：
１：４の混合液による有機物の除去、ＨＣｌ：Ｈ
₂Ｏ₂：Ｈ₂Ｏ＝１：１：４の混合液による金属汚染の
除去および純水洗浄を順次施すことにより、充分洗浄す
る。その後、第１の単結晶シリコン基板１表面に成長し
た自然酸化膜を例えばＨＦ：Ｈ₂Ｏ＝１：５０の混合液
により除去した後、例えばＨ₂ＳＯ₄：Ｈ₂Ｏ₂＝３：
１の混合液等の酸性溶液中への浸漬あるいは熱酸化ある
いは酸素プラズマ照射等によって基板表面に１〜１００
ｎｍ程度の酸化層を形成して親水性を持たせ、純水にて
洗浄する。一方、第２の単結晶シリコン基板４において
も、Ｈ₂ＳＯ₄：Ｈ₂Ｏ₂＝３：１の混合液等の酸性溶
液中への浸漬を行い、純水洗浄を施すようにしておいて
もよい。

【００１４】次に乾燥窒素あるいはスピン等による乾燥
を行い、基板表面に吸着する水分量を制御した後、図１
（ｄ）に示すように、これら２枚の基板１，４の鏡面同
士、すなわち鏡面１ａと熱酸化膜５側の面とを密着させ
る。これにより２枚の基板１，４は表面に形成されたシ
ラノール基および表面に吸着した水分子の水素結合によ
り接着される。さらにこの接着した基板１および４を例
えば１０Ｔｏｒｒ以下の真空中にて乾燥させる。このと
き基板１および４の反りを補償するため、３０ｇ重／cm
²以上の荷重を加えるようにしてもよい。この後、基板
１，４に例えば窒素，アルゴン等の不活性ガス雰囲気中
で１１００℃以上，１時間以上の熱処理を施すことによ
り、接着面において脱水縮合反応が起き、２枚の基板
１，４は直接接合されて一体化し、接合基板が形成され
る。ただし、このとき凹部２および溝３は接合しておら
ず空洞となっている。

【００１５】次に、図１（ｅ）に示すように、この接合
基板を例えばドライＯ₂，ウエットＯ₂あるいはＨ₂／
Ｏ₂混合燃焼気体中等の酸化性雰囲気で９００℃以上，
１時間以上の熱処理を施し、溝３を通して接合基板内部
の空洞部表面を酸化し、凹部２による空洞内に酸化シリ
コン層６ａを形成する。ただし、この図１（ｅ）に示す
酸化工程は、前記凹部２の表面と第２のシリコン基板表
面の熱酸化シリコン膜５とで形成される空洞部が、これ
らの表面から成長形成される熱酸化シリコンによって完
全に埋設，充填されるように酸化時間が設定されてい
る。尚、この酸化工程において、溝３によって設定され
た空洞内にも酸化シリコン層６ｂが成長する。

【００１６】以上の工程を経て基板内部に凹凸誘電体層
５および６ａが埋込まれた半導体基板が形成される。こ
こで基板接合前に予め形成された酸化膜層５が、将来Ｓ
ＯＩ層を基板４から絶縁分離する誘電体層となる。

【００１７】そしてこの後、図１（ｆ）に示すように、
基板１をその表面１ｂ側から溝３が開口するまで研削，
研磨またはエッチングを行う。これにより、各ＳＯＩ領
域７が基板４上に酸化膜層５を介して配列される。

【００１８】次に、図１（ｇ）に示すように、例えばＨ
Ｆ：Ｈ₂０＝１：４の混合溶液により溝３表面に形成さ
れている酸化シリコン層６ｂを除去する。そして、図１
（ｈ）に示すように、凹部２の領域に形成された酸化シ
リコン層６ａが基板１の表面１ｂ側に露出するまで選択
ポリッシングを行う。この選択ポリッシングは、例えば
アミン系研磨液（ピペラジン）とポリエステル製の平板
パッドを使い、凹部２の領域に形成された酸化シリコン
層６ａをエッチングストッパーとして機能させて各ＳＯ
Ｉ領域７を薄肉化するもので、これにより基板１，４の
直接接合に寄与した領域に均一な厚さに制御された薄膜
ＳＯＩ層７′が形成される。なお、溝３の部分にはＳＯ
Ｉ層７′の膜厚に応じた段差が残るが、通常は１μｍ程
度であるため特に埋める必要はない。ただし、段差が大
きく、後の素子形成工程に支障がある場合には酸化シリ
コンなどの誘電体や多結晶シリコンなどの半導体材料で
埋めて平坦化してもよい。

【００１９】このように上記第１実施例に従って誘電体
分離基板を製造すれば、表面に凹凸のある基板でも貼り
合わせ面の平坦化工程なしに貼り合わせられ、しかも選
択ポリッシングの際には凹凸誘電体層内に空洞部のない
基板を容易に提供できることとなるために強度は容易に
確保できる。そして、この凹凸誘電体層を該選択ポリッ
シングのときのストッパーとすることにより、凹部の深
さに応じて均一な厚さに制御された薄膜ＳＯＩ層が制御
性よく形成できる。また、ＳＯＩ層下部のＳＯＩ層と基
板とを絶縁分離する酸化膜は、基板接合前より予め形成
されているものであるため、ＳＯＩ層領域がたとえ広面
積であったとしてもその均一性、信頼性は充分高いもの
とすることができる。

【００２０】次に、本発明第２実施例を図２に従って説
明する。なお、図２（ａ）〜（ｈ）は、本発明第２実施
例を適用して製造する誘電体分離基板の製造工程順にお
ける基板の要部断面構造を示している。

【００２１】まず、図２（ａ）に示すように、少なくと
も一方の面を鏡面研磨した第１の単結晶シリコン基板１
１の鏡面１１ａの一部を化学エッチングあるいはＲＩＥ
により選択的にエッチングし、上述の図１（ａ）に示す
工程と同様に深さ０．０５〜２μｍ程度の凹部１２を形
成する。

【００２２】次に、図２（ｂ）に示すように、凹部１２
と前記鏡面１１ａとの境界近傍に沿って、凹部１２に連
通するとともに基板端部に開口する溝１３を、上述の図
１（ｂ）の工程と同様に、ダイシングあるいは化学エッ
チングあるいはＲＩＥによって形成する。さらに必要に
応じ、この第１のシリコン基板１１を熱酸化した後、こ
の熱酸化によって形成された酸化シリコン膜を例えばふ
っ化水素水溶液により完全に除去し、ＲＩＥなどによる
前記エッチング工程において基板表面に生じた結晶のダ
メージを除去するようにしてもよい。

【００２３】次に、図２（ｃ）に示すように、この第１
のシリコン基板を熱酸化して、その凹部２，溝３形成面
側に酸化シリコン層１５を形成する。そして、この酸化
シリコン層１５を形成した第１の単結晶シリコン基板１
１と少なくとも一方の面が鏡面研磨された第２の単結晶
シリコン基板１４とを、上記第１実施例の図１（ｄ）に
示す工程と同様の方法によって、図２（ｄ）に示す如く
貼り合わせ、接合基板を形成する。ただし、このとき凹
部１２および溝１３は接合しておらず空洞となってい
る。

【００２４】次に、図２（ｅ）の如く、この接合基板に
上記第１実施例の図１（ｅ）に示す工程と同様の熱処理
を施し、溝１３を介して基板内部の空洞部表面を酸化
し、凹部１２に相当する位置に酸化シリコン層１６ａを
形成する。また、この際、溝１３に相当する位置にも酸
化シリコン層１６ｂが形成される。

【００２５】以上の工程を経て基板内部に凹凸誘電体層
１５，１６ａが埋込まれた半導体基板が形成される。
尚、ここで誘電体層１５がＳＯＩ領域を基板から絶縁分
離する誘電体層となり、誘電体層１６ａが選択ポリッシ
ング時のエッチングストッパー用の誘電体層となる。

【００２６】この後、図２（ｆ）に示すように、基板１
１の表面１１ｂ側に溝１３が開口するまで研削，研磨ま
たはエッチングを行い、図２（ｇ）に示すように、例え
ばＨＦ：Ｈ₂０＝１：４の混合溶液により溝１３の表面
に形成されている酸化シリコン１６ｂを除去する。

【００２７】さらに、図２（ｈ）に示す如く、凹部１２
にあたる領域に形成された酸化シリコン１６ａが基板１
１側表面１１ｂに露出するまで、上記第１実施例の図１
（ｈ）に示す工程と同様の方法で選択ポリッシングを行
う。このとき凹部１２にあたる領域に形成された酸化シ
リコンがエッチングストッパーとして機能し、各ＳＯＩ
領域１７が凹部１２により定められた厚さに制御されて
薄肉化され、薄膜ＳＯＩ層１７′が形成される。

【００２８】本第２実施例においては、上記第１実施例
とは異なり、ＳＯＩ領域（第１の単結晶シリコン基板）
と基板（第２の単結晶シリコン基板）とを分離する酸化
シリコン膜１５を第１の単結晶シリコン基板側に形成す
るようにしておく例であるが、本実施例においても上記
第１実施例と同様の効果が期待できる。

【００２９】また、上記第１実施例と第２実施例とを組
み合わせ、両基板の接合面に各々酸化シリコン膜２５
ａ，２５ｂを形成しておき、両者により基板−ＳＯＩ層
間絶縁用の酸化シリコン膜２５を形成するようにしても
勿論よい。その例を第３実施例として図３（ａ）〜
（ｈ）に示す。尚、図３（ａ）〜（ｈ）には、上述の図
１，図２と同一の構成には対応する符号が付してある。

【００３０】次に、本発明第４実施例を図４に従って説
明する。まず図４（ａ）に示すように少なくとも一方の
面を鏡面研磨した第１の単結晶シリコン基板３１の鏡面
３１ａの一部を化学エッチングあるいはＲＩＥにより選
択的にエッチングし、深さ０．０５〜２．０μｍの凹部
３２ａ（深さｄ₁）を形成する。次に凹部３２ａの形成
されていない前記鏡面３１ａに前記凹部３２ａよりも深
い、深さ０．０５〜２．１μｍの凹部３２ｂ（深さ
ｄ₂）を形成する。なお、先に深い凹部３２ｂを形成し
た後、浅い凹部３２ａを形成してもよい。

【００３１】次に、図４（ｂ）に示すように、凹部３２
ａ，３２ｂと前記鏡面３１ａとの境界に沿い、凹部３２
ａ，３２ｂに連通するとともに基板端部に開口する溝３
３を、化学エッチング、ＲＩＥあるいはダイシングソー
によって形成する。この溝３３の形状については、凹部
３２ａおよび凹部３２ｂの形状，基板サイズ等を考慮し
て決めるべきものであるが少なくともその幅及び深さは
凹部３２ｂの深さよりも大きくする必要がある。さらに
必要に応じ、この第１のシリコン基板３１を熱酸化した
後、この熱酸化によって形成された酸化シリコン膜を例
えばふっ化水素水溶液により完全に除去し、ＲＩＥ等に
よる前記エッチング工程において基板表面に生じた結晶
のダメージを除去するようにしてもよい。

【００３２】次に、上記第１〜第３実施例と同様に、該
第１の単結晶シリコン基板３１あるいは少なくとも一方
の面を鏡面研磨した第２の単結晶シリコン基板３４を、
例えばドライＯ₂，ウエットＯ₂あるいはＨ₂／Ｏ₂混
合燃焼気体中等の酸化性雰囲気で、８００℃以上、３０
分以上の熱処理を施し、熱酸化シリコン膜３５を形成す
る。図４には第２のシリコン基板３４にのみ、熱酸化シ
リコン膜３５を形成した場合を示す。そして、該第１の
シリコン基板３１と該第２のシリコン基板３４とを、上
述の図１（ｄ）に示す工程で詳述したように、親水性化
処理を加えた後、熱酸化シリコン膜３５を介して密着さ
せる。これにより２枚の基板３１，３４は表面に形成さ
れたシラノール基および表面に吸着した水分子の水素結
合により接着される。そして、さらにこの接着した基板
３１および３４を例えば１０Ｔｏｒｒ以下の真空中にて
乾燥させた後、例えば窒素，アルゴン等の不活性雰囲気
中で１１００℃以上，１時間以上の熱処理を施し、直接
接合する。このとき凹部３２ａ，３２ｂおよび溝部３３
は接合しておらず空洞となっている。

【００３３】次に、図４（ｄ）に示すように、この接合
基板に例えばドライＯ₂，ウエットＯ₂あるいはＨ₂／
Ｏ₂混合燃焼気体等の酸化性雰囲気で９００℃以上，１
時間以上の熱処理を施し、溝３３を通して接合基板内部
の空洞部表面を酸化して、酸化シリコン層３６を形成す
る。以上の工程を経て基板内部に誘電体層３６が埋め込
まれた半導体基板が形成される。

【００３４】そしてこの後、図４（ｅ）に示すように、
基板３１をその表面３１ｂ側から溝３３が表面に露出す
るまで研削、研磨あるいはエッチングを行い、図４
（ｆ）に示すように、例えばＨＦ：Ｈ₂Ｏ＝１：４の混
合溶液により溝３３表面に形成されている酸化シリコン
を除去する。そして、図４（ｇ）に示すように、凹部３
２ｂに対応する領域に形成された酸化シリコン３６が基
板３１ｂ側表面に露出するまで選択ポリッシングを行
い、凹部３２ｂの領域に形成された酸化シリコンをエッ
チングストッパーとして機能させることで、凹部３２ａ
に対応する領域に凹部３２ａ，３２ｂの段差（ｄ₂−ｄ
₁）に関連して均一な厚さに制御された薄膜ＳＯＩ層３
８′が、また凹部を形成した以外の領域に対応して前記
薄膜ＳＯＩ層３８′より厚い厚みの均一な厚さに制御さ
れた薄膜ＳＯＩ層３７′が形成される。

【００３５】このように上記第４実施例に従って誘電体
分離基板を形成すれば、上記第１実施例と同様に貼り合
わせ基板内部に凹凸を有する誘電体層３５，３６を空洞
を残すことなく形成することができると同時に、これを
ストッパーとして選択ポリッシュすることにより厚みの
異なる均一な厚さの薄いＳＯＩ層を同一基板上に同時に
形成することができる。

【００３６】

【発明の効果】以上詳述したようにこの発明によれば、
複合半導体基板（貼り合わせ基板）内部に凹凸等の段差
を有した誘電体層を空洞を残すことなく形成することが
でき、これをストッパーとして選択研磨することにより
均一な厚さの薄い誘電体分離領域（ＳＯＩ層）をもつ半
導体基板を形成することができる。また、ＳＯＩ層下部
に位置して該ＳＯＩ層と下部基板とを絶縁分離する絶縁
層は、基板接合前に予め熱酸化等により形成された絶縁
膜を含むものであり、任意の膜厚とすることができ、ま
たその膜厚均一性、膜質信頼性を高いものとすることが
できる。

【図面の簡単な説明】

【図１】図（ａ）〜（ｈ）は本発明第１実施例を適用し
て製造する誘電体分離基板の製造工程順における基板の
要部断面構造を示す断面図である。

【図２】図（ａ）〜（ｈ）は本発明第２実施例を適用し
て製造する誘電体分離基板の製造工程順における基板の
要部断面構造を示す断面図である。

【図３】図（ａ）〜（ｈ）は本発明第３実施例を適用し
て製造する誘電体分離基板の製造工程順における基板の
要部断面構造を示す断面図である。

【図４】図（ａ）〜（ｇ）は本発明第４実施例を適用し
て製造する誘電体分離基板の製造工程順における基板の
要部断面構造を示す断面図である。

【符号の説明】

１第１の単結晶シリコン基板２凹部３溝４第２の単結晶シリコン基板５熱酸化シリコン膜６ａ，６ｂ酸化シリコン層７ＳＯＩ領域７′ 薄膜ＳＯＩ層

Claims

【特許請求の範囲】

【請求項１】第１半導体基板の一方の主面において、
所定の深さを有する凹部と、この凹部に連通するととも
に該第１半導体基板の端部に開口し、かつその幅，深さ
が前記凹部の所定の深さより大なる溝とを、形成する第
１の工程と、この第１半導体基板の前記一方の主面か、あるいは第２
半導体基板の一方の主面の少なくとも一方に、絶縁膜を
形成する第２の工程と、これら第１半導体基板および第２半導体基板とを、前記
絶縁膜を介して、各々前記一方の主面同士を貼り合わ
せ、その内部に前記溝と前記凹部とによって形成される
空洞部を有する複合半導体基板を形成する第３の工程
と、該接合半導体基板を酸化雰囲気に曝し、前記溝を介して
熱酸化することにより基板内部の前記空洞部に酸化膜を
成長させて前記凹部を該酸化膜で埋設し、前記酸化膜お
よび前記絶縁膜とにより構成された凹凸誘電体層をその
内部に有する複合半導体基板を得る第４の工程と、この複合半導体基板において前記第１半導体基板の他方
の主面側を研磨して前記溝を露出させ、該溝の側壁に位
置する前記酸化膜および前記絶縁膜を除去する第５の工
程と、前記第１半導体基板の前記他方の主面側から前記複合半
導体基板を研磨して、前記凹部に相当する領域の前記凹
凸誘電体層を露出させ、前記凹部の前記所定の深さに関
連した膜厚の誘電体分離領域を形成する第６の工程とを
有することを特徴とする誘電体分離基板の製造方法。