WO2017125796A1 - 金属酸化物膜、半導体装置、及び表示装置 - Google Patents

金属酸化物膜、半導体装置、及び表示装置 Download PDF

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山崎舜平
肥塚純一
岡崎健一
津吹将志
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株式会社半導体エネルギー研究所
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
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    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Definitions

  • One embodiment of the present invention relates to a metal oxide film and a method for forming the metal oxide film. Another embodiment of the present invention relates to a semiconductor device including the metal oxide film. Another embodiment of the present invention relates to a display device including the metal oxide film or the semiconductor device.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics
  • a transistor, a semiconductor circuit, and the like are one embodiment of a semiconductor device.
  • An arithmetic device, a storage device, an imaging device, an electro-optical device, a power generation device (including a thin film solar cell, an organic thin film solar cell, and the like) and an electronic device may include a semiconductor device.
  • an oxide semiconductor As a semiconductor material applicable to a transistor, an oxide semiconductor has attracted attention.
  • a plurality of oxide semiconductor layers are stacked, and among the plurality of oxide semiconductor layers, the oxide semiconductor layer serving as a channel contains indium and gallium, and the proportion of indium is the proportion of gallium.
  • a semiconductor device is disclosed with enhanced field-effect mobility (simply referred to as mobility, or mu FE).
  • Non-Patent Document 1 an oxide semiconductor including indium, gallium, and zinc is In 1-x Ga 1 + x O 3 (ZnO) m (x is a number satisfying ⁇ 1 ⁇ x ⁇ 1, m is It is disclosed to have a homologous phase represented by a natural number).
  • An object of one embodiment of the present invention is to provide a metal oxide film including a crystal part. Another object is to provide a metal oxide film with high stability in physical properties. Another object is to provide a metal oxide film with improved electrical characteristics. Another object is to provide a metal oxide film that can increase field-effect mobility. Another object is to provide a novel metal oxide film. Another object is to provide a highly reliable semiconductor device including a metal oxide film.
  • Another object of one embodiment of the present invention is to provide a metal oxide film that can be formed at low temperature and has high physical stability. Another object is to provide a highly reliable semiconductor device that can be formed at low temperature.
  • Another object of one embodiment of the present invention is to provide a flexible device including a metal oxide film.
  • One embodiment of the present invention is a metal oxide film containing In, M (M is Al, Ga, Y, or Sn), and Zn, the metal oxide film including a first crystal portion, A first crystal part having a c-axis orientation, and the second crystal part is a metal oxide film having no c-axis orientation.
  • Another embodiment of the present invention is a metal oxide film including In, M (M is Al, Ga, Y, or Sn), and Zn.
  • the metal oxide film includes: The first crystal part has c-axis orientation, the second crystal part does not have c-axis orientation, and the second crystal part has a crystal part and a second crystal part.
  • the proportion of the portion is a metal oxide film that is greater than the proportion of the first crystal portion.
  • Another embodiment of the present invention is a metal oxide film including In, M (M is Al, Ga, Y, or Sn), and Zn.
  • the metal oxide film includes: The first crystal part has c-axis orientation, the second crystal part has no c-axis orientation, and the electron beam with respect to the cross section has a crystal part and a second crystal part When diffraction measurement is performed and an electron beam diffraction pattern of the metal oxide film is observed, the electron beam diffraction pattern is caused by the first region having a diffraction spot caused by the first crystal part and the second crystal part. And a second region having a diffraction spot, and the integrated intensity of luminance in the first region is a metal oxide film larger than the integrated intensity of luminance in the second region.
  • the integrated intensity of luminance in the first region is preferably more than 1 time and not more than 40 times, more preferably more than 1 time and not more than 10 times the integrated intensity of luminance in the second region. More preferably, it is more than 1 time and 3 times or less.
  • the metal oxide film preferably has a region where the peak value of the shallow defect level density is less than 5 ⁇ 10 12 cm ⁇ 2 eV ⁇ 1 .
  • the atomic ratio of In is 4, the atomic ratio of M is preferably 1.5 or more and 2.5 or less, and the atomic ratio of Zn is preferably 2 or more and 4 or less.
  • Another embodiment of the present invention is a semiconductor device including a semiconductor film, a gate insulating film, and a gate electrode, and the semiconductor film includes the metal oxide film.
  • Another embodiment of the present invention is a display device including the metal oxide film according to any one of the above embodiments or the semiconductor device of the above embodiment.
  • a metal oxide film including a crystal part can be provided.
  • a metal oxide film with high physical properties can be provided.
  • a novel metal oxide film can be provided.
  • a highly reliable semiconductor device including a metal oxide film can be provided.
  • a metal oxide film that can be formed at a low temperature and has high physical stability can be provided.
  • a highly reliable semiconductor device that can be formed at low temperature can be provided.
  • a flexible device including a metal oxide film can be provided.
  • 1A to 1C show a cross-sectional TEM image and a cross-sectional HR-TEM image of a metal oxide film.
  • 2A to 2C show a cross-sectional TEM image and a cross-sectional HR-TEM image of the metal oxide film.
  • 3A to 3C show a cross-sectional TEM image and a cross-sectional HR-TEM image of the metal oxide film.
  • 4A to 4C show a cross-sectional TEM image and a cross-sectional HR-TEM image of the metal oxide film.
  • 5A to 5C show a cross-sectional TEM image and a cross-sectional HR-TEM image of the metal oxide film.
  • 6A to 6C show a cross-sectional TEM image and a cross-sectional HR-TEM image of the metal oxide film.
  • 7A to 7C show an XRD measurement result and an electron beam diffraction pattern of the metal oxide film.
  • 8A to 8C show the XRD measurement results and electron beam diffraction patterns of the metal oxide film.
  • 9A to 9C show XRD measurement results and electron diffraction patterns of the metal oxide film.
  • 10A to 10C show an XRD measurement result and an electron beam diffraction pattern of the metal oxide film.
  • FIGS. 11A to 11C show XRD measurement results and electron diffraction patterns of the metal oxide film.
  • 12A to 12C show XRD measurement results and electron diffraction patterns of the metal oxide film.
  • FIG. 13A and 13B show electron diffraction patterns.
  • FIG. 14 illustrates a line profile of an electron diffraction pattern.
  • FIG. 15 is a conceptual diagram illustrating the line profile of the electron diffraction pattern, the relative luminance R of the line profile, and the half width of the spectrum.
  • 16A1, 16A2, 16B1, and 16B2 show an electron beam diffraction pattern and a luminance profile.
  • 17A1, 17A2, 17B1, and 17B2 show an electron beam diffraction pattern and a luminance profile.
  • 18A1, 18A2, 18B1, and 18B2 show an electron diffraction pattern and a luminance profile.
  • FIG. 19 shows the relative luminance estimated from the electron diffraction pattern of the metal oxide film.
  • 20A and 20B show a cross-sectional TEM image of the metal oxide film and a cross-sectional TEM image after image analysis.
  • 21A and 21B show a cross-sectional TEM image of a metal oxide film and a cross-sectional TEM image after image analysis.
  • 22A and 22B show a cross-sectional TEM image of the metal oxide film and a cross-sectional TEM image after image analysis.
  • 23A and 23B show a cross-sectional TEM image of the metal oxide film and a cross-sectional TEM image after image analysis.
  • 24A and 24B show a cross-sectional TEM image of the metal oxide film and a cross-sectional TEM image after image analysis.
  • 25A and 25B show a cross-sectional TEM image of the metal oxide film and a cross-sectional TEM image after image analysis.
  • 26A to 26C show the SIMS measurement results of the metal oxide film.
  • 27A to 27C show the Id-Vg characteristics of the transistor.
  • 28A and 28B show the on-state current and S value of the transistor.
  • FIG. 29 shows the GBT test results of the transistor.
  • 30A to 30C show the Id-Vd characteristics of the transistor.
  • FIG. 31 shows the Id-Vg characteristic.
  • FIG. 32 shows the Id-Vg characteristic.
  • FIG. 33 shows the calculation result of the interface state density.
  • 34A and 34B show the Id-Vg characteristics.
  • FIG. 35 shows the calculation result of the defect level density.
  • FIG. 36 shows CPM measurement results.
  • FIG. 37 shows CPM measurement results.
  • FIG. 38 shows CPM measurement results.
  • 39A to 39C illustrate the range of the atomic ratio of the oxide semiconductor film.
  • FIG. 40 illustrates a crystal of InMZnO 4 .
  • FIG. 41 illustrates an energy band in a transistor in which an oxide semiconductor film is used for a channel region.
  • 42A to 42C are a top view and cross-sectional views illustrating a semiconductor device.
  • 43A to 43C are a top view and cross-sectional views illustrating a semiconductor device.
  • 44A and 44B are cross-sectional views illustrating a semiconductor device.
  • 45A and 45B are cross-sectional views illustrating a semiconductor device.
  • 46A and 46B are cross-sectional views illustrating a semiconductor device.
  • 47A and 47B are cross-sectional views illustrating a semiconductor device.
  • 48A and 48B are cross-sectional views illustrating a semiconductor device.
  • 49A and 49B are cross-sectional views illustrating a semiconductor device.
  • 50A and 50B are cross-sectional views illustrating a semiconductor device.
  • 51A and 51B are cross-sectional views illustrating a semiconductor device.
  • 52A and 52B are cross-sectional views illustrating a semiconductor device.
  • 53A to 53C each illustrate the band structure.
  • 54A to 54C are a top view and cross-sectional views illustrating a semiconductor device.
  • 55A to 55C are a top view and cross-sectional views illustrating a semiconductor device.
  • 56A to 56C are a top view and cross-sectional views illustrating a semiconductor device.
  • 57A to 57C are a top view and cross-sectional views illustrating a semiconductor device.
  • 58A and 58B are cross-sectional views illustrating a semiconductor device.
  • 59A and 59B are cross-sectional views illustrating a semiconductor device.
  • 60A to 60C are a top view and cross-sectional views illustrating a semiconductor device.
  • FIG. 61 illustrates a cross section of a semiconductor device.
  • FIG. 62 illustrates a cross section of a semiconductor device.
  • FIG. 63 illustrates a cross section of a semiconductor device.
  • FIG. 64 is a top view illustrating one embodiment of a display device.
  • FIG. 65 is a cross-sectional view illustrating one embodiment of a display device.
  • FIG. 66 is a cross-sectional view illustrating one embodiment of a display device.
  • FIG. 67 is a cross-sectional view illustrating one embodiment of a display device.
  • 68A to 68D are cross-sectional views illustrating a method for manufacturing an EL layer.
  • FIG. 69 is a conceptual diagram illustrating a droplet discharge device.
  • FIG. 70 is a cross-sectional view illustrating one embodiment of a display device.
  • 71 is a cross-sectional view illustrating one embodiment of a display device.
  • 72A to 72C are a top view and cross-sectional views illustrating a semiconductor device.
  • FIG. 73 illustrates a cross section of a semiconductor device.
  • 74A to 74C are a block diagram and a circuit diagram illustrating a display device.
  • 75A to 75C are a circuit diagram and a timing chart for describing one embodiment of the present invention.
  • 76A to 76C are graphs and circuit diagrams for describing one embodiment of the present invention.
  • 77A and 77B are a circuit diagram and a timing chart for describing one embodiment of the present invention.
  • 78A and 78B are a circuit diagram and a timing chart for describing one embodiment of the present invention.
  • 79A to 79E are a block diagram, a circuit diagram, and a waveform diagram for describing one embodiment of the present invention.
  • 80A and 80B are a circuit diagram and a timing chart for describing one embodiment of the present invention.
  • 81A and 81B are circuit diagrams for illustrating one embodiment of the present invention.
  • FIG. 82A to 82C are circuit diagrams for describing one embodiment of the present invention.
  • FIG. 83 illustrates the display module.
  • 84A to 84E illustrate an electronic device.
  • 85A to 85G illustrate an electronic device.
  • 86A and 86B are perspective views illustrating a display device.
  • FIG. 87 shows a display example of the display device in the embodiment.
  • FIG. 88 shows the measurement results of the XRD spectrum of the sample.
  • 89A to 89L show a TEM image and an electron diffraction pattern of the sample.
  • 90A to 90C are diagrams for explaining EDX mapping of a sample.
  • a transistor is an element having at least three terminals including a gate, a drain, and a source.
  • a channel region is provided between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode), and a current flows through the drain, channel region, and source. It is something that can be done.
  • a channel region refers to a region through which a current mainly flows.
  • the functions of the source and drain may be switched when transistors with different polarities are used or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms source and drain can be used interchangeably.
  • “electrically connected” includes a case of being connected via “something having an electric action”.
  • the “thing having some electric action” is not particularly limited as long as it can exchange electric signals between connection targets.
  • “thing having some electric action” includes electrodes, wiring, switching elements such as transistors, resistance elements, inductors, capacitors, and other elements having various functions.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° to 10 °. Therefore, the case of ⁇ 5 ° to 5 ° is also included.
  • Very refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.
  • film and “layer” can be interchanged.
  • conductive layer may be changed to the term “conductive film”.
  • insulating film may be changed to the term “insulating layer” in some cases.
  • off-state current refers to drain current when a transistor is off (also referred to as a non-conduction state or a cutoff state).
  • the off state is a state where the voltage Vgs between the gate and the source is lower than the threshold voltage Vth in the n-channel transistor, and the voltage Vgs between the gate and the source in the p-channel transistor unless otherwise specified. Is higher than the threshold voltage Vth.
  • the off-state current of an n-channel transistor sometimes refers to a drain current when the voltage Vgs between the gate and the source is lower than the threshold voltage Vth.
  • the transistor off current may depend on Vgs. Therefore, the off-state current of the transistor being I or less sometimes means that there exists a value of Vgs at which the off-state current of the transistor is I or less.
  • the off-state current of a transistor may refer to an off-state current in an off state at a predetermined Vgs, an off state in a Vgs within a predetermined range, or an off state in Vgs at which a sufficiently reduced off current is obtained.
  • the drain current when Vgs is 0.5 V is 1 ⁇ 10 ⁇ 9 A
  • the drain current when Vgs is 0.1 V is 1 ⁇ 10 ⁇ 13 A.
  • the n-channel transistor has a drain current of 1 ⁇ 10 ⁇ 19 A when Vgs is ⁇ 0.5 V and a drain current of 1 ⁇ 10 ⁇ 22 A when Vgs is ⁇ 0.8 V. Since the drain current of the transistor is 1 ⁇ 10 ⁇ 19 A or less when Vgs is ⁇ 0.5 V or Vgs is in the range of ⁇ 0.5 V to ⁇ 0.8 V, the off-state current of the transistor is 1 It may be said that it is below x10 ⁇ -19> A. Since there is Vgs at which the drain current of the transistor is 1 ⁇ 10 ⁇ 22 A or less, the off-state current of the transistor may be 1 ⁇ 10 ⁇ 22 A or less.
  • the off-state current of a transistor having a channel width W may be represented by a current value flowing around the channel width W.
  • the current value flows around a predetermined channel width (for example, 1 ⁇ m).
  • the unit of off-current may be represented by a unit having a dimension of current / length (for example, A / ⁇ m).
  • Transistor off-state current may depend on temperature.
  • off-state current may represent off-state current at room temperature, 60 ° C., 85 ° C., 95 ° C., or 125 ° C. unless otherwise specified.
  • the off-state current of a transistor is I or less means that room temperature, 60 ° C., 85 ° C., 95 ° C., 125 ° C., a temperature at which the reliability of the semiconductor device including the transistor is guaranteed, or the transistor is included. There may be a case where there is a value of Vgs at which the off-state current of the transistor is equal to or lower than I at a temperature at which the semiconductor device or the like is used (for example, any one temperature of 5 ° C. to 35 ° C.).
  • the off-state current of the transistor may depend on the voltage Vds between the drain and the source.
  • the off-state current is Vds of 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V unless otherwise specified. Or an off-current at 20V.
  • Vds in which reliability of a semiconductor device or the like including the transistor is guaranteed, or an off-current in Vds used in the semiconductor device or the like including the transistor may be represented.
  • the off-state current of the transistor is equal to or less than I.
  • Vds is 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 20V
  • Vgs at which the off-state current of the transistor is less than or equal to Vds at which Vds guarantees the reliability of the semiconductor device including the transistor or Vds used in the semiconductor device or the like including the transistor. May be pointed to.
  • the drain may be read as the source. That is, the off-state current sometimes refers to a current that flows through the source when the transistor is off.
  • off-state current may refer to current that flows between a source and a drain when a transistor is off, for example.
  • the threshold voltage of a transistor refers to a gate voltage (Vg) when a channel is formed in the transistor.
  • the threshold voltage of a transistor is a maximum slope in a curve (Vg- ⁇ Id characteristic) in which the gate voltage (Vg) is plotted on the horizontal axis and the square root of the drain current (Id) is plotted on the vertical axis.
  • Vg- ⁇ Id characteristic a curve in which the gate voltage (Vg) is plotted on the horizontal axis and the square root of the drain current (Id) is plotted on the vertical axis.
  • a gate voltage (Vg) at the intersection of a straight line obtained by extrapolating a certain tangent and the square root of the drain current (Id) is 0 (Id is 0 A) may be indicated.
  • the threshold voltage of the transistor is a gate in which the channel length is L, the channel width is W, and the value of Id [A] ⁇ L [ ⁇ m] / W [ ⁇ m] is 1 ⁇ 10 ⁇ 9 [A]. It may refer to voltage (Vg).
  • the “semiconductor” in this specification and the like can be called an “insulator” in some cases.
  • an “insulator” in this specification and the like can be called a “semiconductor” in some cases.
  • the “insulator” in this specification and the like can be referred to as a “semi-insulator” in some cases.
  • the semiconductor device may have characteristics as a “conductor”. Further, the boundary between the “semiconductor” and the “conductor” is ambiguous, and there are cases where it cannot be strictly distinguished. Therefore, a “semiconductor” in this specification and the like can be called a “conductor” in some cases. Similarly, a “conductor” in this specification and the like can be called a “semiconductor” in some cases.
  • a semiconductor impurity refers to an element other than a main component constituting a semiconductor film.
  • an element having a concentration of less than 0.1 atomic% is an impurity.
  • DOS Density of State
  • examples of impurities that change the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, and components other than the main component.
  • Transition metals and the like in particular, hydrogen (also included in water), lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen, and the like.
  • oxygen vacancies may be formed by mixing impurities such as hydrogen, for example.
  • impurities that change the characteristics of the semiconductor include Group 1 elements, Group 2 elements, Group 13 elements, and Group 15 elements other than oxygen and hydrogen.
  • One embodiment of the present invention is a metal oxide film including two kinds of crystal parts.
  • One of the crystal parts also referred to as the first crystal part
  • has orientation in the thickness direction of the film also referred to as a film surface direction, a film formation surface, or a direction perpendicular to the film surface
  • c It is a crystal part having axial orientation.
  • Another of the crystal parts (also referred to as a second crystal part) is a crystal part that does not have c-axis orientation and is oriented in various directions.
  • the metal oxide film of one embodiment of the present invention includes such two kinds of crystal parts.
  • the crystal part having c-axis orientation is described separately from the first crystal part, and the crystal part not having c-axis orientation is described separately from the second crystal part.
  • these may not be distinguished because there is no difference in crystallinity and crystal size. That is, the metal oxide film of one embodiment of the present invention can be expressed without distinction.
  • the metal oxide film of one embodiment of the present invention includes a plurality of crystal parts, and at least one of the crystal parts in the film may have c-axis orientation. Further, among the crystal parts present in the film, the ratio of the crystal parts not having c-axis orientation may be larger than the ratio of the crystal parts having c-axis orientation.
  • a plurality of crystal parts are observed in an observation image with a transmission electron microscope in a cross-section in the film thickness direction, and the c-axis orientation among the plurality of crystal parts.
  • the second crystal part having no property is observed more than the first crystal part having the c-axis orientation.
  • the metal oxide film of one embodiment of the present invention has a large proportion of the second crystal part which does not have c-axis orientation.
  • the following excellent effects can be obtained by increasing the ratio of the second crystal part having no c-axis orientation in the metal oxide film.
  • the second crystal part having no c-axis orientation can be an oxygen diffusion path. Therefore, when there is a sufficient oxygen supply source in the vicinity of the metal oxide film, oxygen is supplied to the first crystal part having c-axis orientation through the second crystal part having no c-axis orientation. Can be supplied. Therefore, the amount of oxygen vacancies in the metal oxide film can be reduced.
  • the specific crystal plane has orientation with respect to the thickness direction of the film. Therefore, when X-ray diffraction (XRD) measurement is performed on the metal oxide film including the first crystal part in a direction substantially perpendicular to the upper surface of the film, the first diffraction crystal is obtained at a predetermined diffraction angle (2 ⁇ ). A diffraction peak derived from the crystal part 1 is confirmed. On the other hand, even if the metal oxide film has the first crystal part, a diffraction peak may not be sufficiently confirmed due to scattering of X-rays by the support substrate or an increase in background. Note that the height (intensity) of the diffraction peak increases in accordance with the presence ratio of the first crystal portion included in the metal oxide film, and can be an index for estimating the crystallinity of the metal oxide film.
  • XRD X-ray diffraction
  • electron diffraction is one method for evaluating the crystallinity of a metal oxide film. For example, when an electron beam diffraction measurement is performed on a cross section and an electron beam diffraction pattern of the metal oxide film of one embodiment of the present invention is observed, the first region having a diffraction spot due to the first crystal portion, And a second region having a diffraction spot due to the two crystal parts.
  • the first region having a diffraction spot due to the first crystal part is derived from the crystal part having c-axis orientation.
  • the second region having a diffraction spot due to the second crystal part is derived from a crystal part having no orientation or a crystal part that is disorderly oriented in any direction. Therefore, different patterns may be observed depending on the beam diameter of the electron beam used for electron beam diffraction, that is, the area of the region to be observed.
  • electron beam diffraction in which the beam diameter of an electron beam is measured from 1 nm ⁇ to 100 nm ⁇ is referred to as nano beam electron diffraction (NBED: Nano Beam Electron Diffraction).
  • the crystallinity of the metal oxide film of one embodiment of the present invention may be evaluated by a method different from that of NBED.
  • the method for evaluating the crystallinity of the metal oxide film include electron diffraction, X-ray diffraction, and neutron diffraction.
  • electron diffractions in addition to the NBED shown above, transmission electron microscope (TEM: Transmission Electron Microscopy), scanning electron microscope (SEM: Scanning Electron Microscopy), convergent electron diffraction (CBED: Convergent Electron Limit) Field electron diffraction (SAED: Selected Area Electron Diffraction) or the like can be suitably used.
  • a ring-shaped pattern is observed in the nanobeam electron diffraction pattern under the condition that the beam diameter of the electron beam is increased (for example, 25 nm ⁇ to 100 nm ⁇ or 50 nm ⁇ to 100 nm ⁇ ).
  • the ring-shaped pattern may have a luminance distribution in the radial direction.
  • in NBED in an electron beam diffraction pattern under a condition that the beam diameter of the electron beam is sufficiently small (for example, 1 nm ⁇ to 10 nm ⁇ ), distribution is performed in the circumferential direction (also referred to as ⁇ direction) at the position of the ring-shaped pattern. Multiple spots may be observed. That is, a ring-shaped pattern that can be seen under the condition that the beam diameter of the electron beam is increased is formed by an aggregate of the plurality of spots.
  • Sample A1 is a sample in which a metal oxide film having a thickness of about 100 nm is formed on a glass substrate.
  • the metal oxide film includes indium, gallium, and zinc.
  • the ratio of the oxygen flow rate to the total gas flow rate described above may be referred to as an oxygen flow rate ratio. Note that the oxygen flow rate ratio in the production conditions of the sample A1 is 30%.
  • Sample A2 is a sample in which a metal oxide film having a thickness of about 100 nm is formed on a glass substrate.
  • the substrate was heated to 170 ° C., and argon gas with a flow rate of 180 sccm and oxygen gas with a flow rate of 20 sccm were introduced into the chamber of the sputtering apparatus.
  • the oxygen flow rate ratio under the production conditions of sample A2 is 10%. Note that the conditions other than the oxygen flow rate ratio were the same as those of the sample A1 described above.
  • Sample A3 is a sample in which a metal oxide film having a thickness of about 100 nm is formed on a glass substrate.
  • the substrate was heated to 130 ° C., and argon gas with a flow rate of 180 sccm and oxygen gas with a flow rate of 20 sccm were introduced into the chamber of the sputtering apparatus.
  • the oxygen flow rate ratio under the production conditions of sample A3 is 10%.
  • the conditions other than the substrate temperature and the oxygen flow rate ratio were the same as those of the sample A1 described above.
  • Sample A4 is a sample in which a metal oxide film having a thickness of about 100 nm is formed on a glass substrate.
  • the substrate was heated to 100 ° C., and argon gas with a flow rate of 180 sccm and oxygen gas with a flow rate of 20 sccm were introduced into the chamber of the sputtering apparatus.
  • the oxygen flow rate ratio under the production conditions of Sample A4 is 10%.
  • the conditions other than the substrate temperature and the oxygen flow rate ratio were the same as those of the sample A1 described above.
  • Sample A5 is a sample in which a metal oxide film having a thickness of about 100 nm is formed on a glass substrate.
  • the substrate was heated to 70 ° C., and argon gas with a flow rate of 180 sccm and oxygen gas with a flow rate of 20 sccm were introduced into the chamber of the sputtering apparatus.
  • the oxygen flow rate ratio under the production conditions of Sample A5 is 10%.
  • the conditions other than the substrate temperature and the oxygen flow rate ratio were the same as those of the sample A1 described above.
  • Sample A6 is a sample in which a metal oxide film having a thickness of about 100 nm is formed on a glass substrate.
  • the substrate was set at room temperature (for example, 20 ° C. or higher and 30 ° C. or lower, and the room temperature is described as RT in Table 1), argon gas with a flow rate of 180 sccm, It was formed by introducing 20 sccm of oxygen gas into the chamber of the sputtering apparatus.
  • the oxygen flow rate ratio under the production conditions of Sample A6 is 10%.
  • the conditions other than the substrate temperature and the oxygen flow rate ratio were the same as those of the sample A1 described above.
  • Table 1 shows the manufacturing conditions of Samples A1 to A6.
  • FIGS. 1A to 6C show cross-sectional TEM observation results of samples A1 to A6.
  • 1A and 1B are cross-sectional TEM images of the sample A1
  • FIGS. 2A and 2B are cross-sectional TEM images of the sample A2
  • FIGS. 3A and 3B are cross-sectional TEM images of the sample A3
  • FIGS. 4A and 4B are samples.
  • FIGS. 5A and 5B are cross-sectional TEM images of sample A5
  • FIGS. 6A and 6B are cross-sectional TEM images of sample A6.
  • FIG. 1C is a high-resolution transmission electron microscope (HR-TEM) image of the cross section of the sample A1
  • FIG. 2C is a cross-sectional HR-TEM image of the sample A2
  • FIG. 3C is a cross section of the sample A3.
  • 4C is a cross-sectional HR-TEM image of sample A4
  • FIG. 5C is a cross-sectional HR-TEM image of sample A5
  • FIG. 6C is a cross-sectional HR-TEM image of sample A6.
  • a spherical aberration correction function may be used for observation of the cross-sectional HR-TEM image.
  • a high-resolution TEM image using the spherical aberration correction function is particularly referred to as a Cs-corrected high-resolution TEM image.
  • the Cs-corrected high resolution TEM image can be observed, for example, with an atomic resolution analytical electron microscope JEM-ARM200F manufactured by JEOL Ltd.
  • FIG. 7A shows the XRD measurement result of sample A1
  • FIG. 8A shows the XRD measurement result of sample A2
  • FIG. 9A shows the XRD measurement result of sample A3
  • FIG. 10A shows the XRD measurement result of sample A4, and
  • FIG. 12A The XRD measurement result is shown in FIG. 12A, and the XRD measurement result of sample A6 is shown.
  • a powder method (also referred to as a ⁇ -2 ⁇ method), which is a kind of out-of-plane method, was used.
  • the ⁇ -2 ⁇ method is a method of measuring the X-ray diffraction intensity by changing the incident angle of the X-ray and setting the angle of the detector provided facing the X-ray source to be the same as the incident angle.
  • GIXRD Gram-Incidence XRD
  • GIXRD is a kind of out-of-plane method in which X-rays are incident from the film surface at an angle of about 0.40 ° and the X-ray diffraction intensity is measured by changing the angle of the detector.
  • Method also referred to as a thin film method or a Seemann-Bohlin method
  • Method also referred to as a thin film method or a Seemann-Bohlin method
  • the vertical axis indicates the diffraction intensity in arbitrary units
  • the horizontal axis indicates the angle 2 ⁇ .
  • the thickness of the sample in the depth direction is, for example, 10 nm to 100 nm, typically 10 nm to 50 nm.
  • FIGS. 7B and 7C show the electron diffraction pattern of sample A1
  • FIGS. 8B and 8C show the electron diffraction pattern of sample A2
  • FIGS. 9B and 9C show the electron diffraction pattern of sample A3
  • FIGS. 10B and 10C show the sample A4.
  • An electron beam diffraction pattern, FIGS. 11B and 11C show an electron beam diffraction pattern of sample A5, and FIGS. 12B and 12C show an electron beam diffraction pattern of sample A6, respectively.
  • FIGS. 8B and 8C, FIGS. 9B and 9C, FIGS. 10B and 10C, FIGS. 11B and 11C, and FIGS. 12B and 12C the electron diffraction patterns are made clear. This is image data with adjusted contrast. 7B and 7C, FIGS. 8B and 8C, FIGS. 9B and 9C, FIGS. 10B and 10C, FIGS. 11B and 11C, and FIGS. 12B and 12C, the brightest bright spot in the center is due to the incident electron beam. Yes, it is the center of the electron diffraction pattern (also called direct spot or transmitted wave).
  • FIG. 7B when the beam diameter of the incident electron beam is set to 1 nm ⁇ , a plurality of spots distributed in a circumferential shape are seen, so that the metal oxide film of the sample A1 is extremely small. Further, it can be seen that a plurality of crystal parts having plane orientations oriented in all directions are mixed. Further, as shown in FIG. 7C, when the beam diameter of the incident electron beam is 100 nm ⁇ , the diffraction spots from the plurality of crystal parts are connected, and the luminance is averaged to form a ring-shaped diffraction pattern. I can confirm. In FIG. 7C, two ring-shaped diffraction patterns having different radii can be observed.
  • the first ring and the second ring are referred to from the diffraction pattern having a small diameter. It can be confirmed that the brightness of the first ring is higher than that of the second ring. In addition, two spots (first areas) with high luminance are confirmed at positions overlapping the first ring.
  • the radial distance from the center of the first ring substantially coincides with the radial distance from the center of the diffraction spot on the (009) plane in the structural model of single crystal InGaZnO 4 . Further, the first region is a diffraction spot due to the c-axis orientation.
  • a crystal part (hereinafter referred to as c-axis orientation property) oriented in any direction is included in the metal oxide film of sample A1. It can also be said that there is a crystal part that is not present or a second crystal part).
  • the two first regions are arranged symmetrically with respect to the center point of the electron beam diffraction pattern and have the same luminance, it is presumed that the two first regions have a two-fold symmetry.
  • the direction of the straight line connecting the two first regions and the center is the direction of the c-axis of the crystal part. Match.
  • the vertical direction is the film thickness direction, it can be seen that there is a crystal part in which the c-axis is oriented in the film thickness direction in the metal oxide film of Sample A1.
  • the metal oxide film of the sample A1 is a film in which a crystal part having c-axis orientation and a crystal part not having c-axis orientation are mixed.
  • FIGS. 8B and 8C, FIGS. 9B and 9C, FIGS. 10B and 10C, FIGS. 11B and 11C, and FIGS. 12B and 12C are almost the same as the electron diffraction patterns shown in FIGS. 7B and 7C.
  • the brightness of the two spots (first regions) due to the c-axis orientation is the brightest in the sample A1, darker in the order of the sample A2, the sample A3, the sample A4, the sample A5, and the sample A6.
  • the existence ratio of the crystal part having the orientation is the highest in the sample A1, and decreases in the order of the sample A2, the sample A3, the sample A4, the sample A5, and the sample A6.
  • FIG. 13A is an electron beam diffraction pattern measured with a beam diameter of 100 nm with respect to a metal oxide film having a thickness of 100 nm
  • FIG. 13B is obtained by adjusting the contrast of the electron beam diffraction pattern shown in FIG. 13A. It is the obtained electron beam diffraction pattern.
  • FIG. 13B two clear spots (first regions) are observed above and below the direct spot. These two spots (first regions) are caused by a diffraction spot corresponding to the (00l) plane in the structural model of InGaZnO 4 , that is, a crystal part having c-axis orientation.
  • a ring-like pattern (second region) with low luminance appears to overlap with the first region approximately concentrically. This is because the spot due to the structure of the crystal part (second crystal part) having no c-axis orientation is averaged and formed into a ring shape by setting the electron beam diameter to 100 nm.
  • the crystallinity of the metal oxide film can be quantified by acquiring and comparing the line profile including the first region and the line profile including the second region.
  • FIG. 14 shows a region AA ′, a region BB ′, and a region CC ′ in a simulation pattern of electron beam diffraction obtained when the (100) plane of the structural model of InGaZnO 4 is irradiated with an electron beam. It is the figure which attached the auxiliary line of.
  • the region A-A ′ shown in FIG. 14 includes a straight line passing through two diffraction spots caused by the first crystal part having c-axis orientation and a direct spot. Further, the region BB ′ and the region CC ′ shown in FIG. 14 each include a straight line passing through a region where a diffraction spot due to the first crystal part having c-axis orientation is not observed and a direct spot. .
  • the angle at which the region AA ′ and the region BB ′ or the region CC ′ intersect is around 34 °, specifically, 30 ° to 38 °, preferably 32 ° to 36 °, More preferably, the angle may be not less than 33 ° and not more than 35 °.
  • FIG. 15 is a diagram illustrating an image diagram of a line profile for each structure, a relative luminance R, and a half width of a spectrum (FWHM: Full Width at Half Maximum) resulting from the c-axis orientation obtained from the electron diffraction pattern. .
  • the relative luminance R shown in FIG. 15 is a value obtained by dividing the integrated luminance intensity in the region AA ′ by the integrated luminance intensity in the region BB ′ or the integrated luminance intensity in the region CC ′. is there.
  • the integrated intensity of luminance in the areas AA ′, BB ′, and CC ′ is obtained by removing the direct spot appearing at the center position and the background caused by the direct spot. It is.
  • the strength of the c-axis orientation can be defined quantitatively. For example, as shown in FIG. 15, in the single crystal metal oxide film, the peak intensity of the diffraction spot due to the first crystal part having the c-axis orientation in the region AA ′ is high, and the region BB Since the diffraction spot due to the first crystal part having the c-axis orientation is not seen in 'and the region CC', the relative luminance R exceeds 1 and becomes extremely large.
  • the relative luminance R is highest in the single crystal metal oxide film, and only CAAC (details of CAAC will be described later) decreases in the order of CAAC + nanocrystal, nanocrystal metal oxide film, and amorphous metal oxide film. .
  • the relative luminance R is 1 in a nanocrystalline metal oxide film and an amorphous metal oxide film having no specific orientation.
  • the full width at half maximum of the single crystal metal oxide film is the smallest, the full width at half maximum increases in the order of CAAC only, CAAC + nanocrystal, and nanocrystal metal oxide film.
  • the full width at half maximum is extremely large. It becomes a profile called halo.
  • the intensity ratio of the integrated intensity of the luminance in the first region to the integrated intensity of the luminance in the second region is important information in estimating the existence ratio of the crystal part having orientation.
  • FIGS. 16A1 and 16A2 show the analysis results using the line profile of the sample A1
  • FIGS. 16B1 and 16B2 show the analysis results using the line profile of the sample A2
  • FIGS. 17A1 and 17A2 show the analysis results using the line profile of the sample A3.
  • 17B1 and 17B2 show the analysis results using the line profile of the sample A4
  • FIGS. 18A1 and 18A2 show the analysis results using the line profile of the sample A5
  • FIGS. 18B1 and 18B2 show the analysis results using the line profile of the sample A6. Respectively.
  • FIG. 16A1 is an electron beam diffraction pattern in which the region AA ′, the region BB ′, and the region CC ′ are described in the electron beam diffraction pattern illustrated in FIG. 7C.
  • FIG. 16B1 is illustrated in FIG.
  • FIG. 17A1 is an electron beam diffraction pattern in which a region AA ′, a region BB ′, and a region CC ′ are described in the electron beam diffraction pattern shown in FIG.
  • FIG. 17B1 is an electron diffraction pattern describing A ′, region BB ′, and region CC ′, and FIG. 17B1 shows region AA ′, region BB ′, FIG.
  • FIG. 18A1 describes the region AA ′, the region BB ′, and the region CC ′ in the electron beam diffraction pattern shown in FIG. 11C.
  • FIG. 18B1 is an electron diffraction pattern, and FIG. Region A-A in to the electron beam diffraction pattern ', the region B-B', and an electron beam diffraction pattern that describes the region C-C '.
  • the area A-A ′, the area B-B ′, and the area C-C ′ can be obtained by normalizing with the brightness of the direct spot appearing at the center position of the electron diffraction pattern. This also allows a relative comparison between the samples.
  • the background luminance may be calculated by linear approximation. For example, a region located on the lower luminance side than a straight line drawn along the skirts on both sides of the target peak can be subtracted as the background.
  • the integrated intensity of luminance in the region A-A ′, the region B-B ′, and the region C-C ′ was calculated from the data obtained by subtracting the background by the above-described method.
  • a value obtained by dividing the integrated luminance intensity in the region A-A ′ by the integrated luminance intensity in the region B-B ′ or the integrated luminance intensity in the region C-C ′ was obtained as the relative luminance R.
  • FIG. 19 shows the relative luminance R of the samples A1 to A6.
  • the integrated intensity of the luminance in the region AA ′ is shown in the peaks located on the left and right of the direct spot in the luminance profiles shown in FIGS. 16A2 and 16B2, 17A2 and 17B2, and 18A2 and 18B2.
  • a value obtained by dividing the integral intensity of luminance in the region BB ′ and a value obtained by dividing the integral intensity of luminance in the region AA ′ by the integral intensity of luminance in the region CC ′ were obtained.
  • the relative luminance R of the samples A1 to A6 is as shown below.
  • -Relative luminance R of sample A1 25.00
  • -Relative luminance R of sample A2 9.55
  • -Relative luminance R of the sample A3 3.04
  • -Relative luminance R of sample A4 1.60
  • -Relative luminance R of sample A5 1.32.
  • -Relative luminance R of sample A6 1.05
  • the above-mentioned relative luminance R is an average value at four positions.
  • the relative luminance R is highest in the sample A1, and decreases in the order of the sample A2, the sample A3, the sample A4, the sample A5, and the sample A6.
  • the relative luminance R is more than 1 and 40 or less, preferably more than 1 and 10 or less, more preferably 1 It is preferable to use a metal oxide film that exceeds 3 and is 3 or less.
  • Presence ratio of crystal part The existence ratio of the crystal part in the metal oxide film can be estimated by analyzing the cross-sectional TEM image.
  • a two-dimensional fast Fourier transform (FFT: Fast Fourier Transform) process is performed on a TEM image captured at a high resolution to obtain an FFT image.
  • FFT Fast Fourier Transform
  • the obtained FFT image is subjected to a mask process that leaves a range having periodicity and removes the rest.
  • the masked FFT image is then subjected to a two-dimensional inverse Fourier transform (IFFT: Inverse Fast Fourier Transform) to obtain an FFT filtered image.
  • IFFT Inverse Fast Fourier Transform
  • the existence ratio of the crystal part can be estimated from the ratio of the area of the remaining image. Further, by subtracting the area of the remaining image from the area of the region used for the calculation (also referred to as the area of the original image), it is possible to estimate the existence ratio of the portion other than the crystal part.
  • FIG. 20A shows a cross-sectional TEM image of sample A1, and FIG. 20B shows an image obtained after image analysis of the cross-sectional TEM image of sample A1.
  • FIG. 21A shows a cross-sectional TEM image of sample A2, and FIG. 21B shows an image obtained after image analysis of the cross-sectional TEM image of sample A2.
  • FIG. 22A shows a cross-sectional TEM image of sample A3, and FIG. 22B shows an image obtained after image analysis of the cross-sectional TEM image of sample A3.
  • FIG. 23A shows a cross-sectional TEM image of sample A4, and FIG. 23B shows an image obtained after image analysis of the cross-sectional TEM image of sample A4.
  • FIG. 24A shows a cross-sectional TEM image of sample A5, and FIG.
  • FIG. 24B shows an image obtained after image analysis of the cross-sectional TEM image of sample A5.
  • FIG. 25A shows a cross-sectional TEM image of sample A6, and
  • FIG. 25B shows an image obtained after image analysis of the cross-sectional TEM image of sample A6.
  • the white area in the metal oxide film corresponds to the area including the crystal part having orientation, and the black area does not have orientation. This corresponds to a crystal part or a region including a crystal part oriented in various directions.
  • the ratio of the portion excluding the region including the crystal part having orientation in the sample A1 was about 43.1%. Further, from the result shown in FIG. 21B, the ratio of the portion excluding the region including the crystal part having orientation in the sample A2 was about 47.1%. Further, from the result shown in FIG. 22B, the ratio of the portion excluding the region including the crystal part having orientation in the sample A3 was about 61.7%. Further, from the result shown in FIG. 23B, the ratio of the portion excluding the region including the crystal part having orientation in the sample A4 was about 76.5%. From the results shown in FIG. 24B, the ratio of the portion excluding the region including the crystal portion having orientation in the sample A5 was about 82.0%. From the results shown in FIG. 25B, the ratio of the portion excluding the region including the crystal part having orientation in the sample A6 was about 89.5%.
  • the metal oxide film is a film having extremely high crystallinity. It is preferable because oxygen vacancies are difficult to make and electrical characteristics are very stable.
  • the ratio of the portion excluding the crystal part having orientation in the metal oxide film is 40% or more and less than 100%, preferably 60% or more and 90% or less, the metal oxide film has orientation.
  • the crystal part which has and the crystal part which does not have orientation coexist in a moderate ratio, and it can make electrical characteristics stable and high mobility compatible.
  • LGBR Lateral Growth Buffer Region
  • samples B1 to B3 were produced.
  • a metal oxide film having a thickness of about 50 nm was formed on a glass substrate by a method similar to that of the sample A1 described above. Subsequently, a silicon oxynitride film having a thickness of about 30 nm, a silicon oxynitride film having a thickness of about 100 nm, and a silicon oxynitride film having a thickness of about 20 nm are stacked over the metal oxide film by a plasma CVD method.
  • a metal oxide film may be described as OS and a silicon oxynitride film may be described as GI.
  • an In—Sn—Si oxide film having a thickness of 5 nm was formed by a sputtering method.
  • oxygen addition treatment was performed on the silicon oxynitride film.
  • oxygen addition conditions using an ashing apparatus, a substrate temperature of 40 ° C., and an oxygen gas (16 O) of the flow rate 150 sccm, and a flow rate 100sccm oxygen gas (18 O) is introduced into the chamber, 15 Pa pressure Then, RF power of 4500 W was supplied for 600 seconds between parallel plate electrodes installed in the ashing device so that a bias was applied to the substrate side. Note that oxygen gas ( 16 O) was contained in the silicon oxynitride film at a main component level, and thus oxygen gas ( 18 O) was used to accurately measure the oxygen added by the oxygen addition treatment. .
  • a silicon nitride film having a thickness of about 100 nm was formed by a plasma CVD method.
  • Sample B2 is a sample manufactured by changing the film formation conditions of the metal oxide film from Sample B1.
  • a metal oxide film with a thickness of about 50 nm was formed by the same method as Sample A3 described above.
  • Sample B3 is a sample manufactured by making the film formation conditions of the metal oxide film different from those of Sample B1.
  • a metal oxide film with a thickness of about 50 nm was formed by a method similar to that for Sample A6 described above.
  • Samples B1 to B3 were prepared by the above process.
  • SIMS analysis For samples B1 to B3, the concentration of 18 O was measured by SIMS (Secondary Ion Mass Spectrometry) analysis. Note that in SIMS analysis, the above-prepared samples B1 to B3 were not subjected to heat treatment, the samples B1 to B3 were subjected to heat treatment at 350 ° C. for 1 hour in a nitrogen atmosphere, and the samples B1 to B3 were subjected to nitrogen atmosphere. Under these conditions, the following three conditions were set: 450 ° C. and 1 hour heat treatment.
  • FIGS. 26A to 26C show the SIMS measurement results.
  • 26A to 26C show the analysis results of the region including GI and OS.
  • 26A to 26C show the results of analysis from the substrate side (also referred to as SSDP (Substrate Side Depth Profile) -SIMS).
  • substrate side also referred to as SSDP (Substrate Side Depth Profile) -SIMS.
  • the gray broken line is a profile under conditions where heat treatment is not performed
  • the black broken line is a profile under conditions where heat treatment is performed at 350 ° C.
  • the black solid line is subjected to heat treatment at 450 ° C. It is a profile of the condition.
  • a metal oxide film in which a crystal part having orientation and a crystal part not having orientation are mixed and the ratio of the crystal part having orientation is low is a film that easily transmits oxygen, in other words, It can be confirmed that the film easily diffuses oxygen. Further, it can be confirmed that oxygen in the GI film diffuses into the OS by performing heat treatment at 350 ° C. or 450 ° C.
  • LGBR regions other than crystal parts
  • LGBR cross-sectional observation image
  • oxygen released from the oxide film diffuses in the thickness direction of the metal oxide film by LGBR. Then, oxygen can be supplied from the lateral direction to the crystal part having orientation through the LGBR. Thereby, oxygen is sufficiently distributed to the crystal part having the orientation of the metal oxide film and other regions, and oxygen vacancies in the film can be effectively reduced.
  • a hydrogen atom that is not bonded to a metal atom is present in the metal oxide film, this may be bonded to an oxygen atom, and OH may be formed and immobilized. Therefore, the oxygen deficiency of the metal oxide film by depositing a low temperature fixed amount state where hydrogen atoms are trapped (referred to as V O H) to (V O) (for example, about 1 ⁇ 10 17 cm -3) By forming, OH is suppressed from being formed.
  • V O H generates carriers, a certain amount of carriers are present in the metal oxide film. Thereby, a metal oxide film with an increased carrier density can be formed.
  • oxygen vacancies are simultaneously formed during film formation, but the oxygen vacancies can be reduced by introducing oxygen through LGBR as described above. By such a method, a metal oxide film having a relatively high carrier density and sufficiently reduced oxygen vacancies can be formed.
  • the region other than the crystal part having the orientation constitutes a very fine crystal part having no orientation at the time of film formation, no clear crystal grain boundary is observed in the metal oxide film.
  • the extremely fine crystal part is located between a plurality of crystal parts having orientation.
  • the fine crystal part grows in the lateral direction by heat at the time of film formation, and is bonded to an adjacent crystal part having orientation.
  • the fine crystal part also functions as a region for generating carriers. Accordingly, it is considered that the field-effect mobility of the metal oxide film having such a structure can be remarkably improved by being applied to a transistor.
  • etching treatment in an oxygen atmosphere after forming a metal oxide film and forming an oxide insulating film such as a silicon oxide film thereon.
  • Such treatment can reduce the hydrogen concentration in addition to supplying oxygen into the film.
  • fluorine remaining in the chamber may be doped into the metal oxide film at the same time. Fluorine exists as a negatively charged fluorine atom, and is combined with a positively charged hydrogen atom by Coulomb force to generate HF. HF is released out of the metal oxide film during the plasma treatment, and as a result, the hydrogen concentration in the metal oxide film can be reduced.
  • oxygen atoms and hydrogen may be combined and released as H 2 O out of the film.
  • a configuration in which a silicon oxide film (or silicon oxynitride film) is stacked on a metal oxide film is considered. Since fluorine in the silicon oxide film is bonded to hydrogen in the film and can exist as electrically neutral HF, it does not affect the electrical characteristics of the metal oxide film. In addition, although Si-F bond may arise, this also becomes electrically neutral. Further, it is considered that HF in the silicon oxide film does not affect oxygen diffusion.
  • oxygen vacancies in the metal oxide film are reduced, and hydrogen that is not bonded to metal atoms in the film is reduced, so that reliability can be improved. Further, it is considered that the electrical characteristics are improved when the carrier concentration of the metal oxide film is a certain level or more.
  • FIGS. 44A and 44B illustrated in Embodiment 2 As the structure of the transistor, the structure shown in FIGS. 44A and 44B illustrated in Embodiment 2 is used. Here, samples C1 to C3 having different semiconductor film formation conditions were manufactured.
  • Samples C1 to C3 each have a transistor with a channel length L of 2 ⁇ m and a channel width W of 3 ⁇ m, a transistor with a channel length L of 2 ⁇ m and a channel width W of 20 ⁇ m, a channel length L of 3 ⁇ m, and a channel width W of A sample in which a total of five different sizes of transistors are formed: a 50 ⁇ m transistor, a transistor with a channel length L of 3 ⁇ m and a channel width W of 3 ⁇ m, a transistor with a channel length L of 6 ⁇ m and a channel width W of 50 ⁇ m. .
  • a titanium film with a thickness of 10 nm and a copper film with a thickness of 100 nm were formed on a glass substrate using a sputtering apparatus. Subsequently, the conductive film was processed by a photolithography method.
  • insulating films were formed on the substrate and the conductive film.
  • the insulating film was continuously formed in a vacuum using a plasma enhanced chemical vapor deposition (PECVD) apparatus.
  • PECVD plasma enhanced chemical vapor deposition
  • a silicon nitride film with a thickness of 50 nm, a silicon nitride film with a thickness of 300 nm, a silicon nitride film with a thickness of 50 nm, and a silicon oxynitride film with a thickness of 50 nm were used from the bottom.
  • an oxide semiconductor film was formed over the insulating film, and the semiconductor layer was formed by processing the oxide semiconductor film into an island shape.
  • the oxide semiconductor film an oxide semiconductor film with a thickness of 40 nm was formed.
  • an insulating film was formed on the insulating film and the semiconductor layer.
  • a 150 nm thick silicon oxynitride film was formed using a PECVD apparatus.
  • heat treatment was performed.
  • heat treatment was performed at 350 ° C. for 1 hour in a mixed gas atmosphere of nitrogen and oxygen.
  • an opening was formed in a desired region of the insulating film.
  • a dry etching method was used as a method for forming the opening.
  • an oxide semiconductor film having a thickness of 100 nm was formed over the insulating film so as to cover the opening, and the oxide semiconductor film was processed into an island shape, whereby a conductive film was formed.
  • the insulating film in contact with the lower side of the conductive film was processed to form the insulating film.
  • an oxide semiconductor film having a thickness of 10 nm, a titanium nitride film having a thickness of 50 nm, and a copper film having a thickness of 100 nm were sequentially formed.
  • the titanium nitride film and the copper film were formed using a sputtering apparatus.
  • plasma treatment was performed on the oxide semiconductor film, the insulating film, and the conductive film.
  • the plasma treatment was performed using a PECVD apparatus at a substrate temperature of 220 ° C. in a mixed gas atmosphere of argon gas and nitrogen gas.
  • an insulating film was formed over the oxide semiconductor film, the insulating film, and the conductive film.
  • a silicon nitride film with a thickness of 100 nm and a silicon oxynitride film with a thickness of 300 nm were stacked using a PECVD apparatus.
  • a mask was formed on the formed insulating film, and an opening was formed in the insulating film using the mask.
  • a conductive film was formed so as to fill the opening, and the conductive film was processed into an island shape, thereby forming a conductive film to be a source electrode and a drain electrode.
  • a titanium film with a thickness of 10 nm and a copper film with a thickness of 100 nm were formed using a sputtering apparatus, respectively.
  • an insulating film was formed over the insulating film and the conductive film.
  • an acrylic photosensitive resin film having a thickness of 1.5 ⁇ m was used as the insulating film.
  • Id-Vg characteristics of transistor Next, Id-Vg characteristics of the transistors C1 to C3 manufactured as described above were measured. In the Id-Vg characteristic, a transistor having a channel length L of 2 ⁇ m and a channel width W of 3 ⁇ m was measured.
  • measurement conditions for the Id-Vg characteristics of the transistor include a voltage applied to a conductive film functioning as a first gate electrode (hereinafter also referred to as a gate voltage (Vg)) and a conductive function functioning as a second gate electrode.
  • the voltage (also referred to as Vbg) applied to the film was changed from -10V to + 10V in steps of 0.25V.
  • a voltage applied to the conductive film functioning as the source electrode hereinafter also referred to as source voltage (Vs)
  • source voltage (Vs) is 0 V (comm)
  • drain voltage (Vd) also referred to as drain voltage (Vd)
  • drain voltage (Vd) also referred to as 0.1V or 20V.
  • 27A, 27B, and 27C show the Id-Vg characteristic results of Sample C1, Sample C2, and Sample C3, respectively.
  • the first vertical axis represents Id (A)
  • the second vertical axis represents field effect mobility ( ⁇ FE (cm 2 / Vs))
  • the horizontal axis represents Vg (V).
  • the samples C1 to C3 each have good electrical characteristics. Further, the field effect mobility is the highest in the sample C3, and decreases in the order of the sample C2 and the sample C1, and particularly in the sample C3, the tendency is remarkable in a low Vg range (for example, Vg is 5 V or less).
  • a transistor using a metal oxide film including a crystal part having orientation and a crystal part not having orientation as a semiconductor layer in which a channel is formed which is one embodiment of the present invention, has a high electric field. It was confirmed that the effect mobility was shown. In particular, it was confirmed that a high field-effect mobility and a high drain current were exhibited under conditions where the gate voltage was low.
  • the S value is a gate voltage required for the current (subthreshold current) between the source electrode and the drain electrode to increase by an order of magnitude. The smaller the S value, the slope of the subthreshold current with respect to the gate voltage. Is large and has excellent switching characteristics.
  • FIG. 28A shows the measurement results of the on-state current of the transistors in each sample.
  • the drain current was measured when the gate voltage Vg was 10 V and the drain voltage Vd was 5 V.
  • FIG. 28B shows the measurement result of the S value of the transistor in each sample.
  • the on-current is highest in the sample C3, and decreases in the order of the sample C2 and the sample C1.
  • the S value is the smallest for the sample C3, and increases in the order of the sample C2 and the sample C1.
  • the metal oxide film formed under the conditions of a low temperature and a low oxygen flow rate improves the oxygen permeability and increases the amount of oxygen diffused during the manufacturing process of the transistor. It can be seen that defects such as oxygen vacancies in the film and at the interface between the metal oxide film and the insulating film are reduced. It is suggested that the on-state current of the transistor is remarkably increased as a result of reducing the defect level density by such an effect.
  • a transistor with improved on-state current can be suitably used for a switch capable of charging and discharging a capacitor at high speed.
  • it can be suitably used for a demultiplexer circuit or the like.
  • a demultiplexer circuit is a circuit that divides one input signal into two or more signals and outputs the divided signals.
  • GBT Test Gate Bias-Thermal Stress Test
  • the GBT test conditions in this embodiment are as follows: gate voltage (Vg) is ⁇ 30 V, drain voltage (Vd) and source voltage (Vs) are 0 V (COMMON), stress temperature is 60 ° C., and stress is applied.
  • the time was 1 hour, and the measurement environment was two environments: a dark environment and a light irradiation environment (irradiating light of about 10,000 lx with a white LED). That is, the source electrode and the drain electrode of the transistor were set to the same potential, and a potential different from that of the source electrode and the drain electrode was applied to the gate electrode for a certain time (here, 1 hour).
  • plus GBT is PBTS (Positive Bias Temperature Stress)
  • minus GBT is NBTS (Negative Bias Temperature Stress)
  • plus GBT Light Irradiation
  • PBITS PositSlitter
  • Minus GBT light irradiation
  • NBITS Negative Bias Illumination Temperature Stress
  • the GBT test results of samples C1 to C3 are shown in FIG. In FIG. 29, the vertical axis indicates the amount of change in threshold voltage ( ⁇ Vth) of the transistor, and the horizontal axis indicates the name of each sample.
  • the transistors included in Samples C1 to C3 had a threshold voltage change amount ( ⁇ Vth) within ⁇ 2 V in the GBT test. Therefore, it can be seen that the transistors included in the samples C1 to C3 have high reliability.
  • FIG. 30A shows the Id-Vd characteristic of the sample C1
  • FIG. 30B shows the Id-Vd characteristic of the sample C2
  • FIG. 30C shows the Id-Vd characteristic of the sample C3. Note that for the evaluation of the Id-Vd characteristics, transistors having a channel length L of 3 ⁇ m and a channel width W of 3 ⁇ m formed in the samples C1 to C3 were used.
  • the shallow defect level of metal oxide (hereinafter also referred to as sDOS) can be estimated from the electrical characteristics of a transistor using the metal oxide film as a semiconductor film.
  • the following evaluates the density of interface state of the transistor, in addition to the density of the interface states, when considering the number of electrons N trap trapped in interface states, a method for predicting the subthreshold leakage current .
  • the number of electrons trapped in the interface state N trap is, for example, a comparison between the measured value of the drain current-gate voltage (Id-Vg) characteristic of the transistor and the calculated value of the drain current-gate voltage (Id-Vg) characteristic. By doing so, it can be evaluated.
  • the source voltage Vs 0 V
  • the change of the drain current Id with respect to the gate voltage Vg becomes gentle. This is presumably because electrons were trapped in a shallow interface state located near the energy (denoted Ec) at the bottom of the conduction band.
  • the density N it of the interface state is estimated more strictly by considering the number of traps N trap (per unit area and unit energy) trapped in the shallow interface state. Can do.
  • FIG. A broken line shows an ideal Id-Vg characteristic without a trap level obtained by calculation.
  • the change in the gate voltage Vg at which the drain current changes in Id2 from Id1 and [Delta] V id indicates the actually measured Id-Vg characteristic.
  • the change in the gate voltage Vg when the drain current changes from Id1 to Id2 is represented by ⁇ V ex . Drain current Id1, the potentials at the target to the interface when the Id2 phi it1, and phi it2, to the change amount of [Delta] [phi it.
  • C tg is the combined capacitance of the insulator and semiconductor per area.
  • ⁇ Q trap can also be expressed by Equation (2) using the trapped number of electrons N trap (per unit area, unit energy). Note that q is an elementary electric quantity.
  • Formula (3) can be obtained by combining Formula (1) and Formula (2).
  • formula (4) can be obtained by taking the limit ⁇ it ⁇ 0 of formula (3).
  • the number of trapped electrons N trap at the interface can be estimated using the ideal Id-Vg characteristic, the actually measured Id-Vg characteristic, and Equation (4). Note that the relationship between the drain current and the potential at the interface can be obtained by the above-described calculation.
  • Equation (5) the unit area, the density N it the number of electrons N trap and interface state per unit energy are related as Equation (5).
  • f (E) is a Fermi distribution function.
  • N is a Fermi distribution function.
  • the N trap obtained from equation (4) By fitting the formula (5), N it is determined.
  • the calculation using a device simulator set the N it, it is possible to obtain a transfer characteristic containing an Id ⁇ 0.1 pA.
  • Equation (4) the result of extracting N trap by applying Equation (4) to the actually measured Id-Vg characteristic shown in FIG. 31 is shown by white circles in FIG.
  • the vertical axis of FIG. 33 is the Fermi energy Ef from the conduction band lower end Ec of the semiconductor. Looking at the broken line, the maximum value is found at a position just below Ec.
  • FIGS. 34A and 34B show the results of back-calculating the Id-Vg characteristic by feeding back the obtained interface state fitting curve to the calculation using the device simulator.
  • FIG. 34A shows an Id-Vg characteristic obtained by calculation when the drain voltage Vd is 0.1 V and 1.8 V, and an actually measured Id-Vg in the transistor when the drain voltage Vd is 0.1 V and 1.8 V. Characteristics.
  • FIG. 34B is a graph in which the drain current Id of FIG. 34A is logarithmic.
  • FIG. 35 shows the result of calculating the shallow defect level density of samples C1 to C3.
  • the peak value of the shallow defect level density is less than 5 ⁇ 10 12 cm ⁇ 2 eV ⁇ 1 , indicating that the sample has a very low shallow defect level density.
  • the peak value of the density of shallow defect states in the metal oxide film is preferably less than 5 ⁇ 10 12 cm ⁇ 2 eV ⁇ 1 , more preferably less than 2.5 ⁇ 10 12 cm ⁇ 2 eV ⁇ 1 , More preferably, it is less than 1.5 ⁇ 10 12 cm ⁇ 2 eV ⁇ 1 .
  • Samples C1 to C3 are transistors in which a metal oxide film having a low density of defect states is formed. This is because a metal oxide film formed under the conditions of a low temperature and a low oxygen flow rate improves oxygen permeability and increases the amount of oxygen diffused during the manufacturing process of the transistor, thereby increasing the amount of oxygen in the metal oxide film. This suggests that defects such as oxygen vacancies at the interface between the metal oxide film and the insulating film are reduced.
  • CPM measurement the amount of light applied to the sample surface between the terminals is adjusted so that the photocurrent value is constant while a voltage is applied between the two electrodes provided on the sample, and the absorption coefficient is derived from the amount of light applied. This is done at each wavelength.
  • CPM measurement when a sample has a defect, an absorption coefficient at an energy (converted from a wavelength) corresponding to the level where the defect exists is increased. By multiplying the increase in the absorption coefficient by a constant, the dDOS of the sample can be derived.
  • the absorption coefficient due to the defect level can be calculated from the following equation.
  • ⁇ (E) represents an absorption coefficient at each energy
  • ⁇ u represents an absorption coefficient due to the back-tail.
  • sample for CPM evaluation three samples (samples D1 to D3) were prepared and CPM evaluation was performed.
  • a metal oxide film was formed on a glass substrate.
  • a metal oxide film having a thickness of about 100 nm was formed by the same method as in sample A1.
  • a metal oxide film having a thickness of about 100 nm was formed by the same method as in sample A3.
  • a metal oxide film having a thickness of about 100 nm was formed by the same method as in sample A6.
  • a silicon oxynitride film having a thickness of about 30 nm, a silicon oxynitride film having a thickness of about 100 nm, and a silicon oxynitride film having a thickness of about 20 nm are stacked over the metal oxide film by a plasma CVD method. .
  • the oxide semiconductor film has a two-layer structure.
  • the first oxide semiconductor film has a substrate temperature of 170 ° C., an oxygen gas with a flow rate of 200 sccm is introduced into the chamber of the sputtering apparatus, a pressure of 0.6 Pa, and a metal containing indium, gallium, and zinc.
  • the oxide semiconductor film was removed by wet etching.
  • the silicon oxynitride film was formed by a plasma CVD method using a mixed gas of SiH 4 having a flow rate of 160 sccm and N 2 O having a flow rate of 4000 sccm as a deposition gas under the conditions of a pressure of 200 Pa, a power of 1500 W, and a substrate temperature of 220 ° C. .
  • the thickness of the silicon oxynitride film is about 400 nm.
  • a laminated film of a Ti film having a thickness of about 50 nm, an Al film having a thickness of about 400 nm, and a Ti film having a thickness of about 100 nm was formed by a sputtering method. Then, it processed by the photolithographic method and formed the electrode.
  • FIG. 36 shows the CPM measurement result of sample D1
  • FIG. 37 shows the CPM measurement result of sample D2
  • FIG. 38 shows the CPM measurement result of sample D3.
  • the vertical axis represents the absorption coefficient
  • the horizontal axis represents the light energy.
  • the black solid line indicates the curve of the absorption coefficient of each sample
  • the dotted line indicates the tangent
  • the gray solid line indicates the optically measured absorption coefficient.
  • the value of the back tail of the sample D1 estimated from FIG. 36 is 68.70 meV, and the absorption coefficient obtained by removing the absorption coefficient due to the back tail from the absorption coefficient curve, that is, the absorption coefficient due to the deep defect level.
  • the value was 1.21 ⁇ 10 ⁇ 3 cm ⁇ 1 .
  • the value of the back tail of the sample D2 estimated from FIG. 37 was 64.46 meV, and the value of the absorption coefficient attributable to the deep defect level was 1.36 ⁇ 10 ⁇ 3 cm ⁇ 1 .
  • the back-tail value of sample D3 estimated from FIG. 38 was 65.83 meV, and the value of the absorption coefficient attributable to the deep defect level was 1.04 ⁇ 10 ⁇ 3 cm ⁇ 1 .
  • the metal oxide film of one embodiment of the present invention can be formed by a sputtering method in an atmosphere containing oxygen.
  • the substrate temperature during film formation is preferably room temperature or higher and 150 ° C. or lower, preferably 50 ° C. or higher and 150 ° C. or lower, more preferably 100 ° C. or higher and 150 ° C. or lower, typically 130 ° C.
  • room temperature or higher and 150 ° C. or lower preferably 50 ° C. or higher and 150 ° C. or lower, more preferably 100 ° C. or higher and 150 ° C. or lower, typically 130 ° C.
  • the flow rate ratio of oxygen during film formation is 1% to less than 33%, preferably 5% to 30%, more preferably 5% to 20%, and even more preferably 5% to 15%. % Or less, typically 10%.
  • oxygen partial pressure oxygen partial pressure
  • a metal oxide film in which a crystal part having orientation and a crystal part having no orientation are mixed can be obtained. Obtainable.
  • the substrate temperature and the oxygen flow rate within the above ranges, it is possible to control the existence ratio of the crystal part having orientation and the crystal part having no orientation.
  • An oxide target that can be used for forming a metal oxide film is not limited to an In—Ga—Zn-based oxide, and includes, for example, an In—M—Zn-based oxide (M is Al, Ga, Y). Or Sn) can be applied.
  • a metal oxide film including a crystal part is formed using a sputtering target including a polycrystalline oxide having a plurality of crystal grains, compared to a case where a sputtering target not including a polycrystalline oxide is used, A metal oxide film having crystallinity is easily obtained.
  • the sputtering target has a plurality of crystal grains and the crystal grains have a layered structure, and there is an interface that is easily cleaved, the ions are allowed to collide with the sputtering target.
  • the crystal grains may be cleaved to obtain flat or pellet-like sputtered particles. It is considered that the obtained flat or pellet-like sputtered particles are deposited on a substrate to form a metal oxide film containing nanocrystals. In addition, it is considered that by heating the substrate, bonding or rearrangement of the nanocrystals progresses on the substrate surface, so that a metal oxide film including a crystal part having orientation is easily formed.
  • the method for forming the metal oxide film of one embodiment of the present invention is not limited thereto, and for example, a pulse laser deposition (PLD) method, a plasma chemical vapor deposition (PECVD) method, a thermal CVD (Chemical Vapor Deposition).
  • PLD pulse laser deposition
  • PECVD plasma chemical vapor deposition
  • thermal CVD Thermal Vapor Deposition
  • an ALD (Atomic Layer Deposition) method or a vacuum deposition method may be used.
  • An example of the thermal CVD method is a MOCVD (Metal Organic Chemical Vapor Deposition) method.
  • the metal oxide film of one embodiment of the present invention can be applied to a semiconductor device such as a transistor.
  • a metal oxide film having semiconductor characteristics hereinafter referred to as an oxide semiconductor film
  • the oxide semiconductor film includes indium (In), M (M represents Al, Ga, Y, or Sn), and Zn (zinc).
  • the element M is aluminum, gallium, yttrium, or tin, but as elements applicable to the element M, in addition to the above, boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, Cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like may be used. Further, as the element M, a plurality of the aforementioned elements may be combined.
  • a preferable range of the atomic ratio of indium, element M, and zinc included in the oxide semiconductor film of one embodiment of the present invention is described with reference to FIGS. 39A to 39C do not describe the atomic ratio of oxygen.
  • the terms of the atomic ratio of indium, element M, and zinc included in the oxide semiconductor film are [In], [M], and [Zn].
  • 39A and 39B illustrate an example of a preferable range of the atomic ratio of indium, element M, and zinc included in the oxide semiconductor film of one embodiment of the present invention.
  • FIG. 40 shows the crystal structure of InMZnO 4 when observed from the direction parallel to the b-axis.
  • a metal element in a layer containing M, Zn, and oxygen hereinafter referred to as an (M, Zn) layer
  • the element M or zinc represents the element M or zinc.
  • the ratio of the element M and zinc shall be equal.
  • the element M and zinc can be substituted and the arrangement is irregular.
  • indium and element M can be substituted for each other. Therefore, the element M in the (M, Zn) layer can be replaced with indium and expressed as an (In, M, Zn) layer. In that case, a layered structure in which the In layer is 1 and the (In, M, Zn) layer is 2 is employed.
  • the element M in the MZnO 2 layer can be substituted with indium, and can be expressed as an In ⁇ M 1- ⁇ ZnO 2 layer (0 ⁇ ⁇ 1). In that case, a layered structure in which the InO 2 layer is 1 and the In ⁇ M 1- ⁇ ZnO 2 layer is 2 is adopted. Further, indium in the InO 2 layer can be replaced with the element M, and can be expressed as an In 1- ⁇ M ⁇ O 2 layer (0 ⁇ ⁇ 1). In that case, the In 1- ⁇ M ⁇ O 2 layer is 1 and the MZnO 2 layer is 2.
  • the In layer when the In layer is 1 and the (M, Zn) layer is non-integer, the In layer has 1 and the (M, Zn) layer has an integer of multiple layers.
  • the In layer has 1 and the (M, Zn) layer has an integer of multiple layers.
  • a film having an atomic ratio that deviates from the atomic ratio of the target is formed.
  • [Zn] of the film may be smaller than [Zn] of the target.
  • a plurality of phases may coexist in the oxide semiconductor film (two-phase coexistence, three-phase coexistence, etc.).
  • a plurality of phases may coexist in the oxide semiconductor film (two-phase coexistence, three-phase coexistence, etc.).
  • a grain boundary also referred to as a grain boundary
  • the carrier mobility (electron mobility) of the oxide semiconductor film can be increased. This is because, in an oxide semiconductor film containing indium, element M, and zinc, the s orbital of heavy metal mainly contributes to carrier conduction, and by increasing the indium content, the region where the s orbital overlaps becomes larger. Therefore, an oxide semiconductor film with a high indium content has higher carrier mobility than an oxide semiconductor film with a low indium content.
  • the oxide semiconductor film of one embodiment of the present invention preferably has an atomic ratio shown in a region A in FIG. 39A which has a high carrier mobility and a layered structure with few grain boundaries.
  • An oxide semiconductor film having an atomic ratio represented by the region B is an excellent oxide semiconductor film that has particularly high crystallinity and high carrier mobility.
  • the conditions under which the oxide semiconductor film forms a layered structure are not uniquely determined by the atomic ratio. Depending on the atomic ratio, there is a difference in difficulty for forming a layered structure. On the other hand, even if the atomic ratio is the same, there may be a layered structure or a layered structure depending on the formation conditions. Therefore, the region illustrated in the drawing is a region exhibiting an atomic ratio in which the oxide semiconductor film has a layered structure, and the boundaries between the regions A to C are not strict.
  • Metal oxide film structure Next, the structure of the metal oxide film (hereinafter referred to as an oxide semiconductor) is described.
  • An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single crystal oxide semiconductor.
  • a CAAC-OS c-axis-aligned crystal oxide semiconductor
  • a polycrystalline oxide semiconductor a polycrystalline oxide semiconductor
  • an nc-OS nanocrystalline oxide semiconductor
  • a pseudo-amorphous oxide semiconductor a-like oxide OS
  • amorphous oxide semiconductor amorphous-like oxide semiconductor
  • oxide semiconductors are classified into amorphous oxide semiconductors and other crystalline oxide semiconductors.
  • a crystalline oxide semiconductor include a single crystal oxide semiconductor, a CAAC-OS, a polycrystalline oxide semiconductor, and an nc-OS.
  • Amorphous structures are generally isotropic, have no heterogeneous structure, are metastable, have no fixed atomic arrangement, have a flexible bond angle, have short-range order, but long-range order It is said that it does not have.
  • a stable oxide semiconductor cannot be called a complete amorphous semiconductor.
  • an oxide semiconductor that is not isotropic (for example, has a periodic structure in a minute region) cannot be called a complete amorphous oxide semiconductor.
  • an a-like OS is not isotropic but has an unstable structure having a void (also referred to as a void). In terms of being unstable, a-like OS is physically similar to an amorphous oxide semiconductor.
  • CAAC-OS First, the CAAC-OS will be described.
  • CAAC-OS is a kind of oxide semiconductor having a plurality of c-axis aligned crystal parts (also referred to as pellets).
  • CAAC-OS is an oxide semiconductor with high crystallinity. Since the crystallinity of an oxide semiconductor may be deteriorated by entry of impurities, generation of defects, or the like, the CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies).
  • the impurity means an element other than the main components of the oxide semiconductor, such as hydrogen, carbon, silicon, or a transition metal element.
  • an element such as silicon which has a stronger bonding force with oxygen than a metal element included in an oxide semiconductor, disturbs the atomic arrangement of the oxide semiconductor by depriving the oxide semiconductor of oxygen, thereby reducing crystallinity. It becomes a factor.
  • heavy metals such as iron and nickel, argon, carbon dioxide, and the like have large atomic radii (or molecular radii), which disturbs the atomic arrangement of the oxide semiconductor and decreases crystallinity.
  • nc-OS is analyzed by XRD.
  • XRD X-ray diffraction
  • Nc-OS is an oxide semiconductor having higher regularity than an amorphous oxide semiconductor. Therefore, the nc-OS has a lower density of defect states than an a-like OS or an amorphous oxide semiconductor. Note that the nc-OS does not have regularity in crystal orientation between different pellets. Therefore, the nc-OS may have a higher density of defect states than the CAAC-OS.
  • the a-like OS is an oxide semiconductor having a structure between the nc-OS and an amorphous oxide semiconductor.
  • A-like OS has a void or low density region. Since the a-like OS has a void, it has an unstable structure.
  • the a-like OS since the a-like OS has a void, it has a structure with a lower density than the nc-OS and the CAAC-OS. Specifically, the density of the a-like OS is 78.6% or more and less than 92.3% of the density of the single crystal having the same composition. Further, the density of the nc-OS and the density of the CAAC-OS are 92.3% or more and less than 100% of the density of the single crystal having the same composition. An oxide semiconductor having a density of less than 78% of the single crystal is difficult to form.
  • the density of single crystal InGaZnO 4 having a rhombohedral structure is 6.357 g / cm 3 .
  • the density of a-like OS is 5.0 g / cm 3 or more and less than 5.9 g / cm 3.
  • the density of the nc-OS and the density of the CAAC-OS are 5.9 g / cm 3 or more and 6.3 g / cm. less than cm 3 .
  • the density corresponding to the single crystal having a desired composition can be estimated by combining single crystals having different compositions at an arbitrary ratio. What is necessary is just to estimate the density corresponding to the single crystal of a desired composition using a weighted average with respect to the ratio which combines the single crystal from which a composition differs. However, the density is preferably estimated by combining as few kinds of single crystals as possible.
  • oxide semiconductors have various structures and various properties.
  • the oxide semiconductor may be a stacked film including two or more of an amorphous oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS, for example.
  • an oxide semiconductor film for a transistor for example, carrier scattering at a crystal grain boundary can be reduced as compared with a transistor using polycrystalline silicon for a channel region.
  • a transistor can be realized.
  • a highly reliable transistor can be realized.
  • the oxide semiconductor film of one embodiment of the present invention is a film in which a crystal part having orientation and a crystal part not having orientation are mixed. By using such an oxide semiconductor film having crystallinity, a transistor having both high field-effect mobility and high reliability can be realized.
  • Carrier density of metal oxide film The carrier density of the metal oxide film (hereinafter referred to as an oxide semiconductor film) will be described below.
  • oxygen vacancies (Vo) in the oxide semiconductor film As a factor that affects the carrier density of the oxide semiconductor film, oxygen vacancies (Vo) in the oxide semiconductor film, impurities in the oxide semiconductor film, and the like can be given.
  • the density of defect states increases when hydrogen is bonded to the oxygen vacancies (this state is also referred to as VoH).
  • the carrier density of the oxide semiconductor film can be controlled by controlling the density of defect states in the oxide semiconductor film.
  • the object is to suppress a negative shift in the threshold voltage of the transistor or to reduce the off-state current of the transistor, it is preferable to reduce the carrier density of the oxide semiconductor film.
  • the impurity concentration in the oxide semiconductor film may be decreased and the defect level density may be decreased.
  • a low impurity concentration and a low density of defect states are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the carrier density of the high-purity intrinsic oxide semiconductor film is less than 8 ⁇ 10 15 cm ⁇ 3 , preferably less than 1 ⁇ 10 11 cm ⁇ 3 , more preferably less than 1 ⁇ 10 10 cm ⁇ 3 , and 1 ⁇ What is necessary is just to set it as 10 ⁇ -9 > cm ⁇ -3 > or more.
  • the carrier density of an oxide semiconductor film it is preferable to increase the carrier density of an oxide semiconductor film.
  • the impurity concentration of the oxide semiconductor film may be slightly increased or the defect state density of the oxide semiconductor film may be slightly increased.
  • the band gap of the oxide semiconductor film is preferably made smaller.
  • an oxide semiconductor film with a slightly high impurity concentration or a slightly high defect state density within a range where the on / off ratio of the Id-Vg characteristics of the transistor can be obtained can be regarded as substantially intrinsic.
  • the oxide semiconductor film with the increased carrier density is slightly n-type. Therefore, an oxide semiconductor film with an increased carrier density may be referred to as “Slightly-n”.
  • the carrier density of the substantially intrinsic oxide semiconductor film is preferably 1 ⁇ 10 5 cm ⁇ 3 or more and less than 1 ⁇ 10 18 cm ⁇ 3 , preferably 1 ⁇ 10 7 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less. More preferably, it is 1 ⁇ 10 9 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less, more preferably 1 ⁇ 10 10 cm ⁇ 3 or more and 1 ⁇ 10 16 cm ⁇ 3 or less, and further preferably 1 ⁇ 10 11 cm ⁇ 3. More preferably, it is 1 ⁇ 10 15 cm ⁇ 3 or less.
  • FIG. 41 illustrates an energy band in a transistor in which an oxide semiconductor film is used for a channel region.
  • FIG. 41 illustrates an example of the energy band of the gate electrode, the gate insulating film, the oxide semiconductor film, and the source or drain electrode in contact with the oxide semiconductor film.
  • a silicon oxide film is used as the gate insulating film and an In—Ga—Zn oxide is used as the oxide semiconductor film. Further, the transition level ( ⁇ f) of defects that can be formed in the silicon oxide film is formed at a position away from the conduction band of the gate insulating film by 3.1 eV, and the oxide when the gate voltage (Vg) is 30V.
  • the Fermi level (Ef) of the silicon oxide film at the interface between the semiconductor film and the silicon oxide film is set to 3.6 eV from the conduction band of the gate insulating film. Note that the Fermi level of the silicon oxide film varies depending on the gate voltage.
  • the Fermi level (Ef) of the silicon oxide film at the interface between the oxide semiconductor film and the silicon oxide film is lowered.
  • white circles in FIG. 41 represent electrons (carriers), and X in FIG. 41 represents a defect level in the silicon oxide film.
  • the carriers when carriers are thermally excited in a state where a gate voltage is applied, the carriers are trapped at the defect level (X in the figure), and from the plus (“+”) to the neutral (“0”). ”),
  • the charge state of the defect level changes. That is, when the value obtained by adding the above-described thermal excitation energy to the Fermi level (Ef) of the silicon oxide film becomes higher than the defect transition level ( ⁇ f), the charge state of the defect level in the silicon oxide film is positive. From this state, the transistor becomes neutral, and the threshold voltage of the transistor fluctuates in the positive direction.
  • the depth at which the Fermi level at the interface between the gate insulating film and the oxide semiconductor film is formed may be different.
  • the conduction band of the gate insulating film moves upward in the vicinity of the interface between the gate insulating film and the oxide semiconductor.
  • the energy difference between the Fermi level at the interface between the gate insulating film and the oxide semiconductor film increases.
  • the charge trapped in the gate insulating film is reduced.
  • the change in the charge state of the defect level that can be formed in the above-described silicon oxide film is reduced, and the gate bias heat ( The variation of the threshold voltage of the transistor under stress can be reduced under stress (Gate Bias Temperature: GBT).
  • the charge trapped in the defect level of the oxide semiconductor film takes a long time to disappear and may behave as if it were a fixed charge. Therefore, a transistor in which a channel region is formed in an oxide semiconductor film with a high defect level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon, and the like.
  • the concentration of silicon or carbon in the oxide semiconductor film and the concentration of silicon or carbon in the vicinity of the interface with the oxide semiconductor film are obtained. 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the concentration of alkali metal or alkaline earth metal in the oxide semiconductor film obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or lower, preferably 2 ⁇ 10 16 atoms / cm 3 or lower.
  • the nitrogen in the oxide semiconductor film is preferably reduced as much as possible.
  • the nitrogen concentration in the oxide semiconductor film obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, and even more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in the oxide semiconductor film reacts with oxygen bonded to a metal atom to become water, so that an oxygen vacancy may be formed in some cases.
  • oxygen vacancy may be formed in some cases.
  • electrons serving as carriers may be generated.
  • a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor including an oxide semiconductor film containing hydrogen is likely to be normally on. For this reason, it is preferable that hydrogen in the oxide semiconductor film be reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm 3. Less than cm 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the oxide semiconductor film preferably has an energy gap of 2 eV or more, or 2.5 eV or more.
  • the thickness of the oxide semiconductor film is 3 nm to 200 nm, preferably 3 nm to 100 nm, more preferably 3 nm to 60 nm.
  • the oxide semiconductor film is an In-M-Zn oxide
  • CAC is one structure of a material in which elements constituting an oxide semiconductor are unevenly distributed in a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or the vicinity thereof. Note that in the following, in an oxide semiconductor, one or more metal elements are unevenly distributed, and a region including the metal element has a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or the vicinity thereof.
  • the state mixed with is also referred to as a mosaic or patch.
  • CAC-IGZO in an In—Ga—Zn oxide is indium oxide (hereinafter referred to as InO X1 (X1 is a real number greater than 0)) or indium zinc oxide.
  • InO X1 X1 is a real number greater than 0
  • objects hereinafter, in X2 Zn Y2 O Z2 ( X2, Y2, and Z2 is larger real) than 0.
  • gallium oxide hereeinafter, GaO X3 (X3 is a large real number) than 0.
  • Or gallium zinc oxide hereinafter referred to as Ga X4 Zn Y4 O Z4 (X4, Y4, and Z4 are real numbers greater than 0)
  • InO X1 or In X2 Zn Y2 O Z2 is uniformly distributed in the film (hereinafter also referred to as cloud shape).
  • CAC-IGZO has a region GaO X3 is the main component, and In X2 Zn Y2 O Z2, or InO X1 is the main component region is a composite oxide semiconductor having a structure that is mixed.
  • the first region indicates that the atomic ratio of In to the element M in the first region is larger than the atomic ratio of In to the element M in the second region. It is assumed that the concentration of In is higher than that in the second region.
  • IGZO is a common name and may refer to one compound of In, Ga, Zn, and O.
  • ZnO ZnO
  • the crystalline compound has a single crystal structure, a polycrystalline structure, or a CAAC structure.
  • the CAAC structure is a crystal structure in which a plurality of IGZO nanocrystals have c-axis orientation and are connected without being oriented in the ab plane.
  • CAC relates to material composition.
  • CAC is a material structure containing In, Ga, Zn, and O, and is a region that is observed in a part of nanoparticles mainly composed of Ga, and a part of nanoparticles composed mainly of In.
  • the observed region is a configuration in which the regions are randomly dispersed in a mosaic pattern. Therefore, in CAC, the crystal structure is a secondary element.
  • CAC does not include a laminated structure of two or more types of films having different compositions.
  • a structure composed of two layers of a film mainly containing In and a film mainly containing Ga is not included.
  • a region GaO X3 is the main component, and In X2 Zn Y2 O Z2 or InO X1 is the main component region, in some cases clear boundary can not be observed.
  • Sample structure and production method >> In the following, nine samples according to one embodiment of the present invention are described. Each sample is manufactured under different conditions for the substrate temperature and the oxygen gas flow rate when the oxide semiconductor film is formed. Note that the sample has a structure including a substrate and an oxide semiconductor over the substrate.
  • a glass substrate is used as the substrate.
  • an In—Ga—Zn oxide with a thickness of 100 nm is formed as an oxide semiconductor over the glass substrate with a sputtering apparatus.
  • 2500 W AC power is supplied to the oxide target installed in the sputtering apparatus.
  • the substrate temperature was set to a temperature at which the substrate was not intentionally heated (hereinafter also referred to as RT), 130 ° C., or 170 ° C. as a condition for forming the oxide.
  • RT temperature at which the substrate was not intentionally heated
  • oxygen gas flow rate ratio a flow rate ratio of oxygen gas to the mixed gas of Ar and oxygen
  • FIG. 88 shows the results of measuring the XRD spectrum using the out-of-plane method.
  • the upper part shows the measurement results for the sample whose substrate temperature condition during film formation is 170 ° C.
  • the middle part shows the measurement results for the sample whose substrate temperature condition during film formation is 130 ° C.
  • the lower part shows the measurement result during film formation.
  • the measurement result in the sample is shown.
  • the left column shows the measurement results for the sample with an oxygen gas flow ratio of 10%
  • the center column shows the measurement results for a sample with an oxygen gas flow ratio of 30%
  • the right column shows the oxygen gas flow rate.
  • the measurement result in the sample whose ratio condition is 100% is shown.
  • planar TEM image a planar image acquired by HAADF-STEM
  • cross-sectional image hereinafter also referred to as a cross-sectional TEM image
  • the TEM image was observed using a spherical aberration correction function.
  • the HAADF-STEM image was taken by irradiating an electron beam with an acceleration voltage of 200 kV and a beam diameter of about 0.1 nm ⁇ using an atomic resolution analytical electron microscope JEM-ARM200F manufactured by JEOL Ltd.
  • FIG. 89A shows the substrate temperature R.D. T.A.
  • 89B shows the substrate temperature R.D. T.A.
  • FIG. 89A the substrate temperature R.D. T.A. , And an electron beam diffraction pattern indicated by black spots a1, black spots a2, black spots a3, black spots a4, and black spots a5 in a planar TEM image of a sample prepared at an oxygen gas flow rate ratio of 10%.
  • the observation of the electron beam diffraction pattern is performed while moving at a constant speed from the 0 second position to the 35 second position while irradiating the electron beam.
  • FIG. 89C shows the result of black point a1
  • FIG. 89D shows the result of black point a2
  • FIG. 89E shows the result of black point a3
  • FIG. 89F shows the result of black point a4, and
  • FIG. 89G shows the result of black point a5.
  • a region with high luminance can be observed like a circle (in a ring shape).
  • a plurality of spots can be observed in the ring-shaped region.
  • FIG. T.A In the cross-sectional TEM image of the sample manufactured at an oxygen gas flow rate ratio of 10%, the electron beam diffraction pattern indicated by black spot b1, black spot b2, black spot b3, black spot b4, and black spot b5 is observed.
  • FIG. 89H shows the result of black point b1
  • FIG. 89I shows the result of black point b2
  • FIG. 89J shows the result of black point b3
  • FIG. 89K shows the result of black point b4
  • FIG. 89L shows the result of black point b5.
  • a region with high luminance can be observed in a ring shape.
  • a plurality of spots can be observed in the ring-shaped region.
  • nc-OS oxide semiconductor having a microcrystal
  • a simple diffraction pattern is observed.
  • nanobeam electron diffraction is performed on the nc-OS using an electron beam with a small probe diameter (for example, less than 50 nm)
  • bright spots are observed.
  • nanobeam electron diffraction is performed on the nc-OS, a region with high luminance may be observed so as to draw a circle (in a ring shape). In addition, a plurality of bright spots may be observed in the ring-shaped region.
  • Substrate temperature R. T.A The electron beam diffraction pattern of a sample manufactured at an oxygen gas flow rate ratio of 10% has a ring-like high luminance region and a plurality of bright spots in the ring region. Therefore, the substrate temperature R.D. T.A. And the sample manufactured at an oxygen gas flow rate ratio of 10% has an electron beam diffraction pattern of nc-OS and has no orientation in the plane direction and the cross-sectional direction.
  • an oxide semiconductor with a low substrate temperature or a low oxygen gas flow ratio during deposition has properties that are clearly different from those of an amorphous oxide semiconductor film and a single crystal oxide semiconductor film. Can be estimated.
  • each point in the analysis target region of the sample is irradiated with an electron beam, and the characteristic X-ray energy and the number of occurrences of the sample generated thereby are measured, and an EDX spectrum corresponding to each point is obtained.
  • the peak of the EDX spectrum at each point is represented by the electron transition from the In atom to the L shell, the electron transition from the Ga atom to the K shell, the electron transition from the Zn atom to the K shell, and the K shell from the O atom.
  • the ratio of each atom at each point is calculated.
  • FIG. 90 shows the substrate temperature R.D. T.A. And EDX mapping in a cross section of a sample fabricated at an oxygen gas flow rate ratio of 10%.
  • FIG. 90A is an EDX mapping of Ga atoms (the ratio of Ga atoms to all atoms is in the range of 1.18 to 18.64 [atomic%]).
  • FIG. 90B is EDX mapping of In atoms (the ratio of In atoms to all atoms is in the range of 9.28 to 33.74 [atomic%]).
  • FIG. 90C is an EDX mapping of Zn atoms (the ratio of Zn atoms to all atoms is in the range of 6.69 to 24.99 [atomic%]).
  • 90A, 90B, and 90C show the substrate temperature R.D.
  • T.A In a cross section of a sample manufactured at an oxygen gas flow rate ratio of 10%, a region in the same range is shown. Note that the EDX mapping shows the ratio of elements in light and dark so that the more measurement elements in the range, the brighter the brightness, and the darker the measurement elements. The magnification of EDX mapping shown in FIG. 90 is 7.2 million times.
  • the range surrounded by the solid line includes many relatively dark areas, and the range surrounded by the broken line includes many relatively bright areas.
  • the range surrounded by the solid line includes many relatively bright areas, and the range surrounded by the broken line includes many relatively dark areas.
  • the range surrounded by the solid line is a region having a relatively large number of In atoms
  • the range surrounded by a broken line is a region having a relatively small number of In atoms.
  • the right side is a relatively bright region and the left side is a relatively dark region. Therefore, the range surrounded by the solid line is a region mainly composed of In X2 Zn Y2 O Z2 or InO X1 .
  • a range surrounded by a solid line is a region with relatively few Ga atoms
  • a range surrounded by a broken line is a region with relatively many Ga atoms.
  • the upper left region is a relatively bright region
  • the lower right region is a dark region. Therefore, the range surrounded by the broken line is a region whose main component is GaO X3 , Ga X4 Zn Y4 O Z4 , or the like.
  • the distribution of In atoms is relatively uniform than that of Ga atoms, and the region containing InO X1 as a main component is In X2 Zn Y2 O Z2. Seems to be connected to each other through a region that is a main component. As described above, the region mainly composed of In X2 Zn Y2 O Z2 or InO X1 is formed so as to spread in a cloud shape.
  • CAC-IGZO an In—Ga—Zn oxide having a structure in which a region containing GaO X3 as a main component and a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component are unevenly distributed.
  • the crystal structure in CAC has an nc structure.
  • the nc structure possessed by CAC has several bright spots (spots) in addition to bright spots (spots) caused by IGZO including single crystal, polycrystal, or CAAC structure in an electron diffraction image.
  • a crystal structure is defined as a region having a high brightness in a ring shape.
  • region GaO X3 is the main component
  • In X2 Zn Y2 O Z2 or the size of the area InO X1 is the main component, is, 0.5 nm or more 10nm or less, Or it is observed at 1 nm or more and 3 nm or less.
  • the diameter of a region in which each metal element is a main component is 1 nm or more and 2 nm or less.
  • CAC-IGZO has a structure different from that of an IGZO compound in which metal elements are uniformly distributed, and has a property different from that of an IGZO compound. That, CAC-IGZO is a region such as GaO X3 is a region which is a main component, In X2 Zn Y2 O Z2 or InO X1 is phase-separated from each other region and, in the main component, is mainly composed of the elements Has a mosaic structure.
  • CAC-IGZO when CAC-IGZO is used for a semiconductor element, a high on-current can be obtained because the properties caused by GaO X3 and the like and the properties caused by In X2 Zn Y2 O Z2 or InO X1 act complementarily. (I on ) and high field effect mobility ( ⁇ ) can be realized.
  • CAC-IGZO is most suitable for various semiconductor devices including a display.
  • Transistor Configuration Example 1> 42A is a top view of the transistor 100
  • FIG. 42B is a cross-sectional view taken along the dashed-dotted line X1-X2 in FIG. 42A
  • FIG. 42C is a cross-sectional view taken along the dashed-dotted line Y1-Y2 in FIG.
  • FIG. 42A components such as the insulating film 110 are omitted for clarity.
  • FIG. 42A some components may be omitted from the subsequent drawings as in FIG. 42A.
  • alternate long and short dash line X1-X2 direction may be referred to as a channel length (L) direction
  • the alternate long and short dash line Y1-Y2 direction may be referred to as a channel width (W) direction.
  • 42A to 42C includes an insulating film 104 over a substrate 102, an oxide semiconductor film 108 over an insulating film 104, an insulating film 110 over an oxide semiconductor film 108, and a conductive film over an insulating film 110. 112, the insulating film 104, the oxide semiconductor film 108, and the insulating film 116 over the conductive film 112.
  • the oxide semiconductor film 108 includes a channel region 108 i overlapping with the conductive film 112, a source region 108 s in contact with the insulating film 116, and a drain region 108 d in contact with the insulating film 116.
  • the insulating film 116 has nitrogen or hydrogen.
  • nitrogen or hydrogen in the insulating film 116 is added to the source region 108s and the drain region 108d.
  • the carrier density is increased by adding nitrogen or hydrogen.
  • the transistor 100 includes an insulating film 118 over the insulating film 116, a conductive film 120a electrically connected to the source region 108s through the opening 141a provided in the insulating films 116 and 118, and the insulating film 116. , 118 may be provided, and the conductive film 120b electrically connected to the drain region 108d through the opening 141b provided in the opening 118b.
  • the insulating film 104 is a first insulating film
  • the insulating film 110 is a second insulating film
  • the insulating film 116 is a third insulating film
  • the insulating film 118 is a fourth insulating film.
  • the conductive film 112 functions as a gate electrode
  • the conductive film 120a functions as a source electrode
  • the conductive film 120b functions as a drain electrode.
  • the insulating film 110 functions as a gate insulating film.
  • the insulating film 110 has an excess oxygen region.
  • excess oxygen can be supplied to the channel region 108 i included in the oxide semiconductor film 108. Accordingly, oxygen vacancies that can be formed in the channel region 108i can be filled with excess oxygen, so that a highly reliable semiconductor device can be provided.
  • the insulating film 104 formed below the oxide semiconductor film 108 may have excess oxygen.
  • excess oxygen contained in the insulating film 104 can be supplied also to the source region 108s and the drain region 108d included in the oxide semiconductor film 108.
  • the resistance of the source region 108s and the drain region 108d may increase.
  • the insulating film 110 formed over the oxide semiconductor film 108 has excess oxygen, it is possible to selectively supply excess oxygen only to the channel region 108i.
  • the carrier density in the source region 108s and the drain region 108d is selectively increased, so that the source region 108s and the drain region 108d It can suppress that resistance becomes high.
  • the source region 108s and the drain region 108d included in the oxide semiconductor film 108 preferably each include an element that forms oxygen vacancies or an element that combines with oxygen vacancies.
  • an element that forms oxygen vacancies or an element that combines with oxygen vacancies typically, hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, titanium, a rare gas element, or the like can be given.
  • rare gas elements include helium, neon, argon, krypton, and xenon.
  • the element that forms oxygen vacancies may be contained in the insulating film 116 in some cases.
  • the element that forms oxygen vacancies diffuses from the insulating film 116 into the source region 108s and the drain region 108d.
  • the element that forms oxygen vacancies may be added to the source region 108s and the drain region 108d by impurity addition treatment.
  • the bond between the metal element and oxygen in the oxide semiconductor film is cut, and oxygen vacancies are formed.
  • oxygen bonded to the metal element in the oxide semiconductor film is bonded to the impurity element, so that oxygen is released from the metal element and oxygen vacancies are formed. The As a result, the carrier density in the oxide semiconductor film is increased and the conductivity is increased.
  • substrate For the substrate 102, a material having heat resistance high enough to withstand heat treatment in the manufacturing process can be used.
  • alkali-free glass soda-lime glass, alkali glass, crystal glass, quartz, sapphire, or the like can be used.
  • an inorganic insulating film may be used. Examples of the inorganic insulating film include a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and an aluminum oxide film.
  • the non-alkali glass may have a thickness of 0.2 mm to 0.7 mm, for example.
  • the above-described thickness may be obtained by polishing alkali-free glass.
  • the sixth generation (1500 mm ⁇ 1850 mm), the seventh generation (1870 mm ⁇ 2200 mm), the eighth generation (2200 mm ⁇ 2400 mm), the ninth generation (2400 mm ⁇ 2800 mm), the tenth generation (2950 mm ⁇ 3400 mm)
  • a glass substrate having a large area such as) can be used.
  • a large display device can be manufactured.
  • a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, or the like may be used.
  • an inorganic material such as metal may be used for the substrate 102.
  • inorganic materials such as metals include stainless steel and aluminum.
  • the substrate 102 may be made of an organic material such as resin, resin film, or plastic.
  • resin film include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, polyurethane, acrylic resin, epoxy resin, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), and polyethersulfone (PES). Or a resin having a siloxane bond.
  • a composite material in which an inorganic material and an organic material are combined may be used for the substrate 102.
  • a material obtained by bonding a metal plate or a thin glass plate and a resin film, a fibrous metal, a particulate metal, a fibrous glass, or a particulate glass is dispersed in a resin film or a material obtained by dispersing a fibrous resin or a particulate resin in an inorganic material.
  • the substrate 102 may be any substrate as long as it can support at least a film or a layer formed thereon or below, and may be any one or more of an insulating film, a semiconductor film, and a conductive film.
  • the insulating film 104 can be formed using a sputtering method, a CVD method, an evaporation method, a pulse laser deposition (PLD) method, a printing method, a coating method, or the like as appropriate.
  • the insulating film 104 can be formed by a single layer or a stacked layer of an oxide insulating film or a nitride insulating film, for example. Note that in order to improve interface characteristics with the oxide semiconductor film 108, at least a region in contact with the oxide semiconductor film 108 in the insulating film 104 is preferably formed using an oxide insulating film.
  • oxygen contained in the insulating film 104 can be transferred to the oxide semiconductor film 108 by heat treatment.
  • the thickness of the insulating film 104 can be 50 nm or more, 100 nm or more and 3000 nm or less, or 200 nm or more and 1000 nm or less.
  • the insulating film 104 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, hafnium oxide, gallium oxide, Ga—Zn oxide, or the like may be used, and the insulating film 104 can be provided as a single layer or a stacked layer.
  • a stacked structure of a silicon nitride film and a silicon oxynitride film is used as the insulating film 104.
  • oxygen can be efficiently introduced into the oxide semiconductor film 108 by using the insulating film 104 as a stacked structure and using a silicon nitride film on the lower layer side and a silicon oxynitride film on the upper layer side.
  • oxide semiconductor film As the oxide semiconductor film 108, the metal oxide film described in Embodiment 1 can be used.
  • the oxide semiconductor film 108 is preferably formed by a sputtering method because the film density can be increased.
  • a rare gas typically argon
  • oxygen or a mixed gas of a rare gas and oxygen is used as the sputtering gas as appropriate.
  • an adsorption-type vacuum exhaust pump such as a cryopump is used to remove as much impurities as possible from the oxide semiconductor film 108 in the chamber of the sputtering apparatus. Is preferably exhausted to a high vacuum (from about 5 ⁇ 10 ⁇ 7 Pa to about 1 ⁇ 10 ⁇ 4 Pa).
  • the partial pressure of gas molecules corresponding to H 2 O in the chamber is 1 ⁇ 10 ⁇ 4 Pa or less, preferably 5 ⁇ 10 ⁇ 5. It is preferable to set it to Pa or less.
  • the insulating film 110 functions as a gate insulating film of the transistor 100.
  • the insulating film 110 has a function of supplying oxygen to the oxide semiconductor film 108, particularly the channel region 108i.
  • the insulating film 110 can be formed using a single layer or a stacked layer of an oxide insulating film or a nitride insulating film.
  • a region in the insulating film 110 which is in contact with the oxide semiconductor film 108 is preferably formed using at least the oxide insulating film.
  • the insulating film 110 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, or the like may be used.
  • the thickness of the insulating film 110 can be 5 nm to 400 nm, 5 nm to 300 nm, or 10 nm to 250 nm.
  • the insulating film 110 preferably has few defects. Typically, it is preferable that the number of signals observed by an electron spin resonance (ESR) be small.
  • the signal described above includes the E ′ center where the g value is observed at 2.001.
  • the E ′ center is caused by silicon dangling bonds.
  • As the insulating film 110 a silicon oxide film or a silicon oxynitride film whose spin density due to the E ′ center is 3 ⁇ 10 17 spins / cm 3 or less, preferably 5 ⁇ 10 16 spins / cm 3 or less is used. Good.
  • a signal due to nitrogen dioxide (NO 2 ) may be observed in addition to the above signal.
  • the signal is split into three signals by N nuclear spins, each having a g value of 2.037 or more and 2.039 or less (referred to as the first signal), and a g value of 2.001 or more and 2.003.
  • the g value is observed below (referred to as the second signal) and from 1.964 to 1.966 (referred to as the third signal).
  • the insulating film 110 an insulating film whose spin density due to nitrogen dioxide (NO 2 ) is 1 ⁇ 10 17 spins / cm 3 or more and less than 1 ⁇ 10 18 spins / cm 3 is preferably used.
  • NO 2 nitrogen dioxide
  • nitrogen oxide (NO x ) containing nitrogen dioxide (NO 2 ) forms a level in the insulating film 110.
  • the level is located in the energy gap of the oxide semiconductor film 108. Therefore, when nitrogen oxide (NOx) diffuses to the interface between the insulating film 110 and the oxide semiconductor film 108, the level may trap electrons on the insulating film 110 side. As a result, trapped electrons remain in the vicinity of the interface between the insulating film 110 and the oxide semiconductor film 108, so that the threshold voltage of the transistor is shifted in the positive direction. Therefore, when the insulating film 110 is a film with a low content of nitrogen oxides, the threshold voltage shift of the transistor can be reduced.
  • a silicon oxynitride film can be used as the insulating film that emits less nitrogen oxide (NO x ).
  • the silicon oxynitride film is a film in which the amount of ammonia released is larger than the amount of nitrogen oxide (NO x ) released in a temperature programmed desorption gas analysis (TDS).
  • TDS temperature programmed desorption gas analysis
  • the discharge amount is 1 ⁇ 10 18 pieces / cm 3 or more and 5 ⁇ 10 19 pieces / cm 3 or less.
  • the amount of ammonia released is the total amount when the temperature of the heat treatment in TDS is 50 ° C. or higher and 650 ° C. or lower, or 50 ° C. or higher and 550 ° C. or lower.
  • nitrogen oxide (NO x ) reacts with ammonia and oxygen in the heat treatment, nitrogen oxide (NO x ) is reduced by using an insulating film that releases a large amount of ammonia.
  • the nitrogen concentration in the film is preferably 6 ⁇ 10 20 atoms / cm 3 or less.
  • hafnium silicate HfSiO x
  • hafnium silicate added with nitrogen HfSi x O y N z
  • hafnium aluminate added with nitrogen HfAl x O y N z
  • hafnium oxide or the like
  • High-k materials may be used. By using the high-k material, gate leakage of the transistor can be reduced.
  • the insulating film 116 includes nitrogen or hydrogen.
  • the insulating film 116 may contain fluorine.
  • An example of the insulating film 116 is a nitride insulating film.
  • the nitride insulating film can be formed using silicon nitride, silicon nitride oxide, silicon oxynitride, silicon nitride fluoride, silicon fluoronitride, or the like.
  • the concentration of hydrogen contained in the insulating film 116 is preferably 1 ⁇ 10 22 atoms / cm 3 or more.
  • the insulating film 116 is in contact with the source region 108s and the drain region 108d of the oxide semiconductor film 108. Therefore, the impurity (nitrogen or hydrogen) concentration in the source region 108s and the drain region 108d in contact with the insulating film 116 is increased, and the carrier density of the source region 108s and the drain region 108d can be increased.
  • an oxide insulating film can be used.
  • a stacked film of an oxide insulating film and a nitride insulating film can be used.
  • the insulating film 118 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, aluminum oxide, hafnium oxide, gallium oxide, Ga—Zn oxide, or the like may be used.
  • the insulating film 118 is preferably a film that functions as a barrier film of hydrogen, water, etc. from the outside.
  • the thickness of the insulating film 118 can be greater than or equal to 30 nm and less than or equal to 500 nm, or greater than or equal to 100 nm and less than or equal to 400 nm.
  • the conductive films 112, 120a, and 120b can be formed by a sputtering method, a vacuum evaporation method, a pulse laser deposition (PLD) method, a thermal CVD method, or the like.
  • a conductive metal film, a conductive film having a function of reflecting visible light, or a conductive film having a function of transmitting visible light may be used.
  • a material containing a metal element selected from aluminum, gold, platinum, silver, copper, chromium, tantalum, titanium, molybdenum, tungsten, nickel, iron, cobalt, palladium, or manganese is used. Can do. Alternatively, an alloy containing the above metal element may be used.
  • the conductive metal film described above includes a two-layer structure in which a copper film is stacked on a titanium film, a two-layer structure in which a copper film is stacked on a titanium nitride film, and a copper film on a tantalum nitride film.
  • a two-layer structure to be laminated, a three-layer structure in which a copper film is laminated on a titanium film, and a titanium film is further formed thereon may be used.
  • An example of the conductive film containing copper element is an alloy film containing copper and manganese. The alloy film is preferable because it can be processed by a wet etching method.
  • a tantalum nitride film is preferably used as the conductive films 112, 120a, and 120b.
  • the tantalum nitride film has conductivity and high barrier properties against copper or hydrogen.
  • the tantalum nitride film can be most preferably used as a metal film in contact with the oxide semiconductor film 108 or a metal film in the vicinity of the oxide semiconductor film 108 because it emits less hydrogen from itself.
  • a conductive polymer or a conductive polymer may be used for the conductive film having the above-described conductivity.
  • a material containing a metal element selected from gold, silver, copper, or palladium can be used for the conductive film having a function of reflecting visible light.
  • a conductive film containing a silver element because the reflectance in visible light can be increased.
  • a material containing an element selected from indium, tin, zinc, gallium, or silicon can be used.
  • a film containing graphene or graphite may be used as the conductive film having a function of transmitting visible light.
  • the film containing graphene can be formed by forming a film containing graphene oxide and reducing the film containing graphene oxide. Examples of the reduction method include a method of applying heat and a method of using a reducing agent.
  • the conductive films 112, 120a, and 120b can be formed by an electroless plating method.
  • a material that can be formed by the electroless plating method for example, any one or more selected from Cu, Ni, Al, Au, Sn, Co, Ag, and Pd can be used.
  • the use of Cu or Ag is preferable because the resistance of the conductive film can be lowered.
  • a diffusion prevention film may be formed under the conductive film so that constituent elements of the conductive film do not diffuse outside.
  • a seed layer capable of growing a conductive film may be formed between the diffusion prevention film and the conductive film.
  • the diffusion preventing film can be formed using, for example, a sputtering method.
  • a tantalum nitride film or a titanium nitride film can be used.
  • the seed layer can be formed by an electroless plating method.
  • a material similar to the material of the conductive film that can be formed by an electroless plating method can be used.
  • the conductive film 112 may be formed using an oxide semiconductor typified by an In—Ga—Zn oxide.
  • the oxide semiconductor has high carrier density when nitrogen or hydrogen is supplied from the insulating film 116.
  • the oxide semiconductor functions as an oxide conductor (OC: Oxide Conductor). Therefore, the oxide semiconductor can be used as a gate electrode.
  • examples of the conductive film 112 include a single layer structure of an oxide conductor (OC), a single layer structure of a metal film, or a stacked structure of an oxide conductor (OC) and a metal film.
  • the conductive film 112 is formed below the conductive film 112 in the case where a single-layer structure of a light-blocking metal film or a stacked structure of an oxide conductor (OC) and a light-blocking metal film is used. This is preferable because the channel region 108i can be shielded from light.
  • the metal film is formed over the oxide semiconductor or the oxide conductor (OC).
  • the constituent elements in the metal film diffuse to the oxide semiconductor or oxide conductor (OC) side and the resistance is reduced. The resistance is reduced by damage (for example, sputtering damage) or oxygen in the oxide semiconductor or the oxide conductor (OC) is diffused in the metal film, so that oxygen deficiency is formed and the resistance is reduced.
  • the thickness of the conductive films 112, 120a, and 120b can be 30 nm to 500 nm, or 100 nm to 400 nm.
  • FIG. 43A is a top view of the transistor 100A
  • FIG. 43B is a cross-sectional view taken along the alternate long and short dash line X1-X2 in FIG. 43A
  • FIG. 43C is a cross-sectional view taken along the alternate long and short dash line Y1-Y2 in FIG.
  • a transistor 100A illustrated in FIGS. 43A to 43C includes a conductive film 106 over a substrate 102, an insulating film 104 over the conductive film 106, an oxide semiconductor film 108 over the insulating film 104, and an insulating film over the oxide semiconductor film 108. 110, the conductive film 112 over the insulating film 110, the insulating film 104, the oxide semiconductor film 108, and the insulating film 116 over the conductive film 112.
  • the oxide semiconductor film 108 includes a channel region 108 i overlapping with the conductive film 112, a source region 108 s in contact with the insulating film 116, and a drain region 108 d in contact with the insulating film 116.
  • the transistor 100A includes a conductive film 106 and an opening 143 in addition to the structure of the transistor 100 described above.
  • the opening 143 is provided in the insulating films 104 and 110.
  • the conductive film 106 is electrically connected to the conductive film 112 through the opening 143. Therefore, the same potential is applied to the conductive film 106 and the conductive film 112. Note that different potentials may be applied to the conductive film 106 and the conductive film 112 without providing the opening 143.
  • the conductive film 106 may be used as a light-blocking film without providing the opening 143. For example, when the conductive film 106 is formed using a light-blocking material, light from below irradiated to the channel region 108 i can be suppressed.
  • the conductive film 106 functions as a first gate electrode (also referred to as a bottom gate electrode), and the conductive film 112 is also referred to as a second gate electrode (also referred to as a top gate electrode). ).
  • the insulating film 104 has a function as a first gate insulating film, and the insulating film 110 has a function as a second gate insulating film.
  • the conductive film 106 As the conductive film 106, the same material as the conductive films 112, 120a, and 120b described above can be used. In particular, the conductive film 106 is preferably formed using a material containing copper because the resistance can be lowered.
  • the conductive film 106 has a stacked structure in which a copper film is provided over a titanium nitride film, a tantalum nitride film, or a tungsten film, and the conductive films 120a and 120b are provided with a copper film over the titanium nitride film, the tantalum nitride film, or the tungsten film. A laminated structure is preferable.
  • the transistor 100A for one or both of the pixel transistor and the driving transistor of the display device, parasitic capacitance generated between the conductive film 106 and the conductive film 120a, and the conductive film 106 and the conductive film 120b The parasitic capacitance generated between them can be reduced. Therefore, the conductive film 106, the conductive film 120a, and the conductive film 120b are used not only as the first gate electrode, the source electrode, and the drain electrode of the transistor 100A, but also for power supply wiring and signal supply of the display device. It can also be used for wiring or wiring for connection.
  • the transistor 100A illustrated in FIGS. 43A to 43C has a structure including conductive films functioning as gate electrodes above and below the oxide semiconductor film 108.
  • the semiconductor device of one embodiment of the present invention may include a plurality of gate electrodes.
  • the oxide semiconductor film 108 is positioned so as to face the conductive film 106 functioning as the first gate electrode and the conductive film 112 functioning as the second gate electrode, respectively. And sandwiched between conductive films functioning as two gate electrodes.
  • the length of the conductive film 112 in the channel width direction is longer than the length of the oxide semiconductor film 108 in the channel width direction, and the entire length of the oxide semiconductor film 108 in the channel width direction is conductive with the insulating film 110 interposed therebetween.
  • the film 112 is covered. Further, since the conductive film 112 and the conductive film 106 are connected to each other in the insulating film 104 and the opening 143 provided in the insulating film 110, one of the side surfaces in the channel width direction of the oxide semiconductor film 108 is the insulating film 110. Is opposed to the conductive film 112.
  • the conductive film 106 and the conductive film 112 are connected to each other through the insulating film 104 and the opening 143 provided in the insulating film 110, and the insulating film 104 and the insulating film 110 are interposed between them.
  • the oxide semiconductor film 108 is surrounded by the structure.
  • the oxide semiconductor film 108 included in the transistor 100A is electrically connected to the conductive film 106 functioning as the first gate electrode and the conductive film 112 functioning as the second gate electrode. Can be surrounded.
  • a device structure of a transistor that electrically surrounds the oxide semiconductor film 108 in which a channel region is formed by an electric field of the first gate electrode and the second gate electrode is a surround channel (S-channel) structure. Can be called.
  • the transistor 100A Since the transistor 100A has an S-channel structure, an electric field for inducing a channel by the conductive film 106 or the conductive film 112 can be effectively applied to the oxide semiconductor film 108; thus, the current driving capability of the transistor 100A Thus, high on-current characteristics can be obtained. Further, since the on-state current can be increased, the transistor 100A can be miniaturized. In addition, since the oxide semiconductor film 108 has a structure surrounded by the conductive film 106 and the conductive film 112, the mechanical strength of the oxide semiconductor film 108 can be increased.
  • an opening different from the opening 143 may be formed on the side where the opening 143 of the oxide semiconductor film 108 is not formed in the channel width direction of the transistor 100A.
  • the signal A is supplied to one gate electrode and the fixed potential is supplied to the other gate electrode.
  • Vb may be given.
  • the signal A may be given to one gate electrode, and the signal B may be given to the other gate electrode.
  • One gate electrode may be given a fixed potential Va, and the other gate electrode may be given a fixed potential Vb.
  • the signal A is a signal for controlling, for example, a conduction state or a non-conduction state.
  • the signal A may be a digital signal that takes two kinds of potentials, that is, the potential V1 or the potential V2 (V1> V2).
  • the potential V1 can be a high power supply potential and the potential V2 can be a low power supply potential.
  • the signal A may be an analog signal.
  • the fixed potential Vb is a potential for controlling the threshold voltage VthA of the transistor, for example.
  • the fixed potential Vb may be the potential V1 or the potential V2. In this case, it is preferable that a potential generating circuit for generating the fixed potential Vb does not need to be provided separately.
  • the fixed potential Vb may be a potential different from the potential V1 or the potential V2.
  • the threshold voltage VthA can be increased by lowering the fixed potential Vb. As a result, the drain current when the gate-source voltage Vgs is 0 V can be reduced, and the leakage current of a circuit including a transistor can be reduced in some cases.
  • the fixed potential Vb may be set lower than the low power supply potential.
  • the threshold voltage VthA can be lowered by increasing the fixed potential Vb.
  • the drain current when the gate-source voltage Vgs is at a high power supply potential can be improved, and the operation speed of a circuit including a transistor can be improved in some cases.
  • the fixed potential Vb may be higher than the low power supply potential.
  • the signal B is a signal for controlling a conduction state or a non-conduction state, for example.
  • the signal B may be a digital signal that takes two kinds of potentials, that is, the potential V3 or the potential V4 (V3> V4).
  • the potential V3 can be a high power supply potential and the potential V4 can be a low power supply potential.
  • the signal B may be an analog signal.
  • the signal B may be a signal having the same digital value as the signal A.
  • the on-state current of the transistor can be improved and the operation speed of the circuit including the transistor can be improved in some cases.
  • the potential V1 and the potential V2 in the signal A may be different from the potential V3 and the potential V4 in the signal B.
  • the potential amplitude (V3 to V4) of the signal B is It may be larger than the potential amplitude (V1-V2). By doing so, the influence of the signal A and the influence of the signal B on the conduction state or non-conduction state of the transistor may be approximately the same.
  • the signal B may be a signal having a digital value different from that of the signal A.
  • the transistor can be controlled separately by the signal A and the signal B, and a higher function may be realized.
  • the transistor is an n-channel transistor
  • the transistor A is in a conductive state only when the signal A is the potential V1 and the signal B is the potential V3, or the signal A is the potential V2 and the signal B is In the case where a non-conducting state is obtained only when the potential is V4, functions such as a NAND circuit and a NOR circuit may be realized with one transistor.
  • the signal B may be a signal for controlling the threshold voltage VthA.
  • the signal B may be a signal having a different potential between a period in which a circuit including a transistor is operating and a period in which the circuit is not operating.
  • the signal B may be a signal having a different potential according to the operation mode of the circuit. In this case, the potential of the signal B may not be switched as frequently as the signal A.
  • the signal B is an analog signal having the same potential as the signal A, an analog signal obtained by multiplying the potential of the signal A by a constant, or the potential of the signal A is added or subtracted by a constant.
  • An analog signal or the like may be used.
  • the on-state current of the transistor can be improved, and the operation speed of the circuit including the transistor can be improved in some cases.
  • the signal B may be an analog signal different from the signal A. In this case, the transistor can be controlled separately by the signal A and the signal B, and a higher function may be realized.
  • the signal A may be a digital signal and the signal B may be an analog signal.
  • the signal A may be an analog signal and the signal B may be a digital signal.
  • the transistor When a fixed potential is applied to both gate electrodes of a transistor, the transistor may function as an element equivalent to a resistance element.
  • the effective resistance of the transistor can be decreased (increased) by increasing (decreasing) the fixed potential Va or the fixed potential Vb in some cases.
  • an effective resistance lower (higher) than that obtained by a transistor having only one gate may be obtained.
  • an insulating film may be further formed over the transistor 100A.
  • FIGS. 44A and 44B An example in that case is shown in FIGS. 44A and 44B.
  • 44A and 44B are cross-sectional views of the transistor 100B.
  • a top view of the transistor 100B is the same as the transistor 100A illustrated in FIG. 43A, and thus description thereof is omitted here.
  • 44A and 44B include an insulating film 122 over the conductive films 120a and 120b and the insulating film 118.
  • the transistor 100B illustrated in FIGS. Other configurations are similar to those of the transistor 100A, and have the same effects.
  • the insulating film 122 has a function of flattening unevenness caused by a transistor or the like.
  • the insulating film 122 may be insulative and is formed using an inorganic material or an organic material.
  • the inorganic material include a silicon oxide film, a silicon oxynitride film, a silicon nitride oxide film, a silicon nitride film, an aluminum oxide film, and an aluminum nitride film.
  • photosensitive resin materials such as an acrylic resin or a polyimide resin, are mentioned, for example.
  • FIGS. 45A and 45B are cross-sectional views of the transistor 100C
  • FIGS. 46A and 46B are cross-sectional views of the transistor 100D
  • FIGS. 47A and 47B are cross-sectional views of the transistor 100E. Note that a top view of the transistor 100C, the transistor 100D, and the transistor 100E is similar to the transistor 100A illustrated in FIG. 43A, and thus description thereof is omitted here.
  • 45A and 45B are different from the transistor 100A in the stacked structure of the conductive film 112, the shape of the conductive film 112, and the shape of the insulating film 110.
  • the conductive film 112 of the transistor 100C includes a conductive film 112_1 over the insulating film 110 and a conductive film 112_2 over the conductive film 112_1.
  • excess oxide can be added to the insulating film 110 by using an oxide conductive film as the conductive film 112_1.
  • the oxide conductive film can be formed in an atmosphere containing oxygen gas by a sputtering method.
  • an oxide having indium and tin an oxide having tungsten and indium, an oxide having tungsten, indium, and zinc, an oxide having titanium and indium
  • examples thereof include an oxide having titanium, indium, and tin, an oxide having indium and zinc, an oxide having silicon, indium, and tin, and an oxide having indium, gallium, and zinc.
  • the conductive film 112_2 and the conductive film 106 are connected to each other in the opening 143.
  • the opening 143 is formed, after the conductive film to be the conductive film 112_1 is formed, the opening 143 is formed, whereby the shape illustrated in FIG. 45B can be obtained.
  • the connection resistance between the conductive film 112 and the conductive film 106 can be reduced by connecting the conductive film 112_2 and the conductive film 106.
  • the conductive film 112 and the insulating film 110 of the transistor 100C are tapered. More specifically, the lower end portion of the conductive film 112 is formed outside the upper end portion of the conductive film 112. The lower end portion of the insulating film 110 is formed outside the upper end portion of the insulating film 110. Further, the lower end portion of the conductive film 112 is formed at substantially the same position as the upper end portion of the insulating film 110.
  • the conductive film 112 and the insulating film 110 of the transistor 100C have a tapered shape because the coverage of the insulating film 116 can be increased as compared with the case where the conductive film 112 and the insulating film 110 of the transistor 100A are rectangular. is there.
  • 46A and 46B are different from the transistor 100A in the stacked structure of the conductive film 112, the shape of the conductive film 112, and the shape of the insulating film 110.
  • the conductive film 112 of the transistor 100D includes a conductive film 112_1 over the insulating film 110 and a conductive film 112_2 over the conductive film 112_1.
  • the lower end portion of the conductive film 112_1 is formed outside the upper end portion of the conductive film 112_2.
  • the conductive film 112_1, the conductive film 112_2, and the insulating film 110 are processed with the same mask, the conductive film 112_2 is processed with a wet etching method, and the conductive film 112_1 and the insulating film 110 are processed with a dry etching method.
  • the above structure can be obtained.
  • the region 108f may be formed in the oxide semiconductor film 108 in some cases.
  • the region 108f is formed between the channel region 108i and the source region 108s, and between the channel region 108i and the drain region 108d.
  • the region 108f functions as either a high resistance region or a low resistance region.
  • the high resistance region is a region which has a resistance equivalent to that of the channel region 108 i and does not overlap with the conductive film 112 functioning as a gate electrode.
  • the region 108f functions as a so-called offset region.
  • the region 108f may be 1 ⁇ m or less in the channel length (L) direction in order to suppress a decrease in on-state current of the transistor 100D.
  • the low resistance region is a region having a resistance lower than that of the channel region 108i and higher than that of the source region 108s and the drain region 108d.
  • the region 108f functions as a so-called LDD (Lightly Doped Drain) region.
  • LDD Lightly Doped Drain
  • the region 108f is an LDD region
  • one or more of nitrogen, hydrogen, and fluorine is supplied from the insulating film 116 to the region 108f, or the conductive film 112_1 is used with the insulating film 110 and the conductive film 112_1 as a mask.
  • the impurity passes through the conductive film 112_1 and the insulating film 110 and is added to the oxide semiconductor film 108, whereby the region 108f can be formed.
  • the conductive film 112_2 and the conductive film 106 are connected to each other in the opening 143.
  • 47A and 47B are different from the transistor 100A in the stacked structure of the conductive film 112, the shape of the conductive film 112, and the shape of the insulating film 110.
  • the conductive film 112 of the transistor 100E includes a conductive film 112_1 over the insulating film 110 and a conductive film 112_2 over the conductive film 112_1.
  • the lower end portion of the conductive film 112_1 is formed outside the lower end portion of the conductive film 112_2.
  • the lower end portion of the insulating film 110 is formed outside the lower end portion of the conductive film 112_1.
  • the conductive film 112_1, the conductive film 112_2, and the insulating film 110 are processed with the same mask, the conductive film 112_2 and the conductive film 112_1 are processed with a wet etching method, and the insulating film 110 is processed with a dry etching method.
  • the above structure can be obtained.
  • the transistor 100E may have a region 108f formed in the oxide semiconductor film 108.
  • the region 108f is formed between the channel region 108i and the source region 108s, and between the channel region 108i and the drain region 108d.
  • the conductive film 112_2 and the conductive film 106 are connected to each other in the opening 143.
  • FIGS. 48A and 48B are cross-sectional views of the transistor 100F
  • FIGS. 49A and 49B are cross-sectional views of the transistor 100G
  • FIGS. 50A and 50B are cross-sectional views of the transistor 100H
  • FIGS. 51A and 51B are transistors 100J
  • 52A and 52B are cross-sectional views of the transistor 100K. Note that top views of the transistor 100F, the transistor 100G, the transistor 100H, the transistor 100J, and the transistor 100K are the same as those of the transistor 100A illustrated in FIG. 43A, and thus description thereof is omitted here.
  • the transistor 100F, the transistor 100G, the transistor 100H, the transistor 100J, and the transistor 100K are different from each other in the structure of the transistor 100A and the oxide semiconductor film 108 described above.
  • Other configurations are similar to those of the transistor 100A described above, and have the same effects.
  • the oxide semiconductor film 108 included in the transistor 100F illustrated in FIGS. 48A and 48B includes the oxide semiconductor film 108_1 over the insulating film 104, the oxide semiconductor film 108_2 over the oxide semiconductor film 108_1, and the oxide semiconductor film 108_2.
  • the channel region 108i, the source region 108s, and the drain region 108d each have a three-layer structure of the oxide semiconductor film 108_1, the oxide semiconductor film 108_2, and the oxide semiconductor film 108_3.
  • the oxide semiconductor film 108 included in the transistor 100G illustrated in FIGS. 49A and 49B includes an oxide semiconductor film 108_2 over the insulating film 104 and an oxide semiconductor film 108_3 over the oxide semiconductor film 108_2.
  • the channel region 108i, the source region 108s, and the drain region 108d each have a two-layer structure of an oxide semiconductor film 108_2 and an oxide semiconductor film 108_3.
  • the oxide semiconductor film 108 included in the transistor 100H illustrated in FIGS. 50A and 50B includes an oxide semiconductor film 108_1 over the insulating film 104 and an oxide semiconductor film 108_2 over the oxide semiconductor film 108_1.
  • the channel region 108i, the source region 108s, and the drain region 108d each have a two-layer structure of the oxide semiconductor film 108_1 and the oxide semiconductor film 108_2.
  • 51A and 51B includes an oxide semiconductor film 108_1 over the insulating film 104, an oxide semiconductor film 108_2 over the oxide semiconductor film 108_1, and an oxide semiconductor film 108_2.
  • the channel region 108i has a three-layer structure of the oxide semiconductor film 108_1, the oxide semiconductor film 108_2, and the oxide semiconductor film 108_3.
  • the source region 108s and the drain region 108d each have an oxide semiconductor film.
  • the oxide semiconductor film 108 included in the transistor 100K illustrated in FIGS. 52A and 52B includes an oxide semiconductor film 108_2 over the insulating film 104 and an oxide semiconductor film 108_3 over the oxide semiconductor film 108_2.
  • the channel region 108i has a two-layer structure of an oxide semiconductor film 108_2 and an oxide semiconductor film 108_3, and the source region 108s and the drain region 108d have a single layer structure of the oxide semiconductor film 108_2, respectively. is there. Note that in the cross section of the transistor 100K in the channel width (W) direction, the oxide semiconductor film 108_3 covers the side surface of the oxide semiconductor film 108_2.
  • the channel region 108i in the channel width (W) direction or in the vicinity thereof defects (for example, oxygen vacancies) are likely to be formed due to damage in processing, or contamination due to adhesion of impurities. Therefore, even when the channel region 108i is substantially intrinsic, application of stress such as an electric field activates the side surface of the channel region 108i in the channel width (W) direction or the vicinity thereof, thereby reducing low resistance (n Type) area.
  • stress such as an electric field activates the side surface of the channel region 108i in the channel width (W) direction or the vicinity thereof, thereby reducing low resistance (n Type) area.
  • the side surface in the channel width (W) direction of the channel region 108i or the vicinity thereof is an n-type region, a parasitic channel may be formed because the n-type region serves as a carrier path.
  • the channel region 108i has a stacked structure, and the side surface of the channel region 108i in the channel width (W) direction is covered with one layer of the stacked structure.
  • defects on the side surface of the channel region 108i or the vicinity thereof can be suppressed, or adhesion of impurities to the side surface of the channel region 108i or the vicinity thereof can be reduced.
  • FIG. 53A illustrates an example of a band structure in the film thickness direction of a stacked structure including the insulating film 104, the oxide semiconductor films 108_1, 108_2, and 108_3, and the insulating film 110.
  • FIG. 53B illustrates an example of a band structure in the film thickness direction of a stacked structure including the insulating film 104, the oxide semiconductor films 108_2 and 108_3, and the insulating film 110.
  • FIG. 53C illustrates an example of a band structure in the film thickness direction of a stacked structure including the insulating film 104, the oxide semiconductor films 108_1 and 108_2, and the insulating film 110.
  • the band structure indicates the energy level (Ec) of the lower end of the conduction band of the insulating film 104, the oxide semiconductor films 108_1, 108_2, and 108_3, and the insulating film 110 for easy understanding.
  • An oxide semiconductor formed using an oxide semiconductor film formed using a metal oxide target in which the atomic ratio of metal elements is In: Ga: Zn 4: 2: 4.1 as the oxide semiconductor film 108_2
  • An oxide semiconductor film formed using a metal oxide target in which the atomic ratio of metal elements is In: Ga: Zn 1: 3: 2 is used as the oxide semiconductor film 108_3 It is a band figure of the structure using a film
  • An oxide semiconductor formed using an oxide semiconductor film formed using a metal oxide target in which the atomic ratio of metal elements is In: Ga: Zn 4: 2: 4.1 as the oxide semiconductor film 108_2 It is a band figure of the structure using a film
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band changes gently. In other words, the energy level at the lower end of the conduction band continuously changes or continuously joins.
  • a trap center or a recombination center is formed at the interface between the oxide semiconductor film 108_1 and the oxide semiconductor film 108_2 or the interface between the oxide semiconductor film 108_2 and the oxide semiconductor film 108_3. It is assumed that there is no impurity that forms such a defect level.
  • each film is continuously formed without being exposed to the air using a multi-chamber film formation apparatus (sputtering apparatus) including a load lock chamber. It is necessary to laminate them.
  • sputtering apparatus sputtering apparatus
  • the oxide semiconductor film 108_2 becomes a well, and it is found that a channel region is formed in the oxide semiconductor film 108_2 in the transistor using the above stacked structure.
  • defect states that can be formed in the oxide semiconductor film 108_2 can be separated from the oxide semiconductor film 108_2.
  • the defect level may be farther from the vacuum level than the energy level (Ec) at the lower end of the conduction band of the oxide semiconductor film 108_2 functioning as a channel region, and electrons are likely to accumulate in the defect level. . Accumulation of electrons at the defect level results in a negative fixed charge, and the threshold voltage of the transistor shifts in the positive direction. Therefore, it is preferable that the defect level be closer to the vacuum level than the energy level (Ec) at the lower end of the conduction band of the oxide semiconductor film 108_2. Thus, electrons are less likely to accumulate at the defect level, the on-state current of the transistor can be increased, and field effect mobility can be increased.
  • the oxide semiconductor films 108_1 and 108_3 each have an energy level at the lower end of the conduction band that is closer to the vacuum level than the oxide semiconductor film 108_2. Typically, the energy level at the lower end of the conduction band of the oxide semiconductor film 108_2. And the energy level at the lower end of the conduction band of the oxide semiconductor films 108_1 and 108_3 is 0.15 eV or more, 0.5 eV or more, 2 eV or less, or 1 eV or less.
  • the difference between the electron affinity of the oxide semiconductor films 108_1 and 108_3 and the electron affinity of the oxide semiconductor film 108_2 is 0.15 eV or more, 0.5 eV or more, 2 eV or less, or 1 eV or less.
  • the oxide semiconductor film 108_2 becomes a main current path.
  • the oxide semiconductor film 108_2 functions as a channel region
  • the oxide semiconductor films 108_1 and 108_3 function as oxide insulating films.
  • the oxide semiconductor films 108_1 and 108_3 are preferably formed using one or more metal elements included in the oxide semiconductor film 108_2 in which a channel region is formed.
  • the oxide semiconductor films 108_1 and 108_3 are formed using a material with sufficiently low conductivity in order to prevent the oxide semiconductor films 108_1 and 108_3 from functioning as part of the channel region. Therefore, the oxide semiconductor films 108_1 and 108_3 can also be referred to as oxide insulating films because of their physical properties and / or functions.
  • the electron affinity difference between the vacuum level and the energy level at the bottom of the conduction band
  • the energy level at the bottom of the conduction band is an oxide.
  • a material having a difference (band offset) from the lower energy level of the conduction band of the semiconductor film 108_2 is used.
  • the energy level at the lower end of the conduction band of the oxide semiconductor films 108_1 and 108_3 is determined so that the conduction level of the oxide semiconductor film 108_2 is reduced. It is preferable to use a material closer to the vacuum level than the energy level at the lower end of the band.
  • the difference between the energy level at the bottom of the conduction band of the oxide semiconductor film 108_2 and the energy level at the bottom of the conduction bands of the oxide semiconductor films 108_1 and 108_3 is 0.2 eV or more, preferably 0.5 eV or more. It is preferable.
  • the oxide semiconductor films 108_1 and 108_3 do not include a spinel crystal structure.
  • the constituent elements of the conductive films 120a and 120b enter the oxide semiconductor film 108_2 at the interface between the spinel crystal structure and another region. May diffuse.
  • the oxide semiconductor films 108_1 and 108_3 be a CAAC-OS to be described later because the blocking properties of constituent elements of the conductive films 120a and 120b, for example, a copper element are increased.
  • the configuration using the film is exemplified, the configuration is not limited thereto.
  • the oxide semiconductor films 108_1 and 108_3 are preferable because the difference from the energy level at the lower end of the conduction band can be 0.6 eV or more.
  • Transistor Configuration Example 1> 54A is a top view of the transistor 300A
  • FIG. 54B corresponds to a cross-sectional view taken along the dashed-dotted line X1-X2 in FIG. 54A
  • FIG. 54C is a cross-sectional view taken along the dashed-dotted line Y1-Y2 shown in FIG. It corresponds to. Note that in FIG. 54A, some components (such as an insulating film functioning as a gate insulating film) are not illustrated in order to avoid complexity.
  • the direction of the alternate long and short dash line X1-X2 may be referred to as a channel length direction, and the direction of the alternate long and short dash line Y1-Y2 may be referred to as a channel width direction. Note that in the top view of the transistor, some components may be omitted in the following drawings as in FIG. 54A.
  • 54A to 54C includes a conductive film 304 over a substrate 302, an insulating film 306 over the substrate 302 and the conductive film 304, an insulating film 307 over the insulating film 306, and an oxide semiconductor over the insulating film 307.
  • a film 308, a conductive film 312a over the oxide semiconductor film 308, and a conductive film 312b over the oxide semiconductor film 308 are included.
  • insulating films 314 and 316 and an insulating film 318 are provided over the transistor 300A, more specifically, over the conductive films 312a and 312b and the oxide semiconductor film 308.
  • the insulating films 306 and 307 function as gate insulating films of the transistor 300A, and the insulating films 314, 316, and 318 function as protective insulating films of the transistor 300A.
  • the conductive film 304 functions as a gate electrode
  • the conductive film 312a functions as a source electrode
  • the conductive film 312b functions as a drain electrode.
  • the insulating films 306 and 307 may be referred to as a first insulating film, the insulating films 314 and 316 as a second insulating film, and the insulating film 318 as a third insulating film, respectively. is there.
  • the transistor 300A illustrated in FIGS. 54A to 54C has a channel etch type structure.
  • the oxide semiconductor film of one embodiment of the present invention can be favorably used for a channel-etched transistor.
  • Transistor configuration example 2> 55A is a top view of the transistor 300B
  • FIG. 55B corresponds to a cross-sectional view taken along the alternate long and short dash line X1-X2 shown in FIG. 55A
  • FIG. 55C is a cross-sectional view taken along the alternate long and short dash line Y1-Y2 shown in FIG. It corresponds to.
  • 55A to 55C includes a conductive film 304 over a substrate 302, an insulating film 306 over the substrate 302 and the conductive film 304, an insulating film 307 over the insulating film 306, and an oxide semiconductor over the insulating film 307.
  • the oxide semiconductor film 308 is electrically connected to the film 308, the insulating film 314 over the oxide semiconductor film 308, the insulating film 316 over the insulating film 314, and the opening 341a provided in the insulating film 314 and the insulating film 316.
  • a conductive film 312b electrically connected to the oxide semiconductor film 308 through an opening 341b provided in the insulating film 314 and the insulating film 316.
  • An insulating film 318 is provided over the transistor 300B, more specifically, over the conductive films 312a and 312b and the insulating film 316.
  • the insulating films 306 and 307 function as gate insulating films of the transistor 300B, and the insulating films 314 and 316 have functions as protective insulating films of the oxide semiconductor film 308.
  • the film 318 functions as a protective insulating film of the transistor 300B.
  • the conductive film 304 functions as a gate electrode
  • the conductive film 312a functions as a source electrode
  • the conductive film 312b functions as a drain electrode.
  • the oxide semiconductor film of one embodiment of the present invention can be favorably used for a channel protection transistor.
  • Transistor Structure Example 3> 56A is a top view of the transistor 300C
  • FIG. 56B corresponds to a cross-sectional view taken along the dashed-dotted line X1-X2 in FIG. 56A
  • FIG. 56C is between the dashed-dotted line Y1-Y2 shown in FIG. It corresponds to a cross-sectional view.
  • the transistor 300C illustrated in FIGS. 56A to 56C is different from the transistor 300B illustrated in FIGS. 55A to 55C in the shapes of the insulating films 314 and 316. Specifically, the insulating films 314 and 316 of the transistor 300C are provided in an island shape over the channel region of the oxide semiconductor film 308. Other structures are similar to those of the transistor 300B.
  • Transistor Configuration Example 4> 57A is a top view of the transistor 300D
  • FIG. 57B corresponds to a cross-sectional view taken along the alternate long and short dash line X1-X2 shown in FIG. 57A
  • FIG. 57C is a cross-sectional view taken along the alternate long and short dash line Y1-Y2 shown in FIG. It corresponds to.
  • a transistor 300D illustrated in FIGS. 57A to 57C includes a conductive film 304 over a substrate 302, an insulating film 306 over the substrate 302 and the conductive film 304, an insulating film 307 over the insulating film 306, and an oxide semiconductor over the insulating film 307.
  • the conductive film 312a over the oxide semiconductor film 308, the conductive film 312b over the oxide semiconductor film 308, the insulating film 314 over the oxide semiconductor film 308 and the conductive films 312a and 312b, and the insulating film 314
  • the upper insulating film 316, the insulating film 318 on the insulating film 316, and the conductive films 320a and 320b on the insulating film 318 are included.
  • the insulating films 306 and 307 function as a first gate insulating film of the transistor 300D
  • the insulating films 314, 316, and 318 function as a second gate insulating film of the transistor 300D.
  • the conductive film 304 has a function as a first gate electrode
  • the conductive film 320a has a function as a second gate electrode
  • the conductive film 320b is a pixel used for a display device. It has a function as an electrode.
  • the conductive film 312a functions as a source electrode
  • the conductive film 312b functions as a drain electrode.
  • the conductive film 320a is connected to the conductive film 304 at openings 342b and 342c provided in the insulating films 306, 307, 314, 316, and 318. Therefore, the same potential is applied to the conductive film 320a and the conductive film 304.
  • the opening portions 342b and 342c are provided and the conductive film 320a and the conductive film 304 are connected to each other, but the invention is not limited thereto.
  • a structure in which only one of the opening 342b and the opening 342c is formed and the conductive film 320a and the conductive film 304 are connected, or the conductive film 320a without the opening 342b and the opening 342c is provided.
  • the conductive film 304 may not be connected. Note that in the case where the conductive film 320a and the conductive film 304 are not connected to each other, different potentials can be applied to the conductive film 320a and the conductive film 304, respectively.
  • the conductive film 320b is connected to the conductive film 312b through the opening 342a provided in the insulating films 314, 316, and 318.
  • transistor 300D has the S-channel structure described above.
  • the oxide semiconductor film 308 included in the transistor 300A illustrated in FIGS. 54A to 54C may have a stacked structure. An example in that case is shown in FIGS. 58A and 58B and FIGS. 59A and 59B.
  • FIGS. 59A and 59B are cross-sectional views of the transistor 300E
  • FIGS. 59A and 59B are cross-sectional views of the transistor 300F. Note that top views of the transistors 300E and 300F are similar to the top view of the transistor 300A illustrated in FIG. 54A.
  • the oxide semiconductor film 308 included in the transistor 300E illustrated in FIGS. 58A and 58B includes an oxide semiconductor film 308_1, an oxide semiconductor film 308_2, and an oxide semiconductor film 308_3.
  • An oxide semiconductor film 308 included in the transistor 300F illustrated in FIGS. 59A and 59B includes an oxide semiconductor film 308_2 and an oxide semiconductor film 308_3.
  • the conductive film 304, the insulating film 306, the insulating film 307, the oxide semiconductor film 308, the oxide semiconductor film 308_1, the oxide semiconductor film 308_2, the oxide semiconductor film 308_3, the conductive films 312a and 312b, the insulating film 314, and the insulating film 316, the insulating film 318, and the conductive films 320a and 320b include the conductive film 106, the insulating film 116, the insulating film 114, the oxide semiconductor film 108, the oxide semiconductor film 108_1, the oxide semiconductor film 108_2, and the like described above, respectively.
  • a material similar to that of the oxide semiconductor film 108_3, the conductive films 120a and 120b, the insulating film 104, the insulating film 118, the insulating film 116, and the conductive film 112 can be used.
  • FIG. 60A is a top view of the transistor 300G
  • FIG. 60B corresponds to a cross-sectional view taken along the alternate long and short dash line X1-X2 shown in FIG. 60A
  • FIG. 60C is a cross-sectional view taken along the alternate long and short dash line Y1-Y2 shown in FIG. It corresponds to.
  • a transistor 300G illustrated in FIGS. 60A to 60C includes a conductive film 304 over a substrate 302, an insulating film 306 over the substrate 302 and the conductive film 304, an insulating film 307 over the insulating film 306, and an oxide semiconductor over the insulating film 307.
  • An insulating film 316 over the film 314, a conductive film 320a over the insulating film 316, and a conductive film 320b over the insulating film 316 are included.
  • the insulating film 306 and the insulating film 307 have an opening 351, and a conductive film 312c that is electrically connected to the conductive film 304 through the opening 351 is formed over the insulating film 306 and the insulating film 307. Is done.
  • the insulating film 314 and the insulating film 316 include an opening 352a reaching the conductive film 312b and an opening 352b reaching the conductive film 312c.
  • the oxide semiconductor film 308 includes an oxide semiconductor film 308_2 on the conductive film 304 side and an oxide semiconductor film 308_3 over the oxide semiconductor film 308_2.
  • an insulating film 318 is provided over the transistor 300G.
  • the insulating film 318 is formed so as to cover the insulating film 316, the conductive film 320a, and the conductive film 320b.
  • the insulating films 306 and 307 have a function as a first gate insulating film of the transistor 300G, and the insulating films 314 and 316 have a function as a second gate insulating film of the transistor 300G.
  • the insulating film 318 functions as a protective insulating film of the transistor 300G.
  • the conductive film 304 functions as a first gate electrode
  • the conductive film 320a functions as a second gate electrode
  • the conductive film 320b is a pixel used for a display device. It has a function as an electrode.
  • the conductive film 312a functions as a source electrode
  • the conductive film 312b functions as a drain electrode.
  • the conductive film 312c functions as a connection electrode.
  • transistor 300G has the S-channel structure described above.
  • the structures of the transistors 300A to 300G may be freely combined and used.
  • FIG. 61 is a cross-sectional view in the channel length (L) direction of an example in which the transistor 300D described in Embodiment 3 and the transistor 100B described in Embodiment 2 are stacked.
  • the arrangement area of the transistors can be reduced.
  • the pixel density of the display device can be increased. For example, even when the pixel density of the display device exceeds 1000 ppi (pixel per inch) or the pixel density of the display device exceeds 2000 ppi, the arrangement shown in FIG. Can do. Note that ppi is a unit representing the number of pixels per inch.
  • the structure is partially different from the structure described above.
  • the transistor 300D is different from the above configuration in the following configuration.
  • a transistor 300D illustrated in FIG. 61 includes an insulating film 319 and an insulating film 110a between the insulating film 318 and the conductive film 320a.
  • the insulating film 319 a material shown in the insulating film 314 or the insulating film 316 can be used.
  • the insulating film 319 is provided so that the oxide semiconductor film 108 and the insulating film 318 are not in contact with each other.
  • the insulating film 110a is formed by processing the same insulating film as the insulating film 110. Note that the conductive film 320a included in the transistor 300D and the conductive film 112 included in the transistor 100B are formed by processing the same conductive film.
  • the transistor 100B illustrated in FIG. 61 includes a conductive film 312c instead of the conductive film 106.
  • the transistor 100 ⁇ / b> B illustrated in FIG. 61 includes insulating films 314, 316, 318, and 319 instead of the insulating film 104.
  • the manufacturing process of the transistor can be shortened.
  • a conductive film 344 is connected to the conductive film 120b of the transistor 100B. Note that the conductive film 344 is electrically connected to the conductive film 120 b through an opening 342 provided in the insulating film 122.
  • the conductive film 344 may be formed using a material that can be used for the conductive film 320a. Note that the conductive film 344 functions as a pixel electrode of the display device.
  • FIG. 61 the case where the transistor 300D and the transistor 100B have a stacked structure has been described, but the present invention is not limited to this. For example, it is good also as a structure shown in FIG.62 and FIG.63.
  • FIG. 62 is a cross-sectional view in the channel length (L) direction of an example in the case where the transistor 950 and the transistor 300A described in Embodiment 3 are stacked.
  • a transistor 950 illustrated in FIG. 62 includes a substrate 952, an insulating film 954 over the substrate 952, a semiconductor film 956 over the insulating film 954, an insulating film 958 over the semiconductor film 956, and a conductive film 960 over the insulating film 958.
  • the insulating film 962 over the insulating film 964, the insulating film 964 over the insulating film 962, and the conductive films 966 a and 966 b electrically connected to the semiconductor film 956.
  • An insulating film 968 is provided over the transistor 950.
  • the semiconductor film 956 includes silicon.
  • the semiconductor film 956 preferably includes crystalline silicon.
  • the transistor 950 is a transistor using so-called low-temperature polysilicon.
  • a transistor using low-temperature polysilicon is preferably used for a driver circuit portion of a display device because high field-effect mobility can be obtained.
  • the transistor 300A is preferably used for the pixel portion of the display device, for example, because power consumption can be suppressed.
  • the substrate 952 a glass substrate, a plastic substrate, or the like can be used as the substrate 952.
  • the insulating film 954 functions as a base insulating film of the transistor 950.
  • a silicon oxide film, a silicon nitride film, a silicon oxynitride film, a silicon nitride oxide, or the like can be used.
  • the insulating film 958 functions as a gate insulating film of the transistor 950.
  • the materials listed for the insulating film 954 can be used.
  • the conductive film 960 functions as a gate electrode of the transistor 950.
  • the conductive film 960 can be formed using the same material as the conductive films 312a, 312b, 120a, and 120b described in the above embodiment.
  • the insulating films 962, 964, and 968 have a function as a protective insulating film of the transistor 950.
  • the conductive films 966a and 966b function as a source electrode and a drain electrode of the transistor 950.
  • the same material as the conductive films 312a, 312b, 120a, and 120b described in the above embodiment can be used.
  • an insulating film 970 and an insulating film 972 are provided between the transistor 950 and the transistor 300A.
  • An insulating film 974 is provided to cover the transistor 300A.
  • the insulating film 970 functions as a barrier film. Specifically, the insulating film 970 is formed so that an impurity included in the transistor 950, such as hydrogen, does not enter the transistor 300A side.
  • the insulating film 972 functions as a base insulating film of the transistor 300A.
  • the insulating film 970 for example, a material that releases hydrogen less and suppresses hydrogen diffusion is preferable. Examples of the material include silicon nitride and aluminum oxide.
  • the insulating film 972 preferably contains excess oxygen, for example.
  • a material shown in the insulating films 314 and 316 can be used.
  • the structure in which the transistor 950 and the transistor 300A do not overlap with each other is not limited to this.
  • the channel region of the transistor 950 and the channel region of the transistor 300A may be disposed to overlap.
  • An example of this case is shown in FIG. FIG. 63 is a cross-sectional view in the channel length (L) direction of an example in the case where the transistor 950 and the transistor 300A have a stacked structure. With the structure shown in FIG. 63, the arrangement area of the transistors can be further reduced.
  • the transistor 950 and the other transistors described in Embodiments 2 and 3 may have a stacked structure.
  • the metal oxide film of one embodiment of the present invention can be favorably used for a structure in which transistors with various shapes are stacked.
  • FIG. 64 is a top view showing an example of the display device.
  • a display device 700 illustrated in FIG. 64 includes a pixel portion 702 provided over a first substrate 701, a source driver circuit portion 704 and a gate driver circuit portion 706 provided over the first substrate 701, a pixel portion 702,
  • the sealant 712 is disposed so as to surround the source driver circuit portion 704 and the gate driver circuit portion 706, and the second substrate 705 is provided so as to face the first substrate 701.
  • the first substrate 701 and the second substrate 705 are sealed with a sealant 712. That is, the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706 are sealed with the first substrate 701, the sealant 712, and the second substrate 705.
  • a display element is provided between the first substrate 701 and the second substrate 705.
  • the display device 700 includes a pixel portion 702, a source driver circuit portion 704, and a gate driver circuit portion 706 that are electrically connected to regions different from the region surrounded by the sealant 712 over the first substrate 701.
  • FPC terminal portion 708 Flexible printed circuit
  • an FPC 716 is connected to the FPC terminal portion 708, and various signals are supplied to the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706 by the FPC 716.
  • a signal line 710 is connected to each of the pixel portion 702, the source driver circuit portion 704, the gate driver circuit portion 706, and the FPC terminal portion 708.
  • Various signals and the like supplied by the FPC 716 are supplied to the pixel portion 702, the source driver circuit portion 704, the gate driver circuit portion 706, and the FPC terminal portion 708 through the signal line 710.
  • a plurality of gate driver circuit portions 706 may be provided in the display device 700.
  • the display device 700 an example in which the source driver circuit portion 704 and the gate driver circuit portion 706 are formed over the same first substrate 701 as the pixel portion 702 is shown; however, the display device 700 is not limited to this structure.
  • only the gate driver circuit portion 706 may be formed on the first substrate 701, or only the source driver circuit portion 704 may be formed on the first substrate 701.
  • a substrate on which a source driver circuit, a gate driver circuit, or the like is formed eg, a driver circuit substrate formed of a single crystal semiconductor film or a polycrystalline semiconductor film
  • a connection method of a separately formed drive circuit board is not particularly limited, and a COG (Chip On Glass) method, a wire bonding method, or the like can be used.
  • the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706 included in the display device 700 include a plurality of transistors.
  • the display device 700 can have various elements.
  • the element include, for example, an electroluminescence (EL) element (an EL element including an organic substance and an inorganic substance, an organic EL element, an inorganic EL element, an LED, and the like), a light-emitting transistor (a transistor that emits light in response to current), and electron emission.
  • EL electroluminescence
  • Element liquid crystal element, electronic ink element, electrophoretic element, electrowetting element, plasma display panel (PDP), MEMS (micro electro mechanical system) display (for example, grating light valve (GLV), digital micromirror device (DMD), digital micro shutter (DMS) element, interference modulation (IMOD) element, etc.), piezoelectric ceramic display and the like.
  • An example of a display device using an EL element is an EL display.
  • a display device using an electron-emitting device there is a field emission display (FED), a SED type flat display (SED: Surface-conduction Electron-emitter Display), or the like.
  • FED field emission display
  • SED SED type flat display
  • a display device using a liquid crystal element there is a liquid crystal display (a transmissive liquid crystal display, a transflective liquid crystal display, a reflective liquid crystal display, a direct view liquid crystal display, a projection liquid crystal display) and the like.
  • An example of a display device using an electronic ink element or an electrophoretic element is electronic paper.
  • part or all of the pixel electrode may have a function as a reflective electrode.
  • part or all of the pixel electrode may have aluminum, silver, or the like.
  • a memory circuit such as an SRAM can be provided under the reflective electrode. Thereby, power consumption can be further reduced.
  • the color elements controlled by the pixels when performing color display are not limited to three colors of RGB (R represents red, G represents green, and B represents blue).
  • RGB red
  • G represents green
  • B represents blue
  • it may be composed of four pixels: an R pixel, a G pixel, a B pixel, and a W (white) pixel.
  • one color element may be configured by two colors of RGB, and two different colors may be selected and configured depending on the color element.
  • one or more colors such as yellow, cyan, and magenta may be added to RGB.
  • the size of the display area may be different for each dot of the color element.
  • the disclosed invention is not limited to a display device for color display, and can be applied to a display device for monochrome display.
  • a colored layer (also referred to as a color filter) may be used in order to display white light (W) in a backlight (an organic EL element, an inorganic EL element, an LED, a fluorescent lamp, or the like) and display a full color display device.
  • a backlight an organic EL element, an inorganic EL element, an LED, a fluorescent lamp, or the like
  • red (R), green (G), blue (B), yellow (Y), and the like can be used in appropriate combination for the colored layer.
  • the colored layer the color reproducibility can be increased as compared with the case where the colored layer is not used.
  • white light in a region having no colored layer may be directly used for display by arranging a region having a colored layer and a region having no colored layer.
  • a decrease in luminance due to the colored layer can be reduced during bright display, and power consumption can be reduced by about 20% to 30%.
  • a self-luminous element such as an organic EL element or an inorganic EL element
  • R, G, B, Y, and W may be emitted from elements having respective emission colors.
  • power consumption may be further reduced as compared with the case where a colored layer is used.
  • colorization method in addition to a method (color filter method) in which part of the light emission from the white light emission described above is converted into red, green, and blue through a color filter, red, green, and blue light emission is performed.
  • a method of using each (three-color method) or a method of converting a part of light emission from blue light emission into red or green (color conversion method, quantum dot method) may be applied.
  • FIGS. 65 and 66 are cross-sectional views taken along one-dot chain line QR shown in FIG. 64, in which a liquid crystal element is used as a display element.
  • FIG. 67 is a cross-sectional view taken along one-dot chain line QR shown in FIG. 64 and has a configuration using an EL element as a display element.
  • a display device 700 illustrated in FIGS. 65 to 67 includes a lead wiring portion 711, a pixel portion 702, a source driver circuit portion 704, and an FPC terminal portion 708. Further, the lead wiring portion 711 includes a signal line 710. In addition, the pixel portion 702 includes a transistor 750 and a capacitor 790. In addition, the source driver circuit portion 704 includes a transistor 752.
  • the transistor 750 and the transistor 752 have the same structure as the transistor 100B described above. Note that as the structures of the transistor 750 and the transistor 752, other transistors described in the above embodiment may be used.
  • the transistor used in this embodiment includes an oxide semiconductor film which is highly purified and suppresses formation of oxygen vacancies.
  • the transistor can have low off-state current. Therefore, the holding time of an electric signal such as an image signal can be increased, and the writing interval can be set longer in the power-on state. Therefore, since the frequency of the refresh operation can be reduced, there is an effect of suppressing power consumption.
  • the transistor used in this embodiment can be driven at high speed because relatively high field-effect mobility can be obtained.
  • the switching transistor in the pixel portion and the driver transistor used in the driver circuit portion can be formed over the same substrate. That is, since it is not necessary to use a semiconductor device formed of a silicon wafer or the like as a separate drive circuit, the number of parts of the semiconductor device can be reduced.
  • a high-quality image can be provided by using a transistor that can be driven at high speed.
  • the capacitor 790 includes a lower electrode formed through a step of processing the same conductive film as the conductive film that functions as the first gate electrode included in the transistor 750, and a conductive function that functions as a source electrode and a drain electrode included in the transistor 750. And an upper electrode formed through a process of processing the same conductive film as the film. Further, between the lower electrode and the upper electrode, an insulating film formed through a process of forming the same insulating film as the first gate insulating film of the transistor 750 and protection of the transistor 750 An insulating film formed through a step of forming the same insulating film as the insulating film functioning as the insulating film is provided. That is, the capacitor 790 has a stacked structure in which an insulating film functioning as a dielectric film is sandwiched between a pair of electrodes.
  • a planarization insulating film 770 is provided over the transistor 750, the transistor 752, and the capacitor 790.
  • the pixel portion 702 and the source driver circuit portion 704 may use different transistors. Specifically, a top-gate transistor is used for the pixel portion 702 and a bottom-gate transistor is used for the source driver circuit portion 704, or a bottom-gate transistor is used for the pixel portion 702, and the source driver circuit portion 704 is used. In addition, a configuration using a top gate type transistor can be given. Note that the source driver circuit portion 704 may be replaced with a gate driver circuit portion.
  • the signal line 710 is formed through the same process as the conductive film functioning as the source electrode and the drain electrode of the transistors 750 and 752. For example, when a material containing a copper element is used as the signal line 710, signal delay due to wiring resistance is small and display on a large screen is possible.
  • the FPC terminal portion 708 includes a connection electrode 760, an anisotropic conductive film 780, and an FPC 716.
  • the connection electrode 760 is formed through the same process as the conductive film functioning as the source and drain electrodes of the transistors 750 and 752.
  • the connection electrode 760 is electrically connected to a terminal included in the FPC 716 through an anisotropic conductive film 780.
  • first substrate 701 and the second substrate 705 for example, glass substrates can be used.
  • a flexible substrate may be used as the first substrate 701 and the second substrate 705.
  • the flexible substrate include a plastic substrate.
  • a structure body 778 is provided between the first substrate 701 and the second substrate 705.
  • the structure body 778 is a columnar spacer obtained by selectively etching an insulating film, and is provided to control the distance (cell gap) between the first substrate 701 and the second substrate 705. Note that a spherical spacer may be used as the structure body 778.
  • a light shielding film 738 functioning as a black matrix, a colored film 736 functioning as a color filter, and an insulating film 734 in contact with the light shielding film 738 and the colored film 736 are provided.
  • a display device 700 illustrated in FIG. 65 includes a liquid crystal element 775.
  • the liquid crystal element 775 includes a conductive film 772, a conductive film 774, and a liquid crystal layer 776.
  • the conductive film 774 is provided on the second substrate 705 side and functions as a counter electrode.
  • a display device 700 illustrated in FIG. 65 displays an image in which light transmission and non-transmission are controlled by changing the alignment state of the liquid crystal layer 776 depending on a voltage applied between the conductive films 772 and 774. Can do.
  • the conductive film 772 is electrically connected to a conductive film functioning as a source electrode or a drain electrode included in the transistor 750.
  • the conductive film 772 is formed over the planarization insulating film 770 and functions as a pixel electrode, that is, one electrode of a display element.
  • a conductive film that is transparent to visible light or a conductive film that is reflective to visible light can be used.
  • a material containing one kind selected from indium (In), zinc (Zn), and tin (Sn) may be used.
  • a material containing aluminum or silver is preferably used.
  • the display device 700 is a reflective liquid crystal display device. In the case where a conductive film that transmits visible light is used for the conductive film 772, the display device 700 is a transmissive liquid crystal display device.
  • the driving method of the liquid crystal element can be changed by changing the structure over the conductive film 772.
  • FIG. A display device 700 illustrated in FIG. 66 is an example of a configuration using a horizontal electric field method (eg, an FFS mode) as a driving method of a liquid crystal element.
  • the insulating film 773 is provided over the conductive film 772
  • the conductive film 774 is provided over the insulating film 773.
  • the conductive film 774 functions as a common electrode (also referred to as a common electrode), and the alignment of the liquid crystal layer 776 is generated by an electric field generated between the conductive film 772 and the conductive film 774 through the insulating film 773.
  • the state can be controlled.
  • an alignment film may be provided on each of the conductive film 772 and / or the conductive film 774 on the side in contact with the liquid crystal layer 776.
  • an optical member optical substrate
  • a polarizing member such as a polarizing member, a retardation member, or an antireflection member
  • circularly polarized light using a polarizing substrate and a retardation substrate may be used.
  • a backlight, a sidelight, or the like may be used as the light source.
  • thermotropic liquid crystal When a liquid crystal element is used as the display element, a thermotropic liquid crystal, a low molecular liquid crystal, a polymer liquid crystal, a polymer dispersed liquid crystal, a ferroelectric liquid crystal, an antiferroelectric liquid crystal, or the like can be used. These liquid crystal materials exhibit a cholesteric phase, a smectic phase, a cubic phase, a chiral nematic phase, an isotropic phase, and the like depending on conditions.
  • a liquid crystal exhibiting a blue phase without using an alignment film may be used.
  • the blue phase is one of the liquid crystal phases.
  • the temperature of the cholesteric liquid crystal is increased, the blue phase appears immediately before the transition from the cholesteric phase to the isotropic phase. Since the blue phase appears only in a narrow temperature range, a liquid crystal composition mixed with several percent by weight or more of a chiral agent is used for the liquid crystal layer in order to improve the temperature range.
  • a liquid crystal composition containing a liquid crystal exhibiting a blue phase and a chiral agent has a short response speed and is optically isotropic, so that alignment treatment is unnecessary.
  • a liquid crystal material exhibiting a blue phase has a small viewing angle dependency.
  • a liquid crystal element when used as a display element, a TN (Twisted Nematic) mode, an IPS (In-Plane-Switching) mode, an FFS (Fringe Field Switching) mode, an ASM (Axially Symmetrical MicroClip mode) A Compensated Birefringence mode, an FLC (Ferroelectric Liquid Crystal) mode, an AFLC (Antiferroelectric Liquid Crystal) mode, and the like can be used.
  • TN Transmission Nematic
  • IPS In-Plane-Switching
  • FFS Frringe Field Switching
  • ASM Analy Symmetrical MicroClip mode
  • a Compensated Birefringence mode an FLC (Ferroelectric Liquid Crystal) mode
  • an AFLC Antiferroelectric Liquid Crystal
  • the display device 700 may be a normally black liquid crystal display device, for example, a transmissive liquid crystal display device employing a vertical alignment (VA) mode.
  • VA vertical alignment
  • MVA Multi-Domain Vertical Alignment
  • PVA Power Planed Vertical Alignment
  • ASV ASV mode
  • a display device 700 illustrated in FIG. 67 includes a light-emitting element 782.
  • the light-emitting element 782 includes a conductive film 772, an EL layer 786, and a conductive film 788.
  • a display device 700 illustrated in FIG. 67 can display an image when the EL layer 786 included in the light-emitting element 782 emits light.
  • the EL layer 786 includes an organic compound or an inorganic compound such as a quantum dot.
  • Examples of materials that can be used for the organic compound include fluorescent materials and phosphorescent materials.
  • Examples of materials that can be used for the quantum dots include colloidal quantum dot materials, alloy type quantum dot materials, core / shell type quantum dot materials, and core type quantum dot materials.
  • a material including an element group of Group 12 and Group 16, Group 13 and Group 15, or Group 14 and Group 16 may be used.
  • a quantum dot material having an element such as aluminum (Al) may be used.
  • the organic compound and the inorganic compound described above are formed using a method such as a vapor deposition method (including a vacuum vapor deposition method), a droplet discharge method (also referred to as an inkjet method), a coating method, a gravure printing method, or the like. Can do.
  • the EL layer 786 may include a low molecular material, a medium molecular material (including an oligomer and a dendrimer), or a high molecular material.
  • FIGS. 68A to 68D are cross-sectional views illustrating a method for manufacturing the EL layer 786.
  • a conductive film 772 is formed over the planarization insulating film 770, and an insulating film 730 is formed so as to cover part of the conductive film 772 (see FIG. 68A).
  • a droplet 784 is discharged from a droplet discharge device 783 to an exposed portion of the conductive film 772 which is an opening of the insulating film 730, so that a layer 785 containing a composition is formed.
  • the droplet 784 is a composition containing a solvent and adheres to the conductive film 772 (see FIG. 68B).
  • step of discharging the droplet 784 may be performed under reduced pressure.
  • an EL layer 786 is formed by removing the solvent from the layer 785 containing the composition and solidifying the layer (see FIG. 68C).
  • a conductive film 788 is formed over the EL layer 786 to form a light-emitting element 782 (see FIG. 68D).
  • the EL layer 786 when the EL layer 786 is formed by a droplet discharge method, a composition can be selectively discharged, so that loss of materials can be reduced.
  • a lithography process or the like for processing the shape since a lithography process or the like for processing the shape is not necessary, the process can be simplified and cost reduction can be achieved.
  • the droplet discharge method described above is a general term for a device having means for discharging droplets such as a nozzle having a composition discharge port or a head having one or a plurality of nozzles.
  • FIG. 69 is a conceptual diagram for explaining the droplet discharge device 1400.
  • the droplet discharge device 1400 has droplet discharge means 1403.
  • the droplet discharge unit 1403 includes a head 1405 and a head 1412.
  • the head 1405 and the head 1412 are connected to the control means 1407, and can be drawn in a pre-programmed pattern by being controlled by the computer 1410.
  • the drawing timing may be performed with reference to the marker 1411 formed on the substrate 1402, for example.
  • the reference point may be determined based on the outer edge of the substrate 1402.
  • the marker 1411 is detected by the image pickup means 1404, the digital signal converted by the image processing means 1409 is recognized by the computer 1410, a control signal is generated and sent to the control means 1407.
  • an image sensor using a charge coupled device (CCD) or a complementary metal oxide semiconductor (CMOS) can be used as the imaging means 1404.
  • Information on the pattern to be formed on the substrate 1402 is stored in the storage medium 1408. Based on this information, a control signal is sent to the control means 1407, and the individual heads 1405 and heads of the droplet discharge means 1403 are sent.
  • 1412 can be individually controlled.
  • the material to be discharged is supplied from the material supply source 1413 and the material supply source 1414 to the head 1405 and the head 1412 through piping.
  • the interior of the head 1405 has a structure having a space filled with a liquid material as indicated by a dotted line 1406 and a nozzle that is a discharge port.
  • the head 1412 has the same internal structure as the head 1405. If the nozzles of the head 1405 and the head 1412 have different sizes, different materials can be drawn simultaneously with different widths. A single head can discharge and draw multiple types of light emitting materials, and when drawing over a wide area, the same material can be simultaneously discharged and drawn from multiple nozzles to improve throughput. In the case of using a large substrate, the head 1405 and the head 1412 can freely scan the substrate in the directions of arrows X, Y, and Z shown in FIG. A plurality of the same patterns can be drawn on one substrate.
  • the step of discharging the composition may be performed under reduced pressure.
  • the substrate may be heated at the time of discharge.
  • steps of drying and baking are performed.
  • the drying and firing steps are both heat treatment steps, but their purpose, temperature and time are different.
  • the drying process and the firing process are performed under normal pressure or reduced pressure by laser light irradiation, rapid thermal annealing, a heating furnace, or the like. Note that the timing of performing this heat treatment and the number of heat treatments are not particularly limited. In order to satisfactorily perform the drying and firing steps, the temperature at that time depends on the material of the substrate and the properties of the composition.
  • the EL layer 786 can be formed using a droplet discharge device.
  • an insulating film 730 is provided over the planarization insulating film 770 and the conductive film 772.
  • the insulating film 730 covers part of the conductive film 772.
  • the light-emitting element 782 has a top emission structure. Therefore, the conductive film 788 has a light-transmitting property and transmits light emitted from the EL layer 786.
  • the top emission structure is illustrated, but is not limited thereto. For example, a bottom emission structure in which light is emitted to the conductive film 772 side or a dual emission structure in which light is emitted to both the conductive film 772 and the conductive film 788 can be used.
  • a coloring film 736 is provided at a position overlapping with the light emitting element 782, and a light shielding film 738 is provided at a position overlapping with the insulating film 730, the lead wiring portion 711, and the source driver circuit portion 704. Further, the coloring film 736 and the light shielding film 738 are covered with an insulating film 734. A space between the light emitting element 782 and the insulating film 734 is filled with a sealing film 732. Note that in the display device 700 illustrated in FIG. 67, the structure in which the colored film 736 is provided is illustrated, but the present invention is not limited to this. For example, in the case where the EL layer 786 is formed by separate coating, the coloring film 736 may not be provided.
  • an input / output device may be provided in the display device 700 illustrated in FIGS.
  • Examples of the input / output device include a touch panel.
  • FIG. 66 shows a configuration in which the touch panel 791 is provided in the display device 700 shown in FIG. 66
  • FIG. 71 shows a configuration in which the touch panel 791 is provided in the display device 700 shown in FIG.
  • FIG. 70 is a cross-sectional view showing a configuration in which the touch panel 791 is provided in the display device 700 shown in FIG. 66
  • FIG. 71 is a cross-sectional view showing a configuration in which the touch panel 791 is provided in the display device 700 shown in FIG.
  • a touch panel 791 shown in FIGS. 70 and 71 is a so-called in-cell type touch panel provided between the substrate 705 and the colored film 736.
  • the touch panel 791 may be formed on the substrate 705 side before the light shielding film 738 and the coloring film 736 are formed.
  • the touch panel 791 includes a light-blocking film 738, an insulating film 792, an electrode 793, an electrode 794, an insulating film 795, an electrode 796, and an insulating film 797.
  • a change in mutual capacitance between the electrode 793 and the electrode 794 can be detected when a detection target such as a finger or a stylus comes close.
  • the intersection of the electrode 793 and the electrode 794 is clearly shown.
  • the electrode 796 is electrically connected to two electrodes 793 sandwiching the electrode 794 through an opening provided in the insulating film 795.
  • 70 and 71 exemplify the configuration in which the region where the electrode 796 is provided is provided in the pixel portion 702, but the present invention is not limited to this.
  • the region may be formed in the source driver circuit portion 704.
  • the electrode 793 and the electrode 794 are provided in a region overlapping with the light shielding film 738. As shown in FIG. 70, the electrode 793 is preferably provided so as not to overlap with the liquid crystal element 775. In addition, as illustrated in FIG. 71, the electrode 793 is preferably provided so as not to overlap with the light-emitting element 782. In other words, the electrode 793 has an opening in a region overlapping with the light-emitting element 782 and the liquid crystal element 775. That is, the electrode 793 has a mesh shape. With such a structure, the electrode 793 can be configured not to block light emitted from the light-emitting element 782.
  • the electrode 793 can have a structure that does not block light transmitted through the liquid crystal element 775. Therefore, since the reduction in luminance due to the arrangement of the touch panel 791 is extremely small, a display device with high visibility and low power consumption can be realized. Note that the electrode 794 may have a similar structure.
  • a metal material with low visible light transmittance can be used for the electrode 793 and the electrode 794.
  • a metal material with low visible light transmittance can be used for the electrode 793 and the electrode 794.
  • the resistance of the electrode 793 and the electrode 794 can be reduced as compared with an electrode using an oxide material having a high visible light transmittance, and the sensor sensitivity of the touch panel can be improved.
  • conductive nanowires may be used for the electrodes 793, 794, and 796.
  • the nanowire may have an average diameter of 1 nm to 100 nm, preferably 5 nm to 50 nm, more preferably 5 nm to 25 nm.
  • metal nanowires such as Ag nanowire, Cu nanowire, or Al nanowire, or a carbon nanotube etc. may be used.
  • the light transmittance in visible light can be 89% or more
  • the sheet resistance value can be 40 ⁇ / ⁇ or more and 100 ⁇ / ⁇ or less.
  • the present invention is not limited to this.
  • a so-called on-cell touch panel formed over the display device 700 or a so-called out-cell touch panel used by being attached to the display device 700 may be used.
  • the display device of one embodiment of the present invention can be used in combination with various forms of touch panels.
  • Example of transistor structure suitable for miniaturization> 72A to 72C illustrate an example of the transistor 200.
  • FIG. 72A is a top view of the transistor 200.
  • 72B is a cross-sectional view corresponding to the alternate long and short dash line X1-X2 shown in FIG. 72A
  • FIG. 72C is a cross-sectional view corresponding to Y1-Y2.
  • the transistor 200 includes a conductor 205 (a conductor 205a and a conductor 205b) that functions as a gate electrode, a conductor 260 (a conductor 260a and a conductor 260b), an insulator 220 that functions as a gate insulating layer, and an insulator. 222, the insulator 224, and the insulator 250, the oxide semiconductor 230 having a region where a channel is formed, a conductor 240a functioning as one of a source and a drain, and a conductor 240b functioning as the other of a source and a drain And an insulator 280 having excess oxygen.
  • the oxide semiconductor 230 includes an oxide semiconductor 230a, an oxide semiconductor 230b over the oxide semiconductor 230a, and an oxide semiconductor 230c over the oxide semiconductor 230b. Note that when the transistor 200 is turned on, a current flows mainly in the oxide semiconductor 230b (a channel is formed). On the other hand, in the oxide semiconductor 230a and the oxide semiconductor 230c, a current may flow near the interface with the oxide semiconductor 230b (which may be a mixed region), but the other regions function as insulators. There is a case.
  • 72A to 72C is a stacked structure in which a conductor 260 functioning as a gate electrode includes a conductor 260a and a conductor 260b.
  • the insulator 270 is provided over the conductor 260 functioning as a gate electrode.
  • the conductor 205 includes a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing any of the above-described elements (a titanium nitride film or a nitride film). Molybdenum film, tungsten nitride film) and the like. Or indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon oxide added It is also possible to apply a conductive material such as indium tin oxide.
  • tantalum nitride which is a conductor having a barrier property against hydrogen
  • tungsten having high conductivity may be stacked as the conductor 205b.
  • diffusion of hydrogen into the oxide semiconductor 230 can be suppressed while maintaining conductivity as a wiring.
  • 72A to 72C illustrate a two-layer structure of the conductor 205a and the conductor 205b; however, the structure is not limited thereto, and a single layer or a stacked structure including three or more layers may be used.
  • the insulator 220 and the insulator 224 are preferably insulators containing oxygen, such as a silicon oxide film and a silicon oxynitride film.
  • an insulator containing excess oxygen (containing oxygen in excess of the stoichiometric composition) is preferably used. By providing such an insulator containing excess oxygen in contact with the oxide included in the transistor 200, oxygen vacancies in the oxide can be compensated.
  • the insulator 222 and the insulator 224 are not necessarily formed using the same material.
  • the insulator 222 is formed of, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba,
  • An insulator containing a so-called high-k material such as Sr) TiO 3 (BST) is preferably used in a single layer or a stacked layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 222 may have a stacked structure of two or more layers. In that case, it is not limited to the laminated structure which consists of the same material, The laminated structure which consists of a different material may be sufficient.
  • the insulator 222 By including the insulator 222 including a high-k material between the insulator 220 and the insulator 224, the insulator 222 can capture electrons under a specific condition and increase the threshold voltage. That is, the insulator 222 may be negatively charged.
  • the operating temperature of the semiconductor device Or under a temperature higher than the storage temperature (eg, 125 ° C. or higher and 450 ° C. or lower, typically 150 ° C. or higher and 300 ° C. or lower), the potential of the conductor 205 is higher than the potential of the source electrode or the drain electrode.
  • the potential of the conductor 205 is higher than the potential of the source electrode or the drain electrode.
  • the threshold voltage of the transistor that captures an amount of electrons necessary for the electron trap level of the insulator 222 is shifted to the positive side. Note that the amount of electrons captured can be controlled by controlling the voltage of the conductor 205, and the threshold voltage can be controlled accordingly.
  • the transistor 200 is a normally-off transistor that is non-conductive (also referred to as an off state) even when the gate voltage is 0 V.
  • the process for capturing electrons may be performed in the process of manufacturing the transistor. For example, after formation of a conductor connected to the source or drain of a transistor, after completion of a previous process (wafer processing), after a wafer dicing process, after packaging, etc. Good.
  • the threshold voltage can be controlled by appropriately adjusting the film thicknesses of the insulator 220, the insulator 222, and the insulator 224.
  • a transistor with low leakage current when not conducting can be provided.
  • a transistor having stable electrical characteristics can be provided.
  • a transistor with high on-state current can be provided.
  • a transistor with a small subthreshold swing value can be provided.
  • a highly reliable transistor can be provided.
  • the oxide semiconductor 230a, the oxide semiconductor 230b, and the oxide semiconductor 230c are formed using a metal oxide such as In-M-Zn oxide (M is Al, Ga, Y, or Sn). Further, as the oxide semiconductor 230, an In—Ga oxide or an In—Zn oxide may be used.
  • the insulator 250 is formed of, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba,
  • An insulator containing a so-called high-k material such as Sr) TiO 3 (BST) can be used as a single layer or a stacked layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 250 it is preferable to use an oxide insulator containing oxygen in excess of the stoichiometric composition, like the insulator 224. By providing such an insulator containing excess oxygen in contact with the oxide semiconductor 230, oxygen vacancies in the oxide semiconductor 230 can be reduced.
  • the insulator 250 has a barrier property against oxygen and hydrogen such as aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, and silicon nitride.
  • An insulating film can be used.
  • the insulator 250 is formed using such a material, it functions as a layer which prevents release of oxygen from the oxide semiconductor 230 and entry of impurities such as hydrogen from the outside.
  • the insulator 250 may have a stacked structure similar to that of the insulator 220, the insulator 222, and the insulator 224.
  • the transistor 200 can shift the threshold voltage to the plus side.
  • the transistor 200 is a normally-off transistor that is non-conductive (also referred to as an off state) even when the gate voltage is 0 V.
  • a barrier film may be provided in addition to the insulator 250 between the oxide semiconductor 230 and the conductor 260.
  • the oxide semiconductor 230c may have a barrier property.
  • the oxide may be in a state that substantially matches the stoichiometric composition, or in a stoichiometric composition. It is possible to achieve a supersaturated state in which there are many. In addition, entry of impurities such as hydrogen into the oxide semiconductor 230 can be prevented.
  • One of the conductor 240a and the conductor 240b functions as a source electrode, and the other functions as a drain electrode.
  • the conductor 240a and the conductor 240b can be formed using a metal such as aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, silver, tantalum, or tungsten, or an alloy containing the same as a main component. Further, although a single layer structure is shown in the figure, a stacked structure of two or more layers may be used.
  • a titanium film and an aluminum film may be laminated.
  • a two-layer structure in which an aluminum film is stacked on a tungsten film a two-layer structure in which a copper film is stacked on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is stacked on a titanium film, and a tungsten film
  • a two-layer structure in which copper films are stacked may be used.
  • a three-layer structure in which an aluminum film or a copper film is stacked on a titanium film or a titanium nitride film, and a titanium film or a titanium nitride film is stacked thereon, and an aluminum film or a copper film is further formed on a molybdenum film or a molybdenum nitride film, and further thereon
  • a molybdenum film or a molybdenum nitride film is stacked.
  • a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used.
  • the conductor 260 having a function as a gate electrode is, for example, a metal selected from aluminum, chromium, copper, tantalum, titanium, molybdenum, tungsten, an alloy containing the above-described metal as a component, or a combination of the above-described metals. It can be formed by using an alloy or the like. Further, a metal selected from one or more of manganese and zirconium may be used. Alternatively, a semiconductor typified by polycrystalline silicon doped with an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a two-layer structure in which a titanium film is stacked on an aluminum film may be used.
  • a two-layer structure in which a titanium film is stacked on a titanium nitride film, a two-layer structure in which a tungsten film is stacked on a titanium nitride film, and a two-layer structure in which a tungsten film is stacked on a tantalum nitride film or a tungsten nitride film are used. Also good.
  • a three-layer structure in which an aluminum film is laminated on a titanium film and a titanium film is further laminated thereon may be used.
  • an alloy film or a nitride film in which one or more metals selected from aluminum, titanium, tantalum, tungsten, molybdenum, chromium, neodymium, and scandium are combined may be used.
  • the conductor 260 includes indium tin oxide, indium oxide including tungsten oxide, indium zinc oxide including tungsten oxide, indium oxide including titanium oxide, indium tin oxide including titanium oxide, and indium zinc oxide.
  • a light-transmitting conductive material such as indium tin oxide to which silicon oxide is added can be used.
  • a stacked structure of the above light-transmitting conductive material and the above metal can be used.
  • the conductor 260a is formed using a thermal CVD method, an MOCVD method, or an ALD method.
  • a thermal CVD method an MOCVD method, or an ALD method.
  • ALD atomic layer deposition
  • the conductor 260b is formed using a highly conductive material such as tantalum, tungsten, copper, or aluminum.
  • an insulator 270 is provided so as to cover the conductor 260.
  • the insulator 270 is formed using a substance having a barrier property against oxygen in order to prevent the conductor 260 from being oxidized by the released oxygen. .
  • a metal oxide such as aluminum oxide can be used for the insulator 270.
  • the insulator 270 only needs to be provided with a thickness that prevents the conductor 260 from being oxidized.
  • the thickness of the insulator 270 is 1 nm to 10 nm, preferably 3 nm to 7 nm.
  • An insulator 280 is provided over the transistor 200.
  • an insulator containing oxygen in excess of the stoichiometric composition is preferably used. That is, the insulator 280 is preferably formed with a region where oxygen is present in excess of the stoichiometric composition (hereinafter also referred to as an excess oxygen region).
  • an insulator having an oxygen-excess region is provided as an interlayer film or the like in the vicinity of the transistor 200, whereby oxygen vacancies in the transistor 200 are reduced and reliability is improved. Can do.
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulator having an excess oxygen region.
  • a material containing silicon oxide or silicon oxynitride is preferably used.
  • a metal oxide can be used. Note that in this specification, silicon oxynitride refers to a material with a higher oxygen content than nitrogen, and silicon nitride oxide refers to a material with a higher nitrogen content than oxygen.
  • the insulator 280 that covers the transistor 200 may function as a planarization film that covers the uneven shape below the transistor 280.
  • 73 includes a transistor 400, a transistor 200, and a capacitor 410.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the transistor 200 has a small off-state current, stored data can be held for a long time by using the transistor 200 for a semiconductor device (memory device). In other words, the semiconductor device (memory device) which does not require a refresh operation or has a very low frequency of the refresh operation can be used, so that power consumption can be sufficiently reduced.
  • the semiconductor device includes a transistor 400, a transistor 200, and a capacitor 410 as shown in FIG.
  • the transistor 200 is provided above the transistor 400
  • the capacitor 410 is provided above the transistor 400 and the transistor 200.
  • the transistor 400 includes a conductor 406, an insulator 404, a semiconductor region 402 formed of part of the substrate 401, a low resistance region 408a that functions as a source region and a drain region, and a low resistance region 408b. Have.
  • the transistor 400 may be either a p-channel transistor or an n-channel transistor.
  • the region where the channel of the semiconductor region 402 is formed, the region in the vicinity thereof, the low resistance region 408a and the low resistance region 408b which are the source region and the drain region preferably include a semiconductor such as a silicon-based semiconductor. It preferably contains crystalline silicon. Alternatively, a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like may be included. A structure using silicon in which effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be employed. Alternatively, the transistor 400 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • HEMT High Electron Mobility Transistor
  • the low-resistance region 408a and the low-resistance region 408b provide an n-type conductivity element such as arsenic or phosphorus, or a p-type conductivity property such as boron, in addition to the semiconductor material applied to the semiconductor region 402. Containing elements.
  • the conductor 406 serving as a gate electrode includes a semiconductor material such as silicon, a metal material, an alloy containing an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron.
  • a conductive material such as a material or a metal oxide material can be used.
  • the threshold voltage can be adjusted by determining the work function depending on the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and tungsten is particularly preferable from the viewpoint of heat resistance.
  • transistor 400 illustrated in FIGS. 73A and 73B is an example and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the insulator 420, the insulator 422, the insulator 424, and the insulator 426 are sequentially stacked so as to cover the transistor 400.
  • the insulator 420, the insulator 422, the insulator 424, and the insulator 426 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, or the like is used. That's fine.
  • the insulator 422 functions as a flattening film for flattening a step caused by the transistor 400 or the like provided thereunder.
  • the top surface of the insulator 422 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like in order to improve planarity.
  • CMP chemical mechanical polishing
  • a film having a barrier property is preferably used so that hydrogen and impurities do not diffuse from the substrate 401, the transistor 400, or the like into a region where the transistor 200 is provided.
  • silicon nitride formed by a CVD method can be used as an example of a film having a barrier property against hydrogen.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 200, characteristics of the semiconductor element may be reduced. Therefore, a film for suppressing hydrogen diffusion is preferably used between the transistor 200 and the transistor 400.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
  • the insulator 426 preferably has a lower dielectric constant than the insulator 424.
  • the dielectric constant of the insulator 426 is preferably less than 4, and more preferably less than 3.
  • the dielectric constant of the insulator 424 is preferably 0.7 times or less, more preferably 0.6 times or less that of the insulator 426.
  • the capacitor 410, the conductor 428 that is electrically connected to the transistor 200, the conductor 430, and the like are embedded.
  • the conductor 428 and the conductor 430 function as plugs or wirings.
  • the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or stacked layers. Can be used. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferable to use a low-resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low-resistance conductive material.
  • the conductor 428 and the conductor 430 preferably include a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is preferably formed in an opening portion of the insulator 424 having a barrier property against hydrogen.
  • tantalum nitride may be used as the conductor having a barrier property against hydrogen. Further, by stacking tantalum nitride and tungsten having high conductivity, diffusion of hydrogen from the transistor 400 can be suppressed while maintaining conductivity as a wiring.
  • the tantalum nitride layer having a barrier property against hydrogen is preferably in contact with the insulator 424 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 426 and the conductor 430.
  • an insulator 450, an insulator 452, and an insulator 454 are stacked in this order.
  • a conductor 456 is formed in the insulator 450, the insulator 452, and the insulator 454.
  • the conductor 456 functions as a plug or a wiring. Note that the conductor 456 can be formed using a material similar to that of the conductor 428 and the conductor 430.
  • the conductor 456 is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low-resistance conductive material. Note that in the case where copper is used for the conductor 456, a conductor that suppresses copper diffusion is preferably stacked. As a conductor for suppressing copper diffusion, for example, an alloy containing tantalum such as tantalum or tantalum nitride, ruthenium, an alloy containing ruthenium, or the like may be used.
  • the insulator 450 is preferably an insulator that suppresses copper diffusion or has a barrier property against oxygen and hydrogen.
  • silicon nitride can be used as an example of an insulator that suppresses copper diffusion. Therefore, a material similar to that of the insulator 424 can be used.
  • an insulator 458, an insulator 210, an insulator 212, and an insulator 214 are sequentially stacked. Any or all of the insulator 458, the insulator 210, the insulator 212, and the insulator 214 are preferably formed using a substance that suppresses copper diffusion or has a barrier property against oxygen or hydrogen. .
  • a film having a barrier property so that copper, hydrogen, or an impurity does not diffuse from a region where the substrate 401 or the transistor 400 is provided to a region where the transistor 200 is provided for example.
  • a material similar to that of the insulator 424 can be used.
  • the insulator 210 can be formed using the same material as the insulator 420.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 210.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide for the insulator 214.
  • aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 200 during and after the manufacturing process of the transistor. In addition, aluminum oxide can suppress release of oxygen from the oxide included in the transistor 200. Therefore, aluminum oxide is suitable for use as a protective film for the transistor 200.
  • An insulator 216 is provided over the insulator 214.
  • the insulator 216 can be formed using a material similar to that of the insulator 420.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 216.
  • the insulator 458, the insulator 210, the insulator 212, the insulator 214, and the insulator 216 are embedded with a conductor 218, a conductor 205 included in the transistor 200, and the like.
  • the conductor 218 functions as a plug or a wiring electrically connected to the capacitor 410 or the transistor 400.
  • the conductor 218 can be formed using a material similar to that of the conductor 428 and the conductor 430.
  • the insulator 458, the insulator 212, and the conductor 218 in a region in contact with the insulator 214 are preferably conductors that suppress copper diffusion or have barrier properties against oxygen, hydrogen, and water.
  • the transistor 400 and the transistor 200 can be separated by a layer that suppresses copper diffusion or has a barrier property against oxygen, hydrogen, and water. That is, diffusion of copper from the conductor 456 can be suppressed, and diffusion of hydrogen from the transistor 400 to the transistor 200 can be suppressed.
  • a transistor 200 and an insulator 280 are provided above the insulator 214.
  • a transistor 200 illustrated in FIGS. 73A and 73B is an example and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • an insulator 282, an insulator 284, and an insulator 470 are sequentially stacked.
  • a conductor 244 and the like are embedded in the insulator 220, the insulator 222, the insulator 224, the insulator 280, the insulator 282, the insulator 284, and the insulator 470.
  • a conductor 245 and the like which are connected to an upper conductor are provided over conductors such as the conductor 240a and the conductor 240b included in the transistor 200.
  • the conductor 244 functions as a plug or a wiring electrically connected to the capacitor 410, the transistor 200, or the transistor 400.
  • the conductor 244 can be formed using a material similar to that of the conductor 428 and the conductor 430.
  • the insulator 282 can be formed using a material similar to that of the insulator 214.
  • a material similar to that of the insulator 212 can be used.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide is preferably used.
  • aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 200 during and after the manufacturing process of the transistor. In addition, aluminum oxide can suppress release of oxygen from the oxide included in the transistor 200. Therefore, aluminum oxide is suitable for use as a protective film for the transistor 200.
  • a film having a barrier property is preferably used so that hydrogen and impurities do not diffuse from a region where the capacitor 410 is provided to a region where the transistor 200 is provided. Therefore, a material similar to that of the insulator 424 can be used.
  • silicon nitride formed by a CVD method can be used as an example of a film having a barrier property against hydrogen.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 200, characteristics of the semiconductor element may be reduced. Therefore, a film for suppressing hydrogen diffusion is preferably used between the transistor 200 and the transistor 400.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
  • the transistor 200 and the insulator 280 including an excess oxygen region are sandwiched between a stacked structure of the insulator 210, the insulator 212, and the insulator 214 and a stacked structure of the insulator 282 and the insulator 284. Can do.
  • the insulator 210, the insulator 212, the insulator 214, the insulator 282, and the insulator 284 have a barrier property that suppresses diffusion of impurities such as oxygen, hydrogen, and water.
  • the insulator 282 and the insulator 284 can suppress diffusion of oxygen released from the insulator 280 and the transistor 200 to the capacitor 410 or the layer where the transistor 400 is formed. Alternatively, diffusion of impurities such as hydrogen and water into the transistor 200 from a layer above the insulator 282 and a layer below the insulator 214 can be suppressed.
  • an oxide in which a channel in the transistor 200 is formed can be an oxide semiconductor with low defect state density and stable characteristics. That is, variation in electrical characteristics of the transistor 200 can be suppressed and reliability can be improved.
  • a capacitor element 410 and a conductor 474 are provided above the insulator 470.
  • the capacitor 410 is provided over the insulator 470 and includes a conductor 462, an insulator 480, an insulator 482, an insulator 484, and a conductor 466.
  • the conductor 474 functions as a plug or a wiring electrically connected to the capacitor 410, the transistor 200, or the transistor 400.
  • a conductive material such as a metal material, an alloy material, or a metal oxide material can be used. It is preferable to use a high-melting-point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten. In the case of forming simultaneously with other structures such as a conductor, low resistance metal material such as copper or aluminum may be used.
  • the conductor 474 can be formed using a material similar to that of the conductor 462 which functions as an electrode of the capacitor.
  • An insulator 480, an insulator 482, and an insulator 484 are provided over the conductor 474 and the conductor 462.
  • Examples of the insulator 480, the insulator 482, and the insulator 484 include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, Nitride hafnium oxide, hafnium nitride, or the like may be used. Note that although a three-layer structure is illustrated in the drawing, a single-layer structure, a two-layer structure, or a stacked structure including four or more layers may be used.
  • a material having high dielectric strength such as silicon oxynitride is used for the insulator 480 and the insulator 482, and a high dielectric constant (high-k) material such as aluminum oxide and silicon oxynitride are used for the insulator 484. It is preferable to use a laminated structure with a material having a high dielectric strength such as.
  • the capacitor 410 has a high dielectric constant (high-k) insulator, so that sufficient capacitance can be secured, and by having an insulator with high dielectric strength, the dielectric strength is improved, and the capacitance The electrostatic breakdown of the element 410 can be suppressed.
  • a conductor 466 is provided over the conductor 462 with the insulator 480, the insulator 482, and the insulator 484 interposed therebetween.
  • the conductor 466 can be formed using a conductive material such as a metal material, an alloy material, or a metal oxide material. It is preferable to use a high-melting-point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten. In the case of forming simultaneously with other structures such as a conductor, low resistance metal material such as copper or aluminum may be used.
  • an insulator 480, an insulator 482, and an insulator 484 are provided so as to cover the upper surface and side surfaces of the conductor 462. Further, the conductor 466 is provided so as to cover the top surface and the side surface of the conductor 462 with the insulator 480, the insulator 482, and the insulator 484 interposed therebetween.
  • the capacitance is formed also on the side surface of the conductor 462, the capacitance per projected area of the capacitive element can be increased. Therefore, the semiconductor device can be reduced in area, highly integrated, and miniaturized.
  • An insulator 460 is provided over the conductor 466 and the insulator 484.
  • the insulator 460 can be formed using a material similar to that of the insulator 420.
  • the insulator 460 that covers the capacitor 410 may function as a planarization film that covers the uneven shape below the capacitor 460.
  • a display device illustrated in FIG. 74A includes a region having pixels (hereinafter referred to as a pixel portion 502) and a circuit portion (hereinafter referred to as a drive circuit portion 504) that is disposed outside the pixel portion 502 and includes a circuit for driving the pixels. ), A circuit having a function of protecting an element (hereinafter referred to as a protection circuit 506), and a terminal portion 507. Note that the protection circuit 506 may be omitted.
  • part or all of the drive circuit portion 504 is formed on the same substrate as the pixel portion 502. Thereby, the number of parts and the number of terminals can be reduced.
  • part or all of the driver circuit portion 504 is formed by COG or TAB (Tape Automated Bonding). Can be implemented.
  • the pixel portion 502 includes a circuit (hereinafter referred to as a pixel circuit 501) for driving a plurality of display elements arranged in X rows (X is a natural number of 2 or more) and Y columns (Y is a natural number of 2 or more).
  • the driver circuit portion 504 outputs a signal for selecting a pixel (scanning signal) (hereinafter referred to as a gate driver 504a) and a circuit for supplying a signal (data signal) for driving a display element of the pixel (a data signal).
  • a drive circuit such as a source driver 504b).
  • the gate driver 504a has a shift register and the like.
  • the gate driver 504a receives a signal for driving the shift register via the terminal portion 507, and outputs a signal.
  • the gate driver 504a receives a start pulse signal, a clock signal, and the like and outputs a pulse signal.
  • the gate driver 504a has a function of controlling the potential of a wiring to which a scan signal is supplied (hereinafter referred to as scan lines GL_1 to GL_X).
  • scan lines GL_1 to GL_X a plurality of gate drivers 504a may be provided, and the scanning lines GL_1 to GL_X may be divided and controlled by the plurality of gate drivers 504a.
  • the gate driver 504a has a function of supplying an initialization signal.
  • the present invention is not limited to this, and the gate driver 504a can supply another signal.
  • the source driver 504b has a shift register and the like. In addition to a signal for driving the shift register, the source driver 504b receives a signal (image signal) as a source of a data signal through the terminal portion 507.
  • the source driver 504b has a function of generating a data signal to be written in the pixel circuit 501 based on the image signal.
  • the source driver 504b has a function of controlling output of a data signal in accordance with a pulse signal obtained by inputting a start pulse, a clock signal, or the like.
  • the source driver 504b has a function of controlling the potential of a wiring to which a data signal is supplied (hereinafter referred to as data lines DL_1 to DL_Y).
  • the source driver 504b has a function of supplying an initialization signal.
  • the present invention is not limited to this, and the source driver 504b can supply another signal.
  • the source driver 504b is configured using a plurality of analog switches, for example.
  • the source driver 504b can output a signal obtained by time-dividing the image signal as a data signal by sequentially turning on the plurality of analog switches. Further, the source driver 504b may be configured using a shift register or the like.
  • Each of the plurality of pixel circuits 501 receives a pulse signal through one of the plurality of scanning lines GL to which the scanning signal is applied, and receives the data signal through one of the plurality of data lines DL to which the data signal is applied. Entered.
  • writing and holding of data signals are controlled by the gate driver 504a.
  • the pixel circuit 501 in the m-th row and the n-th column receives a pulse signal from the gate driver 504a through the scanning line GL_m (m is a natural number less than or equal to X), and the data line DL_n (n) according to the potential of the scanning line GL_m. Is a natural number less than or equal to Y), a data signal is input from the source driver 504b.
  • the protection circuit 506 shown in FIG. 74A is connected to a scanning line GL that is a wiring between the gate driver 504a and the pixel circuit 501, for example.
  • the protection circuit 506 is connected to a data line DL that is a wiring between the source driver 504 b and the pixel circuit 501.
  • the protection circuit 506 can be connected to a wiring between the gate driver 504 a and the terminal portion 507.
  • the protection circuit 506 can be connected to a wiring between the source driver 504 b and the terminal portion 507.
  • the terminal portion 507 is a portion where a terminal for inputting a power supply, a control signal, and an image signal from an external circuit to the display device is provided.
  • the protection circuit 506 is a circuit that brings the wiring and another wiring into a conductive state when a potential outside a certain range is applied to the wiring to which the protection circuit 506 is connected.
  • the protection circuit 506 in each of the pixel portion 502 and the drive circuit portion 504, resistance of the display device to overcurrent generated by ESD (Electro Static Discharge) can be increased.
  • ESD Electro Static Discharge
  • the configuration of the protection circuit 506 is not limited thereto, and for example, a configuration in which the protection circuit 506 is connected to the gate driver 504a or a configuration in which the protection circuit 506 is connected to the source driver 504b may be employed.
  • the protection circuit 506 may be connected to the terminal portion 507.
  • the present invention is not limited to this configuration.
  • the gate driver 504a may be formed, and a substrate on which a separately prepared source driver circuit is formed (for example, a driver circuit substrate formed using a single crystal semiconductor film or a polycrystalline semiconductor film) may be mounted.
  • the plurality of pixel circuits 501 shown in FIG. 74A can have the configuration shown in FIG. 74B, for example.
  • 74B includes a liquid crystal element 570, a transistor 550, and a capacitor 560.
  • the pixel circuit 501 illustrated in FIG. The transistor described in the above embodiment can be applied to the transistor 550.
  • One potential of the pair of electrodes of the liquid crystal element 570 is appropriately set according to the specification of the pixel circuit 501.
  • the alignment state of the liquid crystal element 570 is set by written data. Note that a common potential (common potential) may be applied to one of the pair of electrodes of the liquid crystal element 570 included in each of the plurality of pixel circuits 501. Further, a different potential may be applied to one of the pair of electrodes of the liquid crystal element 570 of the pixel circuit 501 in each row.
  • a driving method of a display device including the liquid crystal element 570, a TN mode, an STN mode, a VA mode, an ASM (axially aligned micro-cell) mode, an OCB (Optically Compensated Birefringence) mode, and an FLC (Frequential) mode.
  • AFLC Anti Ferroelectric Liquid Crystal
  • MVA mode MVA mode
  • PVA Powerned Vertical Alignment
  • IPS mode Packed Vertical Alignment
  • FFS mode Transverse Bend Alignment
  • TBA Transverse Bend Alignment
  • ECB Electrode Controlled Birefringence
  • PDLC Polymer Dispersed Liquid Crystal
  • PNLC Polymer Network Liquid Crystal mode
  • the present invention is not limited to this, and various liquid crystal elements and driving methods thereof can be used.
  • one of the source electrode and the drain electrode of the transistor 550 is electrically connected to the data line DL_n, and the other is electrically connected to the other of the pair of electrodes of the liquid crystal element 570.
  • the In addition, the gate electrode of the transistor 550 is electrically connected to the scan line GL_m.
  • the transistor 550 has a function of controlling data writing of the data signal by being turned on or off.
  • One of the pair of electrodes of the capacitor 560 is electrically connected to a wiring to which a potential is supplied (hereinafter, potential supply line VL), and the other is electrically connected to the other of the pair of electrodes of the liquid crystal element 570.
  • potential supply line VL a wiring to which a potential is supplied
  • the capacitor 560 functions as a storage capacitor for storing written data.
  • the pixel circuits 501 in each row are sequentially selected by the gate driver 504a illustrated in FIG. 74A, the transistors 550 are turned on, and data signal data is written.
  • the pixel circuit 501 in which data is written is in a holding state when the transistor 550 is turned off. By sequentially performing this for each row, an image can be displayed.
  • the plurality of pixel circuits 501 shown in FIG. 74A can have the configuration shown in FIG. 74C, for example.
  • the pixel circuit 501 illustrated in FIG. 74C includes transistors 552 and 554, a capacitor 562, and a light-emitting element 572.
  • the transistor described in any of the above embodiments can be applied to one or both of the transistor 552 and the transistor 554.
  • One of the source electrode and the drain electrode of the transistor 552 is electrically connected to a wiring to which a data signal is supplied (hereinafter referred to as a data line DL_n). Further, the gate electrode of the transistor 552 is electrically connected to a wiring to which a gate signal is supplied (hereinafter referred to as a scanning line GL_m).
  • the transistor 552 has a function of controlling data writing of the data signal by being turned on or off.
  • One of the pair of electrodes of the capacitor 562 is electrically connected to a wiring to which a potential is applied (hereinafter referred to as a potential supply line VL_a), and the other is electrically connected to the other of the source electrode and the drain electrode of the transistor 552. Is done.
  • the capacitor element 562 functions as a storage capacitor for storing written data.
  • One of the source electrode and the drain electrode of the transistor 554 is electrically connected to the potential supply line VL_a. Further, the gate electrode of the transistor 554 is electrically connected to the other of the source electrode and the drain electrode of the transistor 552.
  • One of an anode and a cathode of the light-emitting element 572 is electrically connected to the potential supply line VL_b, and the other is electrically connected to the other of the source electrode and the drain electrode of the transistor 554.
  • the light-emitting element 572 for example, an organic electroluminescence element (also referred to as an organic EL element) or the like can be used.
  • the light-emitting element 572 is not limited thereto, and an inorganic EL element made of an inorganic material may be used.
  • one of the potential supply line VL_a and the potential supply line VL_b is supplied with the high power supply potential VDD, and the other is supplied with the low power supply potential VSS.
  • the pixel circuit 501 in each row is sequentially selected by the gate driver 504a illustrated in FIG. 74A, the transistor 552 is turned on, and data signal data is written.
  • the pixel circuit 501 in which data is written is in a holding state when the transistor 552 is turned off. Further, the amount of current flowing between the source electrode and the drain electrode of the transistor 554 is controlled in accordance with the potential of the written data signal, and the light-emitting element 572 emits light with luminance corresponding to the amount of flowing current. By sequentially performing this for each row, an image can be displayed.
  • FIG. 75A is a circuit diagram of an inverter that can be applied to a shift register, a buffer, or the like included in a driver circuit.
  • the inverter 800 outputs a signal obtained by inverting the logic of the input terminal IN to the output terminal OUT.
  • the inverter 800 includes a plurality of OS transistors.
  • the signal SBG is a signal that can switch the electrical characteristics of the OS transistor.
  • FIG. 75B is an example of the inverter 800.
  • the inverter 800 includes an OS transistor 810 and an OS transistor 820. Since the inverter 800 can be manufactured using only an n-channel transistor, it can be manufactured at a lower cost than a case where an inverter (CMOS inverter) is manufactured using a CMOS (Complementary Metal Oxide Semiconductor).
  • CMOS inverter Complementary Metal Oxide Semiconductor
  • the inverter 800 having an OS transistor can also be arranged on a CMOS composed of Si transistors. Since the inverter 800 can be arranged so as to overlap with a CMOS circuit, an increase in circuit area corresponding to the addition of the inverter 800 can be suppressed.
  • the OS transistors 810 and 820 include a first gate that functions as a front gate, a second gate that functions as a back gate, a first terminal that functions as one of a source and a drain, and a second gate that functions as the other of a source and a drain. Terminal.
  • the first gate of the OS transistor 810 is connected to the second terminal.
  • a second gate of the OS transistor 810 is connected to a wiring for supplying the signal SBG .
  • a first terminal of the OS transistor 810 is connected to a wiring that supplies the voltage VDD.
  • the second terminal of the OS transistor 810 is connected to the output terminal OUT.
  • the first gate of the OS transistor 820 is connected to the input terminal IN.
  • a second gate of the OS transistor 820 is connected to the input terminal IN.
  • the first terminal of the OS transistor 820 is connected to the output terminal OUT.
  • a second terminal of the OS transistor 820 is connected to a wiring that supplies the voltage VSS.
  • FIG. 75C is a timing chart for explaining the operation of inverter 800.
  • the signal waveform of the input terminal IN the signal waveform of the output terminal OUT, and indicates a change in the threshold voltage of the signal S BG signal waveform and OS transistor 810,.
  • the threshold voltage of the OS transistor 810 can be controlled.
  • Signal S BG has a voltage V BG_B for shifted in the positive voltage V BG_A, the threshold voltage for negative shift the threshold voltage.
  • V BG_A the threshold voltage of the OS transistor 810 can be negatively shifted to the threshold voltage V TH_A .
  • V BG_B the threshold voltage of the OS transistor 810 can be positively shifted to the threshold voltage V TH_B .
  • FIG. 76A shows an Id-Vg curve which is one of the electrical characteristics of the transistor.
  • the electrical characteristics of the OS transistor 810 described above can be shifted to a curve represented by a broken line 840 in FIG. 76A by increasing the voltage of the second gate like the voltage V BG_A . Further, the above-described electrical characteristics of the OS transistor 810 can be shifted to a curve represented by a solid line 841 in FIG. 76A by reducing the voltage of the second gate as the voltage V BG_B . As shown in FIG. 76A, OS transistor 810, by switching the signal S BG voltage V BG_A or voltage V BG_B, it can be shifted in the positive or negative shift of the threshold voltage.
  • the OS transistor 810 By positively shifting the threshold voltage to the threshold voltage VTH_B , the OS transistor 810 can be in a state in which current does not easily flow.
  • FIG. 76B shows this state visualized.
  • the OS transistor 810 since the OS transistor 810 can be in a state in which current does not easily flow, the signal waveform 831 of the output terminal in the timing chart shown in FIG. 75C can be abruptly changed. Since the through current flowing between the wiring for applying the voltage VDD and the wiring for supplying the voltage VSS can be reduced, an operation with low power consumption can be performed.
  • the OS transistor 810 can be in a state in which current easily flows.
  • FIG. 76C shows this state visualized. As shown in FIG. 76C, it can be at least greater than the current I B of the current I A flowing at this time. Therefore, when the signal supplied to the input terminal IN is at a low level and the OS transistor 820 is in an off state (OFF), the voltage of the output terminal OUT can be rapidly increased. As illustrated in FIG. 76C, since the OS transistor 810 can be in a state in which current easily flows, the signal waveform 832 of the output terminal in the timing chart illustrated in FIG. 75C can be abruptly changed.
  • the control of the threshold voltage of the OS transistor 810 by the signal S BG previously the state of the OS transistor 820 is switched, i.e. it is preferably performed before time T1 and T2.
  • the threshold voltage of the OS transistor 810 is changed from the threshold voltage V TH_A to the threshold voltage V TH_B before the time T1 when the signal applied to the input terminal IN switches to the high level. It is preferable to switch the voltage.
  • the threshold voltage of the OS transistor 810 is changed from the threshold voltage V TH_B to the threshold voltage V TH_A before the time T2 when the signal applied to the input terminal IN switches to the low level. Is preferably switched.
  • the voltage for controlling the threshold voltage may be held in the second gate of the OS transistor 810 in a floating state.
  • FIG. 77A An example of a circuit configuration capable of realizing this configuration is illustrated in FIG. 77A.
  • 77A includes an OS transistor 850 in addition to the circuit configuration illustrated in FIG. 75B.
  • the first terminal of the OS transistor 850 is connected to the second gate of the OS transistor 810.
  • the second terminal of the OS transistor 850 is connected to a wiring for applying the voltage V BG_B (or voltage V BG_A ).
  • the first gate of the OS transistor 850 is connected to a wiring for providing signal S F.
  • a second gate of the OS transistor 850 is connected to a wiring that supplies the voltage V BG_B (or the voltage V BG_A ).
  • the voltage for controlling the threshold voltage of the OS transistor 810 is applied to the second gate of the OS transistor 810 before the time T3 when the signal applied to the input terminal IN switches to the high level.
  • the OS transistor 850 is turned on the signal S F to the high level, providing a voltage V BG_B for controlling a threshold voltage in the node N BG.
  • FIGS. 75B and 77A the configuration in which the voltage applied to the second gate of the OS transistor 810 is given by external control is shown, but another configuration may be used.
  • a voltage for controlling the threshold voltage may be generated based on a signal supplied to the input terminal IN and supplied to the second gate of the OS transistor 810.
  • FIG. 78A shows an example of a circuit configuration that can realize this configuration.
  • CMOS inverter 860 is provided between the input terminal IN and the second gate of the OS transistor 810 in the circuit configuration shown in FIG. 75B.
  • the input terminal of the CMOS inverter 860 is connected to the input terminal IN.
  • the output terminal of the CMOS inverter 860 is connected to the second gate of the OS transistor 810.
  • FIG. 78A The operation of FIG. 78A will be described using the timing chart of FIG. 78B.
  • the timing chart in FIG. 78B shows changes in the signal waveform of the input terminal IN, the signal waveform of the output terminal OUT, the output waveform IN_B of the CMOS inverter 860, and the threshold voltage of the OS transistor 810.
  • the output waveform IN_B which is a signal obtained by inverting the logic of the signal applied to the input terminal IN, can be a signal for controlling the threshold voltage of the OS transistor 810. Therefore, the threshold voltage of the OS transistor 810 can be controlled as described with reference to FIGS. 76A to 76C. For example, at time T4 in FIG. 78B, the signal applied to the input terminal IN is at a high level and the OS transistor 820 is turned on. At this time, the output waveform IN_B is at a low level. Therefore, the OS transistor 810 can be set in a state in which current does not easily flow, and the voltage increase at the output terminal OUT can be sharply decreased.
  • the signal applied to the input terminal IN is at a low level, and the OS transistor 820 is turned off.
  • the output waveform IN_B is at a high level. Therefore, the OS transistor 810 can be in a state in which current easily flows, and the voltage of the output terminal OUT can be rapidly increased.
  • the voltage of the back gate in the inverter having the OS transistor is switched in accordance with the signal logic of the input terminal IN.
  • the threshold voltage of the OS transistor can be controlled.
  • the voltage of the output terminal OUT can be changed abruptly.
  • the through current between the wirings supplying the power supply voltage can be reduced. Therefore, low power consumption can be achieved.
  • FIG. 79A is a block diagram of the semiconductor device 900.
  • the semiconductor device 900 includes a power supply circuit 901, a circuit 902, a voltage generation circuit 903, a circuit 904, a voltage generation circuit 905, and a circuit 906.
  • the power supply circuit 901 is a circuit that generates a reference voltage V ORG .
  • the voltage V ORG may be a plurality of voltages instead of a single voltage.
  • the voltage V ORG can be generated based on the voltage V 0 given from the outside of the semiconductor device 900.
  • the semiconductor device 900 can generate the voltage V ORG based on a single power supply voltage given from the outside. Therefore, the semiconductor device 900 can operate without applying a plurality of power supply voltages from the outside.
  • the circuits 902, 904, and 906 are circuits that operate with different power supply voltages.
  • the power supply voltage of the circuit 902 is applied based on the voltage V ORG and the voltage V SS (V ORG > V SS ).
  • the power supply voltage of the circuit 904 is applied based on the voltage V POG and the voltage V SS (V POG > V ORG ).
  • the power supply voltage of the circuit 906 is applied based on the voltage V ORG and the voltage V NEG (V ORG >Vss> V NEG ). Note that if the voltage VSS is set to the same potential as the ground (GND), the types of voltages generated by the power supply circuit 901 can be reduced.
  • the voltage generation circuit 903 is a circuit that generates the voltage V POG .
  • the voltage generation circuit 903 can generate the voltage V POG based on the voltage V ORG supplied from the power supply circuit 901. Therefore, the semiconductor device 900 including the circuit 904 can operate based on a single power supply voltage supplied from the outside.
  • the voltage generation circuit 905 is a circuit that generates a voltage V NEG .
  • the voltage generation circuit 905 can generate the voltage V NEG based on the voltage V ORG supplied from the power supply circuit 901. Therefore, the semiconductor device 900 including the circuit 906 can operate based on a single power supply voltage given from the outside.
  • FIG. 79B is an example of a circuit 904 that operates at the voltage V POG
  • FIG. 79C is an example of a waveform of a signal for operating the circuit 904.
  • FIG. 79B shows the transistor 911.
  • Signal applied to the gate of the transistor 911 is generated, for example, based on the voltage V POG and voltage V SS.
  • the signal is a voltage V SS during operation of the conductive state of transistor 911 voltage V POG, during operation of the non-conductive state.
  • the voltage V POG is greater than the voltage V ORG as illustrated in FIG. 79C. Therefore, the transistor 911 can more reliably perform an operation of bringing the source (S) and the drain (D) into conduction.
  • the circuit 904 can be a circuit in which malfunctions are reduced.
  • FIG. 79D is an example of a circuit 906 that operates at the voltage V NEG
  • FIG. 79E is an example of a waveform of a signal for operating the circuit 906.
  • FIG. 79D shows a transistor 912 having a back gate.
  • Signal applied to the gate of the transistor 912 for example, generated based on the voltage V ORG and the voltage V SS.
  • the signal voltage V ORG during operation of the conductive state of transistor 911 is generated based on the voltage V SS during operation of a non-conductive state.
  • the voltage applied to the back gate of the transistor 912 is generated based on the voltage V NEG .
  • the voltage V NEG is smaller than the voltage V SS (GND) as illustrated in FIG. 79E. Therefore, the threshold voltage of the transistor 912 can be controlled to shift positively. Therefore, the transistor 912 can be more reliably turned off, and the current flowing between the source (S) and the drain (D) can be reduced.
  • the circuit 906 can be a circuit in which malfunctions are reduced and power consumption is reduced.
  • the voltage V NEG may be directly applied to the back gate of the transistor 912.
  • a signal to be supplied to the gate of the transistor 912 may be generated based on the voltage V ORG and the voltage V NEG and the signal may be supplied to the back gate of the transistor 912.
  • FIGS. 79D and 79E show a modification of FIGS. 79D and 79E.
  • a transistor 922 whose conduction state can be controlled by the control circuit 921 is illustrated between the voltage generation circuit 905 and the circuit 906.
  • the transistor 922 is an n-channel OS transistor.
  • Control signal S BG control circuit 921 is output a signal for controlling the conduction state of the transistor 922.
  • transistors 912A and 912B included in the circuit 906 are OS transistors which are the same as the transistor 922.
  • the timing chart of FIG. 80B is a control signal S BG, transistor 912A, indicated by a change in the potential of the state nodes N BG back gate potential of 912B.
  • Control signal S BG is transistor 922 in a conducting state at the high level, the node N BG becomes voltage V NEG. Thereafter, when the control signal SBG is at a low level, the node NBG becomes electrically floating. Since the transistor 922 is an OS transistor, the off-state current is small. Therefore, even if the node NBG is electrically floating, the voltage V NEG once applied can be held.
  • FIG. 81A shows an example of a circuit configuration applicable to the voltage generation circuit 903 described above.
  • a voltage generation circuit 903 illustrated in FIG. 81A is a five-stage charge pump including diodes D1 to D5, capacitors C1 to C5, and an inverter INV.
  • the clock signal CLK is supplied to the capacitors C1 to C5 directly or via the inverter INV.
  • a voltage V POG boosted to a positive voltage five times the voltage V ORG can be obtained by the clock signal CLK.
  • the forward voltage of the diodes D1 to D5 is 0V.
  • a desired voltage V POG can be obtained by changing the number of stages of the charge pump.
  • FIG. 81B shows an example of a circuit configuration applicable to the voltage generation circuit 905 described above.
  • a voltage generation circuit 905 illustrated in FIG. 81B is a four-stage charge pump including diodes D1 to D5, capacitors C1 to C5, and an inverter INV.
  • the clock signal CLK is supplied to the capacitors C1 to C5 directly or via the inverter INV.
  • the power supply voltage of the inverter INV is applied based on the voltage V ORG and the voltage V SS
  • V NEG can be obtained.
  • the forward voltage of the diodes D1 to D5 is 0V.
  • the desired voltage V NEG can be obtained by changing the number of stages of the charge pump.
  • circuit configuration of the voltage generation circuit 903 described above is not limited to the configuration of the circuit diagram illustrated in FIG. 81A.
  • a modification of the voltage generation circuit 903 is illustrated in FIGS. 82A to 82C.
  • a modification of the voltage generation circuit 903 can be realized by changing the voltage applied to each wiring or changing the arrangement of elements in the voltage generation circuits 903A to 903C shown in FIGS. 82A to 82C.
  • a voltage generation circuit 903A illustrated in FIG. 82A includes transistors M1 to M10, capacitors C11 to C14, and an inverter INV1.
  • the clock signal CLK is supplied directly to the gates of the transistors M1 to M10 or via the inverter INV1.
  • a voltage V POG that is boosted to a positive voltage four times the voltage V ORG can be obtained by the clock signal CLK. Note that a desired voltage V POG can be obtained by changing the number of stages.
  • the voltage generation circuit 903A illustrated in FIG. 82A can reduce off-state current by using the transistors M1 to M10 as OS transistors, and can suppress leakage of charges held in the capacitors C11 to C14. Therefore, the voltage V ORG can be efficiently boosted from the voltage V POG .
  • a voltage generation circuit 903B illustrated in FIG. 82B includes transistors M11 to M14, capacitors C15 and C16, and an inverter INV2.
  • the clock signal CLK is supplied directly to the gates of the transistors M11 to M14 or via the inverter INV2. With the clock signal CLK, it is possible to obtain a voltage V POG that is boosted to a positive voltage that is twice the voltage V ORG .
  • the voltage generation circuit 903B illustrated in FIG. 82B can reduce off-state current by using the transistors M11 to M14 as OS transistors, and can suppress leakage of charges held in the capacitors C15 and C16. Therefore, the voltage V ORG can be efficiently boosted from the voltage V POG .
  • the voltage generation circuit 903C illustrated in FIG. 82C includes an inductor Ind1, a transistor M15, a diode D6, and a capacitor C17.
  • the conduction state of the transistor M15 is controlled by the control signal EN.
  • a voltage V POG obtained by boosting the voltage V ORG can be obtained by the control signal EN. Since the voltage generation circuit 903C illustrated in FIG. 82C boosts the voltage using the inductor Ind1, the voltage generation circuit 903C can boost the voltage with high conversion efficiency.
  • a voltage necessary for a circuit included in the semiconductor device can be generated internally. Therefore, the semiconductor device can reduce the number of power supply voltages given from the outside.
  • a display module 7000 shown in FIG. 83 includes a touch panel 7004 connected to the FPC 7003, a display panel 7006 connected to the FPC 7005, a backlight 7007, a frame 7009, a printed circuit board 7010, and a battery between an upper cover 7001 and a lower cover 7002. 7011.
  • the semiconductor device of one embodiment of the present invention can be used for the display panel 7006, for example.
  • the shape and dimensions of the upper cover 7001 and the lower cover 7002 can be changed as appropriate in accordance with the sizes of the touch panel 7004 and the display panel 7006.
  • a resistive film type or capacitive type touch panel can be used by being superimposed on the display panel 7006.
  • the counter substrate (sealing substrate) of the display panel 7006 can have a touch panel function.
  • an optical sensor can be provided in each pixel of the display panel 7006 to form an optical touch panel.
  • the backlight 7007 has a light source 7008.
  • FIG. 83 illustrates the configuration in which the light source 7008 is provided over the backlight 7007, the present invention is not limited to this.
  • the light source 7008 may be disposed at the end of the backlight 7007 and a light diffusing plate may be used.
  • the backlight 7007 may not be provided.
  • the frame 7009 has a function as an electromagnetic shield for blocking electromagnetic waves generated by the operation of the printed circuit board 7010 in addition to the protective function of the display panel 7006.
  • the frame 7009 may have a function as a heat sink.
  • the printed circuit board 7010 includes a power supply circuit, a signal processing circuit for outputting a video signal and a clock signal.
  • a power supply for supplying power to the power supply circuit an external commercial power supply or a battery 7011 provided separately may be used.
  • the battery 7011 can be omitted when a commercial power source is used.
  • the display module 7000 may be additionally provided with a member such as a polarizing plate, a phase difference plate, and a prism sheet.
  • FIGS. 84A to 84E examples of electronic devices are illustrated in FIGS. 84A to 84E.
  • FIG. 84A is a diagram showing the appearance of the camera 8000 with the viewfinder 8100 attached.
  • the camera 8000 includes a housing 8001, a display portion 8002, operation buttons 8003, a shutter button 8004, and the like.
  • the camera 8000 is attached with a detachable lens 8006.
  • the camera 8000 is configured such that the lens 8006 can be removed from the housing 8001 and replaced, but the lens 8006 and the housing may be integrated.
  • the camera 8000 can take an image by pressing a shutter button 8004.
  • the display portion 8002 has a function as a touch panel and can capture an image by touching the display portion 8002.
  • the housing 8001 of the camera 8000 has a mount having electrodes, and can be connected to a stroboscope or the like in addition to the finder 8100.
  • the finder 8100 includes a housing 8101, a display portion 8102, a button 8103, and the like.
  • the housing 8101 has a mount that engages with the mount of the camera 8000, and the finder 8100 can be attached to the camera 8000.
  • the mount includes an electrode, and an image received from the camera 8000 via the electrode can be displayed on the display portion 8102.
  • the button 8103 has a function as a power button.
  • a button 8103 can be used to switch display on the display portion 8102 on and off.
  • the display device of one embodiment of the present invention can be applied to the display portion 8002 of the camera 8000 and the display portion 8102 of the finder 8100.
  • the camera 8000 and the finder 8100 are separate electronic devices and are configured to be detachable.
  • a finder including a display device may be incorporated in the housing 8001 of the camera 8000.
  • FIG. 84B is a diagram showing the appearance of the head mounted display 8200.
  • the head mounted display 8200 includes a mounting portion 8201, a lens 8202, a main body 8203, a display portion 8204, a cable 8205, and the like.
  • a battery 8206 is built in the mounting portion 8201.
  • the cable 8205 supplies power from the battery 8206 to the main body 8203.
  • the main body 8203 includes a wireless receiver and the like, and can display video information such as received image data on the display portion 8204.
  • the mounting portion 8201 may be provided with a plurality of electrodes at positions where the user touches the mounting portion 8201.
  • the main body 8203 may have a function of recognizing the user's viewpoint by detecting a current flowing through the electrode in accordance with the movement of the user's eyeball. Moreover, you may have a function which monitors a user's pulse by detecting the electric current which flows into the said electrode.
  • the mounting portion 8201 may have various sensors such as a temperature sensor, a pressure sensor, and an acceleration sensor, and may have a function of displaying the user's biological information on the display portion 8204. Further, the movement of the user's head or the like may be detected, and the video displayed on the display unit 8204 may be changed in accordance with the movement.
  • the display device of one embodiment of the present invention can be applied to the display portion 8204.
  • the head mounted display 8300 includes a housing 8301, a display portion 8302, a band-shaped fixture 8304, and a pair of lenses 8305.
  • the user can visually recognize the display on the display portion 8302 through the lens 8305.
  • the display portion 8302 is preferably arranged curved. By arranging the display portion 8302 to be curved, the user can feel a high sense of realism.
  • a structure in which one display portion 8302 is provided is described in this embodiment mode, the present invention is not limited thereto, and for example, a structure in which two display portions 8302 are provided may be employed. In this case, if one display unit is arranged in one eye of the user, three-dimensional display using parallax or the like can be performed.
  • the display device of one embodiment of the present invention can be applied to the display portion 8302. Since the display device including the semiconductor device of one embodiment of the present invention has extremely high definition, even if an image displayed on the display portion 8302 is enlarged using the lens 8305 as illustrated in FIG. A more realistic video can be displayed without being visually recognized.
  • FIGS. 85A to 85G examples of electronic devices different from the electronic devices illustrated in FIGS. 84A to 84E are illustrated in FIGS. 85A to 85G.
  • 85A to 85G include a housing 9000, a display portion 9001, a speaker 9003, operation keys 9005 (including a power switch or an operation switch), a connection terminal 9006, and a sensor 9007 (force, displacement, position, speed, Measure acceleration, angular velocity, number of rotations, distance, light, liquid, magnetism, temperature, chemical, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, smell or infrared Including a function), a microphone 9008, and the like.
  • a function for displaying various information (still images, moving images, text images, etc.) on the display unit a touch panel function, a function for displaying a calendar, date or time, a function for controlling processing by various software (programs), Wireless communication function, function for connecting to various computer networks using the wireless communication function, function for transmitting or receiving various data using the wireless communication function, and reading and displaying the program or data recorded on the recording medium It can have a function of displaying on the section.
  • functions that the electronic device illustrated in FIGS. 85A to 85G can have are not limited to these, and can have various functions.
  • the electronic device may have a plurality of display portions.
  • the electronic device is equipped with a camera, etc., to capture still images, to capture moving images, to store captured images on a recording medium (externally or built into the camera), and to display captured images on the display unit And the like.
  • FIGS. 85A to 85G Details of the electronic device shown in FIGS. 85A to 85G will be described below.
  • FIG. 85A is a perspective view showing the television device 9100.
  • the television device 9100 can incorporate a display portion 9001 having a large screen of 50 inches or more, or 100 inches or more, for example.
  • FIG. 85B is a perspective view showing the portable information terminal 9101.
  • the portable information terminal 9101 has one or a plurality of functions selected from, for example, a telephone, a notebook, an information browsing device, or the like. Specifically, it can be used as a smartphone.
  • the portable information terminal 9101 may include a speaker, a connection terminal, a sensor, and the like.
  • the portable information terminal 9101 can display characters and image information on the plurality of surfaces.
  • three operation buttons 9050 also referred to as operation icons or simply icons
  • information 9051 indicated by a broken-line rectangle can be displayed on another surface of the display portion 9001.
  • a display for notifying an incoming call such as an e-mail, SNS (social networking service), a telephone call, a title such as an e-mail or SNS, a sender name such as an e-mail or SNS, a date and time, and a time , Battery level, antenna reception strength and so on.
  • an operation button 9050 or the like may be displayed instead of the information 9051 at a position where the information 9051 is displayed.
  • FIG. 85C is a perspective view showing the portable information terminal 9102.
  • the portable information terminal 9102 has a function of displaying information on three or more surfaces of the display portion 9001.
  • information 9052, information 9053, and information 9054 are displayed on different planes.
  • the user of the portable information terminal 9102 can check the display (information 9053 here) in a state where the portable information terminal 9102 is stored in the chest pocket of clothes.
  • the telephone number or name of the caller of the incoming call is displayed at a position where it can be observed from above portable information terminal 9102.
  • the user can check the display and determine whether to receive a call without taking out the portable information terminal 9102 from the pocket.
  • FIG. 85D is a perspective view showing a wristwatch type portable information terminal 9200.
  • the portable information terminal 9200 can execute various applications such as a mobile phone, electronic mail, text browsing and creation, music playback, Internet communication, and computer games.
  • the display portion 9001 is provided with a curved display surface, and can perform display along the curved display surface.
  • the portable information terminal 9200 can execute short-range wireless communication with a communication standard. For example, it is possible to talk hands-free by communicating with a headset capable of wireless communication.
  • the portable information terminal 9200 includes a connection terminal 9006 and can directly exchange data with other information terminals via a connector. Charging can also be performed through the connection terminal 9006. Note that the charging operation may be performed by wireless power feeding without using the connection terminal 9006.
  • FIG. 85E, 85F, and 85G are perspective views showing a foldable portable information terminal 9201.
  • FIG. 85E is a perspective view of a state in which the portable information terminal 9201 is expanded
  • FIG. 85F is a perspective view of a state in which the portable information terminal 9201 is expanded from one of the expanded state or the folded state to the other.
  • FIG. 85G is a perspective view of the portable information terminal 9201 folded.
  • the portable information terminal 9201 is excellent in portability in the folded state, and in the expanded state, the portable information terminal 9201 is excellent in display listability due to a seamless wide display area.
  • a display portion 9001 included in the portable information terminal 9201 is supported by three housings 9000 connected by a hinge 9055.
  • the portable information terminal 9201 By bending between the two housings 9000 via the hinge 9055, the portable information terminal 9201 can be reversibly deformed from the expanded state to the folded state.
  • the portable information terminal 9201 can be bent with a curvature radius of 1 mm to 150 mm.
  • FIGS. 86A and 86B are perspective views of a display device having a plurality of display panels.
  • 86A is a perspective view of a form in which a plurality of display panels are wound
  • FIG. 86B is a perspective view of a state in which the plurality of display panels are developed.
  • 86A and 86B have a display device 9500 having a plurality of display panels 9501, a shaft portion 9511, and a bearing portion 9512.
  • the plurality of display panels 9501 each include a display region 9502 and a region 9503 having a light-transmitting property.
  • the plurality of display panels 9501 have flexibility. Further, two adjacent display panels 9501 are provided so that a part of them overlap each other. For example, a light-transmitting region 9503 of two adjacent display panels 9501 can be overlapped. By using a plurality of display panels 9501, a large-screen display device can be obtained. In addition, since the display panel 9501 can be taken up depending on the use state, a display device with excellent versatility can be obtained.
  • 86A and 86B illustrate a state in which the display area 9502 is separated by the adjacent display panel 9501, but is not limited thereto.
  • the display areas 9502 of the adjacent display panels 9501 are overlapped without gaps. By combining them, a continuous display area 9502 may be used.
  • the electronic device described in this embodiment has a display portion for displaying some information. Note that the semiconductor device of one embodiment of the present invention can also be applied to an electronic device that does not include a display portion.
  • a metal oxide film corresponding to the sample A3 described in Embodiment 1 was applied to a semiconductor film of a transistor, and a display device including the transistor was manufactured.
  • Table 2 shows the specifications of the display device manufactured in this example.
  • FIG. 87 shows a display example of the display device having the specifications shown in Table 2. As shown in FIG. 87, it was confirmed that the display device manufactured in this example had good display quality.

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Abstract

結晶部を含む金属酸化物膜を提供する。 または、 物性の安定性の高い金属酸化物膜を提供する。 また は、 電気特性が向上した金属酸化物膜を提供する。 または、 電界効果移動度を高められる金属酸化物 膜を提供する。 Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎとを有する金属酸化物膜は、第１の結晶部 と、第２の結晶部と、を有し、第１の結晶部は、ｃ軸配向性を有し、第２の結晶部は、ｃ軸配向性を 有さず、第２の結晶部の存在割合は、第１の結晶部の存在割合よりも多い。

Description

金属酸化物膜、半導体装置、及び表示装置
　本発明の一態様は、金属酸化物膜及びその形成方法に関する。また、本発明の一態様は、当該金属酸化物膜を有する半導体装置に関する。また、本発明の一態様は、当該金属酸化物膜または当該半導体装置を有する表示装置に関する。
　なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、トランジスタ、半導体回路などは半導体装置の一態様である。また演算装置、記憶装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置を含む場合がある。
　トランジスタに適用可能な半導体材料として、酸化物半導体が注目されている。例えば、特許文献１では、複数の酸化物半導体層を積層し、当該複数の酸化物半導体層の中で、チャネルとなる酸化物半導体層がインジウム及びガリウムを含み、且つインジウムの割合をガリウムの割合よりも大きくすることで、電界効果移動度（単に移動度、またはμＦＥという場合がある）を高めた半導体装置が開示されている。
　また、非特許文献１では、インジウムと、ガリウムと、亜鉛とを有する酸化物半導体は、Ｉｎ１−ｘＧａ１＋ｘＯ３（ＺｎＯ）ｍ（ｘは−１≦ｘ≦１を満たす数、ｍは自然数）で表されるホモロガス相を有することについて開示されている。また、非特許文献１では、ホモロガス相の固溶域（ｓｏｌｉｄｓｏｌｕｔｉｏｎ　ｒａｎｇｅ）について開示されている。例えば、ｍ＝１の場合のホモロガス相の固溶域は、ｘが−０．３３から０．０８の範囲であり、ｍ＝２の場合のホモロガス相の固溶域は、ｘが−０．６８から０．３２の範囲である。
特開２０１４−７３９９号公報
Ｍ．Ｎａｋａｍｕｒａ，Ｎ．Ｋｉｍｉｚｕｋａ，ａｎｄ　Ｔ．Ｍｏｈｒｉ、「Ｔｈｅ　Ｐｈａｓｅ　Ｒｅｌａｔｉｏｎｓ　ｉｎ　ｔｈｅ　Ｉｎ▲２▼Ｏ▲３▼−Ｇａ▲２▼ＺｎＯ▲４▼−ＺｎＯＳｙｓｔｅｍ　ａｔ　１３５０℃」、Ｊ．Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３，ｐｐ．２９８−３１５
　本発明の一態様は、結晶部を含む金属酸化物膜を提供することを課題の一とする。または、物性の安定性の高い金属酸化物膜を提供することを課題の一とする。または、電気特性が向上した金属酸化物膜を提供することを課題の一とする。または、電界効果移動度を高められる金属酸化物膜を提供することを課題の一とする。または、新規な金属酸化物膜を提供することを課題の一とする。または、金属酸化物膜を含む、信頼性の高い半導体装置を提供することを課題の一とする。
　または、本発明の一態様は、低温で形成可能で且つ物性の安定性の高い金属酸化物膜を提供することを課題の一とする。または、低温で形成可能で且つ信頼性の高い半導体装置を提供することを課題の一とする。
　または、本発明の一態様は、金属酸化物膜を含み、可撓性を有する装置を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、これらの課題の全てを解決する必要はないものとする。これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
　本発明の一態様は、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎとを有する金属酸化物膜であって、金属酸化物膜は、第１の結晶部と、第２の結晶部と、を有し、第１の結晶部は、ｃ軸配向性を有し、第２の結晶部は、ｃ軸配向性を有さない金属酸化物膜である。
　また、本発明の他の一態様は、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎとを有する金属酸化物膜であって、金属酸化物膜は、第１の結晶部と、第２の結晶部と、を有し、第１の結晶部は、ｃ軸配向性を有し、第２の結晶部は、ｃ軸配向性を有さず、第２の結晶部の存在割合は、第１の結晶部の存在割合よりも多い金属酸化物膜である。
　また、本発明の他の一態様は、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎとを有する金属酸化物膜であって、金属酸化物膜は、第１の結晶部と、第２の結晶部と、を有し、第１の結晶部は、ｃ軸配向性を有し、第２の結晶部は、ｃ軸配向性を有さず、断面に対する電子線回折測定を行い、金属酸化物膜の電子線回折パターンを観測した場合、電子線回折パターンは、第１の結晶部に起因する回折スポットを有する第１の領域と、第２の結晶部に起因する回折スポットを有する第２の領域と、を有し、第１の領域における輝度の積分強度は、第２の領域における輝度の積分強度よりも大きい金属酸化物膜である。
　上記態様において、第１の領域における輝度の積分強度は、第２の領域における輝度の積分強度に対して、好ましくは１倍を超えて４０倍以下、より好ましくは１倍を超えて１０倍以下、さらに好ましくは１倍を超えて３倍以下である。
　また、上記態様において、金属酸化物膜は、浅い欠陥準位密度のピーク値が、５×１０１２ｃｍ−２ｅＶ−１未満である領域を有すると好ましい。
　また、上記態様において、金属酸化物膜のＩｎ、Ｍ、及びＺｎの原子数比は、Ｉｎ：Ｍ：Ｚｎ＝４：２：３近傍であり、Ｉｎ、Ｍ、及びＺｎの原子数の総和に対して、Ｉｎの原子数比が４の場合、Ｍの原子数比が１．５以上２．５以下であり、且つＺｎの原子数比が２以上４以下であると好ましい。
　また、本発明の他の一態様は、半導体膜と、ゲート絶縁膜と、ゲート電極と、を有する半導体装置であって、半導体膜は、上記金属酸化物膜を有する。
　また、本発明の他の一態様は、上記態様のいずれか一に記載の金属酸化物膜、または上記態様の半導体装置を有する表示装置である。
　本発明の一態様によれば、結晶部を含む金属酸化物膜を提供できる。または、物性の安定性の高い金属酸化物膜を提供できる。または、新規な金属酸化物膜を提供できる。または、金属酸化物膜を含む、信頼性の高い半導体装置を提供できる。
　また、本発明の一態様によれば、低温で形成可能で且つ物性の安定性の高い金属酸化物膜を提供できる。または、低温で形成可能で且つ信頼性の高い半導体装置を提供できる。
　または、本発明の一態様によれば、金属酸化物膜を含み、可撓性を有する装置を提供できる。
　図１Ａ乃至１Ｃは金属酸化物膜の断面ＴＥＭ像、及び断面ＨＲ−ＴＥＭ像を示す。
　図２Ａ乃至２Ｃは金属酸化物膜の断面ＴＥＭ像、及び断面ＨＲ−ＴＥＭ像を示す。
　図３Ａ乃至３Ｃは金属酸化物膜の断面ＴＥＭ像、及び断面ＨＲ−ＴＥＭ像を示す。
　図４Ａ乃至４Ｃは金属酸化物膜の断面ＴＥＭ像、及び断面ＨＲ−ＴＥＭ像を示す。
　図５Ａ乃至５Ｃは金属酸化物膜の断面ＴＥＭ像、及び断面ＨＲ−ＴＥＭ像を示す。
　図６Ａ乃至６Ｃは金属酸化物膜の断面ＴＥＭ像、及び断面ＨＲ−ＴＥＭ像を示す。
　図７Ａ乃至７Ｃは金属酸化物膜のＸＲＤ測定結果、及び電子線回折パターンを示す。
　図８Ａ乃至８Ｃは金属酸化物膜のＸＲＤ測定結果、及び電子線回折パターンを示す。
　図９Ａ乃至９Ｃは金属酸化物膜のＸＲＤ測定結果、及び電子線回折パターンを示す。
　図１０Ａ乃至１０Ｃは金属酸化物膜のＸＲＤ測定結果、及び電子線回折パターンを示す。
　図１１Ａ乃至１１Ｃは金属酸化物膜のＸＲＤ測定結果、及び電子線回折パターンを示す。
　図１２Ａ乃至１２Ｃは金属酸化物膜のＸＲＤ測定結果、及び電子線回折パターンを示す。
　図１３Ａ及び１３Ｂは電子線回折パターンを示す。
　図１４は電子線回折パターンのラインプロファイルを説明する。
　図１５は電子線回折パターンのラインプロファイル、ラインプロファイルの相対輝度Ｒ、及びスペクトルの半値幅を説明する概念図を示す。
　図１６Ａ１、１６Ａ２、１６Ｂ１、及び１６Ｂ２は電子線回折パターン、及び輝度プロファイルを示す。
　図１７Ａ１、１７Ａ２、１７Ｂ１、及び１７Ｂ２は電子線回折パターン、及び輝度プロファイルを示す。
　図１８Ａ１、１８Ａ２、１８Ｂ１、及び１８Ｂ２は電子線回折パターン、及び輝度プロファイルを示す。
　図１９は金属酸化物膜の電子線回折パターンから見積もった相対輝度を示す。
　図２０Ａ及び２０Ｂは金属酸化物膜の断面ＴＥＭ像及び画像解析後の断面ＴＥＭ像を示す。
　図２１Ａ及び２１Ｂは金属酸化物膜の断面ＴＥＭ像及び画像解析後の断面ＴＥＭ像を示す。
　図２２Ａ及び２２Ｂは金属酸化物膜の断面ＴＥＭ像及び画像解析後の断面ＴＥＭ像を示す。
　図２３Ａ及び２３Ｂは金属酸化物膜の断面ＴＥＭ像及び画像解析後の断面ＴＥＭ像を示す。
　図２４Ａ及び２４Ｂは金属酸化物膜の断面ＴＥＭ像及び画像解析後の断面ＴＥＭ像を示す。
　図２５Ａ及び２５Ｂは金属酸化物膜の断面ＴＥＭ像及び画像解析後の断面ＴＥＭ像を示す。
　図２６Ａ乃至２６Ｃは金属酸化物膜のＳＩＭＳ測定結果を示す。
　図２７Ａ乃至２７ＣはトランジスタのＩｄ−Ｖｇ特性を示す。
　図２８Ａ及び２８Ｂはトランジスタのオン電流、及びＳ値を示す。
　図２９はトランジスタのＧＢＴ試験結果を示す。
　図３０Ａ乃至３０ＣはトランジスタのＩｄ−Ｖｄ特性を示す。
　図３１はＩｄ−Ｖｇ特性を示す。
　図３２はＩｄ−Ｖｇ特性を示す。
　図３３は界面準位密度の計算結果を示す。
　図３４Ａ及び３４ＢはＩｄ−Ｖｇ特性を示す。
　図３５は欠陥準位密度の計算結果を示す。
　図３６はＣＰＭの測定結果を示す。
　図３７はＣＰＭの測定結果を示す。
　図３８はＣＰＭの測定結果を示す。
　図３９Ａ乃至３９Ｃは酸化物半導体膜の原子数比の範囲を説明する。
　図４０はＩｎＭＺｎＯ４の結晶を説明する。
　図４１は酸化物半導体膜をチャネル領域に用いるトランジスタにおけるエネルギーバンドを説明する。
　図４２Ａ乃至４２Ｃは半導体装置を説明する上面図及び断面図である。
　図４３Ａ乃至４３Ｃは半導体装置を説明する上面図及び断面図である。
　図４４Ａ及び４４Ｂは半導体装置を説明する断面図である。
　図４５Ａ及び４５Ｂは半導体装置を説明する断面図である。
　図４６Ａ及び４６Ｂは半導体装置を説明する断面図である。
　図４７Ａ及び４７Ｂは半導体装置を説明する断面図である。
　図４８Ａ及び４８Ｂは半導体装置を説明する断面図である。
　図４９Ａ及び４９Ｂは半導体装置を説明する断面図である。
　図５０Ａ及び５０Ｂは半導体装置を説明する断面図である。
　図５１Ａ及び５１Ｂは半導体装置を説明する断面図である。
　図５２Ａ及び５２Ｂは半導体装置を説明する断面図である。
　図５３Ａ乃至５３Ｃはそれぞれバンド構造を説明する。
　図５４Ａ乃至５４Ｃは半導体装置を説明する上面図及び断面図である。
　図５５Ａ乃至５５Ｃは半導体装置を説明する上面図及び断面図である。
　図５６Ａ乃至５６Ｃは半導体装置を説明する上面図及び断面図である。
　図５７Ａ乃至５７Ｃは半導体装置を説明する上面図及び断面図である。
　図５８Ａ及び５８Ｂは半導体装置を説明する断面図である。
　図５９Ａ及び５９Ｂは半導体装置を説明する断面図である。
　図６０Ａ乃至６０Ｃは半導体装置を説明する上面図及び断面図である。
　図６１は半導体装置の断面を説明する。
　図６２は半導体装置の断面を説明する。
　図６３は半導体装置の断面を説明する。
　図６４は表示装置の一態様を示す上面図である。
　図６５は表示装置の一態様を示す断面図である。
　図６６は表示装置の一態様を示す断面図である。
　図６７は表示装置の一態様を示す断面図である。
　図６８Ａ乃至６８ＤはＥＬ層の作製方法を説明する断面図である。
　図６９は液滴吐出装置を説明する概念図である。
　図７０は表示装置の一態様を示す断面図である。
　図７１は表示装置の一態様を示す断面図である。
　図７２Ａ乃至７２Ｃは半導体装置を説明する上面図及び断面図である。
　図７３は半導体装置の断面を説明する。
　図７４Ａ乃至７４Ｃは表示装置を説明するブロック図及び回路図である。
　図７５Ａ乃至７５Ｃは本発明の一態様を説明するための回路図およびタイミングチャートである。
　図７６Ａ乃至７６Ｃは本発明の一態様を説明するためのグラフおよび回路図である。
　図７７Ａ及び７７Ｂは本発明の一態様を説明するための回路図およびタイミングチャートである。
　図７８Ａ及び７８Ｂは本発明の一態様を説明するための回路図およびタイミングチャートである。
　図７９Ａ乃至７９Ｅは本発明の一態様を説明するためのブロック図、回路図および波形図である。
　図８０Ａ及び８０Ｂは本発明の一態様を説明するための回路図およびタイミングチャートである。
　図８１Ａ及び８１Ｂは本発明の一態様を説明するための回路図である。
　図８２Ａ乃至８２Ｃは本発明の一態様を説明するための回路図である。
　図８３は表示モジュールを説明する。
　図８４Ａ乃至８４Ｅは電子機器を説明する。
　図８５Ａ乃至８５Ｇは電子機器を説明する。
　図８６Ａ及び８６Ｂは表示装置を説明する斜視図である。
　図８７は実施例における表示装置の表示例を示す。
　図８８は試料のＸＲＤスペクトルの測定結果を示す。
　図８９Ａ乃至８９Ｌは試料のＴＥＭ像、および電子線回折パターンを示す。
　図９０Ａ乃至９０Ｃは試料のＥＤＸマッピングを説明する図である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
　また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
　また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
　また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
　また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
　また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
　トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
　一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓが−０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
　また、本明細書等では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
　トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
　トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
　上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
　また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
　また、本明細書等において、トランジスタのしきい値電圧とは、トランジスタにチャネルが形成されたときのゲート電圧（Ｖｇ）を指す。具体的には、トランジスタのしきい値電圧とは、ゲート電圧（Ｖｇ）を横軸に、ドレイン電流（Ｉｄ）の平方根を縦軸にプロットした曲線（Ｖｇ−√Ｉｄ特性）において、最大傾きである接線を外挿したときの直線と、ドレイン電流（Ｉｄ）の平方根が０（Ｉｄが０Ａ）との交点におけるゲート電圧（Ｖｇ）を指す場合がある。あるいは、トランジスタのしきい値電圧とは、チャネル長をＬ、チャネル幅をＷとし、Ｉｄ［Ａ］×Ｌ［μｍ］／Ｗ［μｍ］の値が１×１０−９［Ａ］となるゲート電圧（Ｖｇ）を指す場合がある。
　また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が十分に低い場合は、「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書等に記載の「半導体」は、「絶縁体」に言い換えることが可能な場合がある。同様に、本明細書等に記載の「絶縁体」は、「半導体」に言い換えることが可能な場合がある。または、本明細書等に記載の「絶縁体」を「半絶縁体」に言い換えることが可能な場合がある。
　また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が十分に高い場合は、「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書等に記載の「半導体」は、「導電体」に言い換えることが可能な場合がある。同様に、本明細書等に記載の「導電体」は、「半導体」に言い換えることが可能な場合がある。
　また、本明細書等において、半導体の不純物とは、半導体膜を構成する主成分以外の元素をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ　ｏｆ　Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体を有する場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンを有する場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
（実施の形態１）
＜１−１．金属酸化物膜の構成＞
　本発明の一態様は、２種類の結晶部を含む金属酸化物膜である。結晶部の一（第１の結晶部ともいう）は、膜の厚さ方向（膜面方向、膜の被形成面、または膜の表面に垂直な方向ともいう）に配向性を有する、すなわちｃ軸配向性を有する結晶部である。結晶部の他の一（第２の結晶部ともいう）は、ｃ軸配向性を有さずに様々な向きに配向する結晶部である。本発明の一態様の金属酸化物膜は、このような２種類の結晶部が混在している。
　なお、以下では説明を容易にするために、ｃ軸配向性を有する結晶部を第１の結晶部、ｃ軸配向性を有さない結晶部を第２の結晶部と分けて説明しているが、これらは結晶性や結晶の大きさなどに違いがなく区別できない場合がある。すなわち、本発明の一態様の金属酸化物膜はこれらを区別せずに表現することもできる。
　例えば、本発明の一態様の金属酸化物膜は、複数の結晶部を有し、膜中に存在する結晶部のうち、少なくとも一の結晶部がｃ軸配向性を有していればよい。また、膜中に存在する結晶部のうち、ｃ軸配向性を有さない結晶部の存在割合が、ｃ軸配向性を有する結晶部の存在割合よりも多くてもよい。一例としては、本発明の一態様の金属酸化物膜は、その膜厚方向の断面における透過型電子顕微鏡による観察像において、複数の結晶部が観察され、当該複数の結晶部のうちｃ軸配向性を有さない第２の結晶部が、ｃ軸配向性を有する第１の結晶部よりも多く観察される場合がある。別言すると、本発明の一態様の金属酸化物膜は、ｃ軸配向性を有さない第２の結晶部の存在割合が多い。
　金属酸化物膜中にｃ軸配向性を有さない第２の結晶部の存在割合を多くすることで、以下の優れた効果を奏する。
　金属酸化物膜の近傍に十分な酸素供給源がある場合において、ｃ軸配向性を有さない第２の結晶部は、酸素の拡散経路になりうる。よって、金属酸化物膜の近傍に十分な酸素供給源がある場合に、ｃ軸配向性を有さない第２の結晶部を介して、ｃ軸配向性を有する第１の結晶部に酸素を供給することができる。よって、金属酸化物膜中の酸素欠損量を低減することができる。このような金属酸化物膜をトランジスタの半導体膜に適用することで、高い信頼性及び高い電界効果移動度を得ることが可能となる。
　また、第１の結晶部は、特定の結晶面が膜の厚さ方向に対して配向性を有する。そのため、第１の結晶部を含む金属酸化物膜について、膜の上面に概略垂直な方向に対するＸ線回折（ＸＲＤ：Ｘ−ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）測定を行うと、所定の回折角（２θ）に当該第１の結晶部に由来する回折ピークが確認される。一方で金属酸化物膜が第１の結晶部を有していても、支持基板によるＸ線の散乱、またはバックグラウンドの上昇により、回折ピークが十分に確認されないこともある。なお、回折ピークの高さ（強度）は、金属酸化物膜中に含まれる第１の結晶部の存在割合に応じて大きくなり、金属酸化物膜の結晶性を推し量る指標にもなりえる。
　また、金属酸化物膜の結晶性の評価方法の一つとして、電子線回折が挙げられる。例えば、断面に対する電子線回折測定を行い、本発明の一態様の金属酸化物膜の電子線回折パターンを観測した場合、第１の結晶部に起因する回折スポットを有する第１の領域と、第２の結晶部に起因する回折スポットを有する第２の領域とが観測される。
　第１の結晶部に起因する回折スポットを有する第１の領域は、ｃ軸配向性を有する結晶部に由来する。一方で第２の結晶部に起因する回折スポットを有する第２の領域は、配向性を有さない結晶部、または、あらゆる向きに無秩序に配向する結晶部に由来する。そのため電子線回折に用いる電子線のビーム径、すなわち観察する領域の面積によって、異なるパターンが観察される場合がある。なお、本明細書等において、電子線のビーム径を１ｎｍΦ以上１００ｎｍΦ以下で測定する電子線回折を、ナノビーム電子線回折（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）と呼ぶ。
　ただし、本発明の一態様の金属酸化物膜の結晶性を、ＮＢＥＤと異なる方法で評価してもよい。金属酸化物膜の結晶性の評価方法の一例としては、電子回折、Ｘ線回折、中性子回折などが挙げられる。電子回折の中でも、先に示すＮＢＥＤの他に、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｙ）、走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｙ）、収束電子回折（ＣＢＥＤ：Ｃｏｎｖｅｒｇｅｎｔ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）、制限視野電子回折（ＳＡＥＤ：Ｓｅｌｅｃｔｅｄ　Ａｒｅａ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）などを好適に用いることができる。
　また、ＮＢＥＤにおいて、電子線のビーム径を大きくした条件（例えば、２５ｎｍΦ以上１００ｎｍΦ以下、または５０ｎｍΦ以上１００ｎｍΦ以下）のナノビーム電子線回折パターンでは、リング状のパターンが観察される。また当該リング状のパターンは、動径方向に輝度の分布を有する場合がある。一方、ＮＢＥＤにおいて、電子線のビーム径を十分に小さくした条件（例えば１ｎｍΦ以上１０ｎｍΦ以下）の電子線回折パターンでは、上記リング状のパターンの位置に、円周方向（θ方向ともいう）に分布した複数のスポットが観察される場合がある。すなわち、電子線のビーム径を大きくした条件でみられるリング状のパターンは、上記の複数のスポットの集合体により形成される。
＜１−２．金属酸化物膜の結晶性の評価＞
　以下では、条件の異なる６つの金属酸化物膜が形成された試料（試料Ａ１乃至Ａ６）を作製し結晶性の評価を行った。まず、試料Ａ１乃至Ａ６の作製方法について、説明する。
［試料Ａ１］
　試料Ａ１は、ガラス基板上に厚さ約１００ｎｍの金属酸化物膜が形成された試料である。当該金属酸化物膜は、インジウムと、ガリウムと、亜鉛とを有する。試料Ａ１の金属酸化物膜の形成条件としては、基板を１７０℃に加熱し、流量１４０ｓｃｃｍのアルゴンガスと流量６０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入し、圧力を０．６Ｐａとし、インジウムと、ガリウムと、亜鉛とを有する金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に、２．５ｋＷの交流電力を印加した。上述の全体のガス流量に対する酸素流量の割合を、酸素流量比と記載する場合がある。なお、試料Ａ１の作製条件における酸素流量比は３０％である。
［試料Ａ２］
　試料Ａ２は、ガラス基板上に厚さ約１００ｎｍの金属酸化物膜が成膜された試料である。試料Ａ２の金属酸化物膜の形成条件としては、基板を１７０℃に加熱し、流量１８０ｓｃｃｍのアルゴンガスと流量２０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入した。試料Ａ２の作製条件における酸素流量比は１０％である。なお、酸素流量比以外の条件としては、先に示す試料Ａ１と同様の条件とした。
［試料Ａ３］
　試料Ａ３は、ガラス基板上に厚さ約１００ｎｍの金属酸化物膜が成膜された試料である。試料Ａ３の金属酸化物膜の形成条件としては、基板を１３０℃に加熱し、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入した。試料Ａ３の作製条件における酸素流量比は１０％である。なお、基板温度、及び酸素流量比以外の条件としては、先に示す試料Ａ１と同様の条件とした。
［試料Ａ４］
　試料Ａ４は、ガラス基板上に厚さ約１００ｎｍの金属酸化物膜が成膜された試料である。試料Ａ４の金属酸化物膜の形成条件としては、基板を１００℃に加熱し、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入した。試料Ａ４の作製条件における酸素流量比は１０％である。なお、基板温度、及び酸素流量比以外の条件としては、先に示す試料Ａ１と同様の条件とした。
［試料Ａ５］
　試料Ａ５は、ガラス基板上に厚さ約１００ｎｍの金属酸化物膜が成膜された試料である。試料Ａ５の金属酸化物膜の形成条件としては、基板を７０℃に加熱し、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入して形成した。試料Ａ５の作製条件における酸素流量比は１０％である。なお、基板温度、及び酸素流量比以外の条件としては、先に示す試料Ａ１と同様の条件とした。
［試料Ａ６］
　試料Ａ６は、ガラス基板上に厚さ約１００ｎｍの金属酸化物膜が成膜された試料である。試料Ａ６の金属酸化物膜の形成条件としては、基板を室温（例えば２０℃以上３０℃以下、なお表１中において室温をＲ．Ｔ．と記載する）とし、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入して形成した。試料Ａ６の作製条件における酸素流量比は１０％である。なお、基板温度、及び酸素流量比以外の条件としては、先に示す試料Ａ１と同様の条件とした。
　試料Ａ１乃至Ａ６の作製条件を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　次に、上記作製した試料Ａ１乃至Ａ６の結晶性の評価を行った。本実施の形態においては、結晶性の評価として、断面ＴＥＭ観察、ＸＲＤ測定、及び電子線回折を行った。
［断面ＴＥＭ観察］
　図１Ａ乃至６Ｃに、試料Ａ１乃至Ａ６の断面ＴＥＭ観察結果を示す。なお、図１Ａ及び１Ｂは試料Ａ１の断面ＴＥＭ像であり、図２Ａ及び２Ｂは試料Ａ２の断面ＴＥＭ像であり、図３Ａ及び３Ｂは試料Ａ３の断面ＴＥＭ像であり、図４Ａ及び４Ｂは試料Ａ４の断面ＴＥＭ像であり、図５Ａ及び５Ｂは試料Ａ５の断面ＴＥＭ像であり、図６Ａ及び６Ｂは試料Ａ６の断面ＴＥＭ像である。
　また、図１Ｃは試料Ａ１の断面の高分解能透過型電子顕微鏡（ＨＲ−ＴＥＭ：Ｈｉｇｈ　Ｒｅｓｏｌｕｔｉｏｎ　ＴＥＭ）像であり、図２Ｃは試料Ａ２の断面ＨＲ−ＴＥＭ像であり、図３Ｃは試料Ａ３の断面ＨＲ−ＴＥＭ像であり、図４Ｃは試料Ａ４の断面ＨＲ−ＴＥＭ像であり、図５Ｃは試料Ａ５の断面ＨＲ−ＴＥＭ像であり、図６Ｃは試料Ａ６の断面ＨＲ−ＴＥＭ像である。なお、断面ＨＲ−ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ　Ａｂｅｒｒａｔｉｏｎ　Ｃｏｒｒｅｃｔｏｒ）機能を用いてもよい。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
　図１Ａ乃至５Ｃに示すように、試料Ａ１乃至Ａ５では、原子が膜厚方向に層状に配列している結晶部が観察される。特に、ＨＲ−ＴＥＭ像において、原子が層状に配列している結晶部が観察されやすい。また、図６Ａ乃至６Ｃに示すように、試料Ａ６では原子が膜厚方向に層状に配列している様子が確認され難い。なお、試料Ａ１が原子が膜厚方向に層状に配向している領域の割合が最も多く、試料Ａ２、試料Ａ３、試料Ａ４、試料Ａ５の順に原子が膜厚方向に層状に配向している領域の割合が少ないように見える。
［ＸＲＤ測定］
　次に、各試料のＸＲＤ測定結果について説明する。
　図７Ａに試料Ａ１のＸＲＤ測定結果を、図８Ａに試料Ａ２のＸＲＤ測定結果を、図９Ａに試料Ａ３のＸＲＤ測定結果を、図１０Ａに試料Ａ４のＸＲＤ測定結果を、図１１Ａに試料Ａ５のＸＲＤ測定結果を、図１２Ａに試料Ａ６のＸＲＤ測定結果を、それぞれ示す。
　ＸＲＤ測定では、ｏｕｔ−ｏｆ−ｐｌａｎｅ法の一種である粉末法（θ−２θ法ともいう。）を用いた。θ−２θ法は、Ｘ線の入射角を変化させるとともに、Ｘ線源に対向して設けられる検出器の角度を入射角と同じにしてＸ線回折強度を測定する方法である。なお、Ｘ線を膜表面から約０．４０°の角度から入射し、検出器の角度を変化させてＸ線回折強度を測定するｏｕｔ−ｏｆ−ｐｌａｎｅ法の一種であるＧＩＸＲＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）法（薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。）を用いてもよい。図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、及び図１２Ａにおいて、縦軸は回折強度を任意単位で示し、横軸は角度２θを示している。
　図７Ａ、図８Ａ、図９Ａ、及び図１０Ａに示すように、試料Ａ１乃至Ａ４においては、２θ＝３１°付近に回折強度のピークが観察される。一方で、図１１Ａ及び図１２Ａに示すように、試料Ａ５及びＡ６においては、２θ＝３１°付近の回折強度のピークが観察され難い、または２θ＝３１°付近の回折強度のピークが極めて小さい、あるいは２θ＝３１°付近の回折強度のピークが無い。
　なお、回折強度のピークがみられた回折角（２θ＝３１°付近）は、単結晶ＩｎＧａＺｎＯ４の構造モデルにおける（００９）面の回折角と一致する。したがって、試料Ａ１乃至Ａ４において、上記ピークが観測されることから、ｃ軸が膜厚方向に配向する結晶部（以下、ｃ軸配向性を有する結晶部、または第１の結晶部ともいう）が含まれていることが確認できる。また強度の比較から、ｃ軸配向性を有する結晶部の存在割合が、試料Ａ１が最も高く、試料Ａ２、試料Ａ３、試料Ａ４の順で低くなることがわかる。なお、試料Ａ５及び試料Ａ６については、ＸＲＤ測定からでは、ｃ軸配向性を有する結晶部が含まれているかを判断するのが困難である。
　この結果から、成膜時の基板温度が高いほど、また成膜時の酸素流量比が大きいほど、ｃ軸配向性を有する結晶部の存在割合が高くなる傾向が示唆される。
［電子線回折］
　次に、試料Ａ１乃至Ａ６について、電子線回折測定を行った結果について説明する。電子線回折測定では、各試料の断面に対して電子線を垂直に入射したときの電子線回折パターンを取得する。また電子線のビーム径は、１ｎｍΦ及び１００ｎｍΦの２つとした。
　なお、電子線回折において、入射する電子線のビーム径の大きさだけでなく、試料の厚さが厚いほど、電子線回折パターンには、その奥行き方向の情報が現れることとなる。そのため、電子線のビーム径を小さくするだけでなく、試料の奥行方向の厚さを薄くすることで、より局所的な領域の情報を得ることができる。一方で、試料の奥行き方向の厚さが薄すぎる場合（例えば試料の奥行き方向の厚さが５ｎｍ以下の場合）、極微細な領域の情報しか得られない。そのため、極微細な領域に結晶が存在していた場合には、得られる電子線回折パターンは、単結晶の電子線回折パターンと同様のパターンとなる場合がある。極微細な領域を解析する目的でない場合には、試料の奥行き方向の厚さを、例えば１０ｎｍ以上１００ｎｍ以下、代表的には１０ｎｍ以上５０ｎｍ以下とすることが好ましい。
　図７Ｂ及び７Ｃに試料Ａ１の電子線回折パターンを、図８Ｂ及び８Ｃに試料Ａ２の電子線回折パターンを、図９Ｂ及び９Ｃに試料Ａ３の電子線回折パターンを、図１０Ｂ及び１０Ｃに試料Ａ４の電子線回折パターンを、図１１Ｂ及び１１Ｃに試料Ａ５の電子線回折パターンを、図１２Ｂ及び１２Ｃに試料Ａ６の電子線回折パターンを、それぞれ示す。
　なお、図７Ｂ及び７Ｃ、図８Ｂ及び８Ｃ、図９Ｂ及び９Ｃ、図１０Ｂ及び１０Ｃ、図１１Ｂ及び１１Ｃ、及び図１２Ｂ及び１２Ｃに示す電子線回折パターンは、電子線回折パターンが明瞭になるようにコントラストが調整された画像データである。また、図７Ｂ及び７Ｃ、図８Ｂ及び８Ｃ、図９Ｂ及び９Ｃ、図１０Ｂ及び１０Ｃ、図１１Ｂ及び１１Ｃ、及び図１２Ｂ及び１２Ｃにおいて、中央の最も明るい輝点は入射される電子線ビームによるものであり、電子線回折パターンの中心（ダイレクトスポットまたは透過波ともいう）である。
　また、図７Ｂに示すように、入射する電子線のビーム径を１ｎｍΦとした場合に、円周状に分布した複数のスポットがみられることから、試料Ａ１の金属酸化物膜は、極めて微小で且つ面方位があらゆる向きに配向した複数の結晶部が混在していることが分かる。また、図７Ｃに示すように、入射する電子線のビーム径を１００ｎｍΦとした場合に、この複数の結晶部からの回折スポットが連なり、輝度が平均化されてリング状の回折パターンとなることが確認できる。また、図７Ｃでは、半径の異なる２つのリング状の回折パターンが観察できる。ここで、径の小さい回折パターンから第１のリング、第２のリングと呼ぶこととする。第２のリングに比べて、第１のリングの方が輝度が高いことが確認できる。また、第１のリングと重なる位置に、輝度の高い２つのスポット（第１の領域）が確認される。
　第１のリングの中心からの動径方向の距離は、単結晶ＩｎＧａＺｎＯ４の構造モデルにおける（００９）面の回折スポットの中心からの動径方向の距離とほぼ一致する。また、第１の領域は、ｃ軸配向性に起因する回折スポットである。
　また、図７Ｃに示すように、リング状の回折パターンが見られていることから、試料Ａ１の金属酸化物膜中には、あらゆる向きに配向している結晶部（以下、ｃ軸配向性を有さない結晶部、または第２の結晶部ともいう）が存在するとも言い換えることもできる。
　また、２つの第１の領域は、電子線回折パターンの中心点に対して対称に配置され、輝度が同程度であることから、２回対称性を有することが推察される。また上述のように、２つの第１の領域はｃ軸配向性に起因する回折スポットであることから、２つの第１の領域と中心を結ぶ直線の方向が、結晶部のｃ軸の向きと一致する。図７Ｃにおいて上下方向が膜厚方向であることから、試料Ａ１の金属酸化物膜中には、ｃ軸が膜厚方向に配向する結晶部が存在していることが分かる。
　このように、試料Ａ１の金属酸化物膜は、ｃ軸配向性を有する結晶部と、ｃ軸配向性を有さない結晶部とが混在している膜であることが確認できる。
　図８Ｂ及び８Ｃ、図９Ｂ及び９Ｃ、図１０Ｂ及び１０Ｃ、図１１Ｂ及び１１Ｃ、及び図１２Ｂ及び１２Ｃに示す電子線回折パターンにおいても、図７Ｂ及び７Ｃに示す電子線回折パターンと概ね同じ結果である。ただし、ｃ軸配向性に起因する２つのスポット（第１の領域）の輝度は、試料Ａ１が最も明るく、試料Ａ２、試料Ａ３、試料Ａ４、試料Ａ５、試料Ａ６の順で暗くなり、ｃ軸配向性を有する結晶部の存在割合が、試料Ａ１が最も高く、試料Ａ２、試料Ａ３、試料Ａ４、試料Ａ５、試料Ａ６の順で低くなることが示唆される。
［金属酸化物膜の結晶性の定量化方法］
　次に、図１３Ａ乃至１５を用いて、金属酸化物膜の結晶性の定量化方法の一例について説明する。
　まず、電子線回折パターンを用意する（図１３Ａ参照）。
　なお、図１３Ａは、膜厚１００ｎｍの金属酸化物膜に対して、ビーム径１００ｎｍで測定した電子線回折パターンであり、図１３Ｂは、図１３Ａに示す電子線回折パターンのコントラストを調整することで得られた電子線回折パターンである。
　図１３Ｂにおいて、ダイレクトスポットの上下に２つの明瞭なスポット（第１の領域）が観察されている。この２つのスポット（第１の領域）はＩｎＧａＺｎＯ４の構造モデルにおける（００ｌ）面に対応する回折スポット、すなわちｃ軸配向性を有する結晶部に起因する。一方で、上記第１の領域とは別に、第１の領域とおおよそ同心円上に輝度の低いリング状のパターン（第２の領域）が重なって見える。これは電子ビーム径を１００ｎｍとしたことによって、ｃ軸配向性を有さない結晶部（第２の結晶部）の構造に起因したスポットが平均化され、リング状になったものである。
　ここで、電子線回折パターンは、ｃ軸配向性を有する結晶部に起因する回折スポットを有する第１の領域と、第２の結晶部に起因する回折スポットを有する第２の領域とが、重なって観察される。よって、第１の領域を含むラインプロファイルと、第２の領域を含むラインプロファイルとを取得し比較することで、金属酸化物膜の結晶性の定量化が可能となる。
　まず、第１の領域を含むラインプロファイル及び第２の領域を含むラインプロファイルについて、図１４を用いて説明する。
　図１４は、ＩｎＧａＺｎＯ４の構造モデルの（１００）面に電子ビームを照射した際に得られる電子線回折のシミュレーションパターンに、領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’の補助線を付した図である。
　図１４に示す領域Ａ−Ａ’は、ｃ軸配向性を有する第１の結晶部に起因する２つの回折スポットと、ダイレクトスポットとを通る直線を含む。また、図１４に示す領域Ｂ−Ｂ’及び領域Ｃ−Ｃ’は、ｃ軸配向性を有する第１の結晶部に起因する回折スポットが観察されない領域と、ダイレクトスポットとを通る直線をそれぞれ含む。なお、領域Ａ−Ａ’と領域Ｂ−Ｂ’または領域Ｃ−Ｃ’とが交わる角度は、３４°近傍、具体的には、３０°以上３８°以下、好ましくは３２°以上３６°以下、さらに好ましくは３３°以上３５°以下とすればよい。
　なお、ラインプロファイルは、金属酸化物膜の構造に応じて、図１５に示すような傾向を有する。図１５は、各構造に対するラインプロファイルのイメージ図、相対輝度Ｒ、及び電子線回折パターンから得られるｃ軸配向性に起因するスペクトルの半値幅（ＦＷＨＭ：Ｆｕｌｌ　Ｗｉｄｔｈ　ａｔ　Ｈａｌｆ　Ｍａｘｉｍｕｍ）を説明する図を示す。
　なお、図１５に示す相対輝度Ｒとは、領域Ａ−Ａ’における輝度の積分強度を、領域Ｂ−Ｂ’における輝度の積分強度または領域Ｃ−Ｃ’における輝度の積分強度で割った値である。なお、領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’における輝度の積分強度としては、中央の位置に現れるダイレクトスポットと、当該ダイレクトスポットに起因するバックグラウンドとを除去したものである。
　相対輝度Ｒを計算することによって、ｃ軸配向性の強さを定量的に規定することができる。例えば、図１５に示すように、単結晶の金属酸化物膜では、領域Ａ−Ａ’のｃ軸配向性を有する第１の結晶部に起因する回折スポットのピーク強度が高く、領域Ｂ−Ｂ’及び領域Ｃ−Ｃ’にはｃ軸配向性を有する第１の結晶部に起因する回折スポットが見られないため、相対輝度Ｒは、１を超えて極めて大きくなる。また、相対輝度Ｒは、単結晶の金属酸化物膜が最も高く、ＣＡＡＣ（ＣＡＡＣの詳細については後述する）のみ、ＣＡＡＣ＋ｎａｎｏｃｒｙｓｔａｌ、ｎａｎｏｃｒｙｓｔａｌの金属酸化物膜、ａｍｏｒｐｈｏｕｓの金属酸化物膜の順で低くなる。特に、特定の配向性を有さないｎａｎｏｃｒｙｓｔａｌの金属酸化物膜、及びａｍｏｒｐｈｏｕｓの金属酸化物膜では、相対輝度Ｒは１となる。
　また、結晶の周期性の高い構造ほど、ｃ軸配向性を有する第１の結晶部に起因するスペクトルの強度は高くなり、当該スペクトルの半値幅も小さくなる。そのため、単結晶の金属酸化物膜の半値幅が最も小さく、ＣＡＡＣのみ、ＣＡＡＣ＋ｎａｎｏｃｒｙｓｔａｌ、ｎａｎｏｃｒｙｓｔａｌの金属酸化物膜の順に半値幅が大きくなり、ａｍｏｒｐｈｏｕｓの金属酸化物膜では、半値幅が非常に大きく、ハローと呼ばれるプロファイルになる。
［ラインプロファイルを用いた解析］
　上述のように、第１の領域における輝度の積分強度の、第２の領域における輝度の積分強度に対する強度比は、配向性を有する結晶部の存在割合を推し量る点で重要な情報である。
　そこで、先に示す試料Ａ１乃至Ａ６の電子線回折パターンを、ラインプロファイルを用いて解析を行った。
　試料Ａ１のラインプロファイルを用いた解析結果を図１６Ａ１及び１６Ａ２に、試料Ａ２のラインプロファイルを用いた解析結果を図１６Ｂ１及び１６Ｂ２に、試料Ａ３のラインプロファイルを用いた解析結果を図１７Ａ１及び１７Ａ２に、試料Ａ４のラインプロファイルを用いた解析結果を図１７Ｂ１及び１７Ｂ２に、試料Ａ５のラインプロファイルを用いた解析結果を図１８Ａ１及び１８Ａ２に、試料Ａ６のラインプロファイルを用いた解析結果を図１８Ｂ１及び１８Ｂ２に、それぞれ示す。
　なお、図１６Ａ１は、図７Ｃに示す電子線回折パターンに領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’を記載した電子線回折パターンであり、図１６Ｂ１は、図８Ｃに示す電子線回折パターンに領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’を記載した電子線回折パターンであり、図１７Ａ１は、図９Ｃに示す電子線回折パターンに領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’を記載した電子線回折パターンであり、図１７Ｂ１は、図１０Ｃに示す電子線回折パターンに領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’を記載した電子線回折パターンであり、図１８Ａ１は、図１１Ｃに示す電子線回折パターンに領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’を記載した電子線回折パターンであり、図１８Ｂ１は、図１２Ｃに示す電子線回折パターンに領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’を記載した電子線回折パターンである。
　また、領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’としては、電子線回折パターンの中心位置に現れるダイレクトスポットの輝度で規格化することにより求めることができる。またこれにより、各試料間での相対的な比較を行うことができる。
　また、輝度のプロファイルを算出する際に、試料からの非弾性散乱等に起因する輝度の成分を、バックグラウンドとして差し引くと、より精度の高い比較を行うことができる。ここで非弾性散乱に起因する輝度の成分は、動径方向において極めてブロードなプロファイルを取るため、バックグラウンドの輝度を直線近似で算出してもよい。例えば、対象となるピークの両側の裾に沿って引いた直線よりも低輝度側に位置する領域をバックグラウンドとして差し引くことができる。
　ここでは、上述の方法によりバックグラウンドを差し引いたデータから、領域Ａ−Ａ’、領域Ｂ−Ｂ’、及び領域Ｃ−Ｃ’における輝度の積分強度を算出した。そして、領域Ａ−Ａ’における輝度の積分強度を、領域Ｂ−Ｂ’における輝度の積分強度、または領域Ｃ−Ｃ’における輝度の積分強度で割った値を、相対輝度Ｒとして求めた。
　図１９に試料Ａ１乃至Ａ６の相対輝度Ｒを示す。なお、図１９においては、図１６Ａ２及び１６Ｂ２、図１７Ａ２及び１７Ｂ２、及び図１８Ａ２及び１８Ｂ２に示す輝度のプロファイル中のダイレクトスポットの左右に位置するピークにおいて、領域Ａ−Ａ’における輝度の積分強度を領域Ｂ−Ｂ’における輝度の積分強度で割った値、及び領域Ａ−Ａ’における輝度の積分強度を領域Ｃ−Ｃ’における輝度の積分強度で割った値をそれぞれ求めた。
　図１９に示すように、試料Ａ１乃至Ａ６の相対輝度Ｒは以下に示す通りである。
・試料Ａ１の相対輝度Ｒ＝２５．００
・試料Ａ２の相対輝度Ｒ＝９．５５
・試料Ａ３の相対輝度Ｒ＝３．０４
・試料Ａ４の相対輝度Ｒ＝１．６０
・試料Ａ５の相対輝度Ｒ＝１．３２
・試料Ａ６の相対輝度Ｒ＝１．０５
なお、上述の相対輝度Ｒはそれぞれ、４つの位置での平均値とした。このように、相対輝度Ｒは、試料Ａ１が最も高く、試料Ａ２、試料Ａ３、試料Ａ４、試料Ａ５、試料Ａ６の順で低くなる。
　本発明の一態様の金属酸化物膜をトランジスタのチャネルが形成される半導体膜に用いる場合には、相対輝度Ｒが１を超えて４０以下、好ましくは１を超えて１０以下、さらに好ましくは１を超えて３以下となる金属酸化物膜を用いると好適である。このような金属酸化物膜を半導体膜に用いることで、電気特性の高い安定性と、ゲート電圧が低い領域での高い電界効果移動度を両立することができる。
＜１−３．結晶部の存在割合＞
　金属酸化物膜中の結晶部の存在割合は、断面ＴＥＭ像を解析することで見積もることができる。
　まず、画像解析の方法について説明する。画像解析の方法としては、高分解能で撮像されたＴＥＭ像に対して２次元高速フーリエ変換（ＦＦＴ：Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）処理し、ＦＦＴ像を取得する。得られたＦＦＴ像に対し、周期性を有する範囲を残し、それ以外を除去するマスク処理を施す。そしてマスク処理したＦＦＴ像を、２次元逆フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ　Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）処理し、ＦＦＴフィルタリング像を取得する。
　これにより、結晶部のみを抽出した実空間像を得ることができる。ここで、残存した像の面積の割合から、結晶部の存在割合を見積もることができる。また、計算に用いた領域の面積（元の像の面積ともいう）から、残存した像の面積を差し引くことにより、結晶部以外の部分の存在割合を見積もることができる。
　図２０Ａに試料Ａ１の断面ＴＥＭ像を、図２０Ｂに試料Ａ１の断面ＴＥＭ像を画像解析した後に得られた像を、それぞれ示す。また、図２１Ａに試料Ａ２の断面ＴＥＭ像を、図２１Ｂに試料Ａ２の断面ＴＥＭ像を画像解析した後に得られた像を、それぞれ示す。また、図２２Ａに試料Ａ３の断面ＴＥＭ像を、図２２Ｂに試料Ａ３の断面ＴＥＭ像を画像解析した後に得られた像を、それぞれ示す。また、図２３Ａに試料Ａ４の断面ＴＥＭ像を、図２３Ｂに試料Ａ４の断面ＴＥＭ像を画像解析した後に得られた像を、それぞれ示す。また、図２４Ａに試料Ａ５の断面ＴＥＭ像を、図２４Ｂに試料Ａ５の断面ＴＥＭ像を画像解析した後に得られた像を、それぞれ示す。また、図２５Ａに試料Ａ６の断面ＴＥＭ像を、図２５Ｂに試料Ａ６の断面ＴＥＭ像を画像解析した後に得られた像を、それぞれ示す。
　画像解析後に得られた像において、金属酸化物膜中の白く表示されている領域が、配向性を有する結晶部を含む領域に対応し、黒く表示されている領域が、配向性を有さない結晶部、または様々な向きに配向する結晶部を含む領域に対応する。
　図２０Ｂに示す結果より、試料Ａ１における配向性を有する結晶部を含む領域を除く部分の割合は約４３．１％であった。また、図２１Ｂに示す結果より、試料Ａ２における配向性を有する結晶部を含む領域を除く部分の割合は約４７．１％であった。また、図２２Ｂに示す結果より、試料Ａ３における配向性を有する結晶部を含む領域を除く部分の割合は約６１．７％であった。また、図２３Ｂに示す結果より、試料Ａ４における配向性を有する結晶部を含む領域を除く部分の割合は約７６．５％であった。また、図２４Ｂに示す結果より、試料Ａ５における配向性を有する結晶部を含む領域を除く部分の割合は約８２．０％であった。また、図２５Ｂに示す結果より、試料Ａ６における配向性を有する結晶部を含む領域を除く部分の割合は約８９．５％であった。
　このように見積もられた、金属酸化物膜中の配向性を有する結晶部を除く部分の割合が、５％以上４０％未満である場合、その金属酸化物膜は極めて結晶性の高い膜であり、酸素欠損を作り難く、電気特性が非常に安定であるため好ましい。一方で、金属酸化物膜中の配向性を有する結晶部を除く部分の割合が、４０％以上１００％未満、好ましくは６０％以上９０％以下である場合、その金属酸化物膜は配向性を有する結晶部と配向性を有さない結晶部が適度な割合で混在し、電気特性の安定化と高移動度化を両立させることができる。
　ここで、断面ＴＥＭ像において、または断面ＴＥＭ像の画像解析等により明瞭に確認できる結晶部を除く領域のことを、Ｌａｔｅｒａｌ　Ｇｒｏｗｔｈ　Ｂｕｆｆｅｒ　Ｒｅｇｉｏｎ（ＬＧＢＲ）と呼称することもできる。
＜１−４．金属酸化物膜への酸素拡散について＞
　以下では、金属酸化物膜への酸素の拡散のしやすさを評価した結果について説明する。
　ここでは、以下に示す３つの試料（試料Ｂ１乃至Ｂ３）を作製した。
［試料Ｂ１］
　まず、ガラス基板上に、先に示す試料Ａ１と同様の方法により、厚さ約５０ｎｍの金属酸化物膜を成膜した。続いて、金属酸化物膜上に、厚さ約３０ｎｍの酸化窒化シリコン膜、厚さ約１００ｎｍの酸化窒化シリコン膜、厚さ約２０ｎｍの酸化窒化シリコン膜を、プラズマＣＶＤ法により積層して形成した。なお、以下の説明において、金属酸化物膜をＯＳと、酸化窒化シリコン膜をＧＩとしてそれぞれ記載する場合がある。
　次に、窒素雰囲気下で３５０℃、１時間の熱処理を行った。
　続いて、厚さ５ｎｍのＩｎ−Ｓｎ−Ｓｉ酸化物膜をスパッタリング法により成膜した。
　続いて、酸化窒化シリコン膜に酸素添加処理を行った。当該酸素添加条件としては、アッシング装置を用い、基板温度を４０℃とし、流量１５０ｓｃｃｍの酸素ガス（１６Ｏ）と、流量１００ｓｃｃｍの酸素ガス（１８Ｏ）とをチャンバー内に導入し、圧力を１５Ｐａとし、基板側にバイアスが印加されるように、アッシング装置内に設置された平行平板の電極間に４５００ＷのＲＦ電力を６００ｓｅｃ供給した。なお、酸化窒化シリコン膜中に酸素ガス（１６Ｏ）が主成分レベルで含有されているため、酸素添加処理によって、添加される酸素を正確に測定するために酸素ガス（１８Ｏ）を用いた。
　続いて、厚さ約１００ｎｍの窒化シリコン膜をプラズマＣＶＤ法により成膜した。
［試料Ｂ２］
　試料Ｂ２は、試料Ｂ１とは金属酸化物膜の成膜条件を異ならせて作製した試料である。試料Ｂ２は、先に示す試料Ａ３と同様の方法により、厚さ約５０ｎｍの金属酸化物膜を成膜した。
［試料Ｂ３］
　試料Ｂ３は、試料Ｂ１とは金属酸化物膜の成膜条件を異ならせて作製した試料である。試料Ｂ３は、先に示す試料Ａ６と同様の方法により、厚さ約５０ｎｍの金属酸化物膜を成膜した。
　以上の工程により試料Ｂ１乃至Ｂ３を作製した。
［ＳＩＭＳ分析］
　試料Ｂ１乃至Ｂ３について、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析により、１８Ｏの濃度を測定した。なお、ＳＩＭＳ分析においては、上記作製した試料Ｂ１乃至Ｂ３を熱処理を行わない条件と、試料Ｂ１乃至Ｂ３を窒素雰囲気下にて３５０℃　１時間の熱処理を行う条件と、試料Ｂ１乃至Ｂ３を窒素雰囲気下にて４５０℃、１時間の熱処理を行う条件と、の３つの条件とした。
　図２６Ａ乃至２６Ｃに、ＳＩＭＳ測定結果を示す。図２６Ａ乃至２６Ｃにおいては、ＧＩ及びＯＳを含む領域の分析結果を示している。なお、図２６Ａ乃至２６Ｃは、基板側から（ＳＳＤＰ（Ｓｕｂｓｔｒａｔｅ　Ｓｉｄｅ　Ｄｅｐｔｈ　Ｐｒｏｆｉｌｅ）−ＳＩＭＳともいう）分析した結果を示す。
　また、図２６Ａ乃至２６Ｃにおいて、灰色の破線が熱処理を行っていない条件のプロファイルであり、黒色の破線が３５０℃の熱処理を行った条件のプロファイルであり、黒色の実線が４５０℃の熱処理を行った条件のプロファイルである。
　試料Ｂ１乃至Ｂ３のそれぞれにおいて、ＧＩ中に１８Ｏが拡散していること、及びＯＳ中に１８Ｏが拡散していることが確認できる。また、試料Ｂ３が最も深い位置まで１８Ｏが拡散しており、試料Ｂ２、試料Ｂ１の順に、１８Ｏの拡散が浅い位置になっていることが確認できる。また、３５０℃及び４５０℃の熱処理を行うことで、さらに深い位置まで１８Ｏが拡散していることが確認できる。
　以上の結果から、配向性を有する結晶部と配向性を有さない結晶部が混在し、且つ配向性を有する結晶部の存在割合が低い金属酸化物膜は、酸素が透過しやすい膜、言い換えると酸素が拡散しやすい膜であることが確認できる。また、３５０℃または４５０℃の熱処理を行うことで、ＧＩ膜中の酸素がＯＳ中に拡散することが確認できる。
　以上の結果は、配向性を有する結晶部の存在割合（密度）が高いほど、厚さ方向へ酸素が拡散しにくく、当該密度が低いほど厚さ方向へ酸素が拡散しやすいことを示している。金属酸化物膜における酸素の拡散のしやすさについて、以下のように考察することができる。
　配向性を有する結晶部と、配向性を有さない極微細な結晶部が混在している金属酸化物膜において、断面観察像で明瞭に観察できる結晶部以外の領域（ＬＧＢＲ）は、酸素が拡散しやすい領域、すなわち酸素の拡散経路になりうる。したがって、金属酸化物膜の近傍に十分な酸素供給源がある場合において、ＬＧＢＲを介して配向性を有する結晶部にも、酸素が供給されやすくなるため、膜中の酸素欠損量を低減することができると考えられる。
　例えば、金属酸化物膜に接して酸素を放出しやすい酸化膜を設け、加熱処理を施すことにより、当該酸化膜から放出される酸素は、ＬＧＢＲにより金属酸化物膜の膜厚方向に拡散する。そして、ＬＧＢＲを経由して、配向性を有する結晶部に横方向から酸素が供給されうる。これにより、金属酸化物膜の配向性を有する結晶部、及びこれ以外の領域に、十分に酸素が行き渡り、膜中の酸素欠損を効果的に低減することができる。
　例えば、金属酸化物膜中に、金属原子と結合していない水素原子が存在すると、これと酸素原子が結合し、ＯＨが形成され、固定化してしまう場合がある。そこで、低温で成膜することで金属酸化物膜中の酸素欠損（ＶＯ）に水素原子がトラップされた状態（ＶＯＨと呼ぶ）を一定量（例えば１×１０１７ｃｍ−３程度）形成することで、ＯＨが形成されることを抑制する。またＶＯＨは、キャリアを生成するため、金属酸化物膜中にキャリアが一定量存在する状態となる。これにより、キャリア密度が高められた金属酸化物膜を形成できる。また成膜時には、酸素欠損も同時に形成されるが、当該酸素欠損は、上述のようにＬＧＢＲを介して酸素を導入することにより低減することができる。このような方法により、キャリア密度が比較的高く、且つ酸素欠損が十分に低減された金属酸化物膜を形成することができる。
　また、配向性を有する結晶部以外の領域は、成膜時に配向性を有さない極めて微細な結晶部を構成するため、金属酸化物膜には明瞭な結晶粒界は観察されない。また当該極めて微細な結晶部は、配向性を有する複数の結晶部の間に位置する。当該微細な結晶部は、成膜時の熱により横方向に成長することで、隣接する配向性を有する結晶部と結合する。また当該微細な結晶部はキャリアを発生する領域としても機能する。これにより、このような構成を有する金属酸化物膜は、トランジスタに適用することでその電界効果移動度を著しく向上させることができると考えられる。
　また金属酸化物膜を形成し、その上に酸化シリコン膜などの酸化物絶縁膜を成膜した後に、酸素雰囲気でのプラズマ処理を行うことが好ましい。このような処理により、膜中に酸素を供給すること以外に、水素濃度を低減することができる。例えば、プラズマ処理中に、同時にチャンバー内に残存するフッ素も金属酸化物膜中にドープされる場合がある。フッ素はマイナスの電荷を帯びたフッ素原子として存在し、プラスの電荷を帯びた水素原子とクーロン力により結合し、ＨＦが生成される。ＨＦは当該プラズマ処理中に金属酸化物膜外へ放出され、その結果として、金属酸化物膜中の水素濃度を低減することができる。また、プラズマ処理において、酸素原子と水素とが結合してＨ２Ｏとして膜外へ放出される場合もある。
　また、金属酸化物膜に酸化シリコン膜（または酸化窒化シリコン膜）が積層された構成を考える。酸化シリコン膜中のフッ素は、膜中の水素と結合し、電気的に中性であるＨＦとして存在しうるため、金属酸化物膜の電気特性に影響を与えない。なお、Ｓｉ−Ｆ結合が生じる場合もあるがこれも電気的に中性となる。また酸化シリコン膜中のＨＦは、酸素の拡散に対して影響しないと考えられる。
　以上のようなメカニズムにより、金属酸化物膜中の酸素欠損が低減され、且つ膜中の金属原子と結合していない水素が低減されることにより、信頼性を高めることができると考えられる。また金属酸化物膜のキャリア濃度が一定以上であることで、電気特性が向上すると考えられる。
＜１−５．トランジスタの電気特性＞
　以下では、先に説明した試料Ａ１、試料Ａ３、及び試料Ａ６の金属酸化物膜を有するトランジスタを作製し、その電気特性を測定した結果について説明する。
　トランジスタの構造は、実施の形態２で例示する図４４Ａ及び４４Ｂに示す構造を用いた。ここではそれぞれ、半導体膜の形成条件の異なる試料Ｃ１乃至Ｃ３を作製した。
　なお、試料Ｃ１乃至Ｃ３は、それぞれ、チャネル長Ｌが２μｍ、チャネル幅Ｗが３μｍのトランジスタと、チャネル長Ｌが２μｍ、チャネル幅Ｗが２０μｍのトランジスタと、チャネル長Ｌが３μｍ、チャネル幅Ｗが５０μｍのトランジスタと、チャネル長Ｌが３μｍ、チャネル幅Ｗが３μｍのトランジスタと、チャネル長Ｌが６μｍ、チャネル幅Ｗが５０μｍのトランジスタと、合計５種類のサイズの異なるトランジスタが形成された試料である。
［トランジスタの作製］
　まず、ガラス基板上に厚さ１０ｎｍのチタン膜と、厚さ１００ｎｍの銅膜とを、スパッタリング装置を用いて形成した。続いて当該導電膜をフォトリソグラフィ法により加工した。
　次に、基板及び導電膜上に絶縁膜を４層積層して形成した。絶縁膜は、プラズマ化学気相堆積（ＰＥＣＶＤ）装置を用いて、真空中で連続して形成した。絶縁膜は、下から厚さ５０ｎｍの窒化シリコン膜、厚さ３００ｎｍの窒化シリコン膜、厚さ５０ｎｍの窒化シリコン膜、厚さ５０ｎｍの酸化窒化シリコン膜をそれぞれ用いた。
　次に、絶縁膜上に酸化物半導体膜を形成し、当該酸化物半導体膜を島状に加工することで、半導体層を形成した。酸化物半導体膜としては、厚さ４０ｎｍの酸化物半導体膜を形成した。
　試料Ｃ１において、酸化物半導体膜に用いた金属酸化物膜の形成条件は、試料Ａ１と同様である。すなわち、基板温度を１７０℃として、流量１４０ｓｃｃｍのアルゴンガスと、流量６０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入し、圧力を０．６Ｐａとし、インジウムと、ガリウムと、亜鉛とを有する金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に、２．５ｋＷの交流電力を印加した。なお、酸素流量比は３０％である。厚さは約４０ｎｍとした。
　試料Ｃ２において、酸化物半導体膜に用いた金属酸化物膜の形成条件は、試料Ａ３と同様である。すなわち、基板温度を１３０℃として、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入し、圧力を０．６Ｐａとし、インジウムと、ガリウムと、亜鉛とを有する金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に、２．５ｋＷの交流電力を印加した。なお、酸素流量比は１０％である。厚さは約４０ｎｍとした。
　試料Ｃ３において、酸化物半導体膜に用いた金属酸化物膜の形成条件は、試料Ａ６と同様である。すなわち、基板温度を室温（Ｒ．Ｔ．）として、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入し、圧力を０．６Ｐａとし、インジウムと、ガリウムと、亜鉛とを有する金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に、２．５ｋＷの交流電力を印加した。なお、酸素流量比は１０％である。厚さは約４０ｎｍとした。
　次に、絶縁膜及び半導体層上に、絶縁膜を形成した。絶縁膜としては、厚さ１５０ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。
　次に、熱処理を行った。当該熱処理としては、窒素と酸素との混合ガス雰囲気下で、３５０℃　１時間の熱処理とした。
　次に、絶縁膜の所望の領域に開口部を形成した。開口部の形成方法としては、ドライエッチング法を用いた。
　次に、開口部を覆うように絶縁膜上に厚さ１００ｎｍの酸化物半導体膜を形成し、当該酸化物半導体膜を島状に加工することで、導電膜を形成した。また、導電膜を形成後、続けて、導電膜の下側に接する絶縁膜を加工することで、絶縁膜を形成した。
　導電膜としては、厚さ１０ｎｍの酸化物半導体膜と、厚さ５０ｎｍの窒化チタン膜と、厚さ１００ｎｍの銅膜とを順に形成した。なお、酸化物半導体膜の成膜条件としては、基板温度を１７０℃として、流量２００ｓｃｃｍの酸素ガスをスパッタリング装置のチャンバー内に導入し、圧力を０．６Ｐａとし、インジウムと、ガリウムと、亜鉛とを有する金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に、２．５ｋＷの交流電力を印加した。また、窒化チタン膜及び銅膜は、スパッタリング装置を用いて形成した。
　次に、酸化物半導体膜、絶縁膜、及び導電膜上からプラズマ処理を行った。当該プラズマ処理としては、ＰＥＣＶＤ装置を用い、基板温度を２２０℃とし、アルゴンガスと窒素ガスとの混合ガス雰囲気下で行った。
　次に、酸化物半導体膜、絶縁膜、及び導電膜上に絶縁膜を形成した。絶縁膜としては、厚さ１００ｎｍの窒化シリコン膜及び厚さ３００ｎｍの酸化窒化シリコン膜をＰＥＣＶＤ装置を用いて積層して形成した。
　次に、形成した絶縁膜上にマスクを形成し、当該マスクを用いて絶縁膜に開口部を形成した。
　次に、開口部を充填するように、導電膜を形成し、当該導電膜を島状に加工することで、ソース電極及びドレイン電極となる導電膜を形成した。当該導電膜としては、厚さ１０ｎｍのチタン膜と、厚さ１００ｎｍの銅膜とを、スパッタリング装置を用いて、それぞれ形成した。
　次に、絶縁膜、及び導電膜上に絶縁膜を形成した。絶縁膜としては、厚さ１．５μｍのアクリル系の感光性樹脂膜を用いた。
　以上のようにして、試料Ｃ１乃至Ｃ３を作製した。
［トランジスタのＩｄ−Ｖｇ特性］
　次に、上記作製した試料Ｃ１乃至Ｃ３のトランジスタのＩｄ−Ｖｇ特性を測定した。Ｉｄ−Ｖｇ特性では、チャネル長Ｌが２μｍ、チャネル幅Ｗが３μｍのトランジスタを測定した。
　なお、トランジスタのＩｄ−Ｖｇ特性の測定条件としては、第１のゲート電極として機能する導電膜に印加する電圧（以下、ゲート電圧（Ｖｇ）ともいう）、及び第２のゲート電極として機能する導電膜に印加する電圧（Ｖｂｇともいう）を、−１０Ｖから＋１０Ｖまで０．２５Ｖのステップで変化させた。また、ソース電極として機能する導電膜に印加する電圧（以下、ソース電圧（Ｖｓ）ともいう）を０Ｖ（ｃｏｍｍ）とし、ドレイン電極として機能する導電膜に印加する電圧（以下、ドレイン電圧（Ｖｄ）ともいう）を、０．１Ｖ又は２０Ｖとした。
　図２７Ａ、２７Ｂ、及び２７Ｃに、試料Ｃ１、試料Ｃ２、及び試料Ｃ３のＩｄ−Ｖｇ特性結果をそれぞれ示す。なお、図２７Ａ乃至２７Ｃにおいて、第１縦軸がＩｄ（Ａ）を、第２縦軸が電界効果移動度（μＦＥ（ｃｍ２／Ｖｓ））を、横軸がＶｇ（Ｖ）を、それぞれ表す。
　図２７Ａ乃至２７Ｃに示すように、試料Ｃ１乃至Ｃ３は、それぞれ良好な電気特性を有する。また、電界効果移動度が、試料Ｃ３が最も高く、試料Ｃ２、試料Ｃ１の順に低くなり、特に試料Ｃ３においては、低いＶｇ（例えばＶｇが５Ｖ以下）の範囲において、その傾向が顕著である。
　すなわち、本発明の一態様である、配向性を有する結晶部と配向性を有さない結晶部とが混在した金属酸化物膜を、チャネルが形成される半導体層に用いたトランジスタは、高い電界効果移動度を示すことが確認できた。特に、ゲート電圧が低い条件において、高い電界効果移動度、高いドレイン電流を示すことが確認できた。
［トランジスタのオン電流、及びＳ値］
　次に、試料Ｃ１乃至Ｃ３に形成されたチャネル長Ｌが２μｍ、チャネル幅Ｗが２０μｍのトランジスタのオン電流及びＳ値を比較した。なお、Ｓ値とは、ソース電極とドレイン電極との間の電流（サブスレッショルド電流）が一桁増加するために必要なゲート電圧であり、Ｓ値が小さいほど、ゲート電圧に対するサブスレッショルド電流の傾きが大きく、スイッチング特性に優れている。
　図２８Ａに、各試料におけるトランジスタのオン電流の測定結果を示す。ここではゲート電圧Ｖｇを１０Ｖとし、ドレイン電圧Ｖｄを５Ｖとしたときのドレイン電流を測定した。また、図２８Ｂに、各試料におけるトランジスタのＳ値の測定結果を示す。
　図２８Ａに示すように、オン電流が、試料Ｃ３が最も高く、試料Ｃ２、試料Ｃ１の順に低くなる。また、図２８Ｂに示すように、Ｓ値が、試料Ｃ３が最も小さく、試料Ｃ２、試料Ｃ１の順に大きくなる。
　以上の結果から、低温かつ低酸素流量の条件で成膜した金属酸化物膜とすることで酸素透過性が向上し、トランジスタの作製工程中に拡散する酸素量が増大することにより、金属酸化物膜中、及び金属酸化物膜と絶縁膜との界面の酸素欠損等の欠陥が低減することがわかる。そしてこのような効果により欠陥準位密度が低減された結果、トランジスタのオン電流が著しく上昇すると示唆される。
　このように、オン電流が向上したトランジスタは、高速で容量を充放電することのできるスイッチに好適に用いることができる。代表的には、デマルチプレクサ回路などに好適に用いることができる。
　デマルチプレクサ回路とは、１つの入力信号を、２以上の信号に分周して出力する回路である。このようなトランジスタを適用したデマルチプレクサ回路を、表示装置の信号線駆動回路と信号線との間に配置することで、信号線駆動回路をＩＣの形態で実装した時の端子数を削減することが可能となり、より高速動作が可能で、且つ狭額縁の表示装置を実現できる。
＜１−６．ゲートバイアス−熱ストレス試験（ＧＢＴ試験）について＞
　次に、上記作製した試料Ｃ１乃至Ｃ３の信頼性評価を行った。信頼性評価としては、ＧＢＴ試験とした。
　本実施の形態でのＧＢＴ試験条件としては、ゲート電圧（Ｖｇ）を±３０Ｖ、とし、ドレイン電圧（Ｖｄ）とソース電圧（Ｖｓ）を０Ｖ（ＣＯＭＭＯＮ）とし、ストレス温度を６０℃とし、ストレス印加時間を１時間とし、測定環境をダーク環境及び光照射環境（白色ＬＥＤにて約１００００ｌｘの光を照射）の２つの環境とした。すなわち、トランジスタのソース電極とドレイン電極を同電位とし、ゲート電極にはソース電極及びドレイン電極とは異なる電位を一定時間（ここでは１時間）印加した。
　また、ゲート電極に与える電位がソース電極及びドレイン電極の電位よりも高い場合をプラスストレスとし、ゲート電極に与える電位がソース電極及びドレイン電極の電位よりも低い場合をマイナスストレスとした。したがって、測定環境と合わせて、プラスＧＢＴ（ダーク）、マイナスＧＢＴ（ダーク）、プラスＧＢＴ（光照射）、及びマイナスＧＢＴ（光照射）の合計４条件にて信頼性評価を実施した。なお、プラスＧＢＴ（ダーク）をＰＢＴＳ（Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）とし、マイナスＧＢＴ（ダーク）を、ＮＢＴＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）とし、プラスＧＢＴ（光照射）をＰＢＩＴＳ（Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）とし、マイナスＧＢＴ（光照射）をＮＢＩＴＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）として、以下記載する。
　試料Ｃ１乃至Ｃ３のＧＢＴ試験結果を図２９に示す。また、図２９において、縦軸がトランジスタのしきい値電圧の変化量（ΔＶｔｈ）を、横軸が各試料名を、それぞれ示す。
　図２９に示す結果から、試料Ｃ１乃至Ｃ３が有するトランジスタは、ＧＢＴ試験における、しきい値電圧の変化量（ΔＶｔｈ）が、±２Ｖ以内であった。したがって、試料Ｃ１乃至Ｃ３が有するトランジスタは、高い信頼性を有すること分かる。
＜１−７．Ｉｄ−Ｖｄ特性における飽和性について＞
　次に、試料Ｃ１乃至Ｃ３のＩｄ−Ｖｄ特性における飽和性について、説明を行う。
　図３０Ａに試料Ｃ１のＩｄ−Ｖｄ特性を、図３０Ｂに試料Ｃ２のＩｄ−Ｖｄ特性を、図３０Ｃに試料Ｃ３のＩｄ−Ｖｄ特性を、それぞれ示す。なお、Ｉｄ−Ｖｄ特性の評価には、試料Ｃ１乃至Ｃ３に形成されたチャネル長Ｌが３μｍ、チャネル幅Ｗが３μｍのトランジスタを用いた。
　図３０Ａ乃至３０Ｃに示すように、試料Ｃ１乃至Ｃ３のＩｄ−Ｖｄ特性の飽和性が高いことが分かる。Ｉｄ−Ｖｄ特性における飽和性が向上することで、例えば、有機ＥＬ素子を用いた表示装置が有する駆動用のトランジスタなどに好適に用いることができる。
＜１−８．トランジスタ特性を用いた浅い欠陥準位の評価＞
　金属酸化物の浅い欠陥準位（以下、ｓＤＯＳとも記す）は、金属酸化物膜を半導体膜として用いたトランジスタの電気特性からも見積もることができる。以下ではトランジスタの界面準位の密度を評価し、その界面準位の密度に加え、界面準位にトラップされる電子数Ｎｔｒａｐを考慮した場合において、サブスレッショルドリーク電流を予測する方法について説明する。
　界面準位にトラップされる電子数Ｎｔｒａｐは、例えば、トランジスタのドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特性の実測値と、ドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特性の計算値とを比較することによって、評価することができる。
　図３１に、ソース電圧Ｖｓ＝０Ｖ、ドレイン電圧Ｖｄ＝０．１Ｖにおける、計算によって得られた理想的なＩｄ−Ｖｇ特性と、トランジスタにおける実測のＩｄ−Ｖｇ特性と、を示す。なお、トランジスタの測定結果のうち、ドレイン電流Ｉｄの測定が容易な１×１０−１３Ａ以上の値のみプロットした。
　計算で求めた理想的なＩｄ−Ｖｇ特性と比べて、実測のＩｄ−Ｖｇ特性はゲート電圧Ｖｇに対するドレイン電流Ｉｄの変化が緩やかとなる。これは、伝導帯下端のエネルギー（Ｅｃと表記する。）の近くに位置する浅い界面準位に電子がトラップされたためと考えられる。ここでは、フェルミ分布関数を用いて、浅い界面準位へトラップされる（単位面積、単位エネルギーあたりの）電子数Ｎｔｒａｐを考慮することで、より厳密に界面準位の密度Ｎｉｔを見積もることができる。
　まず、図３２に示す模式的なＩｄ−Ｖｇ特性を用いて界面トラップ準位にトラップされる電子数Ｎｔｒａｐの評価方法について説明する。破線は計算によって得られるトラップ準位のない理想的なＩｄ−Ｖｇ特性を示す。また、破線において、ドレイン電流がＩｄ１からＩｄ２に変化するときのゲート電圧Ｖｇの変化をΔＶｉｄとする。また、実線は、実測のＩｄ−Ｖｇ特性を示す。実線において、ドレイン電流がＩｄ１からＩｄ２に変化するときのゲート電圧Ｖｇの変化をΔＶｅｘとする。ドレイン電流がＩｄ１、Ｉｄ２のときの着目する界面における電位はそれぞれφｉｔ１、φｉｔ２とし、その変化量をΔφｉｔとする。
　図３２において、実測値は計算値よりも傾きが小さいため、ΔＶｅｘは常にΔＶｉｄよりも大きいことがわかる。このとき、ΔＶｅｘとΔＶｉｄの差が、浅い界面準位に電子をトラップすることに要した電位差を表す。したがって、トラップされた電子による電荷の変化量ΔＱｔｒａｐは以下の式（１）で表すことができる。
Figure JPOXMLDOC01-appb-M000002
　Ｃｔｇは面積当たりの絶縁体と半導体の合成容量となる。また、ΔＱｔｒａｐは、トラップされた（単位面積、単位エネルギーあたりの）電子数Ｎｔｒａｐを用いて、式（２）で表すこともできる。なお、ｑは電気素量である。
Figure JPOXMLDOC01-appb-M000003
　式（１）と式（２）とを連立させることで式（３）を得ることができる。
Figure JPOXMLDOC01-appb-M000004
　次に、式（３）の極限Δφｉｔ→０を取ることで、式（４）を得ることができる。
Figure JPOXMLDOC01-appb-M000005
　即ち、理想的なＩｄ−Ｖｇ特性、実測のＩｄ−Ｖｇ特性および式（４）を用いて、界面においてトラップされた電子数Ｎｔｒａｐを見積もることができる。なお、ドレイン電流と界面における電位との関係については、上述の計算によって求めることができる。
　また、単位面積、単位エネルギーあたりの電子数Ｎｔｒａｐと界面準位の密度Ｎｉｔは式（５）のような関係にある。
Figure JPOXMLDOC01-appb-M000006
　ここで、ｆ（Ｅ）はフェルミ分布関数である。式（４）から得られたＮｔｒａｐを式（５）でフィッティングすることで、Ｎｉｔは決定される。このＮｉｔを設定したデバイスシミュレータを用いた計算により、Ｉｄ＜０．１ｐＡを含む伝達特性を得ることができる。
　次に、図３１に示す実測のＩｄ−Ｖｇ特性に式（４）を適用し、Ｎｔｒａｐを抽出した結果を図３３に白丸印で示す。ここで、図３３の縦軸は半導体の伝導帯下端ＥｃからのフェルミエネルギーＥｆである。破線を見るとＥｃのすぐ下の位置に極大値となっている。式（５）のＮｉｔとして、式（６）のテール分布を仮定すると図３３の破線のように非常に良くＮｔｒａｐをフィッティングでき、フィッティングパラメータとして、伝導帯端のトラップ密度Ｎｔａ＝１．６７×１０１３ｃｍ−２／ｅＶ、特性減衰エネルギーＷｔａ＝０．１０５ｅＶが得られた。
Figure JPOXMLDOC01-appb-M000007
　次に、得られた界面準位のフィッティング曲線をデバイスシミュレータを用いた計算にフィードバックすることにより、Ｉｄ−Ｖｇ特性を逆算した結果を図３４Ａ及び３４Ｂに示す。図３４Ａに、ドレイン電圧Ｖｄが０．１Ｖおよび１．８Ｖの場合の計算によって得られたＩｄ−Ｖｇ特性と、ドレイン電圧Ｖｄが０．１Ｖ及び１．８Ｖの場合のトランジスタにおける実測のＩｄ−Ｖｇ特性とを示す。また、図３４Ｂは、図３４Ａのドレイン電流Ｉｄを対数としたグラフである。
　計算により得られた曲線と、実測値のプロットはほぼ一致しており、計算値と実測値とで高い再現性を有することが分かる。したがって、浅い欠陥準位密度を算出する方法として、上記の方法が十分に妥当であることが分かる。
［浅い欠陥準位密度の評価結果］
　次に、上述の方法に基づいて、測定した電気特性と理想的な計算値とを比較することによって、先に作製した試料Ｃ１乃至Ｃ３の浅い欠陥準位密度を測定した。浅い欠陥準位密度測定には、試料Ｃ１乃至Ｃ３に形成されたチャネル長Ｌが６μｍ、チャネル幅Ｗが５０μｍのトランジスタを用いた。
　図３５に試料Ｃ１乃至Ｃ３の浅い欠陥準位密度を算出した結果を示す。試料Ｃ１乃至Ｃ３のいずれにおいても、浅い欠陥準位密度のピーク値が、５×１０１２ｃｍ−２ｅＶ−１未満となり、浅い欠陥準位密度が極めて低い試料であることがわかる。なお、金属酸化物膜中の浅い欠陥準位密度のピーク値としては、好ましくは５×１０１２ｃｍ−２ｅＶ−１未満、より好ましくは２．５×１０１２ｃｍ−２ｅＶ−１未満、さらに好ましくは１．５×１０１２ｃｍ−２ｅＶ−１未満である。
　このように、試料Ｃ１乃至Ｃ３において、欠陥準位密度が低い金属酸化物膜が形成されたトランジスタであることが分かる。これは、低温かつ低酸素流量の条件で成膜した金属酸化物膜とすることで酸素透過性が向上し、トランジスタの作製工程中に拡散する酸素量が増大することにより、金属酸化物膜中、及び金属酸化物膜と絶縁膜との界面の酸素欠損等の欠陥が低減しているためだと示唆される。
＜１−９．ＣＰＭによる金属酸化物膜中の深い欠陥準位の評価＞
　以下では、一定電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ　Ｐｈｏｔｏｃｕｒｒｅｎｔ　Ｍｅｔｈｏｄ）により、金属酸化物膜中の深い欠陥準位（以下、ｄＤＯＳとも記す）について評価を行った。
　ＣＰＭ測定は、試料に設けられた２電極間に電圧を印加した状態で光電流値が一定となるように端子間の試料面に照射する光量を調整し、照射する光量から吸収係数を導出することを各波長にて行うものである。ＣＰＭ測定において、試料に欠陥があるとき、欠陥の存在する準位に応じたエネルギー（波長より換算）における吸収係数が増加する。この吸収係数の増加分に定数を掛けることにより、試料のｄＤＯＳを導出することができる。
　ＣＰＭ測定によって得られた吸収係数のカーブからバンドの裾に起因するアーバックテールと呼ばれる吸収係数分を取り除くことにより、欠陥準位による吸収係数を以下の式から算出することができる。なお、α（Ｅ）は、各エネルギーにおける吸収係数を表し、αｕは、アーバックテールによる吸収係数を表す。
Figure JPOXMLDOC01-appb-M000008
［ＣＰＭ評価用の試料の作製］
　以下では、３つの試料（試料Ｄ１乃至Ｄ３）を作製してＣＰＭ評価を行った。
　まず、ガラス基板上に金属酸化物膜を成膜した。試料Ｄ１では、上記試料Ａ１と同様の方法により厚さ約１００ｎｍの金属酸化物膜を成膜した。試料Ｄ２では、上記試料Ａ３と同様の方法により、厚さ約１００ｎｍの金属酸化物膜を成膜した。試料Ｄ３では、上記試料Ａ６と同様の方法により、厚さ約１００ｎｍの金属酸化物膜を成膜した。
　続いて、金属酸化物膜上に、厚さ約３０ｎｍの酸化窒化シリコン膜、厚さ約１００ｎｍの酸化窒化シリコン膜、厚さ約２０ｎｍの酸化窒化シリコン膜を、プラズマＣＶＤ法により積層して形成した。
　その後、窒素雰囲気下で３５０℃、１時間の熱処理を行った。
　続いて、厚さ１００ｎｍの酸化物半導体膜を形成した。なお、当該酸化物半導体膜としては、２層の積層構造とした。１層目の酸化物半導体膜は、基板温度を１７０℃として、流量２００ｓｃｃｍの酸素ガスをスパッタリング装置のチャンバー内に導入し、圧力を０．６Ｐａとし、インジウムと、ガリウムと、亜鉛とを有する金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に、２．５ｋＷの交流電力を印加する条件下で、膜厚が１０ｎｍになるように形成した。２層目の酸化物半導体膜は、基板温度を１７０℃として、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入し、圧力を０．６Ｐａとし、インジウムと、ガリウムと、亜鉛とを有する金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に、２．５ｋＷの交流電力を印加する条件下で、膜厚が９０ｎｍになるように形成した。
　その後、窒素と酸素との混合ガス雰囲気下で、３５０℃　１時間の熱処理を行った。
　その後、酸化物半導体膜をウエットエッチング法によりエッチングして除去した。
　続いて、酸化窒化シリコン膜を成膜した。酸化窒化シリコン膜は、成膜ガスとして流量１６０ｓｃｃｍのＳｉＨ４と、流量４０００ｓｃｃｍのＮ２Ｏの混合ガスを用い、圧力２００Ｐａ、電力１５００Ｗ、基板温度２２０℃の条件で、プラズマＣＶＤ法により成膜した。酸化窒化シリコン膜の厚さは約４００ｎｍである。
　続いて、酸化窒化シリコン膜にフォトリソグラフィ法により開口部を形成した。
　続いて、スパッタリング法により厚さ約５０ｎｍのＴｉ膜、厚さ約４００ｎｍのＡｌ膜、及び厚さ約１００ｎｍのＴｉ膜の積層膜を成膜した。その後、フォトリソグラフィ法により加工し、電極を形成した。
　その後、窒素雰囲気下で２５０℃、１時間の熱処理を行った。
　以上の工程により試料Ｄ１乃至Ｄ３を作製した。
［ＣＰＭ評価結果］
　図３６に試料Ｄ１のＣＰＭ測定結果を、図３７に試料Ｄ２のＣＰＭ測定結果を、図３８に試料Ｄ３のＣＰＭ測定結果を、それぞれ示す。図３６、図３７、及び図３８において、縦軸は吸収係数を表し、横軸は光エネルギーを表す。また図３６、図３７、及び図３８に示す黒い実線は、各試料の吸収係数のカーブを示し、点線は接線を示し、灰色の実線は光学的に測定した吸収係数を示す。
　図３６から見積もった試料Ｄ１のアーバックテールの値は、６８．７０ｍｅＶであり、吸収係数のカーブからアーバックテール起因の吸収係数を除いた吸収係数、すなわち深い欠陥準位に起因する吸収係数の値は、１．２１×１０−３ｃｍ−１であった。また、図３７から見積もった試料Ｄ２のアーバックテールの値は、６４．４６ｍｅＶであり、深い欠陥準位に起因する吸収係数の値は、１．３６×１０−３ｃｍ−１であった。また、図３８から見積もった試料Ｄ３のアーバックテールの値は、６５．８３ｍｅＶであり、深い欠陥準位に起因する吸収係数の値は、１．０４×１０−３ｃｍ−１であった。
　以上の結果から、試料Ｄ１乃至Ｄ３に用いた金属酸化物膜は、深い欠陥準位に明確な差が見られていないことが分かる。試料Ｄ１乃至Ｄ３の深い欠陥準位に差が見られていない要因としては、金属酸化物膜に接して酸化物絶縁膜を形成し、当該酸化物絶縁膜から金属酸化物膜に十分な酸素供給が行われたことで、金属酸化物膜中の酸素欠損が補填されたためだと示唆される。
＜１−１０．金属酸化物膜の成膜方法＞
　以下では、本発明の一態様の金属酸化物膜の成膜方法について説明する。
　本発明の一態様の金属酸化物膜は、酸素を含む雰囲気下にてスパッタリング法によって成膜することができる。
　成膜時の基板温度は、室温以上１５０℃以下、好ましくは５０℃以上１５０℃以下、より好ましくは１００℃以上１５０℃以下、代表的には１３０℃の温度とすることが好ましい。基板温度を上述の範囲とすることで、配向性を有する結晶部と、配向性を有さない結晶部との存在割合を制御することができる。
　また、成膜時の酸素の流量比（酸素分圧）を、１％以上３３％未満、好ましくは５％以上３０％以下、より好ましくは５％以上２０％以下、さらに好ましくは５％以上１５％以下、代表的には１０％とすることが好ましい。酸素流量を低減することにより、配向性を有さない結晶部をより多く膜中に含ませることができる。
　したがって、成膜時の基板温度と、成膜時の酸素流量を上述の範囲とすることで、配向性を有する結晶部と、配向性を有さない結晶部とが混在した金属酸化物膜を得ることができる。また、基板温度と酸素流量を上述の範囲内とすることにより、配向性を有する結晶部と配向性を有さない結晶部の存在割合を制御することが可能となる。
　金属酸化物膜の成膜に用いることの可能な酸化物ターゲットとしては、Ｉｎ−Ｇａ−Ｚｎ系酸化物に限られず、例えば、Ｉｎ−Ｍ−Ｚｎ系酸化物（Ｍは、Ａｌ、Ｇａ、Ｙ、またはＳｎ）を適用することができる。
　また、複数の結晶粒を有する多結晶酸化物を含むスパッタリングターゲットを用いて、結晶部を含む金属酸化物膜を成膜すると、多結晶酸化物を含まないスパッタリングターゲットを用いた場合に比べて、結晶性を有する金属酸化物膜が得られやすい。
　以下に、金属酸化物膜の成膜メカニズムにおける一考察について説明する。スパッタリング用ターゲットが複数の結晶粒を有し、且つ、その結晶粒が層状構造を有しており、当該結晶粒に劈開しやすい界面が存在する場合、当該スパッタリング用ターゲットにイオンを衝突させることで、結晶粒が劈開して、平板状又はペレット状のスパッタリング粒子が得られることがある。該得られた平板状又はペレット状のスパッタリング粒子が、基板上に堆積することでナノ結晶を含む金属酸化物膜が成膜されると考えられる。また、基板を加熱することにより、基板表面において当該ナノ結晶同士の結合、または再配列が進むことにより、配向性を有する結晶部を含む金属酸化物膜が形成されやすくなると考えられる。
　なお、本実施の形態で説明したように、スパッタリング法を用いて、金属酸化物膜を形成すると、結晶性の制御が容易であるため好ましい。ただし、本発明の一態様の金属酸化物膜の形成方法としては、これに限定されず、例えばパルスレーザー堆積（ＰＬＤ）法、プラズマ化学気相堆積（ＰＥＣＶＤ）法、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法などを用いてもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法が挙げられる。
＜１−１１．金属酸化物膜の組成及び構造について＞
　本発明の一態様の金属酸化物膜をトランジスタなどの半導体装置に適用することができる。以下では、特に半導体特性を有する金属酸化物膜（以下では酸化物半導体膜と呼ぶ）について説明する。
　まず、酸化物半導体膜の組成について説明する。
　酸化物半導体膜は、先の記載のように、インジウム（Ｉｎ）と、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎを表す。）と、Ｚｎ（亜鉛）と、を有する。
　なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズとするが、元素Ｍに適用可能な元素としては、上記以外にも、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどを用いてもよい。また、元素Ｍとして、前述の元素を複数組み合わせても構わない。
　次に、本発明の一態様に係る酸化物半導体膜が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について、図３９Ａ乃至３９Ｃを用いて説明する。なお、図３９Ａ乃至３９Ｃには、酸素の原子数比については記載しない。また、酸化物半導体膜が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、及び［Ｚｎ］とする。
　図３９Ａ乃至３９Ｃにおいて、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
　また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
　また、図３９Ａ乃至３９Ｃに示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物半導体膜は、スピネル型の結晶構造をとりやすい。
　図３９Ａ及び３９Ｂでは、本発明の一態様の酸化物半導体膜が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
　一例として、図４０に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図４０は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図４０に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
　また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
　また、インジウムと元素Ｍは、互いに置換可能である。そのため、ＭＺｎＯ２層の元素Ｍがインジウムと置換し、ＩｎαＭ１−αＺｎＯ２層（０＜α≦１）と表すこともできる。その場合、ＩｎＯ２層が１に対し、ＩｎαＭ１−αＺｎＯ２層が２である層状構造をとる。また、ＩｎＯ２層のインジウムが元素Ｍと置換し、Ｉｎ１−αＭαＯ２層（０＜α≦１）と表すこともできる。その場合、Ｉｎ１−αＭαＯ２層が１に対し、ＭＺｎＯ２層が２である層状構造をとる。
　［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
　ただし、酸化物中において、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が非整数である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
　例えば、酸化物半導体膜をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
　また、酸化物半導体膜中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、及びその近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比、及びその近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体膜中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
　また、インジウムの含有率を高くすることで、酸化物半導体膜のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物半導体膜では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物半導体膜はインジウムの含有率が低い酸化物半導体膜と比較してキャリア移動度が高くなるためである。
　一方、酸化物半導体膜中のインジウム及び亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、及びその近傍値である原子数比（例えば図３９Ｃに示す領域Ｃ）では、絶縁性が高くなる。
　従って、本発明の一態様の酸化物半導体膜は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図３９Ａの領域Ａで示される原子数比を有することが好ましい。
　また、図３９Ｂに示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、及びその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体膜は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体膜である。
　なお、酸化物半導体膜が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物半導体膜が層状構造を有する原子数比を示す領域であり、領域Ａ乃至Ｃの境界は厳密ではない。
＜１−１２．金属酸化物膜の構造＞
　次に、金属酸化物膜（以下では酸化物半導体と呼ぶ）の構造について説明する。
　酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
　また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体及びｎｃ−ＯＳなどがある。
　非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
　すなわち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ　ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ　ＯＳは、物性的に非晶質酸化物半導体に近い。
［ＣＡＡＣ−ＯＳ］
　まずは、ＣＡＡＣ−ＯＳについて説明する。
　ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
　ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
　なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
［ｎｃ−ＯＳ］
　次に、ｎｃ−ＯＳについて説明する。
　ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
　ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
　ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。ａ−ｌｉｋｅ　ＯＳは、鬆を有するため、不安定な構造である。
　また、ａ−ｌｉｋｅ　ＯＳは、鬆を有するため、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ　ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
　例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ　ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
　なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
　以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜１−１３．金属酸化物膜をトランジスタに用いる構成＞
　続いて、金属酸化物膜（以下では酸化物半導体膜と呼ぶ）をトランジスタに用いる構成について説明する。
　なお、酸化物半導体膜をトランジスタに用いることで、例えば、多結晶シリコンをチャネル領域に用いたトランジスタと比較し、結晶粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　本発明の一態様の酸化物半導体膜は、配向性を有する結晶部と、配向性を有さない結晶部とが混在している膜である。このような結晶性を有する酸化物半導体膜を用いることで、高い電界効果移動度と、高い信頼性を両立したトランジスタを実現することができる。
＜１−１４．金属酸化物膜のキャリア密度＞
　金属酸化物膜（以下では酸化物半導体膜）のキャリア密度について、以下に説明を行う。
　酸化物半導体膜のキャリア密度に影響を与える因子としては、酸化物半導体膜中の酸素欠損（Ｖｏ）、または酸化物半導体膜中の不純物などが挙げられる。
　酸化物半導体膜中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体膜中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体膜中の欠陥準位密度を制御することで、酸化物半導体膜のキャリア密度を制御することができる。
　ここで、酸化物半導体膜をチャネル領域に用いるトランジスタを考える。
　トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体膜のキャリア密度を低くする方が好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体膜のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
　一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体膜のキャリア密度を高くする方が好ましい。酸化物半導体膜のキャリア密度を高くする場合においては、酸化物半導体膜の不純物濃度をわずかに高める、または酸化物半導体膜の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体膜のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体膜は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体膜は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体膜を用いた場合には、トランジスタのしきい値電圧がより低くなる。
　上述のキャリア密度が高められた酸化物半導体膜は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体膜を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。
　実質的に真性の酸化物半導体膜のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
　また、上述の実質的に真性の酸化物半導体膜を用いることで、トランジスタの信頼性が向上する場合がある。ここで、図４１を用いて、酸化物半導体膜をチャネル領域に用いるトランジスタの信頼性が向上する理由について説明する。図４１は、酸化物半導体膜をチャネル領域に用いるトランジスタにおけるエネルギーバンドを説明する図である。
　図４１において、ＧＥはゲート電極を、ＧＩはゲート絶縁膜を、ＯＳは酸化物半導体膜を、ＳＤはソース電極またはドレイン電極を、それぞれ表す。すなわち、図４１は、ゲート電極と、ゲート絶縁膜と、酸化物半導体膜と、酸化物半導体膜に接するソース電極またはドレイン電極のエネルギーバンドの一例である。
　また、図４１において、ゲート絶縁膜としては、酸化シリコン膜を用い、酸化物半導体膜にＩｎ−Ｇａ−Ｚｎ酸化物を用いる構成である。また、酸化シリコン膜中に形成されうる欠陥の遷移レベル（εｆ）はゲート絶縁膜の伝導帯から３．１ｅＶ離れた位置に形成されるものとし、ゲート電圧（Ｖｇ）が３０Ｖの場合の酸化物半導体膜と酸化シリコン膜との界面における酸化シリコン膜のフェルミ準位（Ｅｆ）をゲート絶縁膜の伝導帯から３．６ｅＶとする。なお、酸化シリコン膜のフェルミ準位は、ゲート電圧に依存し変動する。例えば、ゲート電圧を大きくすることで、酸化物半導体膜と、酸化シリコン膜との界面における酸化シリコン膜のフェルミ準位（Ｅｆ）は低くなる。また、図４１中の白丸は電子（キャリア）を表し、図４１中のＸは酸化シリコン膜中の欠陥準位を表す。
　図４１に示すように、ゲート電圧が印加された状態で、例えばキャリアが熱励起されると、欠陥準位（図中Ｘ）にキャリアがトラップされ、プラス（“＋”）からニュートラル（“０”）に欠陥準位の荷電状態が変化する。すなわち、酸化シリコン膜のフェルミ準位（Ｅｆ）に上述の熱励起のエネルギーを足した値が欠陥の遷移レベル（εｆ）よりも高くなる場合、酸化シリコン膜中の欠陥準位の荷電状態は正の状態から中性となり、トランジスタのしきい値電圧がプラス方向に変動することになる。
　また、電子親和力が異なる酸化物半導体膜を用いると、ゲート絶縁膜と酸化物半導体膜との界面のフェルミ準位が形成される深さが異なることがある。電子親和力の大きな酸化物半導体膜を用いると、ゲート絶縁膜と酸化物半導体との界面近傍において、ゲート絶縁膜の伝導帯が上方に移動する。この場合、ゲート絶縁膜中に形成されうる欠陥準位（図４１中Ｘ）も上方に移動するため、ゲート絶縁膜と酸化物半導体膜との界面のフェルミ準位とのエネルギー差が大きくなる。該エネルギー差が大きくなることにより、ゲート絶縁膜中にトラップされる電荷が少なくなる、例えば、上述の酸化シリコン膜中に形成されうる欠陥準位の荷電状態の変化が少なくなり、ゲートバイアス熱（Ｇａｔｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ：ＧＢＴともいう）ストレスにおける、トランジスタのしきい値電圧の変動を小さくできる。
　また、酸化物半導体膜の欠陥準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、欠陥準位密度の高い酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体膜中の不純物濃度を低減することが有効である。また、酸化物半導体膜中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　ここで、酸化物半導体膜中における各不純物の影響について説明する。
　酸化物半導体膜において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体膜において欠陥準位が形成される。このため、酸化物半導体膜におけるシリコンや炭素の濃度と、酸化物半導体膜との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体膜にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオンとなりやすい。このため、酸化物半導体膜中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体膜中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体膜において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型になりやすい。この結果、窒素が含まれている酸化物半導体膜を半導体に用いたトランジスタはノーマリーオンとなりやすい。従って、該酸化物半導体膜において、窒素はできる限り低減されていることが好ましく、例えば、ＳＩＭＳにより得られる酸化物半導体膜中の窒素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオンとなりやすい。このため、酸化物半導体膜中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体膜において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
　不純物が十分に低減された酸化物半導体膜をトランジスタのチャネル形成領域に用いることで、トランジスタに安定した電気特性を付与することができる。
　また、酸化物半導体膜は、エネルギーギャップが２ｅＶ以上、または２．５ｅＶ以上であると好ましい。
　また、酸化物半導体膜の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上６０ｎｍ以下である。
　また、酸化物半導体膜がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：７等が好ましい。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
＜ＣＡＣの構成＞
　以下では、本発明の一態様に用いることができるＣＡＣ（Ｃｌｏｕｄ　Ａｌｉｇｎｅｄ　Ｃｏｍｐｌｅｍｅｎｔａｒｙ）−ＯＳの構成について説明する。
　ＣＡＣとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯともいう。）におけるＣＡＣ−ＩＧＺＯとは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
　つまり、ＣＡＣ−ＩＧＺＯは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
　なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
　上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
　一方、ＣＡＣは、材料構成に関する。ＣＡＣとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣにおいて、結晶構造は副次的な要素である。
　なお、ＣＡＣは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
　なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
＜ＣＡＣ−ＩＧＺＯの解析＞
　続いて、各種測定方法を用い、基板上に成膜した酸化物半導体について測定を行った結果について説明する。
≪試料の構成と作製方法≫
　以下では、本発明の一態様に係る９個の試料について説明する。各試料は、それぞれ、酸化物半導体を成膜する際の基板温度、および酸素ガス流量比を異なる条件で作製する。なお、試料は、基板と、基板上の酸化物半導体と、を有する構造である。
　各試料の作製方法について、説明する。
　まず、基板として、ガラス基板を用いる。続いて、スパッタリング装置を用いて、ガラス基板上に酸化物半導体として、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を形成する。成膜条件は、チャンバー内の圧力を０．６Ｐａとし、ターゲットには、酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いる。また、スパッタリング装置内に設置された酸化物ターゲットに２５００ＷのＡＣ電力を供給する。
　なお、酸化物を成膜する際の条件として、基板温度を、意図的に加熱しない温度（以下、Ｒ．Ｔ．ともいう。）、１３０℃、または１７０℃とした。また、Ａｒと酸素の混合ガスに対する酸素ガスの流量比（以下、酸素ガス流量比ともいう。）を、１０％、３０％、または１００％とすることで、９個の試料を作製する。
≪Ｘ線回折による解析≫
　本項目では、９個の試料に対し、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ　ｄｉｆｆｒａｃｔｉｏｎ）測定を行った結果について説明する。なお、ＸＲＤ装置として、Ｂｒｕｋｅｒ社製Ｄ８　ＡＤＶＡＮＣＥを用いた。また、条件は、Ｏｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンにて、走査範囲を１５ｄｅｇ．乃至５０ｄｅｇ．、ステップ幅を０．０２ｄｅｇ．、走査速度を３．０ｄｅｇ．／分とした。
　図８８にＯｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を示す。なお、図８８において、上段には成膜時の基板温度条件が１７０℃の試料における測定結果、中段には成膜時の基板温度条件が１３０℃の試料における測定結果、下段には成膜時の基板温度条件がＲ．Ｔ．の試料における測定結果を示す。また、左側の列には酸素ガス流量比の条件が１０％の試料における測定結果、中央の列には酸素ガス流量比の条件が３０％の試料における測定結果、右側の列には酸素ガス流量比の条件が１００％の試料における測定結果、を示す。
　図８８に示すＸＲＤスペクトルは、成膜時の基板温度を高くする、または、成膜時の酸素ガス流量比の割合を大きくすることで、２θ＝３１°付近のピーク強度が高くなる。なお、２θ＝３１°付近のピークは、被形成面または上面に略垂直方向に対してｃ軸に配向した結晶性ＩＧＺＯ化合物（ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）−ＩＧＺＯともいう。）であることに由来することが分かっている。
　また、図８８に示すＸＲＤスペクトルは、成膜時の基板温度が低い、または、酸素ガス流量比が小さいほど、明確なピークが現れなかった。従って、成膜時の基板温度が低い、または、酸素ガス流量比が小さい試料は、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
≪電子顕微鏡による解析≫
　本項目では、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料を、ＨＡＡＤＦ（Ｈｉｇｈ−Ａｎｇｌｅ　Ａｎｎｕｌａｒ　Ｄａｒｋ　Ｆｉｅｌｄ）−ＳＴＥＭ（Ｓｃａｎｎｉｎｇ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）によって観察、および解析した結果について説明する（以下、ＨＡＡＤＦ−ＳＴＥＭによって取得した像は、ＴＥＭ像ともいう。）。
　ＨＡＡＤＦ−ＳＴＥＭによって取得した平面像（以下、平面ＴＥＭ像ともいう。）、および断面像（以下、断面ＴＥＭ像ともいう。）の画像解析を行った結果について説明する。なお、ＴＥＭ像は、球面収差補正機能を用いて観察した。なお、ＨＡＡＤＦ−ＳＴＥＭ像の撮影には、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆを用いて、加速電圧２００ｋＶ、ビーム径約０．１ｎｍφの電子線を照射して行った。
　図８９Ａは、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の平面ＴＥＭ像である。図８９Ｂは、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の断面ＴＥＭ像である。
≪電子線回折パターンの解析≫
　本項目では、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料に、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで、電子線回折パターンを取得した結果について説明する。
　図８９Ａに示す、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の平面ＴＥＭ像において、黒点ａ１、黒点ａ２、黒点ａ３、黒点ａ４、および黒点ａ５で示す電子線回折パターンを観察する。なお、電子線回折パターンの観察は、電子線を照射しながら０秒の位置から３５秒の位置まで一定の速度で移動させながら行う。黒点ａ１の結果を図８９Ｃ、黒点ａ２の結果を図８９Ｄ、黒点ａ３の結果を図８９Ｅ、黒点ａ４の結果を図８９Ｆ、および黒点ａ５の結果を図８９Ｇに示す。
　図８９Ｃ、図８９Ｄ、図８９Ｅ、図８９Ｆ、および図８９Ｇより、円を描くように（リング状に）輝度の高い領域が観測できる。また、リング状の領域に複数のスポットが観測できる。
　また、図８９Ｂに示す、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の断面ＴＥＭ像において、黒点ｂ１、黒点ｂ２、黒点ｂ３、黒点ｂ４、および黒点ｂ５で示す電子線回折パターンを観察する。黒点ｂ１の結果を図８９Ｈ、黒点ｂ２の結果を図８９Ｉ、黒点ｂ３の結果を図８９Ｊ、黒点ｂ４の結果を図８９Ｋ、および黒点ｂ５の結果を図８９Ｌに示す。
　図８９Ｈ、図８９Ｉ、図８９Ｊ、図８９Ｋ、および図８９Ｌより、リング状に輝度の高い領域が観測できる。また、リング状の領域に複数のスポットが観測できる。
　ここで、例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる回折パターンが見られる。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させると、リング状の回折パターンが確認される。つまり、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸は配向性を有さないことがわかる。
　また、微結晶を有する酸化物半導体（ｎａｎｏ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ。以下、ｎｃ−ＯＳという。）に対し、大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折を行うと、ハローパターンのような回折パターンが観測される。また、ｎｃ−ＯＳに対し、小さいプローブ径の電子線（例えば５０ｎｍ未満）を用いるナノビーム電子線回折を行うと、輝点（スポット）が観測される。また、ｎｃ−ＯＳに対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域に複数の輝点が観測される場合がある。
　成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の電子線回折パターンは、リング状に輝度の高い領域と、該リング領域に複数の輝点を有する。従って、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料は、電子線回折パターンが、ｎｃ−ＯＳになり、平面方向、および断面方向において、配向性は有さない。
　以上より、成膜時の基板温度が低い、または、酸素ガス流量比が小さい酸化物半導体は、アモルファス構造の酸化物半導体膜とも、単結晶構造の酸化物半導体膜とも明確に異なる性質を有すると推定できる。
≪元素分析≫
　本項目では、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用い、ＥＤＸマッピングを取得し、評価することによって、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の元素分析を行った結果について説明する。なお、ＥＤＸ測定には、元素分析装置として日本電子株式会社製エネルギー分散型Ｘ線分析装置ＪＥＤ−２３００Ｔを用いる。なお、試料から放出されたＸ線の検出にはＳｉドリフト検出器を用いる。
　ＥＤＸ測定では、試料の分析対象領域の各点に電子線照射を行い、これにより発生する試料の特性Ｘ線のエネルギーと発生回数を測定し、各点に対応するＥＤＸスペクトルを得る。本実施の形態では、各点のＥＤＸスペクトルのピークを、Ｉｎ原子のＬ殻への電子遷移、Ｇａ原子のＫ殻への電子遷移、Ｚｎ原子のＫ殻への電子遷移及びＯ原子のＫ殻への電子遷移に帰属させ、各点におけるそれぞれの原子の比率を算出する。これを試料の分析対象領域について行うことにより、各原子の比率の分布が示されたＥＤＸマッピングを得ることができる。
　図９０には、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の断面におけるＥＤＸマッピングを示す。図９０Ａは、Ｇａ原子のＥＤＸマッピング（全原子に対するＧａ原子の比率は１．１８乃至１８．６４［ａｔｏｍｉｃ％］の範囲とする。）である。図９０Ｂは、Ｉｎ原子のＥＤＸマッピング（全原子に対するＩｎ原子の比率は９．２８乃至３３．７４［ａｔｏｍｉｃ％］の範囲とする。）である。図９０Ｃは、Ｚｎ原子のＥＤＸマッピング（全原子に対するＺｎ原子の比率は６．６９乃至２４．９９［ａｔｏｍｉｃ％］の範囲とする。）である。また、図９０Ａ、図９０Ｂ、および図９０Ｃは、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の断面において、同範囲の領域を示している。なお、ＥＤＸマッピングは、範囲における、測定元素が多いほど明るくなり、測定元素が少ないほど暗くなるように、明暗で元素の割合を示している。また、図９０に示すＥＤＸマッピングの倍率は７２０万倍である。
　図９０Ａ、図９０Ｂ、および図９０Ｃに示すＥＤＸマッピングでは、画像に相対的な明暗の分布が見られ、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料において、各原子が分布を持って存在している様子が確認できる。ここで、図９０Ａ、図９０Ｂ、および図９０Ｃに示す実線で囲む範囲と破線で囲む範囲に注目する。
　図９０Ａでは、実線で囲む範囲は、相対的に暗い領域を多く含み、破線で囲む範囲は、相対的に明るい領域を多く含む。また、図９０Ｂでは実線で囲む範囲は、相対的に明るい領域を多く含み、破線で囲む範囲は、相対的に暗い領域を多く含む。
　つまり、実線で囲む範囲はＩｎ原子が相対的に多い領域であり、破線で囲む範囲はＩｎ原子が相対的に少ない領域である。ここで、図９０Ｃでは、実線で囲む範囲において、右側は相対的に明るい領域であり、左側は相対的に暗い領域である。従って、実線で囲む範囲は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１などが主成分である領域である。
　また、実線で囲む範囲はＧａ原子が相対的に少ない領域であり、破線で囲む範囲はＧａ原子が相対的に多い領域である。図９０Ｃでは、破線で囲む範囲において、左上の領域は、相対的に明るい領域であり、右下側の領域は、暗い領域である。従って、破線で囲む範囲は、ＧａＯＸ３、またはＧａＸ４ＺｎＹ４ＯＺ４などが主成分である領域である。
　また、図９０Ａ、図９０Ｂ、および図９０Ｃより、Ｉｎ原子の分布は、Ｇａ原子よりも、比較的、均一に分布しており、ＩｎＯＸ１が主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２が主成分となる領域を介して、互いに繋がって形成されているように見える。このように、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、クラウド状に広がって形成されている。
　このように、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有するＩｎ−Ｇａ−Ｚｎ酸化物を、ＣＡＣ−ＩＧＺＯと呼称することができる。
　また、ＣＡＣにおける結晶構造は、ｎｃ構造を有する。ＣＡＣが有するｎｃ構造は、電子線回折像において、単結晶、多結晶、またはＣＡＡＣ構造を含むＩＧＺＯに起因する輝点（スポット）以外にも、数か所以上の輝点（スポット）を有する。または、数か所以上の輝点（スポット）に加え、リング状に輝度の高い領域が現れるとして結晶構造が定義される。
　また、図９０Ａ、図９０Ｂ、および図９０Ｃより、ＧａＯＸ３が主成分である領域、及びＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域のサイズは、０．５ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下で観察される。なお、好ましくは、ＥＤＸマッピングにおいて、各金属元素が主成分である領域の径は、１ｎｍ以上２ｎｍ以下とする。
　以上より、ＣＡＣ−ＩＧＺＯは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＩＧＺＯは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。従って、ＣＡＣ−ＩＧＺＯを半導体素子に用いた場合、ＧａＯＸ３などに起因する性質と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する性質とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
　また、ＣＡＣ−ＩＧＺＯを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＩＧＺＯは、ディスプレイをはじめとするさまざまな半導体装置に最適である。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態、または他の実施例と適宜組み合わせて実施することができる。
（実施の形態３）
　本実施の形態では、本発明の一態様の半導体装置に用いることのできるトランジスタについて、詳細に説明する。
　なお、本実施の形態では、トップゲート構造のトランジスタについて、図４２Ａ乃至５３Ｃを用いて説明する。
＜３−１．トランジスタの構成例１＞
　図４２Ａは、トランジスタ１００の上面図であり、図４２Ｂは図４２Ａの一点鎖線Ｘ１−Ｘ２間の断面図であり、図４２Ｃは図４２Ａの一点鎖線Ｙ１−Ｙ２間の断面図である。なお、図４２Ａでは、明瞭化のため、絶縁膜１１０などの構成要素を省略して図示している。なお、トランジスタの上面図においては、以降の図面においても図４２Ａと同様に、構成要素の一部を省略して図示する場合がある。また、一点鎖線Ｘ１−Ｘ２方向をチャネル長（Ｌ）方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅（Ｗ）方向と呼称する場合がある。
　図４２Ａ乃至４２Ｃに示すトランジスタ１００は、基板１０２上の絶縁膜１０４と、絶縁膜１０４上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１０と、絶縁膜１１０上の導電膜１１２と、絶縁膜１０４、酸化物半導体膜１０８、及び導電膜１１２上の絶縁膜１１６と、を有する。なお、酸化物半導体膜１０８は、導電膜１１２と重なるチャネル領域１０８ｉと、絶縁膜１１６と接するソース領域１０８ｓと、絶縁膜１１６と接するドレイン領域１０８ｄと、を有する。
　また、絶縁膜１１６は、窒素または水素を有する。絶縁膜１１６と、ソース領域１０８ｓ及びドレイン領域１０８ｄと、が接することで、絶縁膜１１６中の窒素または水素がソース領域１０８ｓ及びドレイン領域１０８ｄ中に添加される。ソース領域１０８ｓ及びドレイン領域１０８ｄは、窒素または水素が添加されることで、キャリア密度が高くなる。
　また、トランジスタ１００は、絶縁膜１１６上の絶縁膜１１８と、絶縁膜１１６、１１８に設けられた開口部１４１ａを介して、ソース領域１０８ｓに電気的に接続される導電膜１２０ａと、絶縁膜１１６、１１８に設けられた開口部１４１ｂを介して、ドレイン領域１０８ｄに電気的に接続される導電膜１２０ｂと、を有していてもよい。
　なお、本明細書等において、絶縁膜１０４を第１の絶縁膜と、絶縁膜１１０を第２の絶縁膜と、絶縁膜１１６を第３の絶縁膜と、絶縁膜１１８を第４の絶縁膜と、それぞれ呼称する場合がある。また、導電膜１１２は、ゲート電極としての機能を有し、導電膜１２０ａは、ソース電極としての機能を有し、導電膜１２０ｂは、ドレイン電極としての機能を有する。
　また、絶縁膜１１０は、ゲート絶縁膜としての機能を有する。また、絶縁膜１１０は、過剰酸素領域を有する。絶縁膜１１０が過剰酸素領域を有することで、酸化物半導体膜１０８が有するチャネル領域１０８ｉ中に過剰酸素を供給することができる。よって、チャネル領域１０８ｉに形成されうる酸素欠損を過剰酸素により補填することができるため、信頼性の高い半導体装置を提供することができる。
　なお、酸化物半導体膜１０８中に過剰酸素を供給させるためには、酸化物半導体膜１０８の下方に形成される絶縁膜１０４が過剰酸素を有していてもよい。この場合、絶縁膜１０４中に含まれる過剰酸素は、酸化物半導体膜１０８が有するソース領域１０８ｓ、及びドレイン領域１０８ｄにも供給されうる。ソース領域１０８ｓ、及びドレイン領域１０８ｄ中に過剰酸素が供給されると、ソース領域１０８ｓ、及びドレイン領域１０８ｄの抵抗が高くなる場合がある。
　一方で、酸化物半導体膜１０８の上方に形成される絶縁膜１１０に過剰酸素を有する構成とすることで、チャネル領域１０８ｉにのみ選択的に過剰酸素を供給させることが可能となる。あるいは、チャネル領域１０８ｉ、ソース領域１０８ｓ、及びドレイン領域１０８ｄに過剰酸素を供給させたのち、ソース領域１０８ｓ及びドレイン領域１０８ｄのキャリア密度を選択的に高めることで、ソース領域１０８ｓ、及びドレイン領域１０８ｄの抵抗が高くなることを抑制することができる。
　また、酸化物半導体膜１０８が有するソース領域１０８ｓ及びドレイン領域１０８ｄは、それぞれ、酸素欠損を形成する元素、または酸素欠損と結合する元素を有すると好ましい。当該酸素欠損を形成する元素、または酸素欠損と結合する元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス元素等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。上記の酸素欠損を形成する元素は、絶縁膜１１６中に含まれる場合がある。絶縁膜１１６中に上記の酸素欠損を形成する元素が含まれる場合、絶縁膜１１６からソース領域１０８ｓ、及びドレイン領域１０８ｄに酸素欠損を形成する元素が拡散する。または、上記の酸素欠損を形成する元素を、不純物添加処理によりソース領域１０８ｓ、及びドレイン領域１０８ｄ中に添加してもよい。
　不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素と酸素の結合が切断され、酸素欠損が形成される。または、不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素と結合していた酸素が不純物元素と結合し、金属元素から酸素が脱離され、酸素欠損が形成される。これらの結果、酸化物半導体膜においてキャリア密度が増加し、導電性が高くなる。
　次に、図４２Ａ乃至４２Ｃに示す半導体装置の構成要素の詳細について説明する。
［基板］
　基板１０２には、作製工程中の熱処理に耐えうる程度の耐熱性を有する材料を用いることができる。
　具体的には、無アルカリガラス、ソーダ石灰ガラス、アルカリガラス、クリスタルガラス、石英またはサファイア等を用いることができる。また、無機絶縁膜を用いてもよい。当該無機絶縁膜としては、例えば、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜等が挙げられる。
　また、上記無アルカリガラスとしては、例えば、０．２ｍｍ以上０．７ｍｍ以下の厚さとすればよい。または、無アルカリガラスを研磨することで、上記の厚さとしてもよい。
　また、無アルカリガラスとして、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の面積が大きなガラス基板を用いることができる。これにより、大型の表示装置を作製することができる。
　また、基板１０２として、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を用いてもよい。
　また、基板１０２には、金属等の無機材料を用いてもよい。金属等の無機材料としては、ステンレススチールまたはアルミニウム等が挙げられる。
　また、基板１０２には、樹脂、樹脂フィルムまたはプラスチック等の有機材料を用いてもよい。当該樹脂フィルムとしては、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミド等）、ポリイミド、ポリカーボネート、ポリウレタン、アクリル樹脂、エポキシ樹脂、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、またはシロキサン結合を有する樹脂等が挙げられる。
　また、基板１０２には、無機材料と有機材料とを組み合わせた複合材料を用いてもよい。当該複合材料としては、金属板または薄板状のガラス板と、樹脂フィルムとを貼り合わせた材料、繊維状の金属、粒子状の金属、繊維状のガラス、または粒子状のガラスを樹脂フィルムに分散した材料、もしくは繊維状の樹脂、粒子状の樹脂を無機材料に分散した材料等が挙げられる。
　なお、基板１０２としては、少なくとも上または下に形成される膜または層を支持できるものであればよく、絶縁膜、半導体膜、導電膜のいずれか一つまたは複数であってもよい。
［第１の絶縁膜］
　絶縁膜１０４は、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（ＰＬＤ）法、印刷法、塗布法等を適宜用いて形成することができる。また、絶縁膜１０４は、例えば、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成することができる。なお、酸化物半導体膜１０８との界面特性を向上させるため、絶縁膜１０４において少なくとも酸化物半導体膜１０８と接する領域は酸化物絶縁膜で形成することが好ましい。また、絶縁膜１０４として加熱により酸素を放出する酸化物絶縁膜を用いることで、加熱処理により絶縁膜１０４に含まれる酸素を、酸化物半導体膜１０８に移動させることが可能である。
　絶縁膜１０４の厚さは、５０ｎｍ以上、または１００ｎｍ以上３０００ｎｍ以下、または２００ｎｍ以上１０００ｎｍ以下とすることができる。絶縁膜１０４を厚くすることで、絶縁膜１０４の酸素放出量を増加させることができると共に、絶縁膜１０４と酸化物半導体膜１０８との界面における界面準位、並びに酸化物半導体膜１０８のチャネル領域１０８ｉに含まれる酸素欠損を低減することが可能である。
　絶縁膜１０４として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよく、単層または積層で設けることができる。本実施の形態では、絶縁膜１０４として、窒化シリコン膜と、酸化窒化シリコン膜との積層構造を用いる。このように、絶縁膜１０４を積層構造として、下層側に窒化シリコン膜を用い、上層側に酸化窒化シリコン膜を用いることで、酸化物半導体膜１０８中に効率よく酸素を導入することができる。
［酸化物半導体膜］
　酸化物半導体膜１０８としては、実施の形態１で説明した金属酸化物膜を用いることができる。
　また、酸化物半導体膜１０８は、スパッタリング法で形成すると膜密度を高められるため、好適である。スパッタリング法で酸化物半導体膜１０８を形成する場合、スパッタリングガスには、希ガス（代表的にはアルゴン）、酸素、または希ガス及び酸素の混合ガスが適宜用いられる。また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして、露点が−６０℃以下、好ましくは−１００℃以下にまで高純度化した酸素ガスやアルゴンガスを用いることで酸化物半導体膜１０８に水分等が取り込まれることを可能な限り防ぐことができる。
　また、スパッタリング法で酸化物半導体膜１０８を形成する場合、スパッタリング装置におけるチャンバーを、酸化物半導体膜１０８にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて、高真空（５×１０−７Ｐａから１×１０−４Ｐａ程度まで）に排気することが好ましい。特に、スパッタリング装置の待機時における、チャンバー内のＨ２Ｏに相当するガス分子（ｍ／ｚ＝１８に相当するガス分子）の分圧を１×１０−４Ｐａ以下、好ましく５×１０−５Ｐａ以下とすることが好ましい。
［第２の絶縁膜］
　絶縁膜１１０は、トランジスタ１００のゲート絶縁膜として機能する。また、絶縁膜１１０は、酸化物半導体膜１０８、特にチャネル領域１０８ｉに酸素を供給する機能を有する。例えば、絶縁膜１１０は、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成することができる。なお、酸化物半導体膜１０８との界面特性を向上させるため、絶縁膜１１０において、酸化物半導体膜１０８と接する領域は、少なくとも酸化物絶縁膜を用いて形成することが好ましい。絶縁膜１１０として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンなどを用いればよい。
　また、絶縁膜１１０の厚さは、５ｎｍ以上４００ｎｍ以下、または５ｎｍ以上３００ｎｍ以下、または１０ｎｍ以上２５０ｎｍ以下とすることができる。
　また、絶縁膜１１０は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ　Ｓｐｉｎ　Ｒｅｓｏｎａｎｃｅ）で観察されるシグナルが少ない方が好ましい。例えば、上述のシグナルとしては、ｇ値が２．００１に観察されるＥ’センターが挙げられる。なお、Ｅ’センターは、シリコンのダングリングボンドに起因する。絶縁膜１１０としては、Ｅ’センター起因のスピン密度が、３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン膜、または酸化窒化シリコン膜を用いればよい。
　また、絶縁膜１１０からは、上述のシグナル以外に二酸化窒素（ＮＯ２）に起因するシグナルが観察される場合がある。当該シグナルは、Ｎの核スピンにより３つのシグナルに分裂しており、それぞれのｇ値が２．０３７以上２．０３９以下（第１のシグナルとする）、ｇ値が２．００１以上２．００３以下（第２のシグナルとする）、及びｇ値が１．９６４以上１．９６６以下（第３のシグナルとする）に観察される。
　例えば、絶縁膜１１０として、二酸化窒素（ＮＯ２）起因のスピン密度が、１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である絶縁膜を用いると好適である。
　なお、二酸化窒素（ＮＯ２）を含む窒素酸化物（ＮＯｘ）は、絶縁膜１１０中に準位を形成する。当該準位は、酸化物半導体膜１０８のエネルギーギャップ内に位置する。そのため、窒素酸化物（ＮＯｘ）が、絶縁膜１１０及び酸化物半導体膜１０８の界面に拡散すると、当該準位が絶縁膜１１０側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁膜１１０及び酸化物半導体膜１０８界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。したがって、絶縁膜１１０としては、窒素酸化物の含有量が少ない膜を用いると、トランジスタのしきい値電圧のシフトを低減することができる。
　窒素酸化物（ＮＯｘ）の放出量が少ない絶縁膜としては、例えば、酸化窒化シリコン膜を用いることができる。当該酸化窒化シリコン膜は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒素酸化物（ＮＯｘ）の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、上記のアンモニアの放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。
　窒素酸化物（ＮＯｘ）は、加熱処理においてアンモニア及び酸素と反応するため、アンモニアの放出量が多い絶縁膜を用いることで窒素酸化物（ＮＯｘ）が低減される。
　なお、絶縁膜１１０をＳＩＭＳで分析した場合、膜中の窒素濃度が６×１０２０ａｔｏｍｓ／ｃｍ３以下であると好ましい。
　また、絶縁膜１１０として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウムなどのｈｉｇｈ−ｋ材料を用いてもよい。当該ｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
［第３の絶縁膜］
　絶縁膜１１６は、窒素または水素を有する。また、絶縁膜１１６は、フッ素を有していてもよい。絶縁膜１１６としては、例えば、窒化物絶縁膜が挙げられる。該窒化物絶縁膜は、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化フッ化シリコン、フッ化窒化シリコン等を用いて形成することができる。絶縁膜１１６に含まれる水素濃度は、１×１０２２ａｔｏｍｓ／ｃｍ３以上であると好ましい。また、絶縁膜１１６は、酸化物半導体膜１０８のソース領域１０８ｓ、及びドレイン領域１０８ｄと接する。したがって、絶縁膜１１６と接するソース領域１０８ｓ、及びドレイン領域１０８ｄ中の不純物（窒素または水素）濃度が高くなり、ソース領域１０８ｓ、及びドレイン領域１０８ｄのキャリア密度を高めることができる。
［第４の絶縁膜］
　絶縁膜１１８としては、酸化物絶縁膜を用いることができる。また、絶縁膜１１８としては、酸化物絶縁膜と、窒化物絶縁膜との積層膜を用いることができる。絶縁膜１１８として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよい。
　また、絶縁膜１１８としては、外部からの水素、水等のバリア膜として機能する膜であることが好ましい。
　絶縁膜１１８の厚さは、３０ｎｍ以上５００ｎｍ以下、または１００ｎｍ以上４００ｎｍ以下とすることができる。
［導電膜］
　導電膜１１２、１２０ａ、１２０ｂは、スパッタリング法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、熱ＣＶＤ法等を用いて形成することができる。また、導電膜１１２、１２０ａ、１２０ｂとしては、導電性を有する金属膜、可視光を反射する機能を有する導電膜、または可視光を透過する機能を有する導電膜を用いればよい。
　導電性を有する金属膜には、アルミニウム、金、白金、銀、銅、クロム、タンタル、チタン、モリブデン、タングステン、ニッケル、鉄、コバルト、パラジウムまたはマンガンから選ばれた金属元素を含む材料を用いることができる。または、上述した金属元素を含む合金を用いてもよい。
　上述の導電性を有する金属膜として、具体的には、チタン膜上に銅膜を積層する二層構造、窒化チタン膜上に銅膜を積層する二層構造、窒化タンタル膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層し、さらにその上にチタン膜を形成する三層構造等を用いればよい。特に、銅元素を含む導電膜を用いることで、抵抗を低くすることが出来るため好適である。また、銅元素を含む導電膜としては、銅とマンガンとを含む合金膜が挙げられる。当該合金膜は、ウエットエッチング法を用いて加工できるため好適である。
　なお、導電膜１１２、１２０ａ、１２０ｂとしては、窒化タンタル膜を用いると好適である。当該窒化タンタル膜は、導電性を有し、且つ、銅または水素に対して、高いバリア性を有する。また、窒化タンタル膜は、さらに自身からの水素の放出が少ないため、酸化物半導体膜１０８と接する金属膜、または酸化物半導体膜１０８の近傍の金属膜として、最も好適に用いることができる。
　また、上述の導電性を有する導電膜には、導電性高分子または導電性ポリマーを用いてもよい。
　また、上述の可視光を反射する機能を有する導電膜には、金、銀、銅、またはパラジウムから選ばれた金属元素を含む材料を用いることができる。特に、銀元素を含む導電膜を用いることで、可視光における反射率を高めることができるため好適である。
　また、上述の可視光を透過する機能を有する導電膜には、インジウム、錫、亜鉛、ガリウム、またはシリコンから選ばれた元素を含む材料を用いることができる。具体的には、Ｉｎ酸化物、Ｚｎ酸化物、Ｉｎ−Ｓｎ酸化物（ＩＴＯともいう）、Ｉｎ−Ｓｎ−Ｓｉ酸化物（ＩＴＳＯともいう）、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物等が挙げられる。
　また、上述の可視光を透過する機能を有する導電膜としては、グラフェンまたはグラファイトを含む膜を用いてもよい。グラフェンを含む膜は、酸化グラフェンを含む膜を形成し、酸化グラフェンを含む膜を還元することにより、形成することができる。還元する方法としては、熱を加える方法や還元剤を用いる方法等が挙げられる。
　また、導電膜１１２、１２０ａ、１２０ｂを、無電解めっき法により形成することができる。当該無電解めっき法により形成できる材料としては、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ａｕ、Ｓｎ、Ｃｏ、Ａｇ、及びＰｄの中から選ばれるいずれか一つまたは複数を用いることが可能である。特に、ＣｕまたはＡｇを用いると、導電膜の抵抗を低くすることができるため、好適である。
　また、無電解めっき法により導電膜を形成した場合、当該導電膜の構成元素が外部に拡散しないように、当該導電膜の下に、拡散防止膜を形成してもよい。また、当該拡散防止膜と、当該導電膜との間に、導電膜を成長させることが出来るシード層を形成してもよい。上記拡散防止膜は、例えば、スパッタリング法を用いて形成することができる。また、当該拡散防止膜としては、例えば、窒化タンタル膜または窒化チタン膜を用いることができる。また、上記シード層は、無電解めっき法により形成することができる。また、当該シード層には、無電解めっき法により形成することができる導電膜の材料と同様の材料を用いることができる。
　なお、導電膜１１２には、Ｉｎ−Ｇａ−Ｚｎ酸化物に代表される酸化物半導体を用いてよい。当該酸化物半導体は、絶縁膜１１６から窒素または水素が供給されることで、キャリア密度が高くなる。別言すると、酸化物半導体は、酸化物導電体（ＯＣ：Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）として機能する。したがって、酸化物半導体は、ゲート電極として用いることができる。
　例えば、導電膜１１２としては、酸化物導電体（ＯＣ）の単層構造、金属膜の単層構造、または酸化物導電体（ＯＣ）と、金属膜との積層構造等が挙げられる。
　なお、導電膜１１２として、遮光性を有する金属膜の単層構造、または酸化物導電体（ＯＣ）と遮光性を有する金属膜との積層構造を用いる場合、導電膜１１２の下方に形成されるチャネル領域１０８ｉを遮光することができるため、好適である。また、導電膜１１２として、酸化物半導体または酸化物導電体（ＯＣ）と、遮光性を有する金属膜との積層構造を用いる場合、酸化物半導体または酸化物導電体（ＯＣ）上に、金属膜（例えば、チタン膜、タングステン膜など）を形成することで、金属膜中の構成元素が酸化物半導体または酸化物導電体（ＯＣ）側に拡散し低抵抗化する、金属膜の成膜時のダメージ（例えば、スパッタリングダメージなど）により低抵抗化する、あるいは金属膜中に酸化物半導体または酸化物導電体（ＯＣ）中の酸素が拡散することで、酸素欠損が形成され低抵抗化する。
　導電膜１１２、１２０ａ、１２０ｂの厚さは、３０ｎｍ以上５００ｎｍ以下、または１００ｎｍ以上４００ｎｍ以下とすることができる。
＜３−２．トランジスタの構成例２＞
　次に、図４２Ａ乃至４２Ｃに示すトランジスタと異なる構成について、図４３Ａ乃至４３Ｃを用いて説明する。
　図４３Ａは、トランジスタ１００Ａの上面図であり、図４３Ｂは図４３Ａの一点鎖線Ｘ１−Ｘ２間の断面図であり、図４３Ｃは図４３Ａの一点鎖線Ｙ１−Ｙ２間の断面図である。
　図４３Ａ乃至４３Ｃに示すトランジスタ１００Ａは、基板１０２上の導電膜１０６と、導電膜１０６上の絶縁膜１０４と、絶縁膜１０４上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１０と、絶縁膜１１０上の導電膜１１２と、絶縁膜１０４、酸化物半導体膜１０８、及び導電膜１１２上の絶縁膜１１６と、を有する。なお、酸化物半導体膜１０８は、導電膜１１２と重なるチャネル領域１０８ｉと、絶縁膜１１６と接するソース領域１０８ｓと、絶縁膜１１６と接するドレイン領域１０８ｄと、を有する。
　トランジスタ１００Ａは、先に示すトランジスタ１００の構成に加え、導電膜１０６と、開口部１４３と、を有する。
　なお、開口部１４３は、絶縁膜１０４、１１０に設けられる。また、導電膜１０６は、開口部１４３を介して、導電膜１１２と、電気的に接続される。よって、導電膜１０６と導電膜１１２には、同じ電位が与えられる。なお、開口部１４３を設けずに、導電膜１０６と、導電膜１１２と、に異なる電位を与えてもよい。または、開口部１４３を設けずに、導電膜１０６を遮光膜として用いてもよい。例えば、導電膜１０６を遮光性の材料により形成することで、チャネル領域１０８ｉに照射される下方からの光を抑制することができる。
　また、トランジスタ１００Ａの構成とする場合、導電膜１０６は、第１のゲート電極（ボトムゲート電極ともいう）としての機能を有し、導電膜１１２は、第２のゲート電極（トップゲート電極ともいう）としての機能を有する。また、絶縁膜１０４は、第１のゲート絶縁膜としての機能を有し、絶縁膜１１０は、第２のゲート絶縁膜としての機能を有する。
　導電膜１０６としては、先に記載の導電膜１１２、１２０ａ、１２０ｂと同様の材料を用いることができる。特に導電膜１０６として、銅を含む材料により形成することで抵抗を低くすることができるため好適である。例えば、導電膜１０６を窒化チタン膜、窒化タンタル膜、またはタングステン膜上に銅膜を設ける積層構造とし、導電膜１２０ａ、１２０ｂを窒化チタン膜、窒化タンタル膜、またはタングステン膜上に銅膜を設ける積層構造とすると好適である。この場合、トランジスタ１００Ａを表示装置の画素トランジスタ及び駆動トランジスタのいずれか一方または双方に用いることで、導電膜１０６と導電膜１２０ａとの間に生じる寄生容量、及び導電膜１０６と導電膜１２０ｂとの間に生じる寄生容量を低くすることができる。したがって、導電膜１０６、導電膜１２０ａ、及び導電膜１２０ｂを、トランジスタ１００Ａの第１のゲート電極、ソース電極、及びドレイン電極として用いるのみならず、表示装置の電源供給用の配線、信号供給用の配線、または接続用の配線等に用いる事も可能となる。
　このように、図４３Ａ乃至４３Ｃに示すトランジスタ１００Ａは、先に説明したトランジスタ１００と異なり、酸化物半導体膜１０８の上下にゲート電極として機能する導電膜を有する構造である。トランジスタ１００Ａに示すように、本発明の一態様の半導体装置には、複数のゲート電極を設けてもよい。
　また、図４３Ｂ及び４３Ｃに示すように、酸化物半導体膜１０８は、第１のゲート電極として機能する導電膜１０６と、第２のゲート電極として機能する導電膜１１２のそれぞれと対向するように位置し、２つのゲート電極として機能する導電膜に挟まれている。
　また、導電膜１１２のチャネル幅方向の長さは、酸化物半導体膜１０８のチャネル幅方向の長さよりも長く、酸化物半導体膜１０８のチャネル幅方向全体は、絶縁膜１１０を間に挟んで導電膜１１２に覆われている。また、導電膜１１２と導電膜１０６とは、絶縁膜１０４、及び絶縁膜１１０に設けられる開口部１４３において接続されるため、酸化物半導体膜１０８のチャネル幅方向の側面の一方は、絶縁膜１１０を間に挟んで導電膜１１２と対向している。
　別言すると、トランジスタ１００Ａのチャネル幅方向において、導電膜１０６及び導電膜１１２は、絶縁膜１０４、及び絶縁膜１１０に設けられる開口部１４３において接続すると共に、絶縁膜１０４、及び絶縁膜１１０を間に挟んで酸化物半導体膜１０８を取り囲む構成である。
　このような構成を有することで、トランジスタ１００Ａに含まれる酸化物半導体膜１０８を、第１のゲート電極として機能する導電膜１０６及び第２のゲート電極として機能する導電膜１１２の電界によって電気的に取り囲むことができる。トランジスタ１００Ａのように、第１のゲート電極及び第２のゲート電極の電界によって、チャネル領域が形成される酸化物半導体膜１０８を電気的に取り囲むトランジスタのデバイス構造をＳｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
　トランジスタ１００Ａは、Ｓ−ｃｈａｎｎｅｌ構造を有するため、導電膜１０６または導電膜１１２によってチャネルを誘起させるための電界を効果的に酸化物半導体膜１０８に印加することができるため、トランジスタ１００Ａの電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタ１００Ａを微細化することが可能となる。また、酸化物半導体膜１０８は、導電膜１０６、及び導電膜１１２によって取り囲まれた構造を有するため、酸化物半導体膜１０８の機械的強度を高めることができる。
　なお、トランジスタ１００Ａのチャネル幅方向において、酸化物半導体膜１０８の開口部１４３が形成されていない側に、開口部１４３と異なる開口部を形成してもよい。
　また、トランジスタ１００Ａに示すように、トランジスタが、半導体膜を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には信号Ａが、他方のゲート電極には固定電位Ｖｂが与えられてもよい。また、一方のゲート電極には信号Ａが、他方のゲート電極には信号Ｂが与えられてもよい。また、一方のゲート電極には固定電位Ｖａが、他方のゲート電極には固定電位Ｖｂが与えられてもよい。
　信号Ａは、例えば、導通状態または非導通状態を制御するための信号である。信号Ａは、電位Ｖ１、または電位Ｖ２（Ｖ１＞Ｖ２とする）の２種類の電位をとるデジタル信号であってもよい。例えば、電位Ｖ１を高電源電位とし、電位Ｖ２を低電源電位とすることができる。信号Ａは、アナログ信号であってもよい。
　固定電位Ｖｂは、例えば、トランジスタのしきい値電圧ＶｔｈＡを制御するための電位である。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２であってもよい。この場合、固定電位Ｖｂを生成するための電位発生回路を、別途設ける必要がなく好ましい。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２と異なる電位であってもよい。固定電位Ｖｂを低くすることで、しきい値電圧ＶｔｈＡを高くできる場合がある。その結果、ゲートーソース間電圧Ｖｇｓが０Ｖのときのドレイン電流を低減し、トランジスタを有する回路のリーク電流を低減できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも低くしてもよい。一方で、固定電位Ｖｂを高くすることで、しきい値電圧ＶｔｈＡを低くできる場合がある。その結果、ゲート−ソース間電圧Ｖｇｓが高電源電位のときのドレイン電流を向上させ、トランジスタを有する回路の動作速度を向上できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも高くしてもよい。
　信号Ｂは、例えば、導通状態または非導通状態を制御するための信号である。信号Ｂは、電位Ｖ３、または電位Ｖ４（Ｖ３＞Ｖ４とする）の２種類の電位をとるデジタル信号であってもよい。例えば、電位Ｖ３を高電源電位とし、電位Ｖ４を低電源電位とすることができる。信号Ｂは、アナログ信号であってもよい。
　信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと同じデジタル値を持つ信号であってもよい。この場合、トランジスタのオン電流を向上し、トランジスタを有する回路の動作速度を向上できる場合がある。このとき、信号Ａにおける電位Ｖ１及び電位Ｖ２は、信号Ｂにおける電位Ｖ３及び電位Ｖ４と、異なっていても良い。例えば、信号Ｂが入力されるゲートに対応するゲート絶縁膜が、信号Ａが入力されるゲートに対応するゲート絶縁膜よりも厚い場合、信号Ｂの電位振幅（Ｖ３−Ｖ４）を、信号Ａの電位振幅（Ｖ１−Ｖ２）より大きくしても良い。そうすることで、トランジスタの導通状態または非導通状態に対して、信号Ａが与える影響と、信号Ｂが与える影響と、を同程度とすることができる場合がある。
　信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと異なるデジタル値を持つ信号であってもよい。この場合、トランジスタの制御を信号Ａと信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。例えば、トランジスタがｎチャネル型である場合、信号Ａが電位Ｖ１であり、かつ、信号Ｂが電位Ｖ３である場合のみ導通状態となる場合や、信号Ａが電位Ｖ２であり、かつ、信号Ｂが電位Ｖ４である場合のみ非導通状態となる場合には、一つのトランジスタでＮＡＮＤ回路やＮＯＲ回路等の機能を実現できる場合がある。また、信号Ｂは、しきい値電圧ＶｔｈＡを制御するための信号であってもよい。例えば、信号Ｂは、トランジスタを有する回路が動作している期間と、当該回路が動作していない期間と、で電位が異なる信号であっても良い。信号Ｂは、回路の動作モードに合わせて電位が異なる信号であってもよい。この場合、信号Ｂは信号Ａほど頻繁には電位が切り替わらない場合がある。
　信号Ａと信号Ｂが共にアナログ信号である場合、信号Ｂは、信号Ａと同じ電位のアナログ信号、信号Ａの電位を定数倍したアナログ信号、または、信号Ａの電位を定数だけ加算もしくは減算したアナログ信号等であってもよい。この場合、トランジスタのオン電流が向上し、トランジスタを有する回路の動作速度を向上できる場合がある。信号Ｂは、信号Ａと異なるアナログ信号であってもよい。この場合、トランジスタの制御を信号Ａと信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。
　信号Ａがデジタル信号であり、信号Ｂがアナログ信号であってもよい。または信号Ａがアナログ信号であり、信号Ｂがデジタル信号であってもよい。
　トランジスタの両方のゲート電極に固定電位を与える場合、トランジスタを、抵抗素子と同等の素子として機能させることができる場合がある。例えば、トランジスタがｎチャネル型である場合、固定電位Ｖａまたは固定電位Ｖｂを高く（低く）することで、トランジスタの実効抵抗を低く（高く）することができる場合がある。固定電位Ｖａ及び固定電位Ｖｂを共に高く（低く）することで、一つのゲートしか有さないトランジスタによって得られる実効抵抗よりも低い（高い）実効抵抗が得られる場合がある。
　なお、トランジスタ１００Ａのその他の構成は、先に示すトランジスタ１００と同様であり、同様の効果を奏する。
　また、トランジスタ１００Ａ上にさらに、絶縁膜を形成してもよい。その場合の一例を図４４Ａ及び４４Ｂに示す。図４４Ａ及び４４Ｂは、トランジスタ１００Ｂの断面図である。トランジスタ１００Ｂの上面図としては、図４３Ａに示すトランジスタ１００Ａと同様であるため、ここでの説明は省略する。
　図４４Ａ及び４４Ｂに示すトランジスタ１００Ｂは、導電膜１２０ａ、１２０ｂ、絶縁膜１１８上に絶縁膜１２２を有する。それ以外の構成については、トランジスタ１００Ａと同様であり、同様の効果を奏する。
　絶縁膜１２２は、トランジスタ等に起因する凹凸等を平坦化させる機能を有する。絶縁膜１２２は、絶縁性であればよく、無機材料または有機材料を用いて形成される。該無機材料としては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜等が挙げられる。該有機材料としては、例えば、アクリル樹脂、またはポリイミド樹脂等の感光性の樹脂材料が挙げられる。
＜３−３．トランジスタの構成例３＞
　次に、図４３Ａ乃至４３Ｃに示すトランジスタと異なる構成について、図４５Ａ乃至４７Ｂを用いて説明する。
　図４５Ａ及び４５Ｂは、トランジスタ１００Ｃの断面図であり、図４６Ａ及び４６Ｂは、トランジスタ１００Ｄの断面図であり、図４７Ａ及び４７Ｂは、トランジスタ１００Ｅの断面図である。なお、トランジスタ１００Ｃ、トランジスタ１００Ｄ、及びトランジスタ１００Ｅの上面図としては、図４３Ａに示すトランジスタ１００Ａと同様であるため、ここでの説明は省略する。
　図４５Ａ及び４５Ｂに示すトランジスタ１００Ｃは、導電膜１１２の積層構造、導電膜１１２の形状、及び絶縁膜１１０の形状がトランジスタ１００Ａと異なる。
　トランジスタ１００Ｃの導電膜１１２は、絶縁膜１１０上の導電膜１１２＿１と、導電膜１１２＿１上の導電膜１１２＿２と、を有する。例えば、導電膜１１２＿１として、酸化物導電膜を用いることにより、絶縁膜１１０に過剰酸素を添加することができる。上記酸化物導電膜は、スパッタリング法を用い、酸素ガスを含む雰囲気にて形成することができる。また、上記酸化物導電膜としては、例えば、インジウムと錫とを有する酸化物、タングステンとインジウムとを有する酸化物、タングステンとインジウムと亜鉛とを有する酸化物、チタンとインジウムとを有する酸化物、チタンとインジウムと錫とを有する酸化物、インジウムと亜鉛とを有する酸化物、シリコンとインジウムと錫とを有する酸化物、インジウムとガリウムと亜鉛とを有する酸化物等が挙げられる。
　また、図４５Ｂに示すように、開口部１４３において、導電膜１１２＿２と、導電膜１０６とが接続される。開口部１４３を形成する際に、導電膜１１２＿１となる導電膜を形成した後、開口部１４３を形成することで、図４５Ｂに示す形状とすることができる。導電膜１１２＿１に酸化物導電膜を適用した場合、導電膜１１２＿２と、導電膜１０６とが接続される構成とすることで、導電膜１１２と導電膜１０６との接続抵抗を低くすることができる。
　また、トランジスタ１００Ｃの導電膜１１２及び絶縁膜１１０は、テーパー形状である。より具体的には、導電膜１１２の下端部は、導電膜１１２の上端部よりも外側に形成される。また、絶縁膜１１０の下端部は、絶縁膜１１０の上端部よりも外側に形成される。また、導電膜１１２の下端部は、絶縁膜１１０の上端部と概略同じ位置に形成される。
　トランジスタ１００Ｃの導電膜１１２及び絶縁膜１１０をテーパー形状とすることで、トランジスタ１００Ａの導電膜１１２及び絶縁膜１１０が矩形の場合と比較し、絶縁膜１１６の被覆性を高めることができるため好適である。
　なお、トランジスタ１００Ｃのその他の構成は、先に示すトランジスタ１００Ａと同様であり、同様の効果を奏する。
　図４６Ａ及び４６Ｂに示すトランジスタ１００Ｄは、導電膜１１２の積層構造、導電膜１１２の形状、及び絶縁膜１１０の形状がトランジスタ１００Ａと異なる。
　トランジスタ１００Ｄの導電膜１１２は、絶縁膜１１０上の導電膜１１２＿１と、導電膜１１２＿１上の導電膜１１２＿２と、を有する。また、導電膜１１２＿１の下端部は、導電膜１１２＿２の上端部よりも外側に形成される。例えば、導電膜１１２＿１と、導電膜１１２＿２と、絶縁膜１１０と、を同じマスクで加工し、導電膜１１２＿２をウエットエッチング法で、導電膜１１２＿１及び絶縁膜１１０をドライエッチング法で、それぞれ加工することで、上記の構造とすることができる。
　また、トランジスタ１００Ｄの構造とすることで、酸化物半導体膜１０８中に、領域１０８ｆが形成される場合がある。領域１０８ｆは、チャネル領域１０８ｉとソース領域１０８ｓとの間、及びチャネル領域１０８ｉとドレイン領域１０８ｄとの間に形成される。
　領域１０８ｆは、高抵抗領域あるいは低抵抗領域のいずれか一方として機能する。高抵抗領域とは、チャネル領域１０８ｉと同等の抵抗を有し、ゲート電極として機能する導電膜１１２が重畳しない領域である。領域１０８ｆが高抵抗領域の場合、領域１０８ｆは、所謂オフセット領域として機能する。領域１０８ｆがオフセット領域として機能する場合においては、トランジスタ１００Ｄのオン電流の低下を抑制するために、チャネル長（Ｌ）方向において、領域１０８ｆを１μｍ以下とすればよい。
　また、低抵抗領域とは、チャネル領域１０８ｉよりも抵抗が低く、且つソース領域１０８ｓ及びドレイン領域１０８ｄよりも抵抗が高い領域である。領域１０８ｆが低抵抗領域の場合、領域１０８ｆは、所謂、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域として機能する。領域１０８ｆがＬＤＤ領域として機能する場合においては、ドレイン領域の電界緩和が可能となるため、ドレイン領域の電界に起因したトランジスタのしきい値電圧の変動を低減することができる。
　なお、領域１０８ｆをＬＤＤ領域とする場合には、例えば、絶縁膜１１６から領域１０８ｆに窒素、水素、フッ素の１以上を供給する、あるいは、絶縁膜１１０及び導電膜１１２＿１をマスクとして、導電膜１１２＿１の上方から不純物元素を添加することで、当該不純物が導電膜１１２＿１及び絶縁膜１１０を通過して酸化物半導体膜１０８に添加されることで領域１０８ｆを形成することができる。
　また、図４６Ｂに示すように、開口部１４３において、導電膜１１２＿２と導電膜１０６とが接続される。
　なお、トランジスタ１００Ｄのその他の構成は、先に示すトランジスタ１００Ａと同様であり、同様の効果を奏する。
　図４７Ａ及び４７Ｂに示すトランジスタ１００Ｅは、導電膜１１２の積層構造、導電膜１１２の形状、及び絶縁膜１１０の形状がトランジスタ１００Ａと異なる。
　トランジスタ１００Ｅの導電膜１１２は、絶縁膜１１０上の導電膜１１２＿１と、導電膜１１２＿１上の導電膜１１２＿２と、を有する。また、導電膜１１２＿１の下端部は、導電膜１１２＿２の下端部よりも外側に形成される。また、絶縁膜１１０の下端部は、導電膜１１２＿１の下端部よりも外側に形成される。例えば、導電膜１１２＿１と、導電膜１１２＿２と、絶縁膜１１０と、を同じマスクで加工し、導電膜１１２＿２及び導電膜１１２＿１をウエットエッチング法で、絶縁膜１１０をドライエッチング法で、それぞれ加工することで、上記の構造とすることができる。
　また、トランジスタ１００Ｄと同様に、トランジスタ１００Ｅには、酸化物半導体膜１０８中に領域１０８ｆが形成される場合がある。領域１０８ｆは、チャネル領域１０８ｉとソース領域１０８ｓとの間、及びチャネル領域１０８ｉとドレイン領域１０８ｄとの間に形成される。
　また、図４７Ｂに示すように、開口部１４３において、導電膜１１２＿２と、導電膜１０６とが接続される。
　なお、トランジスタ１００Ｅのその他の構成は、先に示すトランジスタ１００Ａと同様であり、同様の効果を奏する。
＜３−４．トランジスタの構成例４＞
　次に、図４３Ａ乃至４３Ｃに示すトランジスタ１００Ａと異なる構成について、図４８Ａ乃至５２Ｂを用いて説明する。
　図４８Ａ及び４８Ｂは、トランジスタ１００Ｆの断面図であり、図４９Ａ及び４９Ｂは、トランジスタ１００Ｇの断面図であり、図５０Ａ及び５０Ｂは、トランジスタ１００Ｈの断面図であり、図５１Ａ及び５１Ｂは、トランジスタ１００Ｊの断面図であり、図５２Ａ及び５２Ｂは、トランジスタ１００Ｋの断面図である。なお、トランジスタ１００Ｆ、トランジスタ１００Ｇ、トランジスタ１００Ｈ、トランジスタ１００Ｊ、及びトランジスタ１００Ｋの上面図としては、図４３Ａに示すトランジスタ１００Ａと同様であるため、ここでの説明は省略する。
　トランジスタ１００Ｆ、トランジスタ１００Ｇ、トランジスタ１００Ｈ、トランジスタ１００Ｊ、及びトランジスタ１００Ｋは、先に示すトランジスタ１００Ａと酸化物半導体膜１０８の構造が異なる。それ以外の構成については、先に示すトランジスタ１００Ａと同様の構成であり、同様の効果を奏する。
　図４８Ａ及び４８Ｂに示すトランジスタ１００Ｆが有する酸化物半導体膜１０８は、絶縁膜１０４上の酸化物半導体膜１０８＿１と、酸化物半導体膜１０８＿１上の酸化物半導体膜１０８＿２と、酸化物半導体膜１０８＿２上の酸化物半導体膜１０８＿３と、を有する。また、チャネル領域１０８ｉ、ソース領域１０８ｓ、及びドレイン領域１０８ｄは、それぞれ、酸化物半導体膜１０８＿１、酸化物半導体膜１０８＿２、及び酸化物半導体膜１０８＿３の３層の積層構造である。
　図４９Ａ及び４９Ｂに示すトランジスタ１００Ｇが有する酸化物半導体膜１０８は、絶縁膜１０４上の酸化物半導体膜１０８＿２と、酸化物半導体膜１０８＿２上の酸化物半導体膜１０８＿３と、を有する。また、チャネル領域１０８ｉ、ソース領域１０８ｓ、及びドレイン領域１０８ｄは、それぞれ、酸化物半導体膜１０８＿２、及び酸化物半導体膜１０８＿３の２層の積層構造である。
　図５０Ａ及び５０Ｂに示すトランジスタ１００Ｈが有する酸化物半導体膜１０８は、絶縁膜１０４上の酸化物半導体膜１０８＿１と、酸化物半導体膜１０８＿１上の酸化物半導体膜１０８＿２と、を有する。また、チャネル領域１０８ｉ、ソース領域１０８ｓ、及びドレイン領域１０８ｄは、それぞれ、酸化物半導体膜１０８＿１、及び酸化物半導体膜１０８＿２の２層の積層構造である。
　図５１Ａ及び５１Ｂに示すトランジスタ１００Ｊが有する酸化物半導体膜１０８は、絶縁膜１０４上の酸化物半導体膜１０８＿１と、酸化物半導体膜１０８＿１上の酸化物半導体膜１０８＿２と、酸化物半導体膜１０８＿２上の酸化物半導体膜１０８＿３と、を有する。また、チャネル領域１０８ｉは、酸化物半導体膜１０８＿１、酸化物半導体膜１０８＿２、及び酸化物半導体膜１０８＿３の３層の積層構造であり、ソース領域１０８ｓ、及びドレイン領域１０８ｄは、それぞれ、酸化物半導体膜１０８＿１、及び酸化物半導体膜１０８＿２の２層の積層構造である。なお、トランジスタ１００Ｊのチャネル幅（Ｗ）方向の断面において、酸化物半導体膜１０８＿３が、酸化物半導体膜１０８＿１及び酸化物半導体膜１０８＿２の側面を覆う。
　図５２Ａ及び５２Ｂに示すトランジスタ１００Ｋが有する酸化物半導体膜１０８は、絶縁膜１０４上の酸化物半導体膜１０８＿２と、酸化物半導体膜１０８＿２上の酸化物半導体膜１０８＿３と、を有する。また、チャネル領域１０８ｉは、酸化物半導体膜１０８＿２、及び酸化物半導体膜１０８＿３の２層の積層構造であり、ソース領域１０８ｓ、及びドレイン領域１０８ｄは、それぞれ、酸化物半導体膜１０８＿２の単層構造である。なお、トランジスタ１００Ｋのチャネル幅（Ｗ）方向の断面において、酸化物半導体膜１０８＿３が、酸化物半導体膜１０８＿２の側面を覆う。
　チャネル領域１０８ｉのチャネル幅（Ｗ）方向の側面またはその近傍においては、加工におけるダメージにより欠陥（例えば、酸素欠損）が形成されやすい、あるいは不純物の付着により汚染されやすい。そのため、チャネル領域１０８ｉが実質的に真性であっても、電界などのストレスが印加されることによって、チャネル領域１０８ｉのチャネル幅（Ｗ）方向の側面またはその近傍が活性化され、低抵抗（ｎ型）領域となりやすい。また、チャネル領域１０８ｉのチャネル幅（Ｗ）方向の側面またはその近傍がｎ型領域の場合、当該ｎ型領域がキャリアのパスとなるため、寄生チャネルが形成される場合がある。
　そこで、トランジスタ１００Ｊ、及びトランジスタ１００Ｋにおいては、チャネル領域１０８ｉを積層構造とし、チャネル領域１０８ｉのチャネル幅（Ｗ）方向の側面を、積層構造のうちの一層で覆う構成とする。当該構成とすることで、チャネル領域１０８ｉの側面またはその近傍の欠陥を抑制する、あるいはチャネル領域１０８ｉの側面またはその近傍への不純物の付着を低減することが可能となる。
［バンド構造］
　ここで、絶縁膜１０４、酸化物半導体膜１０８＿１、１０８＿２、１０８＿３、及び絶縁膜１１０のバンド構造、絶縁膜１０４、酸化物半導体膜１０８＿２、１０８＿３、及び絶縁膜１１０のバンド構造、並びに絶縁膜１０４、酸化物半導体膜１０８＿１、１０８＿２、及び絶縁膜１１０のバンド構造について、図５３Ａ乃至５３Ｃを用いて説明する。なお、図５３Ａ乃至５３Ｃは、チャネル領域１０８ｉにおけるバンド構造である。
　図５３Ａは、絶縁膜１０４、酸化物半導体膜１０８＿１、１０８＿２、１０８＿３、及び絶縁膜１１０を有する積層構造の膜厚方向のバンド構造の一例である。また、図５３Ｂは、絶縁膜１０４、酸化物半導体膜１０８＿２、１０８＿３、及び絶縁膜１１０を有する積層構造の膜厚方向のバンド構造の一例である。また、図５３Ｃは、絶縁膜１０４、酸化物半導体膜１０８＿１、１０８＿２、及び絶縁膜１１０を有する積層構造の膜厚方向のバンド構造の一例である。なお、バンド構造は、理解を容易にするため絶縁膜１０４、酸化物半導体膜１０８＿１、１０８＿２、１０８＿３、及び絶縁膜１１０の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
　また、図５３Ａは、絶縁膜１０４、１１０として酸化シリコン膜を用い、酸化物半導体膜１０８＿１として金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８＿２として金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８＿３として金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いる構成のバンド図である。
　また、図５３Ｂは、絶縁膜１０４、１１０として酸化シリコン膜を用い、酸化物半導体膜１０８＿２として金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８＿３として金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いる構成のバンド図である。
　また、図５３Ｃは、絶縁膜１０４、１１０として酸化シリコン膜を用い、酸化物半導体膜１０８＿１として金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８＿２として金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いる構成のバンド図である。
　図５３Ａに示すように、酸化物半導体膜１０８＿１、１０８＿２、１０８＿３において、伝導帯下端のエネルギー準位はなだらかに変化する。また、図５３Ｂに示すように、酸化物半導体膜１０８＿２、１０８＿３において、伝導帯下端のエネルギー準位はなだらかに変化する。また、図５３Ｃに示すように、酸化物半導体膜１０８＿１、１０８＿２において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、伝導帯下端のエネルギー準位は連続的に変化または連続接合する。このようなバンド構造を有するためには、酸化物半導体膜１０８＿１と酸化物半導体膜１０８＿２との界面、または酸化物半導体膜１０８＿２と酸化物半導体膜１０８＿３との界面において、トラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないとする。
　酸化物半導体膜１０８＿１、１０８＿２、１０８＿３に連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。
　図５３Ａ乃至５３Ｃに示す構成とすることで酸化物半導体膜１０８＿２がウェル（井戸）となり、上記積層構造を用いたトランジスタにおいて、チャネル領域が酸化物半導体膜１０８＿２に形成されることがわかる。
　なお、酸化物半導体膜１０８＿１、１０８＿３を設けることにより、酸化物半導体膜１０８＿２に形成されうる欠陥準位を酸化物半導体膜１０８＿２より遠ざけることができる。
　また、欠陥準位がチャネル領域として機能する酸化物半導体膜１０８＿２の伝導帯下端のエネルギー準位（Ｅｃ）より真空準位から遠くなることがあり、欠陥準位に電子が蓄積しやすくなってしまう。欠陥準位に電子が蓄積されることで、マイナスの固定電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。したがって、欠陥準位が酸化物半導体膜１０８＿２の伝導帯下端のエネルギー準位（Ｅｃ）より真空準位に近くなるような構成にすると好ましい。このようにすることで、欠陥準位に電子が蓄積しにくくなり、トランジスタのオン電流を増大させることが可能であると共に、電界効果移動度を高めることができる。
　また、酸化物半導体膜１０８＿１、１０８＿３は、酸化物半導体膜１０８＿２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体膜１０８＿２の伝導帯下端のエネルギー準位と、酸化物半導体膜１０８＿１、１０８＿３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下である。すなわち、酸化物半導体膜１０８＿１、１０８＿３の電子親和力と、酸化物半導体膜１０８＿２の電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下である。
　このような構成を有することで、酸化物半導体膜１０８＿２が主な電流経路となる。すなわち、酸化物半導体膜１０８＿２は、チャネル領域としての機能を有し、酸化物半導体膜１０８＿１、１０８＿３は、酸化物絶縁膜としての機能を有する。また、酸化物半導体膜１０８＿１、１０８＿３は、チャネル領域が形成される酸化物半導体膜１０８＿２を構成する金属元素の一種以上から構成される酸化物半導体膜を用いると好ましい。このような構成とすることで、酸化物半導体膜１０８＿１と酸化物半導体膜１０８＿２との界面、または酸化物半導体膜１０８＿２と酸化物半導体膜１０８＿３との界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。
　また、酸化物半導体膜１０８＿１、１０８＿３は、チャネル領域の一部として機能することを防止するため、導電率が十分に低い材料を用いるものとする。そのため、酸化物半導体膜１０８＿１、１０８＿３を、その物性及び／または機能から、それぞれ酸化物絶縁膜とも呼べる。または、酸化物半導体膜１０８＿１、１０８＿３には、電子親和力（真空準位と伝導帯下端のエネルギー準位との差）が酸化物半導体膜１０８＿２よりも小さく、伝導帯下端のエネルギー準位が酸化物半導体膜１０８＿２の伝導帯下端エネルギー準位と差分（バンドオフセット）を有する材料を用いるものとする。また、ドレイン電圧の大きさに依存したしきい値電圧の差が生じることを抑制するためには、酸化物半導体膜１０８＿１、１０８＿３の伝導帯下端のエネルギー準位が、酸化物半導体膜１０８＿２の伝導帯下端のエネルギー準位よりも真空準位に近い材料を用いると好適である。例えば、酸化物半導体膜１０８＿２の伝導帯下端のエネルギー準位と、酸化物半導体膜１０８＿１、１０８＿３の伝導帯下端のエネルギー準位との差が、０．２ｅＶ以上、好ましくは０．５ｅＶ以上とすることが好ましい。
　また、酸化物半導体膜１０８＿１、１０８＿３は、膜中にスピネル型の結晶構造が含まれないことが好ましい。酸化物半導体膜１０８＿１、１０８＿３の膜中にスピネル型の結晶構造を含む場合、該スピネル型の結晶構造と他の領域との界面において、導電膜１２０ａ、１２０ｂの構成元素が酸化物半導体膜１０８＿２へ拡散してしまう場合がある。なお、酸化物半導体膜１０８＿１、１０８＿３が後述するＣＡＡＣ−ＯＳである場合、導電膜１２０ａ、１２０ｂの構成元素、例えば、銅元素のブロッキング性が高くなり好ましい。
　また、本実施の形態においては、酸化物半導体膜１０８＿１、１０８＿３として、金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いる構成について例示したが、これに限定されない。例えば、酸化物半導体膜１０８＿１、１０８＿３として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：４：５［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：５：６［原子数比］、またはＩｎ：Ｇａ：Ｚｎ＝１：１０：１［原子数比］の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いてもよい。あるいは、酸化物半導体膜１０８＿１、１０８＿３として、金属元素の原子数比がＧａ：Ｚｎ＝１０：１の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いてもよい。この場合、酸化物半導体膜１０８＿２として金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８＿１、１０８＿３として金属元素の原子数比がＧａ：Ｚｎ＝１０：１の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いると、酸化物半導体膜１０８＿２の伝導帯下端のエネルギー準位と、酸化物半導体膜１０８＿１、１０８＿３の伝導帯下端のエネルギー準位との差を０．６ｅＶ以上とすることができるため好適である。
　なお、酸化物半導体膜１０８＿１、１０８＿３として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の金属酸化物ターゲットを用いる場合、酸化物半導体膜１０８＿１、１０８＿３は、Ｉｎ：Ｇａ：Ｚｎ＝１：β１（０＜β１≦２）：β２（０＜β２≦２）となる場合がある。また、酸化物半導体膜１０８＿１、１０８＿３として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の金属酸化物ターゲットを用いる場合、酸化物半導体膜１０８＿１、１０８＿３は、Ｉｎ：Ｇａ：Ｚｎ＝１：β３（１≦β３≦５）：β４（２≦β４≦６）となる場合がある。また、酸化物半導体膜１０８＿１、１０８＿３として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６［原子数比］の金属酸化物ターゲットを用いる場合、酸化物半導体膜１０８＿１、１０８＿３は、Ｉｎ：Ｇａ：Ｚｎ＝１：β５（１≦β５≦５）：β６（４≦β６≦８）となる場合がある。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
　本実施の形態では、本発明の一態様の半導体装置に用いることのできるトランジスタについて、詳細に説明する。
　なお、本実施の形態では、ボトムゲート型のトランジスタについて、図５４Ａ乃至６０Ｃを用いて説明する。
＜４−１．トランジスタの構成例１＞
　図５４Ａは、トランジスタ３００Ａの上面図であり、図５４Ｂは、図５４Ａに示す一点鎖線Ｘ１−Ｘ２間の断面図に相当し、図５４Ｃは、図５４Ａに示す一点鎖線Ｙ１−Ｙ２間の断面図に相当する。なお、図５４Ａにおいて、煩雑になることを避けるため、トランジスタ３００Ａの構成要素の一部（ゲート絶縁膜として機能する絶縁膜等）を省略して図示している。また、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方向と呼称する場合がある。なお、トランジスタの上面図においては、以降の図面においても図５４Ａと同様に、構成要素の一部を省略して図示する場合がある。
　図５４Ａ乃至５４Ｃに示すトランジスタ３００Ａは、基板３０２上の導電膜３０４と、基板３０２及び導電膜３０４上の絶縁膜３０６と、絶縁膜３０６上の絶縁膜３０７と、絶縁膜３０７上の酸化物半導体膜３０８と、酸化物半導体膜３０８上の導電膜３１２ａと、酸化物半導体膜３０８上の導電膜３１２ｂと、を有する。また、トランジスタ３００Ａ上、より詳しくは、導電膜３１２ａ、３１２ｂ及び酸化物半導体膜３０８上には絶縁膜３１４、３１６、及び絶縁膜３１８が設けられる。
　なお、トランジスタ３００Ａにおいて、絶縁膜３０６、３０７は、トランジスタ３００Ａのゲート絶縁膜としての機能を有し、絶縁膜３１４、３１６、３１８は、トランジスタ３００Ａの保護絶縁膜としての機能を有する。また、トランジスタ３００Ａにおいて、導電膜３０４は、ゲート電極としての機能を有し、導電膜３１２ａは、ソース電極としての機能を有し、導電膜３１２ｂは、ドレイン電極としての機能を有する。
　なお、本明細書等において、絶縁膜３０６、３０７を第１の絶縁膜と、絶縁膜３１４、３１６を第２の絶縁膜と、絶縁膜３１８を第３の絶縁膜と、それぞれ呼称する場合がある。
　図５４Ａ乃至５４Ｃに示すトランジスタ３００Ａは、チャネルエッチ型の構造を有する。本発明の一態様の酸化物半導体膜は、チャネルエッチ型のトランジスタに好適に用いることができる。
＜４−２．トランジスタの構成例２＞
　図５５Ａは、トランジスタ３００Ｂの上面図であり、図５５Ｂは、図５５Ａに示す一点鎖線Ｘ１−Ｘ２間の断面図に相当し、図５５Ｃは、図５５Ａに示す一点鎖線Ｙ１−Ｙ２間の断面図に相当する。
　図５５Ａ乃至５５Ｃに示すトランジスタ３００Ｂは、基板３０２上の導電膜３０４と、基板３０２及び導電膜３０４上の絶縁膜３０６と、絶縁膜３０６上の絶縁膜３０７と、絶縁膜３０７上の酸化物半導体膜３０８と、酸化物半導体膜３０８上の絶縁膜３１４と、絶縁膜３１４上の絶縁膜３１６と、絶縁膜３１４及び絶縁膜３１６に設けられる開口部３４１ａを介して酸化物半導体膜３０８に電気的に接続される導電膜３１２ａと、絶縁膜３１４及び絶縁膜３１６に設けられる開口部３４１ｂを介して酸化物半導体膜３０８に電気的に接続される導電膜３１２ｂとを有する。また、トランジスタ３００Ｂ上、より詳しくは、導電膜３１２ａ、３１２ｂ、及び絶縁膜３１６上には絶縁膜３１８が設けられる。
　なお、トランジスタ３００Ｂにおいて、絶縁膜３０６、３０７は、トランジスタ３００Ｂのゲート絶縁膜としての機能を有し、絶縁膜３１４、３１６は、酸化物半導体膜３０８の保護絶縁膜としての機能を有し、絶縁膜３１８は、トランジスタ３００Ｂの保護絶縁膜としての機能を有する。また、トランジスタ３００Ｂにおいて、導電膜３０４は、ゲート電極としての機能を有し、導電膜３１２ａは、ソース電極としての機能を有し、導電膜３１２ｂは、ドレイン電極としての機能を有する。
　図５４Ａ乃至５４Ｃに示すトランジスタ３００Ａは、チャネルエッチ型の構造を有するのに対し、図５５Ａ乃至５５Ｃに示すトランジスタ３００Ｂは、チャネル保護型の構造を有する。本発明の一態様の酸化物半導体膜は、チャネル保護型のトランジスタにも好適に用いることができる。
＜４−３．トランジスタの構成例３＞
　図５６Ａは、トランジスタ３００Ｃの上面図であり、図５６Ｂは、図５６Ａに示す一点鎖線Ｘ１−Ｘ２間の断面図に相当し、図５６Ｃは、図５６（Ａ）に示す一点鎖線Ｙ１−Ｙ２間の断面図に相当する。
　図５６Ａ乃至５６Ｃに示すトランジスタ３００Ｃは、図５５Ａ乃至５５Ｃに示すトランジスタ３００Ｂと絶縁膜３１４、３１６の形状が相違する。具体的には、トランジスタ３００Ｃの絶縁膜３１４、３１６は、酸化物半導体膜３０８のチャネル領域上に島状に設けられる。その他の構成は、トランジスタ３００Ｂと同様である。
＜４−４．トランジスタの構成例４＞
　図５７Ａは、トランジスタ３００Ｄの上面図であり、図５７Ｂは、図５７Ａに示す一点鎖線Ｘ１−Ｘ２間の断面図に相当し、図５７Ｃは、図５７Ａに示す一点鎖線Ｙ１−Ｙ２間の断面図に相当する。
　図５７Ａ乃至５７Ｃに示すトランジスタ３００Ｄは、基板３０２上の導電膜３０４と、基板３０２及び導電膜３０４上の絶縁膜３０６と、絶縁膜３０６上の絶縁膜３０７と、絶縁膜３０７上の酸化物半導体膜３０８と、酸化物半導体膜３０８上の導電膜３１２ａと、酸化物半導体膜３０８上の導電膜３１２ｂと、酸化物半導体膜３０８、及び導電膜３１２ａ、３１２ｂ上の絶縁膜３１４と、絶縁膜３１４上の絶縁膜３１６と、絶縁膜３１６上の絶縁膜３１８と、絶縁膜３１８上の導電膜３２０ａ、３２０ｂと、を有する。
　なお、トランジスタ３００Ｄにおいて、絶縁膜３０６、３０７は、トランジスタ３００Ｄの第１のゲート絶縁膜としての機能を有し、絶縁膜３１４、３１６、３１８は、トランジスタ３００Ｄの第２のゲート絶縁膜としての機能を有する。また、トランジスタ３００Ｄにおいて、導電膜３０４は、第１のゲート電極としての機能を有し、導電膜３２０ａは、第２のゲート電極としての機能を有し、導電膜３２０ｂは、表示装置に用いる画素電極としての機能を有する。また、導電膜３１２ａは、ソース電極としての機能を有し、導電膜３１２ｂは、ドレイン電極としての機能を有する。
　また、図５７Ｃに示すように導電膜３２０ａは、絶縁膜３０６、３０７、３１４、３１６、３１８に設けられる開口部３４２ｂ、３４２ｃにおいて、導電膜３０４に接続される。よって、導電膜３２０ａと導電膜３０４とは、同じ電位が与えられる。
　なお、トランジスタ３００Ｄにおいては、開口部３４２ｂ、３４２ｃを設け、導電膜３２０ａと導電膜３０４を接続する構成について例示したが、これに限定されない。例えば、開口部３４２ｂまたは開口部３４２ｃのいずれか一方の開口部のみを形成し、導電膜３２０ａと導電膜３０４を接続する構成、または開口部３４２ｂ及び開口部３４２ｃを設けずに、導電膜３２０ａと導電膜３０４を接続しない構成としてもよい。なお、導電膜３２０ａと導電膜３０４とを接続しない構成の場合、導電膜３２０ａと導電膜３０４には、それぞれ異なる電位を与えることができる。
　また、導電膜３２０ｂは、絶縁膜３１４、３１６、３１８に設けられる開口部３４２ａを介して、導電膜３１２ｂと接続される。
　なお、トランジスタ３００Ｄは、先に説明のＳ−ｃｈａｎｎｅｌ構造を有する。
＜４−５．トランジスタの構成例５＞
　また、図５４Ａ乃至５４Ｃに示すトランジスタ３００Ａが有する酸化物半導体膜３０８を積層構造としてもよい。その場合の一例を図５８Ａ及び５８Ｂ及び図５９Ａ及び５９Ｂに示す。
　図５８Ａ及び５８Ｂは、トランジスタ３００Ｅの断面図であり、図５９Ａ及び５９Ｂは、トランジスタ３００Ｆの断面図である。なお、トランジスタ３００Ｅ、３００Ｆの上面図は、図５４Ａに示すトランジスタ３００Ａの上面図と同様である。
　図５８Ａ及び５８Ｂに示すトランジスタ３００Ｅが有する酸化物半導体膜３０８は、酸化物半導体膜３０８＿１と、酸化物半導体膜３０８＿２と、酸化物半導体膜３０８＿３と、を有する。また、図５９Ａ及び５９Ｂに示すトランジスタ３００Ｆが有する酸化物半導体膜３０８は、酸化物半導体膜３０８＿２と、酸化物半導体膜３０８＿３と、を有する。
　なお、導電膜３０４、絶縁膜３０６、絶縁膜３０７、酸化物半導体膜３０８、酸化物半導体膜３０８＿１、酸化物半導体膜３０８＿２、酸化物半導体膜３０８＿３、導電膜３１２ａ、３１２ｂ、絶縁膜３１４、絶縁膜３１６、絶縁膜３１８、及び導電膜３２０ａ、３２０ｂとしては、それぞれ先に記載の導電膜１０６、絶縁膜１１６、絶縁膜１１４、酸化物半導体膜１０８、酸化物半導体膜１０８＿１、酸化物半導体膜１０８＿２、酸化物半導体膜１０８＿３、導電膜１２０ａ、１２０ｂ、絶縁膜１０４、絶縁膜１１８、絶縁膜１１６、及び導電膜１１２と同様な材料を用いることができる。
＜４−６．トランジスタの構成例６＞
　図６０Ａは、トランジスタ３００Ｇの上面図であり、図６０Ｂは、図６０Ａに示す一点鎖線Ｘ１−Ｘ２間の断面図に相当し、図６０Ｃは、図６０Ａに示す一点鎖線Ｙ１−Ｙ２間の断面図に相当する。
　図６０Ａ乃至６０Ｃに示すトランジスタ３００Ｇは、基板３０２上の導電膜３０４と、基板３０２及び導電膜３０４上の絶縁膜３０６と、絶縁膜３０６上の絶縁膜３０７と、絶縁膜３０７上の酸化物半導体膜３０８と、酸化物半導体膜３０８上の導電膜３１２ａと、酸化物半導体膜３０８上の導電膜３１２ｂと、酸化物半導体膜３０８、導電膜３１２ａ、及び導電膜３１２ｂ上の絶縁膜３１４と、絶縁膜３１４上の絶縁膜３１６と、絶縁膜３１６上の導電膜３２０ａと、絶縁膜３１６上の導電膜３２０ｂと、を有する。
　また、絶縁膜３０６及び絶縁膜３０７は、開口部３５１を有し、絶縁膜３０６及び絶縁膜３０７上には、開口部３５１を介して導電膜３０４と電気的に接続される導電膜３１２ｃが形成される。また、絶縁膜３１４及び絶縁膜３１６は、導電膜３１２ｂに達する開口部３５２ａと、導電膜３１２ｃに達する開口部３５２ｂとを有する。
　また、酸化物半導体膜３０８は、導電膜３０４側の酸化物半導体膜３０８＿２と、酸化物半導体膜３０８＿２上の酸化物半導体膜３０８＿３と、を有する。
　また、トランジスタ３００Ｇの上には、絶縁膜３１８が設けられる。絶縁膜３１８は、絶縁膜３１６、導電膜３２０ａ、及び導電膜３２０ｂを覆うように形成される。
　なお、トランジスタ３００Ｇにおいて、絶縁膜３０６、３０７は、トランジスタ３００Ｇの第１のゲート絶縁膜としての機能を有し、絶縁膜３１４、３１６は、トランジスタ３００Ｇの第２のゲート絶縁膜としての機能を有し、絶縁膜３１８は、トランジスタ３００Ｇの保護絶縁膜としての機能を有する。また、トランジスタ３００Ｇにおいて、導電膜３０４は、第１のゲート電極としての機能を有し、導電膜３２０ａは、第２のゲート電極としての機能を有し、導電膜３２０ｂは、表示装置に用いる画素電極としての機能を有する。また、トランジスタ３００Ｇにおいて、導電膜３１２ａは、ソース電極としての機能を有し、導電膜３１２ｂは、ドレイン電極としての機能を有する。また、トランジスタ３００Ｇにおいて、導電膜３１２ｃは接続電極としての機能を有する。
　なお、トランジスタ３００Ｇは、先に説明のＳ−ｃｈａｎｎｅｌ構造を有する。
　また、トランジスタ３００Ａ乃至３００Ｇの構造を、それぞれ自由に組み合わせて用いてもよい。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
　本実施の形態では、本発明の一態様の金属酸化物膜を有する半導体装置について、図６１乃至６３を参照して説明する。
＜５−１．半導体装置の構成例１＞
　図６１は、実施の形態３に示すトランジスタ３００Ｄと、実施の形態２に示すトランジスタ１００Ｂとを積層構造とする場合の一例のチャネル長（Ｌ）方向の断面図である。
　トランジスタ３００Ｄと、トランジスタ１００Ｂと、を積層構造とすることで、トランジスタの配置面積を縮小させることができる。
　例えば、図６１の構成を、表示装置の画素部に用いることで、当該表示装置の画素密度を高めることが可能となる。例えば、表示装置の画素密度が１０００ｐｐｉ（ｐｉｘｅｌ　ｐｅｒ　ｉｎｃｈ）を超える、または表示装置の画素密度が２０００ｐｐｉを超える場合においても、図６１に示すような配置とすることで、画素の開口率を高めることができる。なお、ｐｐｉは、１インチあたりの画素数を表す単位である。
　また、トランジスタ３００Ｄとトランジスタ１００Ｂとを積層構造とすることで、先に示す構成と一部異なる構成となる。
　例えば、図６１において、トランジスタ３００Ｄは、先に示す構成と以下の構成が異なる。
　図６１に示すトランジスタ３００Ｄは、絶縁膜３１８と、導電膜３２０ａとの間に絶縁膜３１９と、絶縁膜１１０ａとを有する。
　絶縁膜３１９としては、絶縁膜３１４または絶縁膜３１６に示す材料を用いることができる。絶縁膜３１９は、酸化物半導体膜１０８と、絶縁膜３１８とが接しないように設けられる。また、絶縁膜１１０ａとしては、絶縁膜１１０と同じ絶縁膜を加工することで形成される。なお、トランジスタ３００Ｄが有する導電膜３２０ａと、トランジスタ１００Ｂが有する導電膜１１２とは、同じ導電膜を加工することで形成される。
　また、図６１に示すトランジスタ１００Ｂは、導電膜１０６の代わりに導電膜３１２ｃを有する。また、図６１に示すトランジスタ１００Ｂは、絶縁膜１０４の代わりに絶縁膜３１４、３１６、３１８、３１９を有する。絶縁膜１０４を、トランジスタ３００Ｄが有する絶縁膜３１４、３１６、３１８、３１９とすることで、トランジスタの作製工程を短くすることができる。
　また、図６１においては、トランジスタ１００Ｂの導電膜１２０ｂに導電膜３４４が接続されている。なお、導電膜３４４は、絶縁膜１２２に設けられた開口部３４２を介して、導電膜１２０ｂに電気的に接続される。また、導電膜３４４としては、導電膜３２０ａに用いることができる材料を適用すればよい。なお、導電膜３４４は、表示装置の画素電極としての機能を有する。
　また、図６１においては、トランジスタ３００Ｄと、トランジスタ１００Ｂとが積層構造とする場合について説明したがこれに限定されない。例えば、図６２及び図６３に示す構成としてもよい。
＜５−２．半導体装置の構成例２＞
　図６２は、トランジスタ９５０と、実施の形態３に示すトランジスタ３００Ａとを積層構造とする場合の一例のチャネル長（Ｌ）方向の断面図である。
　図６２に示すトランジスタ９５０は、基板９５２と、基板９５２上の絶縁膜９５４と、絶縁膜９５４上の半導体膜９５６と、半導体膜９５６上の絶縁膜９５８と、絶縁膜９５８上の導電膜９６０と、絶縁膜９５４、半導体膜９５６、及び導電膜９６０上の絶縁膜９６２と、絶縁膜９６２上の絶縁膜９６４と、半導体膜９５６に電気的に接続される導電膜９６６ａ、９６６ｂと、を有する。また、トランジスタ９５０上には絶縁膜９６８が設けられる。
　半導体膜９５６は、シリコンを有する。特に、半導体膜９５６は、結晶性のシリコンを有すると好ましい。トランジスタ９５０は、所謂低温ポリシリコンを用いたトランジスタである。例えば、表示装置の駆動回路部に、低温ポリシリコンを用いたトランジスタを用いることで、高い電界効果移動度を得ることができるため好適である。また、トランジスタ３００Ａを、例えば、表示装置の画素部に用いると消費電力を抑制できるため好適である。
　また、基板９５２には、ガラス基板またはプラスティック基板等を用いることができる。また、絶縁膜９５４は、トランジスタ９５０の下地絶縁膜としての機能を有する。絶縁膜９５４には、例えば酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン等を用いることができる。絶縁膜９５８は、トランジスタ９５０のゲート絶縁膜としての機能を有する。絶縁膜９５８には、絶縁膜９５４に列挙した材料を用いることができる。導電膜９６０は、トランジスタ９５０のゲート電極としての機能を有する。導電膜９６０には、先の実施の形態で示す導電膜３１２ａ、３１２ｂ、１２０ａ、１２０ｂ等と同じ材料を用いることができる。絶縁膜９６２、９６４、９６８は、トランジスタ９５０の保護絶縁膜としての機能を有する。また、導電膜９６６ａ、９６６ｂは、トランジスタ９５０のソース電極及びドレイン電極としての機能を有する。導電膜９６６ａ、９６６ｂには、先の実施の形態で示す導電膜３１２ａ、３１２ｂ、１２０ａ、１２０ｂ等と同じ材料を用いることができる。
　また、トランジスタ９５０と、トランジスタ３００Ａとの間には、絶縁膜９７０と、絶縁膜９７２とが設けられる。またトランジスタ３００Ａを覆って絶縁膜９７４が設けられている。絶縁膜９７０は、バリア膜としての機能を有する。具体的には、絶縁膜９７０は、トランジスタ９５０が有する不純物、例えば、水素などがトランジスタ３００Ａ側に入り込まないように形成される。また、絶縁膜９７２は、トランジスタ３００Ａの下地絶縁膜としての機能を有する。
　絶縁膜９７０としては、例えば、水素の放出が少なく、水素の拡散を抑制できる材料が好ましい。当該材料としては、窒化シリコン、酸化アルミニウムなどが挙げられる。また、絶縁膜９７２は、例えば、過剰酸素を有すると好ましい。絶縁膜９７２には、絶縁膜３１４、３１６に示す材料を用いることができる。
　また、図６２においては、トランジスタ９５０と、トランジスタ３００Ａとが重ならない構造としたがこれに限定されず、例えば、トランジスタ９５０のチャネル領域と、トランジスタ３００Ａのチャネル領域とを重なるように配置してもよい。この場合の一例を図６３に示す。図６３は、トランジスタ９５０と、トランジスタ３００Ａとを積層構造とする場合の一例のチャネル長（Ｌ）方向の断面図である。図６３に示すような構成とすることで、トランジスタの配置面積をさらに縮小させることができる。
　なお、図示しないが、トランジスタ９５０と、実施の形態２及び３に示すその他のトランジスタ（例えば、トランジスタ１００Ａ乃至１００Ｋ、及びトランジスタ３００Ｂ乃至３００Ｇ）とを積層構造としてもよい。
　このように、本発明の一態様の金属酸化物膜は、様々な形状のトランジスタが積層された構造にも好適に用いることができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
　本実施の形態においては、先の実施の形態で例示したトランジスタを有する表示装置の一例について、図６４乃至７１を用いて以下説明を行う。
　図６４は、表示装置の一例を示す上面図である。図６４に示す表示装置７００は、第１の基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドライバ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシール材７１２と、第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、第１の基板７０１と第２の基板７０５は、シール材７１２によって封止されている。すなわち、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６は、第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお、図６４には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設けられる。
　また、表示装置７００は、第１の基板７０１上のシール材７１２によって囲まれている領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６と、それぞれ電気的に接続されるＦＰＣ端子部７０８（ＦＰＣ：Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔ）が設けられる。また、ＦＰＣ端子部７０８には、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６に各種信号等が供給される。また、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８には、信号線７１０が各々接続されている。ＦＰＣ７１６により供給される各種信号等は、信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８に与えられる。
　また、表示装置７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示装置７００としては、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成しても良い、またはソースドライバ回路部７０４のみを第１の基板７０１に形成しても良い。この場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に形成する構成としても良い。なお、別途形成した駆動回路基板の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方法、ワイヤボンディング方法などを用いることができる。
　また、表示装置７００が有する画素部７０２、ソースドライバ回路部７０４及びゲートドライバ回路部７０６は、複数のトランジスタを有している。
　また、表示装置７００は、様々な素子を有することが出来る。該素子の一例としては、例えば、エレクトロルミネッセンス（ＥＬ）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤなど）、発光トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク素子、電気泳動素子、エレクトロウェッティング素子、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）ディスプレイ（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、デジタル・マイクロ・シャッター（ＤＭＳ）素子、インターフェアレンス・モジュレーション（ＩＭＯＤ）素子など）、圧電セラミックディスプレイなどが挙げられる。
　また、ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ　Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ　Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク素子又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
　なお、表示装置７００における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素によって、異なる２色を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
　また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色発光（Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルタともいう。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、Ｗを、それぞれの発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合よりも、さらに消費電力を低減できる場合がある。
　また、カラー化方式としては、上述の白色発光からの発光の一部をカラーフィルタを通すことで赤色、緑色、青色に変換する方式（カラーフィルタ方式）の他、赤色、緑色、青色の発光をそれぞれ用いる方式（３色方式）、または青色発光からの発光の一部を赤色や緑色に変換する方式（色変換方式、量子ドット方式）を適用してもよい。
　本実施の形態においては、表示素子として液晶素子及びＥＬ素子を用いる構成について、図６５乃至６７を用いて説明する。なお、図６５及び図６６は、図６４に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子として液晶素子を用いた構成である。また、図６７は、図６４に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子としてＥＬ素子を用いた構成である。
　まず、図６５乃至６７に示す共通部分について最初に説明し、次に異なる部分について以下に説明する。
＜６−１．表示装置の共通部分に関する説明＞
　図６５乃至６７に示す表示装置７００は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。また、引き回し配線部７１１は、信号線７１０を有する。また、画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。また、ソースドライバ回路部７０４は、トランジスタ７５２を有する。
　トランジスタ７５０及びトランジスタ７５２は、先に示すトランジスタ１００Ｂと同様の構成である。なお、トランジスタ７５０及びトランジスタ７５２の構成については、先の実施の形態に示す、その他のトランジスタを用いてもよい。
　本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有する。該トランジスタは、オフ電流を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
　また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを液晶表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
　容量素子７９０は、トランジスタ７５０が有する第１のゲート電極として機能する導電膜と同一の導電膜を加工する工程を経て形成される下部電極と、トランジスタ７５０が有するソース電極及びドレイン電極として機能する導電膜と同一の導電膜を加工する工程を経て形成される上部電極と、を有する。また、下部電極と上部電極との間には、トランジスタ７５０が有する第１のゲート絶縁膜として機能する絶縁膜と同一の絶縁膜を形成する工程を経て形成される絶縁膜と、トランジスタ７５０の保護絶縁膜として機能する絶縁膜と同一の絶縁膜を形成する工程を経て形成される絶縁膜とが設けられる。すなわち、容量素子７９０は、一対の電極間に誘電体膜として機能する絶縁膜が挟持された積層型の構造である。
　また、図６５乃至６７において、トランジスタ７５０、トランジスタ７５２、及び容量素子７９０上に平坦化絶縁膜７７０が設けられている。
　また、図６５乃至６７においては、画素部７０２が有するトランジスタ７５０、及びソースドライバ回路部７０４が有するトランジスタ７５２として、同じ構造のトランジスタを用いる構成について例示したが、これに限定されない。例えば、画素部７０２と、ソースドライバ回路部７０４とは、異なるトランジスタを用いてもよい。具体的には、画素部７０２にトップゲート型のトランジスタを用い、ソースドライバ回路部７０４にボトムゲート型のトランジスタを用いる構成、あるいは画素部７０２にボトムゲート型のトランジスタを用い、ソースドライバ回路部７０４にトップゲート型のトランジスタを用いる構成などが挙げられる。なお、上記のソースドライバ回路部７０４を、ゲートドライバ回路部と読み替えてもよい。
　また、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程を経て形成される。信号線７１０として、例えば、銅元素を含む材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となる。
　また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程を経て形成される。また、接続電極７６０は、ＦＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
　また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いることができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられる。
　また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構造体７７８は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設けられる。なお、構造体７７８として、球状のスペーサを用いていても良い。
　また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、カラーフィルタとして機能する着色膜７３６と、遮光膜７３８及び着色膜７３６に接する絶縁膜７３４が設けられる。
＜６−２．液晶素子を用いる表示装置の構成例＞
　図６５に示す表示装置７００は、液晶素子７７５を有する。液晶素子７７５は、導電膜７７２、導電膜７７４、及び液晶層７７６を有する。導電膜７７４は、第２の基板７０５側に設けられ、対向電極としての機能を有する。図６５に示す表示装置７００は、導電膜７７２と導電膜７７４との間に印加される電圧によって、液晶層７７６の配向状態が変わることによって光の透過、非透過が制御され画像を表示することができる。
　また、導電膜７７２は、トランジスタ７５０が有するソース電極又はドレイン電極として機能する導電膜と電気的に接続される。導電膜７７２は、平坦化絶縁膜７７０上に形成され画素電極、すなわち表示素子の一方の電極として機能する。
　導電膜７７２としては、可視光において透光性のある導電膜、または可視光において反射性のある導電膜を用いることができる。可視光において透光性のある導電膜には、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。可視光において反射性のある導電膜には、例えば、アルミニウム、または銀を含む材料を用いるとよい。
　導電膜７７２に可視光において反射性のある導電膜を用いる場合、表示装置７００は、反射型の液晶表示装置となる。また、導電膜７７２に可視光において透光性のある導電膜を用いる場合、表示装置７００は、透過型の液晶表示装置となる。
　また、導電膜７７２上の構成を変えることで、液晶素子の駆動方式を変えることができる。この場合の一例を図６６に示す。また、図６６に示す表示装置７００は、液晶素子の駆動方式として横電界方式（例えば、ＦＦＳモード）を用いる構成の一例である。図６６に示す構成の場合、導電膜７７２上に絶縁膜７７３が設けられ、絶縁膜７７３上に導電膜７７４が設けられる。この場合、導電膜７７４は、共通電極（コモン電極ともいう）としての機能を有し、絶縁膜７７３を介して、導電膜７７２と導電膜７７４との間に生じる電界によって、液晶層７７６の配向状態を制御することができる。
　また、図６５及び図６６において図示しないが、導電膜７７２または導電膜７７４のいずれか一方または双方の、液晶層７７６と接する側に、それぞれ配向膜を設ける構成としてもよい。また、図６５及び図６６において図示しないが、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
　表示素子として液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
　また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性であるため配向処理が不要である。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。また、ブルー相を示す液晶材料は、視野角依存性が小さい。
　また、表示素子として液晶素子を用いる場合、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ　Ｓｙｍｍｅｔｒｉｃ　ａｌｉｇｎｅｄ　Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モードなどを用いることができる。
　また、表示装置７００は、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることができる。
＜６−３．発光素子を用いる表示装置＞
　図６７に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電膜７７２、ＥＬ層７８６、及び導電膜７８８を有する。図６７に示す表示装置７００は、発光素子７８２が有するＥＬ層７８６が発光することによって、画像を表示することができる。なお、ＥＬ層７８６は、有機化合物、または量子ドットなどの無機化合物を有する。
　有機化合物に用いることのできる材料としては、蛍光性材料または燐光性材料などが挙げられる。また、量子ドットに用いることのできる材料としては、コロイド状量子ドット材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料、などが挙げられる。また、１２族と１６族、１３族と１５族、または１４族と１６族の元素グループを含む材料を用いてもよい。または、カドミウム（Ｃｄ）、セレン（Ｓｅ）、亜鉛（Ｚｎ）、硫黄（Ｓ）、リン（Ｐ）、インジウム（Ｉｎ）、テルル（Ｔｅ）、鉛（Ｐｂ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）、アルミニウム（Ａｌ）、等の元素を有する量子ドット材料を用いてもよい。
　また、上述の有機化合物、及び無機化合物は、例えば、蒸着法（真空蒸着法を含む）、液滴吐出法（インクジェット法ともいう）、塗布法、グラビア印刷法等の方法を用いて形成することができる。また、ＥＬ層７８６は、低分子材料、中分子材料（オリゴマー、デンドリマーを含む）、または高分子材料を含んでも良い。
　ここで、液滴吐出法を用いてＥＬ層７８６を形成する方法について、図６８Ａ乃至６８Ｄを用いて説明する。図６８Ａ乃至６８Ｄは、ＥＬ層７８６の作製方法を説明する断面図である。
　まず、平坦化絶縁膜７７０上に導電膜７７２が形成され、導電膜７７２の一部を覆うように絶縁膜７３０が形成される（図６８Ａ参照）。
　次に、絶縁膜７３０の開口である導電膜７７２の露出部に、液滴吐出装置７８３より液滴７８４を吐出し、組成物を含む層７８５を形成する。液滴７８４は、溶媒を含む組成物であり、導電膜７７２上に付着する（図６８Ｂ参照）。
　なお、液滴７８４を吐出する工程を減圧下で行ってもよい。
　次に、組成物を含む層７８５より溶媒を除去し、固化することによってＥＬ層７８６を形成する（図６８Ｃ参照）。
　なお、溶媒の除去方法としては、乾燥工程または加熱工程を行えばよい。
　次に、ＥＬ層７８６上に導電膜７８８を形成し、発光素子７８２を形成する（図６８Ｄ参照）。
　このようにＥＬ層７８６を液滴吐出法で形成すると、選択的に組成物を吐出することができるため、材料のロスを削減することができる。また、形状を加工するためのリソグラフィ工程なども必要ないために工程も簡略化することができ、低コスト化が達成できる。
　なお、上記説明した液滴吐出法とは、組成物の吐出口を有するノズル、あるいは１つ又は複数のノズルを有するヘッド等の液滴を吐出する手段を有するものの総称とする。
　次に、液滴吐出法に用いる液滴吐出装置について、図６９を用いて説明する。図６９は、液滴吐出装置１４００を説明する概念図である。
　液滴吐出装置１４００は、液滴吐出手段１４０３を有する。また、液滴吐出手段１４０３は、ヘッド１４０５と、ヘッド１４１２とを有する。
　ヘッド１４０５、及びヘッド１４１２は制御手段１４０７に接続され、それがコンピュータ１４１０で制御されることにより予めプログラミングされたパターンに描画することができる。
　また、描画するタイミングとしては、例えば、基板１４０２上に形成されたマーカー１４１１を基準に行えば良い。あるいは、基板１４０２の外縁を基準にして基準点を確定させても良い。ここでは、マーカー１４１１を撮像手段１４０４で検出し、画像処理手段１４０９にてデジタル信号に変換したものをコンピュータ１４１０で認識して制御信号を発生させて制御手段１４０７に送る。
　撮像手段１４０４としては、電荷結合素子（ＣＣＤ）や相補型金属酸化物半導体（ＣＭＯＳ）を利用したイメージセンサなどを用いることができる。なお、基板１４０２上に形成されるべきパターンの情報は記憶媒体１４０８に格納されており、この情報を基にして制御手段１４０７に制御信号を送り、液滴吐出手段１４０３の個々のヘッド１４０５、ヘッド１４１２を個別に制御することができる。吐出する材料は、材料供給源１４１３、材料供給源１４１４より配管を通してヘッド１４０５、ヘッド１４１２にそれぞれ供給される。
　ヘッド１４０５の内部は、点線１４０６が示すように液状の材料を充填する空間と、吐出口であるノズルを有する構造となっている。図示しないが、ヘッド１４１２もヘッド１４０５と同様な内部構造を有する。ヘッド１４０５とヘッド１４１２のノズルを異なるサイズとすると、異なる材料を異なる幅で同時に描画することができる。一つのヘッドで、複数種の発光材料などをそれぞれ吐出し、描画することができ、広領域に描画する場合は、スループットを向上させるため複数のノズルより同材料を同時に吐出し、描画することができる、大型基板を用いる場合、ヘッド１４０５、ヘッド１４１２は基板上を、図６９中に示すＸ、Ｙ、Ｚの矢印の方向に自在に走査し、描画する領域を自由に設定することができ、同じパターンを一枚の基板に複数描画することができる。
　また、組成物を吐出する工程は、減圧下で行ってもよい。吐出時に基板を加熱しておいてもよい。組成物を吐出後、乾燥と焼成の一方又は両方の工程を行う。乾燥と焼成の工程は、両工程とも加熱処理の工程であるが、その目的、温度と時間が異なるものである。乾燥の工程、焼成の工程は、常圧下又は減圧下で、レーザ光の照射や瞬間熱アニール、加熱炉などにより行う。なお、この加熱処理を行うタイミング、加熱処理の回数は特に限定されない。乾燥と焼成の工程を良好に行うためには、そのときの温度は、基板の材質及び組成物の性質に依存する。
　以上のように、液滴吐出装置を用いてＥＬ層７８６を形成することができる。
　再び、図６７に示す表示装置７００の説明に戻る。
　また、図６７に示す表示装置７００には、平坦化絶縁膜７７０及び導電膜７７２上に絶縁膜７３０が設けられる。絶縁膜７３０は、導電膜７７２の一部を覆う。なお、発光素子７８２はトップエミッション構造である。したがって、導電膜７８８は透光性を有し、ＥＬ層７８６が発する光を透過する。なお、本実施の形態においては、トップエミッション構造について、例示するが、これに限定されない。例えば、導電膜７７２側に光を射出するボトムエミッション構造や、導電膜７７２及び導電膜７８８の双方に光を射出するデュアルエミッション構造も適用することができる。
　また、発光素子７８２と重なる位置に、着色膜７３６が設けられ、絶縁膜７３０と重なる位置、引き回し配線部７１１、及びソースドライバ回路部７０４に遮光膜７３８が設けられている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。また、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、図６７に示す表示装置７００においては、着色膜７３６を設ける構成について例示したが、これに限定されない。例えば、ＥＬ層７８６を塗り分けにより形成する場合においては、着色膜７３６を設けない構成としてもよい。
＜６−４．表示装置に入出力装置を設ける構成例＞
　また、図６６及び図６７に示す表示装置７００に入出力装置を設けてもよい。当該入出力装置としては、例えば、タッチパネル等が挙げられる。
　図６６に示す表示装置７００にタッチパネル７９１を設ける構成を図７０に、図６７に示す表示装置７００にタッチパネル７９１を設ける構成を図７１に、それぞれ示す。
　図７０は図６６に示す表示装置７００にタッチパネル７９１を設ける構成の断面図であり、図７１は図６７に示す表示装置７００にタッチパネル７９１を設ける構成の断面図である。
　まず、図７０及び図７１に示すタッチパネル７９１について、以下説明を行う。
　図７０及び図７１に示すタッチパネル７９１は、基板７０５と着色膜７３６との間に設けられる、所謂インセル型のタッチパネルである。タッチパネル７９１は、遮光膜７３８、及び着色膜７３６を形成する前に、基板７０５側に形成すればよい。
　なお、タッチパネル７９１は、遮光膜７３８と、絶縁膜７９２と、電極７９３と、電極７９４と、絶縁膜７９５と、電極７９６と、絶縁膜７９７と、を有する。例えば、指やスタイラスなどの被検知体が近接することで、電極７９３と、電極７９４との相互容量の変化を検知することができる。
　また、図７０及び図７１に示すトランジスタ７５０の上方においては、電極７９３と、電極７９４との交差部を明示している。電極７９６は、絶縁膜７９５に設けられた開口部を介して、電極７９４を挟む２つの電極７９３と電気的に接続されている。なお、図７０及び図７１においては、電極７９６が設けられる領域を画素部７０２に設ける構成を例示したが、これに限定されず、例えば、ソースドライバ回路部７０４に形成してもよい。
　電極７９３及び電極７９４は、遮光膜７３８と重なる領域に設けられる。また、図７０に示すように、電極７９３は、液晶素子７７５と重ならないように設けられると好ましい。また、図７１に示すように、電極７９３は、発光素子７８２と重ならないように設けられると好ましい。別言すると、電極７９３は、発光素子７８２及び液晶素子７７５と重なる領域に開口部を有する。すなわち、電極７９３はメッシュ形状を有する。このような構成とすることで、電極７９３は、発光素子７８２が射出する光を遮らない構成とすることができる。または、電極７９３は、液晶素子７７５を透過する光を遮らない構成とすることができる。したがって、タッチパネル７９１を配置することによる輝度の低下が極めて少ないため、視認性が高く、且つ消費電力が低減された表示装置を実現できる。なお、電極７９４も同様の構成とすればよい。
　また、電極７９３及び電極７９４が発光素子７８２と重ならないため、電極７９３及び電極７９４には、可視光の透過率が低い金属材料を用いることができる。または、電極７９３及び電極７９４が液晶素子７７５と重ならないため、電極７９３及び電極７９４には、可視光の透過率が低い金属材料を用いることができる。
　そのため、可視光の透過率が高い酸化物材料を用いた電極と比較して、電極７９３及び電極７９４の抵抗を低くすることが可能となり、タッチパネルのセンサ感度を向上させることができる。
　例えば、電極７９３、７９４、７９６には、導電性のナノワイヤを用いてもよい。当該ナノワイヤは、直径の平均値が１ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは５ｎｍ以上２５ｎｍ以下の大きさとすればよい。また、上記ナノワイヤとしては、Ａｇナノワイヤ、Ｃｕナノワイヤ、またはＡｌナノワイヤ等の金属ナノワイヤ、あるいは、カーボンナノチューブなどを用いればよい。例えば、電極７９３、７９４、７９６のいずれか一つあるいは全部にＡｇナノワイヤを用いる場合、可視光における光透過率を８９％以上、シート抵抗値を４０Ω／□以上１００Ω／□以下とすることができる。
　また、図７０及び図７１においては、インセル型のタッチパネルの構成について例示したが、これに限定されない。例えば、表示装置７００上に形成する、所謂オンセル型のタッチパネルや、表示装置７００に貼り合わせて用いる、所謂アウトセル型のタッチパネルとしてもよい。
　このように、本発明の一態様の表示装置は、様々な形態のタッチパネルと組み合わせて用いることができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
　本実施の形態では、本発明の一態様の半導体装置の一例について説明する。本実施の形態で示すトランジスタは、微細化に適したトランジスタである。
＜７−１．微細化に適したトランジスタの構成例＞
　図７２Ａ乃至７２Ｃには、トランジスタ２００の一例を示す。図７２Ａはトランジスタ２００の上面図である。なお、図の明瞭化のため、図７２Ａにおいて一部の膜は省略されている。また、図７２Ｂは、図７２Ａに示す一点鎖線Ｘ１−Ｘ２に対応する断面図であり、図７２ＣはＹ１−Ｙ２に対応する断面図である。
　トランジスタ２００は、ゲート電極として機能する導電体２０５（導電体２０５ａ、および導電体２０５ｂ）、および導電体２６０（導電体２６０ａおよび導電体２６０ｂ）と、ゲート絶縁層として機能する絶縁体２２０、絶縁体２２２、絶縁体２２４、および絶縁体２５０と、チャネルが形成される領域を有する酸化物半導体２３０と、ソースまたはドレインの一方として機能する導電体２４０ａと、ソースまたはドレインの他方として機能する導電体２４０ｂと、過剰酸素を有する絶縁体２８０と、を有する。
　また、酸化物半導体２３０は、酸化物半導体２３０ａと、酸化物半導体２３０ａ上の酸化物半導体２３０ｂと、酸化物半導体２３０ｂ上の酸化物半導体２３０ｃと、を有する。なお、トランジスタ２００をオンさせると、主として酸化物半導体２３０ｂに電流が流れる（チャネルが形成される）。一方、酸化物半導体２３０ａおよび酸化物半導体２３０ｃは、酸化物半導体２３０ｂとの界面近傍（混合領域となっている場合もある）に電流が流れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
　図７２Ａ乃至７２Ｃに示す構造は、ゲート電極として機能する導電体２６０が、導電体２６０ａ、および導電体２６０ｂを有する積層構造である。また、ゲート電極として機能する導電体２６０上に絶縁体２７０を有する。
　導電体２０５は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等である。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　例えば、導電体２０５ａとして、水素に対するバリア性を有する導電体である、窒化タンタル等を用い、導電体２０５ｂとして、導電性が高いタングステンを積層するとよい。当該組み合わせを用いることで、配線としての導電性を保持したまま、酸化物半導体２３０への水素の拡散を抑制することができる。なお、図７２Ａ乃至７２Ｃでは、導電体２０５ａ、および導電体２０５ｂの２層構造を示したが、当該構成に限定されず、単層でも３層以上の積層構造でもよい。
　絶縁体２２０、および絶縁体２２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体２２４として過剰酸素を含む（化学量論的組成よりも過剰に酸素を含む）絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、トランジスタ２００を構成する酸化物に接して設けることにより、酸化物中の酸素欠損を補償することができる。なお、絶縁体２２２と絶縁体２２４とは、必ずしも同じ材料を用いて形成しなくともよい。
　絶縁体２２２は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層してもよい。
　なお、絶縁体２２２が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　絶縁体２２０及び絶縁体２２４の間に、ｈｉｇｈ−ｋ材料を含む絶縁体２２２を有することで、特定の条件で絶縁体２２２が電子を捕獲し、しきい値電圧を増大させることができる。つまり、絶縁体２２２が負に帯電する場合がある。
　例えば、絶縁体２２０、および絶縁体２２４に、酸化シリコンを用い、絶縁体２２２に、酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用いた場合、半導体装置の使用温度、あるいは保管温度よりも高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、導電体２０５の電位がソース電極やドレイン電極の電位より高い状態を、１０ミリ秒以上、代表的には１分以上維持することで、トランジスタ２００を構成する酸化物から導電体２０５に向かって、電子が移動する。この時、移動する電子の一部が、絶縁体２２２の電子捕獲準位に捕獲される。
　絶縁体２２２の電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。なお、導電体２０５の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。当該構成を有することで、トランジスタ２００は、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
　また、電子を捕獲する処理は、トランジスタの作製過程におこなえばよい。例えば、トランジスタのソースあるいはドレインに接続する導電体の形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。
　また、絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚を適宜調整することで、しきい値電圧を制御することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。または、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
　酸化物半導体２３０ａ、酸化物半導体２３０ｂ、および酸化物半導体２３０ｃは、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）等の金属酸化物で形成される。また、酸化物半導体２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
　絶縁体２５０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層してもよい。
　また、絶縁体２５０として、絶縁体２２４と同様に、化学量論的組成よりも過剰に酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を酸化物半導体２３０に接して設けることにより、酸化物半導体２３０中の酸素欠損を低減することができる。
　また、絶縁体２５０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。絶縁体２５０は、このような材料を用いて形成した場合、酸化物半導体２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
　なお、絶縁体２５０は、絶縁体２２０、絶縁体２２２、および絶縁体２２４と同様の積層構造を有していてもよい。絶縁体２５０として、電子捕獲準位に必要な量の電子を捕獲させた絶縁体を有することで、トランジスタ２００は、しきい値電圧をプラス側にシフトすることができる。当該構成を有することで、トランジスタ２００は、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
　また、図７２Ａ乃至７２Ｃに示す半導体装置において、酸化物半導体２３０と導電体２６０の間に、絶縁体２５０の他にバリア膜を設けてもよい。もしくは、酸化物半導体２３０ｃにバリア性があるものを用いてもよい。
　例えば、過剰酸素を含む絶縁膜を酸化物半導体２３０に接して設け、さらにバリア膜で包み込むことで、酸化物を化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。また、酸化物半導体２３０への水素等の不純物の侵入を防ぐことができる。
　導電体２４０ａと、および導電体２４０ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。
　導電体２４０ａと、導電体２４０ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。また、図では単層構造を示したが、２層以上の積層構造を用いてもよい。
　例えば、チタン膜とアルミニウム膜を積層するとよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造を用いてもよい。
　また、チタン膜または窒化チタン膜上にアルミニウム膜または銅膜、さらにその上にチタン膜または窒化チタン膜を積層する三層構造、モリブデン膜または窒化モリブデン膜上にアルミニウム膜または銅膜、さらにその上にモリブデン膜または窒化モリブデン膜を積層する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
　また、ゲート電極としての機能を有する導電体２６０は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。
　例えば、アルミニウム膜上にチタン膜を積層する二層構造を用いるとよい。また、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造を用いてもよい。
　また、チタン膜上にアルミニウム膜、さらにその上にチタン膜を積層する三層構造等を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
　また、導電体２６０は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造を用いることもできる。
　導電体２６０ａは、熱ＣＶＤ法、ＭＯＣＶＤ法またはＡＬＤ法を用いて形成する。特に、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することが好ましい。ＡＬＤ法等により形成することで、絶縁体２５０に対するプラズマによるダメージを減らすことができる。また、被覆性を向上させることができるため好ましい。従って、信頼性が高いトランジスタ２００を提供することができる。
　また、導電体２６０ｂは、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いて形成する。
　また、導電体２６０を覆うように、絶縁体２７０を設ける。絶縁体２８０に酸素が脱離する酸化物材料を用いる場合、導電体２６０が、脱離した酸素により酸化することを防止するため、絶縁体２７０は、酸素に対してバリア性を有する物質を用いる。
　例えば、絶縁体２７０には、酸化アルミニウムなどの金属酸化物を用いることができる。また絶縁体２７０は、導電体２６０の酸化を防止する程度の厚さに設けられていればよい。例えば、絶縁体２７０の膜厚は、１ｎｍ以上１０ｎｍ以下、好ましくは３ｎｍ以上７ｎｍ以下として設ける。
　従って、導電体２６０の酸化を抑制し、絶縁体２８０から、脱離した酸素を効率的に酸化物半導体２３０へと供給することができる。
　トランジスタ２００上には、絶縁体２８０を設ける。絶縁体２８０には、化学量論的組成よりも過剰に酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体２８０には、化学量論的組成よりも酸素が過剰に存在する領域（以下、過剰酸素領域ともいう）が形成されていることが好ましい。特に、トランジスタ２００に酸化物半導体を用いる場合、トランジスタ２００近傍の層間膜などとして、酸素過剰領域を有する絶縁体を設けることで、トランジスタ２００の酸素欠損を低減することで、信頼性を向上させることができる。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。
　例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、酸素よりも窒素の含有量が多い材料を示す。
　また、トランジスタ２００を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
＜７−２．微細化に適したトランジスタの応用例＞
　以下では、異なる材料のトランジスタを積層して用いる場合の例について説明する。
　図７３に示す半導体装置は、トランジスタ４００と、トランジスタ２００、および容量素子４１０を有している。
　トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを半導体装置（記憶装置）に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ない半導体装置（記憶装置）とすることが可能となるため、消費電力を十分に低減することができる。
　半導体装置は、図７３に示すようにトランジスタ４００、トランジスタ２００、容量素子４１０を有する。トランジスタ２００はトランジスタ４００の上方に設けられ、容量素子４１０はトランジスタ４００、およびトランジスタ２００の上方に設けられている。
　トランジスタ４００は、基板４０１上に設けられ、導電体４０６、絶縁体４０４、基板４０１の一部からなる半導体領域４０２、およびソース領域およびドレイン領域として機能する低抵抗領域４０８ａ、および低抵抗領域４０８ｂを有する。
　トランジスタ４００は、ｐチャネル型トランジスタ、あるいはｎチャネル型トランジスタのいずれでもよい。
　半導体領域４０２のチャネルが形成される領域、その近傍の領域、ソース領域、およびドレイン領域となる低抵抗領域４０８ａ、および低抵抗領域４０８ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料を含んでいてもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ４００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域４０８ａ、および低抵抗領域４０８ｂは、半導体領域４０２に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体４０６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　なお、図７３に示すトランジスタ４００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　トランジスタ４００を覆って、絶縁体４２０、絶縁体４２２、絶縁体４２４、および絶縁体４２６が順に積層されている。
　絶縁体４２０、絶縁体４２２、絶縁体４２４、および絶縁体４２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　絶縁体４２２は、その下方に設けられるトランジスタ４００などによって生じる段差を平坦化する平坦化膜として機能する。絶縁体４２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体４２４には、例えば、基板４０１、またはトランジスタ４００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないように、バリア性を有する膜を用いることが好ましい。
　例えば、水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ４００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　なお、絶縁体４２６は、絶縁体４２４よりも誘電率が低いことが好ましい。例えば、絶縁体４２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体４２４の比誘電率は、絶縁体４２６の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜に用いることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体４２０、絶縁体４２２、絶縁体４２４、および絶縁体４２６には容量素子４１０、またはトランジスタ２００と電気的に接続する導電体４２８、および導電体４３０等が埋め込まれている。なお、導電体４２８、および導電体４３０はプラグ、または配線として機能を有する。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　各プラグ、および配線（導電体４２８、および導電体４３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料を用いることが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　また、導電体４２８、および導電体４３０は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体４２４が有する開口部に、水素に対するバリア性を有する導電体が形成されることが好ましい。当該構成により、トランジスタ４００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ４００からトランジスタ２００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ４００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体４２４と接することが好ましい。
　また、絶縁体４２６、および導電体４３０上に、配線層を設けてもよい。例えば、図７３において、絶縁体４５０、絶縁体４５２、及び絶縁体４５４が順に積層されている。また、絶縁体４５０、絶縁体４５２、及び絶縁体４５４には、導電体４５６が形成されている。導電体４５６は、プラグ、または配線として機能を有する。なお導電体４５６は、導電体４２８、および導電体４３０と同様の材料を用いて形成することができる。
　また、導電体４５６は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。なお、導電体４５６に銅を用いる場合、銅の拡散を抑制する導電体を積層することが好ましい。銅の拡散を抑制する導電体として、例えばタンタル、窒化タンタル等のタンタルを含む合金、ルテニウム、およびルテニウムを含む合金等を用いるとよい。
　また、例えば、絶縁体４５０は、銅の拡散を抑制する、または、酸素、および水素に対するバリア性を有する絶縁体を用いることが好ましい。例えば、銅の拡散を抑制する絶縁体の一例として、窒化シリコンを用いることができる。従って、絶縁体４２４と同様の材料を用いることができる。
　特に、銅の拡散を抑制する絶縁体４５０が有する開口部に接して銅の拡散を抑制する導電体を設け、銅の拡散を抑制する導電体上に銅を積層することが好ましい。当該構成により、配線の周辺に銅が拡散することを抑制することができる。
　絶縁体４５４上には、絶縁体４５８、絶縁体２１０、絶縁体２１２、および絶縁体２１４が、順に積層されている。絶縁体４５８、絶縁体２１０、絶縁体２１２、および絶縁体２１４のいずれかまたは全部を、銅の拡散を抑制する、または酸素や水素に対してバリア性のある物質を用いて形成することが好ましい。
　絶縁体４５８、および絶縁体２１２には、例えば、基板４０１、またはトランジスタ４００を設ける領域などから、トランジスタ２００を設ける領域に、銅、または、水素や不純物が拡散しないように、バリア性を有する膜を用いることが好ましい。従って、絶縁体４２４と同様の材料を用いることができる。
　また、絶縁体２１０は、絶縁体４２０と同様の材料を用いることができる。例えば、絶縁体２１０として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、例えば、絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、酸化アルミニウムは、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、酸化アルミニウムは、トランジスタ２００に対する保護膜として用いることに適している。
　絶縁体２１４上には、絶縁体２１６を設ける。絶縁体２１６は、絶縁体４２０と同様の材料を用いることができる。例えば、絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体４５８、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体２０５等が埋め込まれている。なお、導電体２１８は、容量素子４１０、またはトランジスタ４００と電気的に接続するプラグ、または配線としての機能を有する。導電体２１８は、導電体４２８、および導電体４３０と同様の材料を用いて形成することができる。
　特に、絶縁体４５８、絶縁体２１２、および絶縁体２１４と接する領域の導電体２１８は、銅の拡散を抑制する、または、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ４００とトランジスタ２００とは、銅の拡散を抑制する、または、酸素、水素、および水に対するバリア性を有する層で、分離することができる。つまり、導電体４５６からの銅の拡散を抑制し、トランジスタ４００からトランジスタ２００への水素の拡散を抑制することができる。
　絶縁体２１４の上方には、トランジスタ２００、および絶縁体２８０が設けられている。また、図７３に示すトランジスタ２００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　絶縁体２８０上には、絶縁体２８２、絶縁体２８４、および絶縁体４７０が順に積層されている。また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２８０、絶縁体２８２、絶縁体２８４、および絶縁体４７０には、導電体２４４等が埋め込まれている。また、トランジスタ２００が有する導電体２４０ａおよび導電体２４０ｂ等の導電体上に、上層の導電体と接続する導電体２４５等が設けられる。なお、導電体２４４は、容量素子４１０、トランジスタ２００、またはトランジスタ４００と電気的に接続するプラグ、または配線として機能を有する。導電体２４４は、導電体４２８、および導電体４３０と同様の材料を用いて形成することができる。
　なお、絶縁体２８２、および絶縁体２８４のいずれか、または両方に、酸素や水素に対してバリア性のある物質を用いることが好ましい。従って、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。また、絶縁体２８４には、絶縁体２１２と同様の材料を用いることができる。
　例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、酸化アルミニウムは、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、酸化アルミニウムは、トランジスタ２００に対する保護膜として用いることに適している。
　絶縁体２８４には、容量素子４１０を設ける領域から、トランジスタ２００が設ける領域に、水素や不純物が拡散しないように、バリア性を有する膜を用いることが好ましい。従って、絶縁体４２４と同様の材料を用いることができる。
　例えば、水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ４００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　従って、トランジスタ２００、および過剰酸素領域を含む絶縁体２８０を、絶縁体２１０、絶縁体２１２、および絶縁体２１４の積層構造と、絶縁体２８２、及び絶縁体２８４の積層構造により挟む構成とすることができる。また、絶縁体２１０、絶縁体２１２、絶縁体２１４、絶縁体２８２、及び絶縁体２８４は、酸素、または、水素、および水などの不純物の拡散を抑制するバリア性を有する。
　なお、絶縁体２８２及び絶縁体２８４は、絶縁体２８０、およびトランジスタ２００から放出された酸素が、容量素子４１０、またはトランジスタ４００が形成されている層へ拡散することを抑制することができる。または、絶縁体２８２よりも上方の層、および絶縁体２１４よりも下方の層から、水素、および水等の不純物が、トランジスタ２００へ、拡散することを抑制することができる。
　つまり、絶縁体２８０の過剰酸素領域から酸素を、効率的にトランジスタ２００におけるチャネルが形成される酸化物に供給でき、酸素欠損を低減することができる。また、トランジスタ２００におけるチャネルが形成される酸化物中に、不純物により、酸素欠損が形成されることを防止することができる。よって、トランジスタ２００におけるチャネルが形成される酸化物を、欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
　絶縁体４７０の上方には、容量素子４１０、および導電体４７４が設けられている。容量素子４１０は、絶縁体４７０上に設けられ、導電体４６２と、絶縁体４８０、絶縁体４８２、および絶縁体４８４と、導電体４６６とを有する。なお、導電体４７４は、容量素子４１０、トランジスタ２００、またはトランジスタ４００と電気的に接続するプラグ、または配線として機能を有する。
　導電体４６２は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料である銅やアルミニウム等を用いればよい。
　なお、導電体４７４は、容量素子の電極として機能する導電体４６２と同様の材料を用いて形成することができる。
　導電体４７４、および導電体４６２上に、絶縁体４８０、絶縁体４８２、および絶縁体４８４を設ける。絶縁体４８０、絶縁体４８２、および絶縁体４８４には例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよい。なお、図では３層構造としたが、単層、２層、または４層以上の積層構造としてもよい。
　例えば、絶縁体４８０、および絶縁体４８２には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用い、絶縁体４８４には、酸化アルミニウムなどの高誘電率（ｈｉｇｈ−ｋ）材料と、酸化窒化シリコンなどの絶縁耐力が大きい材料との、積層構造を用いることが好ましい。当該構成により、容量素子４１０は、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子４１０の静電破壊を抑制することができる。
　導電体４６２上に、絶縁体４８０、絶縁体４８２、および絶縁体４８４を介して、導電体４６６を設ける。なお、導電体４６６は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料である銅やアルミニウム等を用いればよい。
　例えば、図７３に示すように、絶縁体４８０、絶縁体４８２、および絶縁体４８４を、導電体４６２の上面および側面を覆うように設ける。さらに、導電体４６６を、絶縁体４８０、絶縁体４８２、および絶縁体４８４を介して、導電体４６２の上面および側面を覆うように設ける。
　つまり、導電体４６２の側面においても、容量が形成されるため、容量素子の投影面積当たりの容量を増加させることができる。従って、半導体装置の小面積化、高集積化、微細化が可能となる。
　導電体４６６、および絶縁体４８４上には、絶縁体４６０設けられている。絶縁体４６０は、絶縁体４２０と同様の材料を用いて形成することができる。また、容量素子４１０を覆う絶縁体４６０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　以上が応用例についての説明である。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態８）
　本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図７４Ａ乃至７４Ｃを用いて説明を行う。
＜８．表示装置の回路構成＞
　図７４Ａに示す表示装置は、画素を有する領域（以下、画素部５０２という）と、画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（以下、駆動回路部５０４という）と、素子の保護機能を有する回路（以下、保護回路５０６という）と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
　駆動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部５０４の一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回路部５０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）によって、実装することができる。
　画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置された複数の表示素子を駆動するための回路（以下、画素回路５０１という）を有し、駆動回路部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ５０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するための回路（以下、ソースドライバ５０４ｂ）などの駆動回路を有する。
　ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、端子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力され、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲートドライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、走査線ＧＬ＿１乃至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５０４ａは、別の信号を供給することも可能である。
　ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、端子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる信号（画像信号）が入力される。ソースドライバ５０４ｂは、画像信号を元に画素回路５０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与えられる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有する。または、ソースドライバ５０４ｂは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも可能である。
　ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。ソースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
　複数の画素回路５０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介してデータ信号が入力される。また、複数の画素回路５０１のそれぞれは、ゲートドライバ５０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列目の画素回路５０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ５０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（ｎはＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
　図７４Ａに示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線である走査線ＧＬに接続される。または、保護回路５０６は、ソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬに接続される。または、保護回路５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続することができる。または、保護回路５０６は、ソースドライバ５０４ｂと端子部５０７との間の配線に接続することができる。なお、端子部５０７は、外部の回路から表示装置に電源及び制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
　保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。
　図７４Ａに示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路５０６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ　Ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ：静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。ただし、保護回路５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４ａに保護回路５０６を接続した構成、またはソースドライバ５０４ｂに保護回路５０６を接続した構成とすることもできる。あるいは、端子部５０７に保護回路５０６を接続した構成とすることもできる。
　また、図７４Ａにおいては、ゲートドライバ５０４ａとソースドライバ５０４ｂによって駆動回路部５０４を形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ５０４ａのみを形成し、別途用意されたソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実装する構成としても良い。
　また、図７４Ａに示す複数の画素回路５０１は、例えば、図７４Ｂに示す構成とすることができる。
　図７４Ｂに示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。トランジスタ５５０に先の実施の形態に示すトランジスタを適用することができる。
　液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
　例えば、液晶素子５７０を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ　Ｓｙｍｍｅｔｒｉｃ　ａｌｉｇｎｅｄ　Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ　Ｂｅｎｄ　Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｃｏｎｔｒｏｌｌｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ　Ｄｉｓｐｅｒｓｅｄ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ　Ｎｅｔｗｏｒｋ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
　ｍ行ｎ列目の画素回路５０１において、トランジスタ５５０のソース電極またはドレイン電極の一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子５７０の一対の電極の他方に電気的に接続される。また、トランジスタ５５０のゲート電極は、走査線ＧＬ＿ｍに電気的に接続される。トランジスタ５５０は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
　容量素子５６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ）に電気的に接続され、他方は、液晶素子５７０の一対の電極の他方に電気的に接続される。なお、電位供給線ＶＬの電位の値は、画素回路５０１の仕様に応じて適宜設定される。容量素子５６０は、書き込まれたデータを保持する保持容量としての機能を有する。
　例えば、図７４Ｂの画素回路５０１を有する表示装置では、例えば、図７４Ａに示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５０をオン状態にしてデータ信号のデータを書き込む。
　データが書き込まれた画素回路５０１は、トランジスタ５５０がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
　また、図７４Ａに示す複数の画素回路５０１は、例えば、図７４Ｃに示す構成とすることができる。
　また、図７４Ｃに示す画素回路５０１は、トランジスタ５５２、５５４と、容量素子５６２と、発光素子５７２と、を有する。トランジスタ５５２及びトランジスタ５５４のいずれか一方または双方に先の実施の形態に示すトランジスタを適用することができる。
　トランジスタ５５２のソース電極及びドレイン電極の一方は、データ信号が与えられる配線（以下、データ線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ５５２のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電気的に接続される。
　トランジスタ５５２は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
　容量素子５６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ＿ａという）に電気的に接続され、他方は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
　容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
　トランジスタ５５４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電気的に接続される。さらに、トランジスタ５５４のゲート電極は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
　発光素子５７２のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、トランジスタ５５４のソース電極及びドレイン電極の他方に電気的に接続される。
　発光素子５７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子５７２としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いても良い。
　なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
　図７４Ｃの画素回路５０１を有する表示装置では、例えば、図７４Ａに示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５２をオン状態にしてデータ信号のデータを書き込む。
　データが書き込まれた画素回路５０１は、トランジスタ５５２がオフ状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態９）
　本実施の形態では、上述の実施の形態で説明したトランジスタを適用可能な回路構成の一例について、図７５Ａ乃至７８Ｂを用いて説明する。
＜９．インバータ回路の構成例＞
　図７５Ａには、駆動回路が有するシフトレジスタやバッファ等に適用することができるインバータの回路図を示す。インバータ８００は、入力端子ＩＮの論理を反転した信号を出力端子ＯＵＴに出力する。インバータ８００は、複数のＯＳトランジスタを有する。信号ＳＢＧは、ＯＳトランジスタの電気特性を切り替えることができる信号である。
　図７５Ｂは、インバータ８００の一例である。インバータ８００は、ＯＳトランジスタ８１０、およびＯＳトランジスタ８２０を有する。インバータ８００は、ｎチャネル型トランジスタのみで作製することができるため、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）でインバータ（ＣＭＯＳインバータ）を作製する場合と比較して、低コストで作製することが可能である。
　なお、ＯＳトランジスタを有するインバータ８００は、Ｓｉトランジスタで構成されるＣＭＯＳ上に配置することもできる。インバータ８００は、ＣＭＯＳの回路に重ねて配置できるため、インバータ８００を追加する分の回路面積の増加を抑えることができる。
　ＯＳトランジスタ８１０、８２０は、フロントゲートとして機能する第１ゲートと、バックゲートとして機能する第２ゲートと、ソースまたはドレインの一方として機能する第１端子と、ソースまたはドレインの他方として機能する第２端子とを有する。
　ＯＳトランジスタ８１０の第１ゲートは、第２端子に接続される。ＯＳトランジスタ８１０の第２ゲートは、信号ＳＢＧを供給する配線に接続される。ＯＳトランジスタ８１０の第１端子は、電圧ＶＤＤを与える配線に接続される。ＯＳトランジスタ８１０の第２端子は、出力端子ＯＵＴに接続される。
　ＯＳトランジスタ８２０の第１ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第２ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第１端子は、出力端子ＯＵＴに接続される。ＯＳトランジスタ８２０の第２端子は、電圧ＶＳＳを与える配線に接続される。
　図７５Ｃは、インバータ８００の動作を説明するためのタイミングチャートである。図７５Ｃのタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、信号ＳＢＧの信号波形、およびＯＳトランジスタ８１０のしきい値電圧の変化について示している。
　信号ＳＢＧをＯＳトランジスタ８１０の第２ゲートに与えることで、ＯＳトランジスタ８１０のしきい値電圧を制御することができる。
　信号ＳＢＧは、しきい値電圧をマイナスシフトさせるための電圧ＶＢＧ＿Ａ、しきい値電圧をプラスシフトさせるための電圧ＶＢＧ＿Ｂを有する。第２ゲートに電圧ＶＢＧ＿Ａを与えることで、ＯＳトランジスタ８１０のしきい値電圧を、しきい値電圧ＶＴＨ＿Ａにマイナスシフトさせることができる。また、第２ゲートに電圧ＶＢＧ＿Ｂを与えることで、ＯＳトランジスタ８１０のしきい値電圧を、しきい値電圧ＶＴＨ＿Ｂにプラスシフトさせることができる。
　前述の説明を可視化するために、図７６Ａには、トランジスタの電気特性の一つである、Ｉｄ−Ｖｇカーブを示す。
　上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ａのように大きくすることで、図７６Ａ中の破線８４０で表される曲線にシフトさせることができる。また、上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ｂのように小さくすることで、図７６Ａ中の実線８４１で表される曲線にシフトさせることができる。図７６Ａに示すように、ＯＳトランジスタ８１０は、信号ＳＢＧを電圧ＶＢＧ＿Ａあるいは電圧ＶＢＧ＿Ｂに切り替えることで、しきい値電圧をプラスシフトあるいはマイナスシフトさせることができる。
　しきい値電圧をしきい値電圧ＶＴＨ＿Ｂにプラスシフトさせることで、ＯＳトランジスタ８１０は電流が流れにくい状態とすることができる。図７６Ｂには、この状態を可視化して示す。
　図７６Ｂに図示するように、ＯＳトランジスタ８１０に流れる電流ＩＢを極めて小さくすることができる。そのため、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ８２０はオン状態（ＯＮ）のとき、出力端子ＯＵＴの電圧を急峻に下降させることができる。
　図７６Ｂに図示したように、ＯＳトランジスタ８１０は電流が流れにくい状態とすることができるため、図７５Ｃに示すタイミングチャートにおける出力端子の信号波形８３１を急峻に変化させることができる。電圧ＶＤＤを与える配線と、電圧ＶＳＳを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力での動作を行うことができる。
　また、しきい値電圧をしきい値電圧ＶＴＨ＿Ａにマイナスシフトさせることで、ＯＳトランジスタ８１０は電流が流れやすい状態とすることができる。図７６Ｃには、この状態を可視化して示す。図７６Ｃに図示するように、このとき流れる電流ＩＡを少なくとも電流ＩＢよりも大きくすることができる。そのため、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ８２０はオフ状態（ＯＦＦ）のとき、出力端子ＯＵＴの電圧を急峻に上昇させることができる。図７６Ｃに図示したように、ＯＳトランジスタ８１０は電流が流れやすい状態とすることができるため、図７５Ｃに示すタイミングチャートにおける出力端子の信号波形８３２を急峻に変化させることができる。
　なお、信号ＳＢＧによるＯＳトランジスタ８１０のしきい値電圧の制御は、ＯＳトランジスタ８２０の状態が切り替わる以前、すなわち時刻Ｔ１やＴ２よりも前に行うことが好ましい。例えば、図７５Ｃに図示するように、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ１よりも前に、しきい値電圧ＶＴＨ＿Ａから、しきい値電圧ＶＴＨ＿ＢにＯＳトランジスタ８１０のしきい値電圧を切り替えることが好ましい。また、図７５Ｃに図示するように、入力端子ＩＮに与える信号がローレベルに切り替わる時刻Ｔ２よりも前に、しきい値電圧ＶＴＨ＿Ｂからしきい値電圧ＶＴＨ＿ＡにＯＳトランジスタ８１０のしきい値電圧を切り替えることが好ましい。
　なお、図７５Ｃのタイミングチャートでは、入力端子ＩＮに与える信号に応じて信号ＳＢＧを切り替える構成を示したが、別の構成としてもよい。例えば、しきい値電圧を制御するための電圧は、フローティング状態としたＯＳトランジスタ８１０の第２ゲートに保持させる構成としてもよい。当該構成を実現可能な回路構成の一例について、図７７Ａに示す。
　図７７Ａでは、図７５Ｂで示した回路構成に加えて、ＯＳトランジスタ８５０を有する。ＯＳトランジスタ８５０の第１端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。またＯＳトランジスタ８５０の第２端子は、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。ＯＳトランジスタ８５０の第１ゲートは、信号ＳＦを与える配線に接続される。ＯＳトランジスタ８５０の第２ゲートは、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。
　図７７Ａの動作について、図７７Ｂのタイミングチャートを用いて説明する。
　ＯＳトランジスタ８１０のしきい値電圧を制御するための電圧は、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ３よりも前に、ＯＳトランジスタ８１０の第２ゲートに与える構成とする。信号ＳＦをハイレベルとしてＯＳトランジスタ８５０をオン状態とし、ノードＮＢＧにしきい値電圧を制御するための電圧ＶＢＧ＿Ｂを与える。
　ノードＮＢＧが電圧ＶＢＧ＿Ｂとなった後は、ＯＳトランジスタ８５０をオフ状態とする。ＯＳトランジスタ８５０は、オフ電流が極めて小さいため、オフ状態にし続けることで、一旦ノードＮＢＧに保持させた電圧ＶＢＧ＿Ｂを保持することができる。そのため、ＯＳトランジスタ８５０の第２ゲートに電圧ＶＢＧ＿Ｂを与える動作の回数が減るため、電圧ＶＢＧ＿Ｂの書き換えに要する分の消費電力を小さくすることができる。
　なお、図７５Ｂ及び図７７Ａの回路構成では、ＯＳトランジスタ８１０の第２ゲートに与える電圧を外部からの制御によって与える構成について示したが、別の構成としてもよい。例えば、しきい値電圧を制御するための電圧を、入力端子ＩＮに与える信号を基に生成し、ＯＳトランジスタ８１０の第２ゲートに与える構成としてもよい。当該構成を実現可能な回路構成の一例について、図７８Ａに示す。
　図７８Ａでは、図７５Ｂで示した回路構成において、入力端子ＩＮとＯＳトランジスタ８１０の第２ゲートとの間にＣＭＯＳインバータ８６０を有する。ＣＭＯＳインバータ８６０の入力端子は、入力端子ＩＮに接続される。ＣＭＯＳインバータ８６０の出力端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。
　図７８Ａの動作について、図７８Ｂのタイミングチャートを用いて説明する。図７８Ｂのタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、ＣＭＯＳインバータ８６０の出力波形ＩＮ＿Ｂ、及びＯＳトランジスタ８１０のしきい値電圧の変化について示している。
　入力端子ＩＮに与える信号の論理を反転した信号である出力波形ＩＮ＿Ｂは、ＯＳトランジスタ８１０のしきい値電圧を制御する信号とすることができる。したがって、図７６Ａ乃至７６Ｃで説明したように、ＯＳトランジスタ８１０のしきい値電圧を制御できる。例えば、図７８Ｂにおける時刻Ｔ４となるとき、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ８２０はオン状態となる。このとき、出力波形ＩＮ＿Ｂはローレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れにくい状態とすることができ、出力端子ＯＵＴの電圧の上昇を急峻に下降させることができる。
　また、図７８Ｂにおける時刻Ｔ５となるとき、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ８２０はオフ状態となる。このとき、出力波形ＩＮ＿Ｂはハイレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れやすい状態とすることができ、出力端子ＯＵＴの電圧を急峻に上昇させることができる。
　以上説明したように本実施の形態の構成では、ＯＳトランジスタを有するインバータにおける、バックゲートの電圧を入力端子ＩＮの信号の論理にしたがって切り替える。当該構成とすることで、ＯＳトランジスタのしきい値電圧を制御することができる。入力端子ＩＮに与える信号によってＯＳトランジスタのしきい値電圧を制御することで、出力端子ＯＵＴの電圧を急峻に変化させることができる。また、電源電圧を与える配線間の貫通電流を小さくすることができる。そのため、低消費電力化を図ることができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態１０）
　本実施の形態では、上述の実施の形態で説明した酸化物半導体を有するトランジスタ（ＯＳトランジスタ）を、複数の回路に用いる半導体装置の一例について、図７９Ａ乃至８２Ｃを用いて説明する。
＜１０．半導体装置の回路構成例＞
　図７９Ａは、半導体装置９００のブロック図である。半導体装置９００は、電源回路９０１、回路９０２、電圧生成回路９０３、回路９０４、電圧生成回路９０５および回路９０６を有する。
　電源回路９０１は、基準となる電圧ＶＯＲＧを生成する回路である。電圧ＶＯＲＧは、単一の電圧ではなく、複数の電圧でもよい。電圧ＶＯＲＧは、半導体装置９００の外部から与えられる電圧Ｖ０を基に生成することができる。半導体装置９００は、外部から与えられる単一の電源電圧を基に電圧ＶＯＲＧを生成できる。そのため半導体装置９００は、外部から電源電圧を複数与えることなく動作することができる。
　回路９０２、９０４および９０６は、異なる電源電圧で動作する回路である。例えば回路９０２の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳ（ＶＯＲＧ＞ＶＳＳ）とを基に印加される。また、例えば回路９０４の電源電圧は、電圧ＶＰＯＧと電圧ＶＳＳ（ＶＰＯＧ＞ＶＯＲＧ）とを基に印加される。また、例えば回路９０６の電源電圧は、電圧ＶＯＲＧと電圧ＶＮＥＧ（ＶＯＲＧ＞Ｖｓｓ＞ＶＮＥＧ）とを基に印加される。なお電圧ＶＳＳは、グラウンド（ＧＮＤ）と等電位とすれば、電源回路９０１で生成する電圧の種類を削減できる。
　電圧生成回路９０３は、電圧ＶＰＯＧを生成する回路である。電圧生成回路９０３は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＰＯＧを生成できる。そのため、回路９０４を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
　電圧生成回路９０５は、電圧ＶＮＥＧを生成する回路である。電圧生成回路９０５は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＮＥＧを生成できる。そのため、回路９０６を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
　図７９Ｂは電圧ＶＰＯＧで動作する回路９０４の一例、図７９Ｃは回路９０４を動作させるための信号の波形の一例である。
　図７９Ｂでは、トランジスタ９１１を示している。トランジスタ９１１のゲートに与える信号は、例えば、電圧ＶＰＯＧと電圧ＶＳＳを基に生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電圧ＶＰＯＧ、非導通状態とする動作時に電圧ＶＳＳとする。電圧ＶＰＯＧは、図７９Ｃに図示するように、電圧ＶＯＲＧより大きい。そのため、トランジスタ９１１は、ソース（Ｓ）とドレイン（Ｄ）との間を導通状態とする動作を、より確実に行うことができる。その結果、回路９０４は、誤動作が低減された回路とすることができる。
　図７９Ｄは電圧ＶＮＥＧで動作する回路９０６の一例、図７９Ｅは回路９０６を動作させるための信号の波形の一例である。
　図７９Ｄでは、バックゲートを有するトランジスタ９１２を示している。トランジスタ９１２のゲートに与える信号は、例えば、電圧ＶＯＲＧと電圧ＶＳＳを基にして生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電圧ＶＯＲＧ、非導通状態とする動作時に電圧ＶＳＳを基に生成される。また、トランジスタ９１２のバックゲートに与える電圧は、電圧ＶＮＥＧを基に生成される。電圧ＶＮＥＧは、図７９Ｅに図示するように、電圧ＶＳＳ（ＧＮＤ）より小さい。そのため、トランジスタ９１２の閾値電圧は、プラスシフトするように制御することができる。そのため、トランジスタ９１２をより確実に非導通状態とすることができ、ソース（Ｓ）とドレイン（Ｄ）との間を流れる電流を小さくできる。その結果、回路９０６は、誤動作が低減され、且つ低消費電力化が図られた回路とすることができる。
　なお、電圧ＶＮＥＧは、トランジスタ９１２のバックゲートに直接与える構成としてもよい。あるいは、電圧ＶＯＲＧと電圧ＶＮＥＧを基に、トランジスタ９１２のゲートに与える信号を生成し、当該信号をトランジスタ９１２のバックゲートに与える構成としてもよい。
　また図８０Ａ及び８０Ｂには、図７９Ｄ及び７９Ｅの変形例を示す。
　図８０Ａに示す回路図では、電圧生成回路９０５と、回路９０６と、の間に制御回路９２１によって導通状態が制御できるトランジスタ９２２を示す。トランジスタ９２２は、ｎチャネル型のＯＳトランジスタとする。制御回路９２１が出力する制御信号ＳＢＧは、トランジスタ９２２の導通状態を制御する信号である。また回路９０６が有するトランジスタ９１２Ａ、９１２Ｂは、トランジスタ９２２と同じＯＳトランジスタである。
　図８０Ｂのタイミングチャートには、制御信号ＳＢＧと、トランジスタ９１２Ａ、９１２Ｂのバックゲートの電位の状態をノードＮＢＧの電位の変化で示す。制御信号ＳＢＧがハイレベルのときにトランジスタ９２２が導通状態となり、ノードＮＢＧが電圧ＶＮＥＧとなる。その後、制御信号ＳＢＧがローレベルのときにノードＮＢＧが電気的にフローティングとなる。トランジスタ９２２は、ＯＳトランジスタであるため、オフ電流が小さい。そのため、ノードＮＢＧが電気的にフローティングであっても、一旦与えた電圧ＶＮＥＧを保持することができる。
　また、図８１Ａには、上述した電圧生成回路９０３に適用可能な回路構成の一例を示す。図８１Ａに示す電圧生成回路９０３は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する５段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとを基に印加されるとすると、クロック信号ＣＬＫによって、電圧ＶＯＲＧの５倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。
　また、図８１Ｂには、上述した電圧生成回路９０５に適用可能な回路構成の一例を示す。図８１Ｂに示す電圧生成回路９０５は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する４段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとを基に印加されるとすると、クロック信号ＣＬＫによって、グラウンド、すなわち電圧ＶＳＳから電圧ＶＯＲＧの４倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＮＥＧを得ることができる。
　なお、上述した電圧生成回路９０３の回路構成は、図８１Ａで示す回路図の構成に限らない。例えば、電圧生成回路９０３の変形例を図８２Ａ乃至８２Ｃに示す。なお、電圧生成回路９０３の変形例は、図８２Ａ乃至８２Ｃに示す電圧生成回路９０３Ａ乃至９０３Ｃにおいて、各配線に与える電圧を変更すること、あるいは素子の配置を変更することで実現可能である。
　図８２Ａに示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０、キャパシタＣ１１乃至Ｃ１４、およびインバータＩＮＶ１を有する。クロック信号ＣＬＫは、トランジスタＭ１乃至Ｍ１０のゲートに直接、あるいはインバータＩＮＶ１を介して与えられる。クロック信号ＣＬＫによって、電圧ＶＯＲＧの４倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。図８２Ａに示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１１乃至Ｃ１４に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
　また、図８２Ｂに示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４、キャパシタＣ１５、Ｃ１６、およびインバータＩＮＶ２を有する。クロック信号ＣＬＫは、トランジスタＭ１１乃至Ｍ１４のゲートに直接、あるいはインバータＩＮＶ２を介して与えられる。クロック信号ＣＬＫによって、電圧ＶＯＲＧの２倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。図８２Ｂに示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１５、Ｃ１６に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
　また、図８２Ｃに示す電圧生成回路９０３Ｃは、インダクタＩｎｄ１、トランジスタＭ１５、ダイオードＤ６、およびキャパシタＣ１７を有する。トランジスタＭ１５は、制御信号ＥＮによって、導通状態が制御される。制御信号ＥＮによって、電圧ＶＯＲＧが昇圧された電圧ＶＰＯＧを得ることができる。図８２Ｃに示す電圧生成回路９０３Ｃは、インダクタＩｎｄ１を用いて電圧の昇圧を行うため、変換効率の高い電圧の昇圧を行うことができる。
　以上説明したように本実施の形態の構成では、半導体装置が有する回路に必要な電圧を内部で生成することができる。そのため半導体装置は、外部から与える電源電圧の数を削減できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態１１）
　本実施の形態では、本発明の一態様の半導体装置を有する表示モジュール及び電子機器について、図８３乃至８６Ｂを用いて説明を行う。
＜１１−１．表示モジュール＞
　図８３に示す表示モジュール７０００は、上部カバー７００１と下部カバー７００２との間に、ＦＰＣ７００３に接続されたタッチパネル７００４、ＦＰＣ７００５に接続された表示パネル７００６、バックライト７００７、フレーム７００９、プリント基板７０１０、バッテリ７０１１を有する。
　本発明の一態様の半導体装置は、例えば、表示パネル７００６に用いることができる。
　上部カバー７００１及び下部カバー７００２は、タッチパネル７００４及び表示パネル７００６のサイズに合わせて、形状や寸法を適宜変更することができる。
　タッチパネル７００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル７００６に重畳して用いることができる。また、表示パネル７００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル７００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
　バックライト７００７は、光源７００８を有する。なお、図８３において、バックライト７００７上に光源７００８を配置する構成について例示したが、これに限定さない。例えば、バックライト７００７の端部に光源７００８を配置し、さらに光拡散板を用いる構成としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射型パネル等の場合においては、バックライト７００７を設けない構成としてもよい。
　フレーム７００９は、表示パネル７００６の保護機能の他、プリント基板７０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム７００９は、放熱板としての機能を有していてもよい。
　プリント基板７０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリ７０１１であってもよい。バッテリ７０１１は、商用電源を用いる場合には、省略可能である。
　また、表示モジュール７０００は、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
＜１１−２．電子機器１＞
　次に、図８４Ａ乃至８４Ｅに電子機器の一例を示す。
　図８４Ａは、ファインダー８１００を取り付けた状態のカメラ８０００の外観を示す図である。
　カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッターボタン８００４等を有する。またカメラ８０００には、着脱可能なレンズ８００６が取り付けられている。
　ここではカメラ８０００として、レンズ８００６を筐体８００１から取り外して交換することが可能な構成としたが、レンズ８００６と筐体が一体となっていてもよい。
　カメラ８０００は、シャッターボタン８００４を押すことにより、撮像することができる。また、表示部８００２はタッチパネルとしての機能を有し、表示部８００２をタッチすることにより撮像することも可能である。
　カメラ８０００の筐体８００１は、電極を有するマウントを有し、ファインダー８１００のほか、ストロボ装置等を接続することができる。
　ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。
　筐体８１０１は、カメラ８０００のマウントと係合するマウントを有しており、ファインダー８１００をカメラ８０００に取り付けることができる。また当該マウントには電極を有し、当該電極を介してカメラ８０００から受信した映像等を表示部８１０２に表示させることができる。
　ボタン８１０３は、電源ボタンとしての機能を有する。ボタン８１０３により、表示部８１０２の表示のオン・オフを切り替えることができる。
　カメラ８０００の表示部８００２、及びファインダー８１００の表示部８１０２に、本発明の一態様の表示装置を適用することができる。
　なお、図８４Ａでは、カメラ８０００とファインダー８１００とを別の電子機器とし、これらを脱着可能な構成としたが、カメラ８０００の筐体８００１に、表示装置を備えるファインダーが内蔵されていてもよい。
　図８４Ｂは、ヘッドマウントディスプレイ８２００の外観を示す図である。
　ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリ８２０６が内蔵されている。
　ケーブル８２０５は、バッテリ８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した画像データ等の映像情報を表示部８２０４に表示させることができる。また、本体８２０３に設けられたカメラで使用者の眼球やまぶたの動きを捉え、その情報をもとに使用者の視点の座標を算出することにより、使用者の視点を入力手段として用いることができる。
　また、装着部８２０１には、使用者に触れる位置に複数の電極が設けられていてもよい。本体８２０３は使用者の眼球の動きに伴って電極に流れる電流を検知することにより、使用者の視点を認識する機能を有していてもよい。また、当該電極に流れる電流を検知することにより、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能を有していてもよい。また、使用者の頭部の動きなどを検出し、表示部８２０４に表示する映像をその動きに合わせて変化させてもよい。
　表示部８２０４に、本発明の一態様の表示装置を適用することができる。
　図８４Ｃ、８４Ｄ、及び８４Ｅは、ヘッドマウントディスプレイ８３００の外観を示す図である。ヘッドマウントディスプレイ８３００は、筐体８３０１と、表示部８３０２と、バンド状の固定具８３０４と、一対のレンズ８３０５と、を有する。
　使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。なお、表示部８３０２を湾曲して配置させると好適である。表示部８３０２を湾曲して配置することで、使用者が高い臨場感を感じることができる。なお、本実施の形態においては、表示部８３０２を１つ設ける構成について例示したが、これに限定されず、例えば、表示部８３０２を２つ設ける構成としてもよい。この場合、使用者の片方の目に１つの表示部が配置されるような構成とすると、視差を用いた３次元表示等を行うことも可能となる。
　なお、表示部８３０２に、本発明の一態様の表示装置を適用することができる。本発明の一態様の半導体装置を有する表示装置は、極めて精細度が高いため、図８４Ｅのようにレンズ８３０５を用いて表示部８３０２に表示された映像を拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示することができる。
＜１１−３．電子機器２＞
　次に、図８４Ａ乃至８４Ｅに示す電子機器と、異なる電子機器の一例を図８５Ａ乃至８５Ｇに示す。
　図８５Ａ乃至８５Ｇに示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有する。
　図８５Ａ乃至８５Ｇに示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信または受信を行う機能、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示する機能、等を有することができる。なお、図８５Ａ乃至８５Ｇに示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。また、図８５Ａ乃至８５Ｇには図示していないが、電子機器には、複数の表示部を有する構成としてもよい。また、該電子機器にカメラ等を設け、静止画を撮影する機能、動画を撮影する機能、撮影した画像を記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
　図８５Ａ乃至８５Ｇに示す電子機器の詳細について、以下説明を行う。
　図８５Ａは、テレビジョン装置９１００を示す斜視図である。テレビジョン装置９１００は、例えば、５０インチ以上、または１００インチ以上の大画面の表示部９００１を組み込むことが可能である。
　図８５Ｂは、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えば電話機、手帳又は情報閲覧装置等から選ばれた一つ又は複数の機能を有する。具体的には、スマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ、接続端子、センサ等を設けてもよい。また、携帯情報端末９１０１は、文字や画像情報をその複数の面に表示することができる。例えば、３つの操作ボタン９０５０（操作アイコンまたは単にアイコンともいう）を表示部９００１の一の面に表示することができる。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することができる。なお、情報９０５１の一例としては、電子メールやＳＮＳ（ソーシャル・ネットワーキング・サービス）や電話などの着信を知らせる表示、電子メールやＳＮＳなどの題名、電子メールやＳＮＳなどの送信者名、日時、時刻、バッテリの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている位置に、情報９０５１の代わりに、操作ボタン９０５０などを表示してもよい。
　図８５Ｃは、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば、携帯情報端末９１０２の使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、その表示（ここでは情報９０５３）を確認することができる。具体的には、着信した電話の発信者の電話番号又は氏名等を、携帯情報端末９１０２の上方から観察できる位置に表示する。使用者は、携帯情報端末９１０２をポケットから取り出すことなく、表示を確認し、電話を受けるか否かを判断できる。
　図８５Ｄは、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６を有し、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また接続端子９００６を介して充電を行うこともできる。なお、充電動作は接続端子９００６を介さずに無線給電により行ってもよい。
　図８５Ｅ、８５Ｆ、及び８５Ｇは、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図８５Ｅが携帯情報端末９２０１を展開した状態の斜視図であり、図８５Ｆが携帯情報端末９２０１を展開した状態または折り畳んだ状態の一方から他方に変化する途中の状態の斜視図であり、図８５Ｇが携帯情報端末９２０１を折り畳んだ状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では、継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。ヒンジ９０５５を介して２つの筐体９０００間を屈曲させることにより、携帯情報端末９２０１を展開した状態から折りたたんだ状態に可逆的に変形させることができる。例えば、携帯情報端末９２０１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げることができる。
　次に、図８４Ａ乃至８４Ｅに示す電子機器、及び図８５Ａ乃至８５Ｇに示す電子機器と異なる電子機器の一例を図８６Ａ及び８６Ｂに示す。図８６Ａ及び８６Ｂは、複数の表示パネルを有する表示装置の斜視図である。なお、図８６Ａは、複数の表示パネルが巻き取られた形態の斜視図であり、図８６Ｂは、複数の表示パネルが展開された状態の斜視図である。
　図８６Ａ及び８６Ｂに示す表示装置９５００は、複数の表示パネル９５０１と、軸部９５１１と、軸受部９５１２と、を有する。また、複数の表示パネル９５０１は、表示領域９５０２と、透光性を有する領域９５０３と、を有する。
　また、複数の表示パネル９５０１は、可撓性を有する。また、隣接する２つの表示パネル９５０１は、それらの一部が互いに重なるように設けられる。例えば、隣接する２つの表示パネル９５０１の透光性を有する領域９５０３を重ね合わせることができる。複数の表示パネル９５０１を用いることで、大画面の表示装置とすることができる。また、使用状況に応じて、表示パネル９５０１を巻き取ることが可能であるため、汎用性に優れた表示装置とすることができる。
　また、図８６Ａ及び８６Ｂにおいては、表示領域９５０２が隣接する表示パネル９５０１で離間する状態を図示しているが、これに限定されず、例えば、隣接する表示パネル９５０１の表示領域９５０２を隙間なく重ねあわせることで、連続した表示領域９５０２としてもよい。
　本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。ただし、本発明の一態様の半導体装置は、表示部を有さない電子機器にも適用することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
　本実施例においては、実施の形態１で示す試料Ａ３に相当する金属酸化物膜をトランジスタの半導体膜に適用し、当該トランジスタを有する表示装置を作製した。本実施例で作製した表示装置の仕様を表２に示す。
Figure JPOXMLDOC01-appb-T000009
　表２に示す仕様の表示装置の表示例を図８７に示す。図８７に示すように、本実施例で作製した表示装置は、良好な表示品質を有することが確認された。
　なお、本実施例に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
１００　　トランジスタ
１００Ａ　　トランジスタ
１００Ｂ　　トランジスタ
１００Ｃ　　トランジスタ
１００Ｄ　　トランジスタ
１００Ｅ　　トランジスタ
１００Ｆ　　トランジスタ
１００Ｇ　　トランジスタ
１００Ｈ　　トランジスタ
１００Ｊ　　トランジスタ
１００Ｋ　　トランジスタ
１０２　　基板
１０４　　絶縁膜
１０６　　導電膜
１０８　　酸化物半導体膜
１０８＿１　　酸化物半導体膜
１０８＿２　　酸化物半導体膜
１０８＿３　　酸化物半導体膜
１０８ｄ　　ドレイン領域
１０８ｆ　　領域
１０８ｉ　　チャネル領域
１０８ｓ　　ソース領域
１１０　　絶縁膜
１１０ａ　　絶縁膜
１１２　　導電膜
１１２＿１　　導電膜
１１２＿２　　導電膜
１１４　　絶縁膜
１１６　　絶縁膜
１１８　　絶縁膜
１２０ａ　　導電膜
１２０ｂ　　導電膜
１２２　　絶縁膜
１４１ａ　　開口部
１４１ｂ　　開口部
１４３　　開口部
２００　　トランジスタ
２０５　　導電体
２０５ａ　　導電体
２０５ｂ　　導電体
２１０　　絶縁体
２１２　　絶縁体
２１４　　絶縁体
２１６　　絶縁体
２１８　　導電体
２２０　　絶縁体
２２２　　絶縁体
２２４　　絶縁体
２３０　　酸化物半導体
２３０ａ　　酸化物半導体
２３０ｂ　　酸化物半導体
２３０ｃ　　酸化物半導体
２４０ａ　　導電体
２４０ｂ　　導電体
２４４　　導電体
２４５　　導電体
２５０　　絶縁体
２６０　　導電体
２６０ａ　　導電体
２６０ｂ　　導電体
２７０　　絶縁体
２８０　　絶縁体
２８２　　絶縁体
２８４　　絶縁体
３００Ａ　　トランジスタ
３００Ｂ　　トランジスタ
３００Ｃ　　トランジスタ
３００Ｄ　　トランジスタ
３００Ｅ　　トランジスタ
３００Ｆ　　トランジスタ
３００Ｇ　　トランジスタ
３０２　　基板
３０４　　導電膜
３０６　　絶縁膜
３０７　　絶縁膜
３０８　　酸化物半導体膜
３０８＿１　　酸化物半導体膜
３０８＿２　　酸化物半導体膜
３０８＿３　　酸化物半導体膜
３１２ａ　　導電膜
３１２ｂ　　導電膜
３１２ｃ　　導電膜
３１４　　絶縁膜
３１６　　絶縁膜
３１８　　絶縁膜
３１９　　絶縁膜
３２０ａ　　導電膜
３２０ｂ　　導電膜
３４１ａ　　開口部
３４１ｂ　　開口部
３４２　　開口部
３４２ａ　　開口部
３４２ｂ　　開口部
３４２ｃ　　開口部
３４４　　導電膜
３５１　　開口部
３５２ａ　　開口部
３５２ｂ　　開口部
４００　　トランジスタ
４０１　　基板
４０２　　半導体領域
４０４　　絶縁体
４０６　　導電体
４０８ａ　　低抵抗領域
４０８ｂ　　低抵抗領域
４１０　　容量素子
４２０　　絶縁体
４２２　　絶縁体
４２４　　絶縁体
４２６　　絶縁体
４２８　　導電体
４３０　　導電体
４５０　　絶縁体
４５２　　絶縁体
４５４　　絶縁体
４５６　　導電体
４５８　　絶縁体
４６０　　絶縁体
４６２　　導電体
４６６　　導電体
４７０　　絶縁体
４７４　　導電体
４８０　　絶縁体
４８２　　絶縁体
４８４　　絶縁体
５０１　　画素回路
５０２　　画素部
５０４　　駆動回路部
５０４ａ　　ゲートドライバ
５０４ｂ　　ソースドライバ
５０６　　保護回路
５０７　　端子部
５５０　　トランジスタ
５５２　　トランジスタ
５５４　　トランジスタ
５６０　　容量素子
５６２　　容量素子
５７０　　液晶素子
５７２　　発光素子
７００　　表示装置
７０１　　基板
７０２　　画素部
７０４　　ソースドライバ回路部
７０５　　基板
７０６　　ゲートドライバ回路部
７０８　　ＦＰＣ端子部
７１０　　信号線
７１１　　配線部
７１２　　シール材
７１６　　ＦＰＣ
７３０　　絶縁膜
７３２　　封止膜
７３４　　絶縁膜
７３６　　着色膜
７３８　　遮光膜
７５０　　トランジスタ
７５２　　トランジスタ
７６０　　接続電極
７７０　　平坦化絶縁膜
７７２　　導電膜
７７３　　絶縁膜
７７４　　導電膜
７７５　　液晶素子
７７６　　液晶層
７７８　　構造体
７８０　　異方性導電膜
７８２　　発光素子
７８３　　液滴吐出装置
７８４　　液滴
７８５　　層
７８６　　ＥＬ層
７８８　　導電膜
７９０　　容量素子
７９１　　タッチパネル
７９２　　絶縁膜
７９３　　電極
７９４　　電極
７９５　　絶縁膜
７９６　　電極
７９７　　絶縁膜
８００　　インバータ
８１０　　ＯＳトランジスタ
８２０　　ＯＳトランジスタ
８３１　　信号波形
８３２　　信号波形
８４０　　破線
８４１　　実線
８５０　　ＯＳトランジスタ
８６０　　ＣＭＯＳインバータ
９００　　半導体装置
９０１　　電源回路
９０２　　回路
９０３　　電圧生成回路
９０３Ａ　　電圧生成回路
９０３Ｂ　　電圧生成回路
９０３Ｃ　　電圧生成回路
９０４　　回路
９０５　　電圧生成回路
９０６　　回路
９１１　　トランジスタ
９１２　　トランジスタ
９１２Ａ　　トランジスタ
９１２Ｂ　　トランジスタ
９２１　　制御回路
９２２　　トランジスタ
９５０　　トランジスタ
９５２　　基板
９５４　　絶縁膜
９５６　　半導体膜
９５８　　絶縁膜
９６０　　導電膜
９６２　　絶縁膜
９６４　　絶縁膜
９６６ａ　　導電膜
９６６ｂ　　導電膜
９６８　　絶縁膜
９７０　　絶縁膜
９７２　　絶縁膜
９７４　　絶縁膜
１４００　　液滴吐出装置
１４０２　　基板
１４０３　　液滴吐出手段
１４０４　　撮像手段
１４０５　　ヘッド
１４０６　　点線
１４０７　　制御手段
１４０８　　記憶媒体
１４０９　　画像処理手段
１４１０　　コンピュータ
１４１１　　マーカー
１４１２　　ヘッド
１４１３　　材料供給源
１４１４　　材料供給源
７０００　　表示モジュール
７００１　　上部カバー
７００２　　下部カバー
７００３　　ＦＰＣ
７００４　　タッチパネル
７００５　　ＦＰＣ
７００６　　表示パネル
７００７　　バックライト
７００８　　光源
７００９　　フレーム
７０１０　　プリント基板
７０１１　　バッテリ
８０００　　カメラ
８００１　　筐体
８００２　　表示部
８００３　　操作ボタン
８００４　　シャッターボタン
８００６　　レンズ
８１００　　ファインダー
８１０１　　筐体
８１０２　　表示部
８１０３　　ボタン
８２００　　ヘッドマウントディスプレイ
８２０１　　装着部
８２０２　　レンズ
８２０３　　本体
８２０４　　表示部
８２０５　　ケーブル
８２０６　　バッテリ
８３００　　ヘッドマウントディスプレイ
８３０１　　筐体
８３０２　　表示部
８３０４　　固定具
８３０５　　レンズ
９０００　　筐体
９００１　　表示部
９００３　　スピーカ
９００５　　操作キー
９００６　　接続端子
９００７　　センサ
９００８　　マイクロフォン
９０５０　　操作ボタン
９０５１　　情報
９０５２　　情報
９０５３　　情報
９０５４　　情報
９０５５　　ヒンジ
９１００　　テレビジョン装置
９１０１　　携帯情報端末
９１０２　　携帯情報端末
９２００　　携帯情報端末
９２０１　　携帯情報端末
９５００　　表示装置
９５０１　　表示パネル
９５０２　　表示領域
９５０３　　領域
９５１１　　軸部
９５１２　　軸受部

Claims (10)

  1. 　Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎとを有する金属酸化物膜であって、
    　前記金属酸化物膜は、第１の結晶部と、第２の結晶部と、を有し、
    　前記第１の結晶部は、ｃ軸配向性を有し、
    　前記第２の結晶部は、ｃ軸配向性を有さない、
    　ことを特徴とする金属酸化物膜。
  2. 　Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎとを有する金属酸化物膜であって、
    　前記金属酸化物膜は、第１の結晶部と、第２の結晶部と、を有し、
    　前記第１の結晶部は、ｃ軸配向性を有し、
    　前記第２の結晶部は、ｃ軸配向性を有さず、
    　前記第２の結晶部の存在割合は、前記第１の結晶部の存在割合よりも多い、
    　ことを特徴とする金属酸化物膜。
  3. 　Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎとを有する金属酸化物膜であって、
    　前記金属酸化物膜は、第１の結晶部と、第２の結晶部と、を有し、
    　前記第１の結晶部は、ｃ軸配向性を有し、
    　前記第２の結晶部は、ｃ軸配向性を有さず、
    　断面に対する電子線回折測定を行い、前記金属酸化物膜の電子線回折パターンを観測した場合、
    　前記電子線回折パターンは、
    　前記第１の結晶部に起因する回折スポットを有する第１の領域と、
    　前記第２の結晶部に起因する回折スポットを有する第２の領域と、を有し、
    　前記第１の領域における輝度の積分強度は、前記第２の領域における輝度の積分強度よりも大きい、
    　ことを特徴とする金属酸化物膜。
  4. 　請求項３において、
    　前記第１の領域における前記輝度の積分強度は、
    　前記第２の領域における前記輝度の積分強度に対して、１倍を超えて４０倍以下である、
    　ことを特徴とする金属酸化物膜。
  5. 　請求項３において、
    　前記第１の領域における前記輝度の積分強度は、
    　前記第２の領域における前記輝度の積分強度に対して、１倍を超えて１０倍以下である、
    　ことを特徴とする金属酸化物膜。
  6. 　請求項３において、
    　前記第１の領域における前記輝度の積分強度は、
    　前記第２の領域における前記輝度の積分強度に対して、１倍を超えて３倍以下である強度比を有する、
    　ことを特徴とする金属酸化物膜。
  7. 　請求項３において、
    　前記金属酸化物膜は、
    　浅い欠陥準位密度のピーク値が、５×１０１２ｃｍ−２ｅＶ−１未満である領域を有する、
    　ことを特徴とする金属酸化物膜。
  8. 　請求項３において、
    　前記金属酸化物膜の前記Ｉｎ、前記Ｍ、及び前記Ｚｎの原子数比は、
    　Ｉｎ：Ｍ：Ｚｎ＝４：２：３近傍であり、
    　前記Ｉｎ、Ｍ、及びＺｎの原子数の総和に対して、前記Ｉｎの原子数比が４の場合、前記Ｍの原子数比が１．５以上２．５以下であり、且つ前記Ｚｎの原子数比が２以上４以下である、
    　ことを特徴とする金属酸化物膜。
  9. 　半導体膜と、ゲート絶縁膜と、ゲート電極と、を有する半導体装置であって、
    　前記半導体膜は、
    　請求項３に記載の金属酸化物膜を有する、
    　ことを特徴とする半導体装置。
  10. 　請求項３に記載の金属酸化物膜を有する、
    　ことを特徴とする表示装置。
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