KR102419913B1 - 금속 산화물막, 반도체 장치, 및 표시 장치 - Google Patents

금속 산화물막, 반도체 장치, 및 표시 장치 Download PDF

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Abstract

결정부를 포함하는 금속 산화물막을 제공한다. 또는 물성의 안정성이 높은 금속 산화물막을 제공한다. 또는 전기 특성이 향상된 금속 산화물막을 제공한다. 또는 전계 효과 이동도를 높일 수 있는 금속 산화물막을 제공한다. In과 M(M은 Al, Ga, Y, 또는 Sn)과 Zn을 갖는 금속 산화물막은 제 1 결정부와 제 2 결정부를 갖고, 제 1 결정부는 c축 배향성을 갖고, 제 2 결정부는 c축 배향성을 갖지 않고, 제 2 결정부의 존재 비율은 제 1 결정부의 존재 비율보다 많다.

Description

금속 산화물막, 반도체 장치, 및 표시 장치{METAL OXIDE FILM, SEMICONDUCTOR DEVICE, AND DISPLAY DEVICE}
본 발명의 일 형태는, 금속 산화물막 및 그 형성 방법에 관한 것이다. 또한, 본 발명의 일 형태는, 상기 금속 산화물막을 갖는 반도체 장치에 관한 것이다. 또한, 본 발명의 일 형태는, 상기 금속 산화물막 또는 상기 반도체 장치를 갖는 표시 장치에 관한 것이다.
또한, 본 명세서 등에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 트랜지스터, 반도체 회로 등은 반도체 장치의 일 형태이다. 또한, 연산 장치, 기억 장치, 촬상 장치, 전기 광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 반도체 장치를 포함하는 경우가 있다.
트랜지스터에 적용 가능한 반도체 재료로서, 산화물 반도체가 주목을 받고 있다. 예를 들어 특허문헌 1에서는, 복수의 산화물 반도체층을 적층하고, 상기 복수의 산화물 반도체층 중에서 채널이 되는 산화물 반도체층이 인듐 및 갈륨을 포함하고, 또한 인듐의 비율을 갈륨의 비율보다 크게 함으로써 전계 효과 이동도(단순히 이동도 또는 μFE라고 하는 경우가 있음)를 높인 반도체 장치가 개시(開示)되어 있다.
또한 비특허문헌 1에서는, 인듐과 갈륨과 아연을 갖는 산화물 반도체는, In1-xGa1+xO3(ZnO)m(x는 -1≤x≤1을 만족시키는 수, m은 자연수)으로 나타내어지는 동족 계열(homologous series)을 갖는 것에 대하여 개시되어 있다. 또한 비특허문헌 1에서는, 동족 계열의 고용체 범위(solid solution range)에 대하여 개시되어 있다. 예를 들어, m=1인 경우의 동족 계열의 고용체 범위는 x가 -0.33 내지 0.08의 범위이고, m=2인 경우의 동족 계열의 고용체 범위는 x가 -0.68 내지 0.32의 범위이다.
일본 공개특허공보 특개 2014-7399호
M. Nakamura, N. Kimizuka, and T. Mohri, "The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃", J. Solid State Chem., 1991, Vol. 93, pp. 298-315
본 발명의 일 형태는, 결정부를 포함하는 금속 산화물막을 제공하는 것을 과제의 하나로 한다. 또는, 물성의 안정성이 높은 금속 산화물막을 제공하는 것을 과제의 하나로 한다. 또는, 전기 특성이 향상된 금속 산화물막을 제공하는 것을 과제의 하나로 한다. 또는, 전계 효과 이동도를 높일 수 있는 금속 산화물막을 제공하는 것을 과제의 하나로 한다. 또는, 신규 금속 산화물막을 제공하는 것을 과제의 하나로 한다. 또는, 금속 산화물막을 포함하는, 신뢰성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또는, 본 발명의 일 형태는 저온으로 형성 가능하고, 또한 물성의 안정성이 높은 금속 산화물막을 제공하는 것을 과제의 하나로 한다. 또는, 저온으로 형성 가능하고, 또한 신뢰성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또는, 본 발명의 일 형태는, 금속 산화물막을 포함하고, 가요성을 갖는 장치를 제공하는 것을 과제의 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 본 발명의 일 형태는, 이들 과제의 모두를 해결할 필요는 없는 것으로 한다. 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 추출하는 것이 가능하다.
본 발명의 일 형태는, In과 M(M은 Al, Ga, Y, 또는 Sn)과 Zn을 갖는 금속 산화물막이고, 금속 산화물막은 제 1 결정부와 제 2 결정부를 갖고, 제 1 결정부는 c축 배향성을 갖고, 제 2 결정부는 c축 배향성을 갖지 않는 금속 산화물막이다.
또한, 본 발명의 다른 일 형태는, In과 M(M은Al, Ga, Y, 또는 Sn)과 Zn을 갖는 금속 산화물막이고, 금속 산화물막은 제 1 결정부와 제 2 결정부를 갖고, 제 1 결정부는 c축 배향성을 갖고, 제 2 결정부는 c축 배향성을 갖지 않고, 제 2 결정부의 존재 비율은 제 1 결정부의 존재 비율보다 많은 금속 산화물막이다.
또한, 본 발명의 다른 일 형태는, In과 M(M은Al, Ga, Y, 또는 Sn)과 Zn을 갖는 금속 산화물막이고, 금속 산화물막은 제 1 결정부와 제 2 결정부를 갖고, 제 1 결정부는 c축 배향성을 갖고, 제 2 결정부는 c축 배향성을 갖지 않고, 단면에 대한 전자선 회절 측정을 수행하고, 금속 산화물막의 전자선 회절 패턴을 관측한 경우, 전자선 회절 패턴은 제 1 결정부에 기인하는 회절 스폿을 갖는 제 1 영역과, 제 2 결정부에 기인하는 회절 스폿을 갖는 제 2 영역을 갖고, 제 1 영역에 있어서의 휘도의 적분 강도는 제 2 영역에 있어서의 휘도의 적분 강도보다 큰 금속 산화물막이다.
상기 형태에 있어서, 제 1 영역에 있어서의 휘도의 적분 강도는 제 2 영역에 있어서의 휘도의 적분 강도에 대하여, 바람직하게는 1배를 초과하고 40배 이하, 더 바람직하게는 1배를 초과하고 10배 이하, 더 바람직하게는 1배를 초과하고 3배 이하이다.
또한, 상기 형태에 있어서, 금속 산화물막은 얕은 결함 준위 밀도의 피크값이 5×1012cm-2eV-1 미만인 영역을 가지면 바람직하다.
또한, 상기 형태에 있어서, 금속 산화물막의 In, M, 및 Zn의 원자수비는 In:M:Zn=4:2:3근방이고, In, M, 및 Zn의 원자수의 총합에 대하여, In의 원자수비가 4인 경우, M의 원자수비가 1.5 이상 2.5 이하이고, 또한 Zn의 원자수비가 2 이상 4 이하이면 바람직하다.
또한, 본 발명의 다른 일 형태는, 반도체막과 게이트 절연막과 게이트 전극을 갖는 반도체 장치이고, 반도체막은 상기 금속 산화물막을 갖는다.
또한, 본 발명의 다른 일 형태는 상기 형태의 어느 하나에 기재된 금속 산화물막, 또는 상기 형태의 반도체 장치를 갖는 표시 장치이다.
본 발명의 일 형태에 의하면, 결정부를 포함하는 금속 산화물막을 제공할 수 있다. 또는, 물성의 안정성이 높은 금속 산화물막을 제공할 수 있다. 또는, 신규 금속 산화물막을 제공할 수 있다. 또는, 금속 산화물막을 포함하는, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 본 발명의 일 형태에 의하면, 저온으로 형성 가능하고, 또한 물성의 안정성이 높은 금속 산화물막을 제공할 수 있다. 또는, 저온으로 형성 가능하고, 또한 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또는, 본 발명의 일 형태에 의하면, 금속 산화물막을 포함하고, 가요성을 갖는 장치를 제공할 수 있다.
도 1의 (A) 내지 (C)는 금속 산화물막의 단면 TEM상, 및 단면 HR-TEM상을 도시한 것이다.
도 2의 (A) 내지 (C)는 금속 산화물막의 단면 TEM상, 및 단면 HR-TEM상을 도시한 것이다.
도 3의 (A) 내지 (C)는 금속 산화물막의 단면 TEM상, 및 단면 HR-TEM상을 도시한 것이다.
도 4의 (A) 내지 (C)는 금속 산화물막의 단면 TEM상, 및 단면 HR-TEM상을 도시한 것이다.
도 5의 (A) 내지 (C)는 금속 산화물막의 단면 TEM상, 및 단면 HR-TEM상을 도시한 것이다.
도 6의 (A) 내지 (C)는 금속 산화물막의 단면 TEM상, 및 단면 HR-TEM상을 도시한 것이다.
도 7의 (A) 내지 (C)는 금속 산화물막의 XRD 측정 결과, 및 전자선 회절 패턴을 도시한 것이다.
도 8의 (A) 내지 (C)는 금속 산화물막의 XRD 측정 결과, 및 전자선 회절 패턴을 도시한 것이다.
도 9의 (A) 내지 (C)는 금속 산화물막의 XRD 측정 결과, 및 전자선 회절 패턴을 도시한 것이다.
도 10의 (A) 내지 (C)는 금속 산화물막의 XRD 측정 결과, 및 전자선 회절 패턴을 도시한 것이다.
도 11의 (A) 내지 (C)는 금속 산화물막의 XRD 측정 결과, 및 전자선 회절 패턴을 도시한 것이다.
도 12의 (A) 내지 (C)는 금속 산화물막의 XRD 측정 결과, 및 전자선 회절 패턴을 도시한 것이다.
도 13의 (A) 및 (B)는 전자선 회절 패턴을 도시한 것이다.
도 14는 전자선 회절 패턴의 라인 프로파일을 설명한 것이다.
도 15는 전자선 회절 패턴의 라인 프로파일, 라인 프로파일의 상대 휘도(R), 및 스펙트럼의 반치폭을 설명한 개념도를 도시한 것이다.
도 16의 (A1), (A2), (B1), 및 (B2)는 전자선 회절 패턴, 및 휘도 프로파일을 도시한 것이다.
도 17의 (A1), (A2), (B1), 및 (B2)는 전자선 회절 패턴, 및 휘도 프로파일을 도시한 것이다.
도 18의 (A1), (A2), (B1), 및 (B2)는 전자선 회절 패턴, 및 휘도 프로파일을 도시한 것이다.
도 19는 금속 산화물막의 전자선 회절 패턴에서 추산한 상대 휘도를 도시한 것이다.
도 20의 (A) 및 (B)는 금속 산화물막의 단면 TEM상 및 화상 해석 후의 단면 TEM상을 도시한 것이다.
도 21의 (A) 및 (B)는 금속 산화물막의 단면 TEM상 및 화상 해석 후의 단면 TEM상을 도시한 것이다.
도 22의 (A) 및 (B)는 금속 산화물막의 단면 TEM상 및 화상 해석 후의 단면 TEM상을 도시한 것이다.
도 23의 (A) 및 (B)는 금속 산화물막의 단면 TEM상 및 화상 해석 후의 단면 TEM상을 도시한 것이다.
도 24의 (A) 및 (B)는 금속 산화물막의 단면 TEM상 및 화상 해석 후의 단면 TEM상을 도시한 것이다.
도 25의 (A) 및 (B)는 금속 산화물막의 단면 TEM상 및 화상 해석 후의 단면 TEM상을 도시한 것이다.
도 26의 (A) 내지 (C)는 금속 산화물막의 SIMS 측정 결과를 도시한 것이다.
도 27의 (A) 내지 (C)는 트랜지스터의 Id-Vg 특성을 도시한 것이다.
도 28의 (A) 및 (B)는 트랜지스터의 온 전류, 및 S값을 도시한 것이다.
도 29는 트랜지스터의 GBT시험 결과를 도시한 것이다.
도 30의 (A) 내지 (C)는 트랜지스터의 Id-Vd 특성을 도시한 것이다.
도 31은 Id-Vg 특성을 도시한 것이다.
도 32는 Id-Vg 특성을 도시한 것이다.
도 33은 계면 준위 밀도의 계산 결과를 도시한 것이다.
도 34의 (A) 및 (B)는 Id-Vg 특성을 도시한 것이다.
도 35는 결함 준위 밀도의 계산 결과를 도시한 것이다.
도 36은 CPM의 측정 결과를 도시한 것이다.
도 37은 CPM의 측정 결과를 도시한 것이다.
도 38은 CPM의 측정 결과를 도시한 것이다.
도 39의 (A) 내지 (C)는 산화물 반도체막의 원자수비의 범위를 설명한 것이다.
도 40은 InMZnO4의 결정을 설명한 것이다.
도 41은 산화물 반도체막을 채널 영역에 사용한 트랜지스터에 있어서의 에너지 밴드를 설명한 것이다.
도 42의 (A) 내지 (C)는 반도체 장치를 설명한 상면도 및 단면도이다.
도 43의 (A) 내지 (C)는 반도체 장치를 설명한 상면도 및 단면도이다.
도 44의 (A) 및 (B)는 반도체 장치를 설명한 단면도이다.
도 45의 (A) 및 (B)는 반도체 장치를 설명한 단면도이다.
도 46의 (A) 및 (B)는 반도체 장치를 설명한 단면도이다.
도 47의 (A) 및 (B)는 반도체 장치를 설명한 단면도이다.
도 48의 (A) 및 (B)는 반도체 장치를 설명한 단면도이다.
도 49의 (A) 및 (B)는 반도체 장치를 설명하는 단면도이다.
도 50의 (A) 및 (B)는 반도체 장치를 설명한 단면도이다.
도 51의 (A) 및 (B)는 반도체 장치를 설명한 단면도이다.
도 52의 (A) 및 (B)는 반도체 장치를 설명한 단면도이다.
도 53의 (A) 내지 (C)는 각각 밴드 구조를 설명한 것이다.
도 54의 (A) 내지 (C)는 반도체 장치를 설명한 상면도 및 단면도이다.
도 55의 (A) 내지 (C)는 반도체 장치를 설명한 상면도 및 단면도이다.
도 56의 (A) 내지 (C)는 반도체 장치를 설명한 상면도 및 단면도이다.
도 57의 (A) 내지 (C)는 반도체 장치를 설명한 상면도 및 단면도이다.
도 58의 (A) 및 (B)는 반도체 장치를 설명한 단면도이다.
도 59의 (A) 및 (B)는 반도체 장치를 설명한 단면도이다.
도 60의 (A) 내지 (C)는 반도체 장치를 설명한 상면도 및 단면도이다.
도 61은 반도체 장치의 단면을 설명한 것이다.
도 62는 반도체 장치의 단면을 설명한 것이다.
도 63은 반도체 장치의 단면을 설명한 것이다.
도 64는 표시 장치의 일 형태를 도시한 상면도이다.
도 65는 표시 장치의 일 형태를 도시한 단면도이다.
도 66은 표시 장치의 일 형태를 도시한 단면도이다.
도 67은 표시 장치의 일 형태를 도시한 단면도이다.
도 68의 (A) 내지 (D)는 EL층의 제작 방법을 설명한 단면도이다.
도 69는 액적 토출 장치를 설명한 개념도이다.
도 70은 표시 장치의 일 형태를 도시한 단면도이다.
도 71은 표시 장치의 일 형태를 도시한 단면도이다.
도 72의 (A) 내지 (C)는 반도체 장치를 설명한 상면도 및 단면도이다.
도 73은 반도체 장치의 단면을 설명한 것이다.
도 74의 (A) 내지 (C)는 표시 장치를 설명한 블록도 및 회로도이다.
도 75의 (A) 내지 (C)는 본 발명의 일 형태를 설명하기 위한 회로도 및 타이밍 차트이다.
도 76의 (A) 내지 (C)는 본 발명의 일 형태를 설명하기 위한 그래프 및 회로도이다.
도 77의 (A) 및 (B)는 본 발명의 일 형태를 설명하기 위한 회로도 및 타이밍 차트이다.
도 78의 (A) 및 (B)는 본 발명의 일 형태를 설명하기 위한 회로도 및 타이밍 차트이다.
도 79의 (A) 내지 (E)는 본 발명의 일 형태를 설명하기 위한 블록도, 회로도 및 파형도이다.
도 80의 (A) 및 (B)는 본 발명의 일 형태를 설명하기 위한 회로도 및 타이밍 차트이다.
도 81의 (A) 및 (B)는 본 발명의 일 형태를 설명하기 위한 회로도이다.
도 82의 (A) 내지 (C)는 본 발명의 일 형태를 설명하기 위한 회로도이다.
도 83은 표시 모듈을 설명한 것이다.
도 84의 (A) 내지 (E)는 전자 기기를 설명한 것이다.
도 85의 (A) 내지 (G)는 전자 기기를 설명한 것이다.
도 86의 (A) 및 (B)는 표시 장치를 설명한 사시도이다.
도 87은 실시예에 있어서의 표시 장치의 표시 예를 도시한 것이다.
도 88은 시료의 XRD 스펙트럼의 측정 결과를 설명한 도면이다.
도 89의 (A) 내지 (L)는 시료의 TEM상, 및 전자선 회절 패턴을 설명한 도면이다.
도 90의 (A) 내지 (C)는 시료의 EDX 매핑을 설명한 도면이다.
이하, 실시형태에 대하여 도면을 참조하며 설명한다. 다만, 실시형태는 많은 상이한 형태로 실시하는 것이 가능하고, 취지 및 그 범위로부터 일탈하는 일이 없이 그 형태 및 상세를 여러 가지 변경할 수 있다는 것은 통상의 기술자이면 용이하게 이해된다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한, 도면에 있어서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다. 또한 도면은 이상적인 예를 모식적으로 도시한 것이고, 도면에 나타내는 형상 또는 값 등에 한정되지 않는다.
또한, 본 명세서에서 사용하는 "제 1", "제 2", "제 3"이라는 서수사는, 구성 요소의 혼동을 피하기 위하여 붙인 것이고, 수적으로 한정하는 것이 아니라는 것을 부기한다.
또한, 본 명세서에 있어서 "위에", "아래에" 등 배치를 나타내는 어구는 구성들의 위치 관계를, 도면을 참조하여 설명하기 위하여 편의상 사용한다. 또한, 구성들의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화되는 것이다. 따라서, 명세서에서 설명한 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, 본 명세서 등에 있어서 트랜지스터란, 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 갖는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역 또는 드레인 전극)과 소스(소스 단자, 소스 영역 또는 소스 전극) 사이에 채널 영역을 갖고, 드레인과 채널 영역과 소스를 통하여 전류를 흘릴 수 있는 것이다. 또한, 본 명세서 등에 있어서, 채널 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한, 소스나 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화되는 경우 등에는 서로 바뀌는 경우가 있다. 이 때문에, 본 명세서 등에 있어서는 소스나 드레인의 용어는 서로 바꿔 이용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서, "전기적으로 접속"에는 "어떤 전기적 작용을 갖는 것"을 통하여 접속되는 경우가 포함된다. 여기서, "어떤 전기적 작용을 갖는 것"은, 접속 대상 간에서 전기 신호의 주고받음을 가능하게 하는 것이면 특별한 제한을 받지 않는다. 예를 들어, "어떤 전기적 작용을 갖는 것"에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 외의 각종 기능을 갖는 소자 등이 포함된다.
또한, 본 명세서 등에 있어서, "평행"이란 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, "수직"이란 2개의 직선이 80° 이상 100° 이하의 각도로 배치되는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다.
또한, 본 명세서 등에 있어서, "막"이라는 용어와 "층"이라는 용어는 서로 바꾸는 것이 가능하다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 변경하는 것이 가능한 경우가 있다. 또는, 예를 들어, "절연막"이라는 용어를 "절연층"이라는 용어로 변경하는 것이 가능한 경우가 있다.
또한, 본 명세서 등에 있어서, 특별히 언급이 없는 경우, 오프 전류란 트랜지스터가 오프 상태(비도통 상태, 차단 상태라고도 함)에 있을 때의 드레인 전류를 말한다. 오프 상태란 특별히 언급이 없는 경우, n채널형 트랜지스터에서는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 상태, p채널형 트랜지스터에서는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 높은 상태를 말한다. 예를 들어, n채널형의 트랜지스터의 오프 전류란, 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮을 때의 드레인 전류를 말하는 경우가 있다.
트랜지스터의 오프 전류는, Vgs에 의존하는 경우가 있다. 따라서, "트랜지스터의 오프 전류가 I 이하이다"라는 것은, 트랜지스터의 오프 전류가I 이하가 되는 Vgs의 값이 존재하는 것을 말하는 경우가 있다. 트랜지스터의 오프 전류는, 소정의 Vgs에 있어서의 오프 상태, 소정의 범위 내의 Vgs에 있어서의 오프 상태, 또는 충분히 저감된 오프 전류가 얻어지는 Vgs에 있어서의 오프 상태, 등에 있어서의 오프 전류를 가리키는 경우가 있다.
일례로서, 문턱 전압(Vth)이 0.5V이고, Vgs가 0.5V에 있어서의 드레인 전류가 1×10-9A이고, Vgs가 0.1V에 있어서의 드레인 전류가 1×10-13A이고, Vgs가 -0.5V에 있어서의 드레인 전류가 1×10-19A이고, Vgs가 -0.8V에 있어서의 드레인 전류가 1×10-22A인 n채널형 트랜지스터를 상정한다. 상기 트랜지스터의 드레인 전류는, Vgs가 -0.5V에 있어서, 또는 Vgs가 -0.5V 내지 -0.8V의 범위에서, 1×10-19A 이하이기 때문에 "상기 트랜지스터의 오프 전류는 1×10-19A 이하이다"라고 말하는 경우가 있다. 상기 트랜지스터의 드레인 전류가 1×10-22A 이하가 되는 Vgs가 존재하기 때문에, "상기 트랜지스터의 오프 전류는 1×10-22A 이하이다"라고 말하는 경우가 있다.
또한, 본 명세서 등에서는 채널 폭(W)을 갖는 트랜지스터의 오프 전류를 채널 폭(W)당 흐르는 전류값으로 나타내는 경우가 있다. 또한, 소정의 채널 폭(예를 들어, 1μm)당 흐르는 전류값으로 나타내는 경우가 있다. 후자의 경우, 오프 전류의 단위는 전류/길이의 차원을 갖는 단위(예를 들어, A/μm)로 나타내어지는 경우가 있다.
트랜지스터의 오프 전류는, 온도에 의존하는 경우가 있다. 본 명세서에 있어서, 오프 전류는 특별히 기재가 없는 경우, 실온, 60℃, 85℃, 95℃, 또는 125℃에 있어서의 오프 전류를 나타내는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 온도, 또는 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어, 5℃ 내지 35℃ 중 어느 하나의 온도)에 있어서의 오프 전류를 나타내는 경우가 있다. "트랜지스터의 오프 전류가 I 이하이다"라는 것은 실온, 60℃, 85℃, 95℃, 125℃, 상기 트랜지스터가 포함되는 반도체 장치의 신뢰성이 보증되는 온도, 또는 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어, 5℃ 내지 35℃ 중 어느 하나의 온도)에 있어서의 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 가리키는 경우가 있다.
트랜지스터의 오프 전류는 드레인과 소스 사이의 전압(Vds)에 의존하는 경우가 있다. 본 명세서에 있어서, 오프 전류는 특별히 기재가 없는 경우, Vds가 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V에 있어서의 오프 전류를 나타내는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 Vds, 또는 상기 트랜지스터가 포함되는 반도체 장치 등에 있어서 사용되는 Vds에 있어서의 오프 전류를 나타내는 경우가 있다. "트랜지스터의 오프 전류가 I 이하이다"라는 것은 Vds가 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 20V, 상기 트랜지스터가 포함되는 반도체 장치의 신뢰성이 보증되는 Vds, 또는 상기 트랜지스터가 포함되는 반도체 장치 등에 있어서 사용되는 Vds에 있어서의 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 가리키는 경우가 있다.
상기 오프 전류의 설명에 있어서, 드레인을 소스로 바꿔 읽어도 좋다. 즉, 오프 전류는 트랜지스터가 오프 상태에 있을 때 소스를 흐르는 전류를 말하는 경우도 있다.
또한, 본 명세서 등에서는, 오프 전류와 같은 뜻으로 누설 전류라고 기재하는 경우가 있다. 또한, 본 명세서 등에 있어서, 오프 전류란 예를 들어 트랜지스터가 오프 상태에 있을 때, 소스와 드레인 사이에 흐르는 전류를 가리키는 경우가 있다.
또한, 본 명세서 등에 있어서, 트랜지스터의 문턱 전압이란 트랜지스터에 채널이 형성되었을 때의 게이트 전압(Vg)을 가리킨다. 구체적으로는, 트랜지스터의 문턱 전압이란 게이트 전압(Vg)을 가로축으로, 드레인 전류(Id)의 평방근을 세로축으로 플롯한 곡선(Vg-√Id 특성)에 있어서, 최대 기울기인 접선을 외삽하였을 때의 직선과, 드레인 전류(Id)의 평방근이 0(Id가 0A)와의 교점에 있어서의 게이트 전압(Vg)을 가리키는 경우가 있다. 또는, 트랜지스터의 문턱 전압이란 채널 길이를 L, 채널 폭을 W로 하고, Id[A]×L[μm]/W[μm]의 값이 1×10-9[A]가 되는 게이트 전압(Vg)을 가리키는 경우가 있다.
또한, 본 명세서 등에 있어서, "반도체"라고 표기한 경우에도, 예를 들어, 도전성이 충분히 낮은 경우에는 "절연체"로서의 특성을 갖는 경우가 있다. 또한, "반도체"와 "절연체"는 경계가 애매하고, 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에 기재된 "반도체"는 "절연체"로 바꿔 말하는 것이 가능한 경우가 있다. 마찬가지로, 본 명세서 등에 기재된 "절연체"는 "반도체"로 바꿔 말하는 것이 가능한 경우가 있다. 또는, 본 명세서 등에 기재된 "절연체"를 "반절연체"로 바꿔 말하는 것이 가능한 경우가 있다.
또한, 본 명세서 등에 있어서, "반도체"라고 표기한 경우에도 예를 들어, 도전성이 충분히 높은 경우에는 "도전체"로서의 특성을 갖는 경우가 있다. 또한, "반도체"와 "도전체"는 경계가 애매하고, 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에 기재된 "반도체"는 "도전체"로 바꿔 말하는 것이 가능한 경우가 있다. 마찬가지로, 본 명세서 등에 기재된 "도전체"는 "반도체"로 바꿔 말하는 것이 가능한 경우가 있다.
또한, 본 명세서 등에 있어서, 반도체의 불순물이란 반도체막을 구성하는 주성분 이외의 원소를 말한다. 예를 들어, 농도가 0.1atomic% 미만인 원소는 불순물이다. 불순물이 포함됨으로써, 반도체에 DOS(Density of State)가 형성되는 것이나, 캐리어 이동도가 저하되는 것이나, 결정성이 저하되는 것 등이 일어나는 경우가 있다. 반도체가 산화물 반도체를 갖는 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어, 제 1족 원소, 제 2족 원소, 제 13족 원소, 제 14족 원소, 제 15족 원소, 주성분 이외의 전이 금속 등이 있고, 특히 수소(물에도 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 예를 들어 수소 등의 불순물의 혼입에 의하여 산소 결손을 형성하는 경우가 있다. 또한, 반도체가 실리콘을 갖는 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어 산소, 수소를 제외한 제 1족 원소, 제 2족 원소, 제 13족 원소, 제 15족 원소 등이 있다.
(실시형태 1)
<1-1. 금속 산화물막의 구성>본 발명의 일 형태는, 2종류의 결정부를 포함하는 금속 산화물막이다. 결정부 중 하나(제 1 결정부라고도 함)는 막의 두께 방향(막면 방향, 막의 피형성면(formation surface), 또는 막의 표면에 수직인 방향이라고도 함)에 배향성을 갖는, 즉, c축 배향성을 갖는 결정부이다. 결정부의 다른 하나(제 2 결정부라고도 함)는, c축 배향성을 갖지 않고 다양한 방향으로 배향하는 결정부이다. 본 발명의 일 형태의 금속 산화물막은, 이와 같은 2종류의 결정부가 혼재한다.
또한, 이하에서는 설명을 용이하게 하기 위하여, c축 배향성을 갖는 결정부를 제 1 결정부, c축 배향성을 갖지 않는 결정부를 제 2 결정부로 따로 설명하지만, 이들은 결정성이나 결정의 사이즈 등에 차이가 없어 구별할 수 없는 경우가 있다. 즉, 본 발명의 일 형태의 금속 산화물막은 이들을 구별하지 않고 표현할 수도 있다.
예를 들어, 본 발명의 일 형태의 금속 산화물막은, 복수의 결정부를 갖고, 막 중에 존재하는 결정부 중 적어도 하나의 결정부가 c축 배향성을 가지면 좋다. 또한, 막 중에 존재하는 결정부 중, c축 배향성을 갖지 않는 결정부의 존재 비율이 c축 배향성을 갖는 결정부의 존재 비율보다 많아도 좋다. 일례로서는, 본 발명의 일 형태의 금속 산화물막은 그 막 두께 방향의 단면에 있어서의 투과형 전자 현미경에 의한 관찰상에 있어서 복수의 결정부가 관찰되고, 상기 복수의 결정부 중 c축 배향성을 갖지 않는 제 2 결정부가, c축 배향성을 갖는 제 1 결정부보다 많이 관찰되는 경우가 있다. 바꿔 말하면 본 발명의 일 형태의 금속 산화물막은 c축 배향성을 갖지 않는 제 2 결정부의 존재 비율이 많다.
금속 산화물막 중에 c축 배향성을 갖지 않는 제 2 결정부의 존재 비율을 많게 함으로써, 이하의 우수한 효과를 나타낸다.
금속 산화물막 근방에 충분한 산소 공급원이 있는 경우에 있어서, c축 배향성을 갖지 않는 제 2 결정부는, 산소의 확산 경로가 될 수 있다. 따라서, 금속 산화물막 근방에 충분한 산소 공급원이 있는 경우에, c축 배향성을 갖지 않는 제 2 결정부를 통하여 c축 배향성을 갖는 제 1 결정부에 산소를 공급할 수 있다. 따라서, 금속 산화물막 중의 산소 결손량을 저감할 수 있다. 이와 같은 금속 산화물막을 트랜지스터의 반도체막에 적용함으로써, 높은 신뢰성 및 높은 전계 효과 이동도를 얻는 것이 가능하게 된다.
또한, 제 1 결정부는 특정의 결정면이 막의 두께 방향에 대하여 배향성을 갖는다. 그래서, 제 1 결정부를 포함하는 금속 산화물막에 대하여, 막의 상면에 대략 수직인 방향에 대한 X선 회절(XRD: X-ray Diffraction) 측정을 수행하면, 소정의 회절각(2θ)에 상기 제 1 결정부에서 유래한 회절 피크가 확인된다. 한쪽으로 금속 산화물막이 제 1 결정부를 가져도, 지지 기판에 의한X선의 산란 또는 백그라운드의 상승에 의하여 회절 피크가 충분히 확인되지 않을 수도 있다. 또한, 회절 피크의 높이(강도)는 금속 산화물막 중에 포함되는 제 1 결정부의 존재 비율에 따라 커지고, 금속 산화물막의 결정성을 추측하는 지표가 될 수도 있다.
또한, 금속 산화물막의 결정성의 평가 방법 중 하나로서 전자선 회절을 들 수 있다. 예를 들어, 단면에 대한 전자선 회절 측정을 수행하고, 본 발명의 일 형태의 금속 산화물막의 전자선 회절 패턴을 관측한 경우, 제 1 결정부에 기인하는 회절 스폿을 갖는 제 1 영역과, 제 2 결정부에 기인하는 회절 스폿을 갖는 제 2 영역이 관측된다.
제 1 결정부에 기인하는 회절 스폿을 갖는 제 1 영역은 c축 배향성을 갖는 결정부에서 유래한다. 한편으로 제 2 결정부에 기인하는 회절 스폿을 갖는 제 2 영역은 배향성을 갖지 않는 결정부, 또는 모든 방향으로 무질서하게 배향하는 결정부에서 유래한다. 그래서 전자선 회절에 사용하는 전자선의 빔 직경, 즉, 관찰하는 영역의 면적에 따라 상이한 패턴이 관찰되는 경우가 있다. 또한, 본 명세서 등에 있어서, 전자선의 빔 직경을 1nmΦ 이상 100nmΦ 이하로 측정하는 전자선 회절을 나노 빔 전자선 회절(NBED: Nano Beam Electron Diffraction)이라고 부른다.
다만, 본 발명의 일 형태의 금속 산화물막의 결정성을 NBED와 상이한 방법으로 평가하여도 좋다. 금속 산화물막의 결정성의 평가 방법의 일례로서는 전자 회절, X선 회절, 중성자 회절 등을 들 수 있다. 전자 회절 중에서도 상술한 NBED 외에 투과형 전자 현미경(TEM: Transmission Electron Microscopy), 주사형 전자 현미경(SEM: Scanning Electron Microscopy), 수렴성 빔 전자 회절(CBED: Convergent Beam Electron Diffraction), 제한 시야 전자 회절(SAED: Selected Area Electron Diffraction) 등을 적합하게 사용할 수 있다.
또한, NBED에 있어서, 전자선의 빔 직경을 크게 한 조건(예를 들어, 25nmΦ 이상 100nmΦ 이하, 또는 50nmΦ 이상 100nmΦ 이하)의 나노빔 전자선 회절 패턴에서는 링 형상의 패턴이 관찰된다. 또한, 상기 링 형상의 패턴은 동경(動徑) 방향으로 휘도의 분포를 갖는 경우가 있다. 한편, NBED에 있어서 전자선의 빔 직경을 충분히 작게 한 조건(예를 들어 1nmΦ 이상 10nmΦ 이하)의 전자선 회절 패턴에서는, 상기 링 형상의 패턴의 위치에 원주 방향(θ 방향이라고도 함)으로 분포한 복수의 스폿이 관찰되는 경우가 있다. 즉, 전자선의 빔 직경을 크게 한 조건에서 보이는 링 형상의 패턴은 상기 복수의 스폿의 집합체에 의하여 형성된다.
<1-2. 금속 산화물막의 결정성의 평가>이하에서는, 조건이 상이한 6개의 금속 산화물막이 형성된 시료(시료A1 내지 시료A6)를 제작하고 결정성의 평가를 수행하였다. 우선, 시료A1 내지 시료A6의 제작 방법에 대하여, 설명한다.
[시료A1]
시료A1은 유리 기판 위에 두께 약 100nm의 금속 산화물막이 형성된 시료이다. 상기 금속 산화물막은 인듐과 갈륨과 아연을 갖는다. 시료A1의 금속 산화물막의 형성 조건으로서는, 기판을 170℃까지 가열하고, 유량 140sccm의 아르곤 가스와 유량 60sccm의 산소 가스를 스퍼터링 장치의 체임버 내로 도입하고, 압력을 0.6Pa로 하고, 인듐과 갈륨과 아연을 갖는 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])으로, 2.5kW의 교류 전력을 인가하였다. 상술한 전체의 가스 유량에 대한 산소 유량의 비율을 산소 유량비라고 기재하는 경우가 있다. 또한, 시료A1의 제작 조건에 있어서의 산소 유량비는 30%이다.
[시료A2]
시료A2는, 유리 기판 위에 두께 약 100nm의 금속 산화물막이 성막된 시료이다. 시료A2의 금속 산화물막의 형성 조건으로서는, 기판을 170℃까지 가열하고, 유량 180sccm의 아르곤 가스와 유량 20sccm의 산소 가스를 스퍼터링 장치의 체임버 내로 도입하였다. 시료A2의 제작 조건에 있어서의 산소 유량비는 10%이다. 또한, 산소 유량비 이외의 조건으로서는, 상술한 시료A1과 같은 조건으로 하였다.
[시료A3]
시료A3은, 유리 기판 위에 두께 약 100nm의 금속 산화물막이 형성된 시료이다. 시료A3의 금속 산화물막의 형성 조건으로서는, 기판을 130℃까지 가열하고, 유량 180sccm의 아르곤 가스와 유량20sccm의 산소 가스를 스퍼터링 장치의 체임버 내로 도입하였다. 시료A3의 제작 조건에 있어서의 산소 유량비는 10%이다. 또한, 기판 온도 및 산소 유량비 이외의 조건으로서는, 상술한 시료A1과 같은 조건으로 하였다.
[시료A4]
시료A4는, 유리 기판 위에 두께 약 100nm의 금속 산화물막이 형성된 시료이다. 시료A4의 금속 산화물막의 형성 조건으로서는, 기판을 100℃까지 가열하고, 유량 180sccm의 아르곤 가스와 유량 20sccm의 산소 가스를 스퍼터링 장치의 체임버 내로 도입하였다. 시료A4의 제작 조건에 있어서의 산소 유량비는 10%이다. 또한, 기판 온도 및 산소 유량비 이외의 조건으로서는, 상술한 시료A1과 같은 조건으로 하였다.
[시료A5]
시료A5는, 유리 기판 위에 두께 약 100nm의 금속 산화물막이 형성된 시료이다. 시료A5의 금속 산화물막의 형성 조건으로서는 기판을 70℃까지 가열하고, 유량 180sccm의 아르곤 가스와 유량 20sccm의 산소 가스를 스퍼터링 장치의 체임버 내로 도입하고 형성하였다. 시료A5의 제작 조건에 있어서의 산소 유량비는 10%이다. 또한, 기판 온도 및 산소 유량비 이외의 조건으로서는, 상술한 시료A1과 같은 조건으로 하였다.
[시료A6]
시료A6은, 유리 기판 위에 두께 약 100nm의 금속 산화물막이 형성된 시료이다. 시료A6의 금속 산화물막의 형성 조건으로서는 기판을 실온(예를 들어, 20℃ 이상 30℃ 이하, 또한 표 1 중에 있어서 실온을R.T.라고 기재함)으로 하고, 유량 180sccm의 아르곤 가스와 유량 20sccm의 산소 가스를 스퍼터링 장치의 체임버 내로 도입하고 형성하였다. 시료A6의 제작 조건에 있어서의 산소 유량비는 10%이다. 또한, 기판 온도 및 산소 유량비 이외의 조건으로서는, 상술한 시료A1과 같은 조건으로 하였다.
시료A1 내지 시료A6의 제작 조건을 표 1에 나타내었다.
타깃[원자수비] 기판 온도[℃] 압력[Pa] 산소 유량비[%]
시료A1 In:Ga:Zn=4:2:4.1 170 0.6 30
시료A2 In:Ga:Zn=4:2:4.1 170 0.6 10
시료A3 In:Ga:Zn=4:2:4.1 130 0.6 10
시료A4 In:Ga:Zn=4:2:4.1 100 0.6 10
시료A5 In:Ga:Zn=4:2:4.1 70 0.6 10
시료A6 In:Ga:Zn=4:2:4.1 R.T. 0.6 10
다음에, 상기 제작한 시료A1 내지 시료A6의 결정성의 평가를 수행하였다. 본 실시형태에 있어서는 결정성의 평가로서 단면 TEM 관찰, XRD 측정, 및 전자선 회절을 수행하였다.
[단면 TEM 관찰]
도 1의 (A) 내지 도 6의 (C)에, 시료A1 내지 시료A6의 단면 TEM 관찰 결과를 도시하였다. 또한, 도 1의 (A) 및 (B)는 시료A1의 단면 TEM상이고, 도 2의 (A) 및 (B)는 시료A2의 단면 TEM상이고, 도 3의 (A) 및 (B)는 시료A3의 단면 TEM상이고, 도 4의 (A) 및 (B)는 시료A4의 단면 TEM상이고, 도 5의 (A) 및 (B)는 시료A5의 단면 TEM상이고, 도 6의 (A) 및 (B)는 시료A6의 단면 TEM상이다.
또한, 도 1의 (C)는 시료A1의 단면의 고분해능 투과형 전자 현미경(HR-TEM: High Resolution TEM)상이고, 도 2의 (C)는 시료A2의 단면 HR-TEM상이고, 도 3의 (C)는 시료A3의 단면 HR-TEM상이고, 도 4의 (C)는 시료A4의 단면 HR-TEM상이고, 도 5의 (C)는 시료A5의 단면 HR-TEM상이고, 도 6의 (C)는 시료A6의 단면 HR-TEM상이다. 또한, 단면 HR-TEM상의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하여도 좋다. 구면 수차 보정 기능을 사용한 고분해능TEM상을, 특히 Cs 보정 고분해능 TEM상이라고 부른다. Cs 보정 고분해능 TEM상은 예를 들어, 일본전자 주식회사 제조의 원자 분해능 분석 전자 현미경 JEM-ARM200F 등으로 관찰할 수 있다.
도 1의 (A) 내지 도 5의 (C)에 도시된 바와 같이, 시료A1 내지 시료A5에서는 원자가 막 두께 방향으로 층상으로 배열되어 있는 결정부가 관찰된다. 특히, HR-TEM상에 있어서, 원자가 층상으로 배열되어 있는 결정부가 관찰되기 쉽다. 또한, 도 6의 (A) 내지 (C)에 도시된 바와 같이, 시료A6에서는 원자가 막 두께 방향으로 층상으로 배열되어 있는 모양이 확인되기 어렵다. 또한, 시료A1이 원자가 막 두께 방향으로 층상으로 배향되어 있는 영역의 비율이 가장 많고, 시료A2, 시료A3, 시료A4, 시료A5의 순서로 원자가 막 두께 방향으로 층상으로 배향되어 있는 영역의 비율이 적은 것처럼 보인다.
[XRD 측정]
다음에, 각 시료의 XRD 측정 결과에 대하여 설명한다.
도 7의 (A)에 시료A1의 XRD 측정 결과를, 도 8의 (A)에 시료A2의 XRD 측정 결과를, 도 9의 (A)에 시료A3의 XRD 측정 결과를, 도 10의 (A)에 시료A4의 XRD 측정 결과를, 도 11의 (A)에 시료A5의 XRD 측정 결과를, 도 12의 (A)에 시료A6의 XRD 측정 결과를 각각 도시하였다.
XRD 측정에서는 out-of-plane법의 일종인 분말법(θ-2θ법이라고도 함)을 사용하였다. θ-2θ법은, X선의 입사각을 변화시키는 것과 함께, X선원에 대향하여 제공되는 검출기의 각도를 입사각과 같게 하여 X선 회절 강도를 측정하는 방법이다. 또한, X선을 막 표면에서 약 0.40°의 각도로부터 입사하여, 검출기의 각도를 변화시켜 X선 회절 강도를 측정하는 out-of-plane법의 일종인 GIXRD(Grazing-Incidence XRD)법(박막법 또는 Seemann-Bohlin법이라고도 함)을 사용하여도 좋다. 도 7의 (A), 도 8의 (A), 도 9의 (A), 도 10의 (A), 도 11의 (A), 및 도 12의 (A)에 있어서 세로축은 회절 강도를 임의 단위로 나타내고, 가로축은 각도 2θ를 나타낸다.
도 7의 (A), 도 8의 (A), 도 9의 (A), 및 도 10의 (A)에 도시된 바와 같이, 시료A1 내지 시료A4에서는 2θ=31° 부근에 회절 강도의 피크가 관찰된다. 한편으로, 도 11의 (A) 및 도 12의 (A)에 도시된 바와 같이, 시료A5 및 A6에 있어서는 2θ=31° 부근의 회절 강도의 피크가 관찰되기 어렵거나, 또는 2θ=31° 부근의 회절 강도의 피크가 극히 작거나, 또는 2θ=31° 부근의 회절 강도의 피크가 없다.
또한, 회절 강도의 피크가 보인 회절각(2θ=31° 부근)은, 단결정 InGaZnO4의 구조 모델에 있어서의 (009)면의 회절각과 일치한다. 따라서, 시료A1 내지 시료A4에 있어서, 상기 피크가 관측됨으로써, c축이 막 두께 방향으로 배향하는 결정부(이하, c축 배향성을 갖는 결정부, 또는 제 1 결정부라고도 함)가 포함되는 것을 확인할 수 있다. 또한, 강도의 비교로부터 c축 배향성을 갖는 결정부의 존재 비율이, 시료A1이 가장 높고, 시료A2, 시료A3, 시료A4의 순서로 낮게 되는 것이 알 수 있다. 또한, 시료A5 및 시료A6에 대해서는, XRD 측정에서는 c축 배향성을 갖는 결정부가 포함되어 있는지를 판단하는 것이 어렵다.
이 결과로부터, 성막 시의 기판 온도가 높을수록, 또는 성막 시의 산소 유량비가 클수록, c축 배향성을 갖는 결정부의 존재 비율이 높아지는 경향이 시사된다.
[전자선 회절]
다음에, 시료A1 내지 시료A6에 대하여 전자선 회절 측정을 수행한 결과에 대하여 설명한다. 전자선 회절 측정에서는, 각 시료의 단면에 대하여 전자선을 수직으로 입사하였을 때의 전자선 회절 패턴을 취득한다. 또한, 전자선의 빔 직경은 1nmΦ, 및 100nmΦ의 2개로 하였다.
또한, 전자선 회절에 있어서, 입사하는 전자선의 빔 직경의 사이즈뿐만 아니라, 시료의 두께가 두꺼울수록 전자선 회절 패턴에서는 그 깊이 방향의 정보가 나타나게 된다. 그래서, 전자선의 빔 직경을 작게 할 뿐만 아니라 시료의 깊이 방향의 두께를 얇게 함으로써, 더 국소적인 영역의 정보를 얻을 수 있다. 한편으로, 시료의 깊이 방향의 두께가 지나치게 얇은 경우(예를 들어 시료의 깊이 방향의 두께가 5nm 이하의 경우), 극히 미세한 영역의 정보 밖에 얻을 수 없다. 그래서, 극히 미세한 영역에 결정이 존재한 경우에는, 얻어지는 전자선 회절 패턴은 단결정의 전자선 회절 패턴과 마찬가지의 패턴이 되는 경우가 있다. 극히 미세한 영역을 해석하는 목적이 아닌 경우에는, 시료의 깊이 방향의 두께를 예를 들어 10nm 이상 100nm 이하, 대표적으로는 10nm 이상 50nm 이하로 하는 것이 바람직하다.
도 7의 (B) 및 (C)에 시료A1의 전자선 회절 패턴을, 도 8의 (B) 및 (C)에 시료A2의 전자선 회절 패턴을, 도 9의 (B) 및 (C)에 시료A3의 전자선 회절 패턴을, 도 10의 (B) 및 (C)에 시료A4의 전자선 회절 패턴을, 도 11의 (B) 및 (C)에 시료A5의 전자선 회절 패턴을, 도 12의 (B) 및 (C)에 시료A6의 전자선 회절 패턴을 각각 도시하였다.
또한, 도 7의 (B) 및 (C), 도 8의 (B) 및 (C), 도 9의 (B) 및 (C), 도 10의 (B) 및 (C), 도 11의 (B) 및 (C), 및 도 12의 (B) 및 (C)에 도시된 전자선 회절 패턴은, 전자선 회절 패턴이 명료해지도록 콘트라스트가 조정된 화상 데이터이다. 또한, 도 7의 (B) 및 (C), 도 8의 (B) 및 (C), 도 9의 (B) 및 (C), 도 10의 (B) 및 (C), 도 11의 (B) 및 (C), 및 도 12의 (B) 및 (C)에 있어서, 중앙의 가장 밝은 휘점은 입사되는 전자선 빔에 의한 것이고, 전자선 회절 패턴의 중심(다이렉트 스폿 또는 투과파라고도 함)이다.
또한, 도 7의 (B)에 도시된 바와 같이, 입사하는 전자선의 빔 직경을 1nmΦ로 한 경우에, 원주상으로 분포한 복수의 스폿이 보이는 것으로부터 시료A1의 금속 산화물막은 극히 미소하고, 또한 면방위가 모든 방향으로 배향한 복수의 결정부가 혼재한 것을 알 수 있다. 또한, 도 7의 (C)에 도시된 바와 같이, 입사하는 전자선의 빔 직경을 100nmΦ로 한 경우에, 이 복수의 결정부로부터의 회절 스폿이 연속되고, 휘도가 평균화됨으로써 링 형상의 회절 패턴이 되는 것을 확인할 수 있다. 또한, 도 7의 (C)에서는, 반경이 상이한 2개의 링 형상의 회절 패턴이 관찰될 수 있다. 여기서, 직경이 작은 회절 패턴으로부터 제 1 링, 제 2 링이라고 부르는 것으로 한다. 제 2 링에 비하여 제 1 링이 휘도가 더 높은 것을 확인할 수 있다. 또한, 제 1 링과 중첩되는 위치에 휘도가 높은 2개의 스폿(제 1 영역)이 확인된다.
제 1 링의 중심으로부터의 동경 방향의 거리는, 단결정 InGaZnO4의 구조 모델에 있어서의 (009)면의 회절 스폿의 중심으로부터의 동경 방향의 거리와 거의 일치한다. 또한, 제 1 영역은 c축 배향성에 기인하는 회절 스폿이다.
또한, 도 7의 (C)에 도시된 바와 같이, 링 형상의 회절 패턴이 보이는 것으로 시료A1의 금속 산화물막 중에는 모든 방향으로 배향되어 있는 결정부(이하, c축 배향성을 갖지 않는 결정부, 또는 제 2 결정부라고도 함)가 존재한다고도 바꿔 말할 수도 있다.
또한, 2개의 제 1 영역은, 전자선 회절 패턴의 중심점에 대하여 대칭으로 배치되고, 휘도가 같은 정도인 것으로 2회 대칭성(two-fold symmetry)을 갖는 것이 추찰된다. 또한, 상술한 바와 같이, 2개의 제 1 영역은 c축 배향성에 기인하는 회절 스폿인 것으로 2개의 제 1 영역과 중심을 연결하는 직선의 방향이, 결정부의 c축의 방향과 일치한다. 도 7의 (C)에 있어서 상하 방향이 막 두께 방향인 것으로 시료A1의 금속 산화물막 중에는 c축이 막 두께 방향으로 배향하는 결정부가 존재하는 것을 알 수 있다.
이와 같이, 시료A1의 금속 산화물막은 c축 배향성을 갖는 결정부와, c축 배향성을 갖지 않는 결정부가 혼재하는 막인 것을 확인할 수 있다.
도 8의 (B) 및 (C), 도 9의 (B) 및 (C), 도 10의 (B) 및 (C), 도 11의 (B) 및 (C), 및 도 12의 (B) 및 (C)에 도시된 전자선 회절 패턴에 있어서도, 도 7의 (B) 및 (C)에 도시된 전자선 회절 패턴과 대략 같은 결과이다. 다만, c축 배향성에 기인하는 2개의 스폿(제 1 영역)의 휘도는, 시료A1이 가장 밝고, 시료A2, 시료A3, 시료A4, 시료A5, 시료A6의 순서로 어두워지고, c축 배향성을 갖는 결정부의 존재 비율이 시료A1이 가장 높고, 시료A2, 시료A3, 시료A4, 시료A5, 시료A6의 순서로 낮아지는 것이 시사된다.
[금속 산화물막의 결정성의 정량화 방법]
다음에, 도 13의 (A) 내지 도 15를 사용하여, 금속 산화물막의 결정성의 정량화 방법의 일례에 대하여 설명한다.
우선, 전자선 회절 패턴을 준비한다(도 13의 (A) 참조).
또한, 도 13의 (A)는 막 두께100nm의 금속 산화물막에 대하여, 빔 직경 100nm로 측정한 전자선 회절 패턴이고, 도 13의 (B)는 도 13의 (A)에 도시된 전자선 회절 패턴의 콘트라스트를 조정함으로써 얻어진 전자선 회절 패턴이다.
도 13의 (B)에 있어서, 다이렉트 스폿의 상하에 2개의 명료한 스폿(제 1 영역)이 관찰되어 있다. 이 2개의 스폿(제 1 영역)은 InGaZnO4의 구조 모델에 있어서의 (00l)면에 대응하는 회절 스폿, 즉, c축 배향성을 갖는 결정부에 기인한다. 한편으로, 상기 제 1 영역과는 별도로 제 1 영역과 대략 동심원 위에 휘도가 낮은 링 형상의 패턴(제 2 영역)이 중첩되어 보인다. 이것은 전자 빔 직경을 100nm로 함으로써, c축 배향성을 갖지 않는 결정부(제 2 결정부)의 구조에 기인한 스폿이 평균화되어, 링 형상이 된 것이다.
여기서, 전자선 회절 패턴은 c축 배향성을 갖는 결정부에 기인하는 회절 스폿을 갖는 제 1 영역과, 제 2 결정부에 기인하는 회절 스폿을 갖는 제 2 영역이 중첩되어 관찰된다. 따라서, 제 1 영역을 포함하는 라인 프로파일과 제 2 영역을 포함하는 라인 프로파일을 취득하고 비교함으로써, 금속 산화물막의 결정성의 정량화가 가능하게 된다.
우선, 제 1 영역을 포함하는 라인 프로파일 및 제 2 영역을 포함하는 라인 프로파일에 대하여, 도 14를 사용하여 설명한다.
도 14는, InGaZnO4의 구조 모델의 (100)면에 전자빔을 조사하였을 때 얻어지는 전자선 회절의 시뮬레이션 패턴에 영역A-A', 영역B-B', 및 영역C-C'의 보조선을 부여한 도면이다.
도 14에 도시된 영역A-A'는, c축 배향성을 갖는 제 1 결정부에 기인하는 2개의 회절 스폿과, 다이렉트 스폿을 통하는 직선을 포함한다. 또한, 도 14에 도시된 영역B-B' 및 영역C-C'는, c축 배향성을 갖는 제 1 결정부에 기인하는 회절 스폿이 관찰되지 않는 영역과, 다이렉트 스폿을 통하는 직선을 각각 포함한다. 또한, 영역A-A'과 영역B-B' 또는 영역C-C'가 교차되는 각도는 34° 근방, 구체적으로는, 30° 이상 38° 이하, 바람직하게는 32° 이상 36° 이하, 더 바람직하게는 33° 이상 35° 이하로 하면 좋다.
또한, 라인 프로파일은 금속 산화물막의 구조에 따라 도 15에 도시된 바와 같은 경향을 갖는다. 도 15에는 각 구조에 대한 라인 프로파일의 이미지도, 상대 휘도(R), 및 전자선 회절 패턴으로부터 얻어지는 c축 배향성에 기인하는 스펙트럼의 반치폭(FWHM: Full Width at Half Maximum)을 설명하는 도면을 도시하였다.
또한, 도 15에 도시된 상대 휘도(R)란, 영역A-A'에 있어서의 휘도의 적분 강도를 영역B-B'에 있어서의 휘도의 적분 강도 또는 영역C-C'에 있어서의 휘도의 적분 강도로 나눈 값이다. 또한, 영역A-A', 영역B-B', 및 영역C-C'에 있어서의 휘도의 적분 강도로서는, 중앙의 위치에 나타나는 다이렉트 스폿과, 상기 다이렉트 스폿에 기인하는 백그라운드를 제거한 것이다.
상대 휘도(R)를 계산함으로써, c축 배향성의 강도를 정량적으로 규정할 수 있다. 예를 들어, 도 15에 도시된 바와 같이 단결정의 금속 산화물막에서는 영역A-A'의 c축 배향성을 갖는 제 1 결정부에 기인하는 회절 스폿의 피크 강도가 높고, 영역B-B' 및 영역C-C'에는 c축 배향성을 갖는 제 1 결정부에 기인하는 회절 스폿이 보이지 않기 때문에, 상대 휘도(R)는 1을 초과하여 극히 크게 된다. 또한, 상대 휘도(R)는, 단결정의 금속 산화물막이 가장 높고, CAAC(CAAC의 상세에 대해서는 후술함)만, CAAC+nanocrystal, nanocrystal, amorphous의 금속 산화물막의 순서로 낮아진다. 특히, 특정의 배향성을 갖지 않는 nanocrystal, 및 amorphous의 금속 산화물막에서는, 상대 휘도(R)는 1이 된다.
또한, 결정의 주기성이 높은 구조일수록, c축 배향성을 갖는 제 1 결정부에 기인하는 스펙트럼의 강도는 높아지고, 상기 스펙트럼의 반치폭도 작아진다. 그래서, 단결정의 금속 산화물막의 반치폭이 가장 작고, CAAC만, CAAC+nanocrystal, nanocrystal의 금속 산화물막의 순서로 반치폭이 커지고, amorphous의 금속 산화물막에서는, 반치폭이 매우 크고, 헤일로라고 불리는 프로파일이 된다.
[라인 프로파일을 사용한 해석]
상술한 바와 같이, 제 1 영역에 있어서의 휘도의 적분 강도의, 제 2 영역에 있어서의 휘도의 적분 강도에 대한 강도비는, 배향성을 갖는 결정부의 존재 비율을 추측하는 점에서 중요한 정보이다.
그러므로, 상술한 시료A1 내지 시료A6의 전자선 회절 패턴을 라인 프로파일을 사용하여 해석하였다.
시료A1의 라인 프로파일을 사용한 해석 결과를 도 16의 (A1) 및 (A2)에, 시료A2의 라인 프로파일을 사용한 해석 결과를 도 16의 (B1) 및 (B2)에, 시료A3의 라인 프로파일을 사용한 해석 결과를 도 17의 (A1) 및 (A2)에, 시료A4의 라인 프로파일을 사용한 해석 결과를 도 17의 (B1) 및 (B2)에, 시료A5의 라인 프로파일을 사용한 해석 결과를 도 18의 (A1) 및 (A2)에, 시료A6의 라인 프로파일을 사용한 해석 결과를 도 18의 (B1) 및 (B2)에 각각 도시하였다.
또한, 도 16의 (A1)는, 도 7의 (C)에 도시된 전자선 회절 패턴에 영역A-A', 영역B-B', 및 영역C-C'를 기재한 전자선 회절 패턴이고, 도 16의 (B1)는 도 8의 (C)에 도시된 전자선 회절 패턴에 영역A-A', 영역B-B', 및 영역C-C'를 기재한 전자선 회절 패턴이고, 도 17의 (A1)는 도 9의 (C)에 도시된 전자선 회절 패턴에 영역A-A', 영역B-B', 및 영역C-C'를 기재한 전자선 회절 패턴이고, 도 17의 (B1)는 도 10의 (C)에 도시된 전자선 회절 패턴에 영역A-A', 영역B-B', 및 영역C-C'를 기재한 전자선 회절 패턴이고, 도 18의 (A1)는 도 11의 (C)에 도시된 전자선 회절 패턴에 영역A-A', 영역B-B', 및 영역C-C'를 기재한 전자선 회절 패턴이고, 도 18의 (B1)는 도 12의 (C)에 도시된 전자선 회절 패턴에 영역A-A', 영역B-B', 및 영역C-C'를 기재한 전자선 회절 패턴이다.
또한, 영역A-A', 영역B-B', 및 영역C-C'로서는, 전자선 회절 패턴의 중심 위치에 나타나는 다이렉트 스폿의 휘도로 정규화함으로써 구할 수 있다. 또한, 이에 의하여, 각 시료 간에서 상대적인 비교를 수행할 수 있다.
또한, 휘도의 프로파일을 산출할 때, 시료로부터의 비탄성 산란 등에 기인하는 휘도의 성분을 백그라운드로서 빼면, 정밀도가 더 높은 비교를 수행할 수 있다. 여기서, 비탄성 산란에 기인하는 휘도의 성분은 동경 방향에 있어서 극히 넓은 프로파일을 취하기 때문에, 백그라운드의 휘도를 직선 근사로 산출하여도 좋다. 예를 들어, 대상이 되는 피크의 양쪽 테일(tail)에 따라 그은 직선보다 저휘도 측에 위치하는 영역을 백그라운드로서 뺄 수 있다.
여기서는 상술한 방법에 의하여 백그라운드를 뺀 데이터로부터 영역A-A', 영역B-B', 및 영역C-C'에 있어서의 휘도의 적분 강도를 산출하였다. 그리고, 영역A-A'에 있어서의 휘도의 적분 강도를 영역B-B'에 있어서의 휘도의 적분 강도, 또는 영역C-C'에 있어서의 휘도의 적분 강도로 나눈 값을, 상대 휘도(R)로서 구하였다.
도 19에 시료A1 내지 시료A6의 상대 휘도(R)를 도시하였다. 또한, 도 19에 있어서는, 도 16의 (A2) 및 (B2), 도 17의 (A2) 및 (B2), 및 도 18의 (A2) 및 (B2)에 도시된 휘도의 프로파일 중의 다이렉트 스폿의 좌우에 위치하는 피크에 있어서, 영역A-A'에 있어서의 휘도의 적분 강도를 영역B-B'에 있어서의 휘도의 적분 강도로 나눈 값, 및 영역A-A'에 있어서의 휘도의 적분 강도를 영역C-C'에 있어서의 휘도의 적분 강도로 나눈 값을 각각 구하였다.
도 19에 도시된 바와 같이, 시료A1 내지 시료A6의 상대 휘도(R)는 이하에 나타낸 바와 같다.
· 시료A1의 상대 휘도(R)=25.00
· 시료A2의 상대 휘도(R)=9.55
· 시료A3의 상대 휘도(R)=3.04
· 시료A4의 상대 휘도(R)=1.60
· 시료A5의 상대 휘도(R)=1.32
· 시료A6의 상대 휘도(R)=1.05
또한, 상술한 상대 휘도(R)는 각각 4개의 위치에서의 평균값으로 하였다. 이와 같이, 상대 휘도(R)는 시료A1이 가장 높고, 시료A2, 시료A3, 시료A4, 시료A5, 시료A6의 순서로 낮아진다.
본 발명의 일 형태의 금속 산화물막을 트랜지스터의 채널이 형성되는 반도체막에 사용하는 경우에는, 상대 휘도(R)가 1을 초과하여 40 이하, 바람직하게는 1을 초과하여 10 이하, 더 바람직하게는 1을 초과하여 3 이하가 되는 금속 산화물막을 사용하는 것이 바람직하다. 이와 같은 금속 산화물막을 반도체막에 사용함으로써, 전기 특성이 높은 안정성과 게이트 전압이 낮은 영역에서의 높은 전계 효과 이동도를 양립할 수 있다.
<1-3. 결정부의 존재 비율>금속 산화물막 중의 결정부의 존재 비율은, 단면 TEM상을 해석함으로써 추산할 수 있다.
우선, 화상 해석의 방법에 대하여 설명한다. 화상 해석의 방법으로서는, 고분해능으로 촬상된 TEM상에 대하여 2차원 고속 푸리에 변환(FFT: Fast Fourier Transform) 처리하여, FFT상을 취득한다. 얻어진 FFT상에 대하여, 주기성을 갖는 범위를 남겨, 그 이외를 제거하는 마스크 처리를 수행한다. 그리고, 마스크 처리한 FFT상을 2차원 역 푸리에 변환(IFFT: Inverse Fast Fourier Transform) 처리하여, FFT 필터링 형상을 취득한다.
이에 의하여, 결정부만을 추출한 실공간상을 얻을 수 있다. 여기서, 잔존한 상의 면적의 비율로부터, 결정부의 존재 비율을 추산할 수 있다. 또한, 계산에 사용한 영역의 면적(원래의 상의 면적이라고도 함)으로부터, 잔존한 상의 면적을 뺌으로써 결정부 이외의 부분의 존재 비율을 추산할 수 있다.
도 20의 (A)에 시료A1의 단면 TEM상을, 도 20의 (B)에 시료A1의 단면 TEM상을 화상 해석한 후에 얻어진 상을 각각 도시하였다. 또한, 도 21의 (A)에 시료A2의 단면 TEM상을, 도 21의 (B)에 시료A2의 단면 TEM상을 화상 해석한 후에 얻어진 상을 각각 도시하였다. 또한, 도 22의 (A)에 시료A3의 단면 TEM상을, 도 22의 (B)에 시료A3의 단면 TEM상을 화상 해석한 후에 얻어진 상을 각각 도시하였다. 또한, 도 23의 (A)에 시료A4의 단면 TEM상을, 도 23의 (B)에 시료A4의 단면 TEM상을 화상 해석한 후에 얻어진 상을 각각 도시하였다. 또한, 도 24의 (A)에 시료A5의 단면 TEM상을, 도 24의 (B)에 시료A5의 단면 TEM상을 화상 해석한 후에 얻어진 상을 각각 도시하였다. 또한, 도 25의 (A)에 시료A6의 단면 TEM상을, 도 25의 (B)에 시료A6의 단면 TEM상을 화상 해석한 후에 얻어진 상을 각각 도시하였다.
화상 해석 후에 얻어진 상에 있어서, 금속 산화물막 중의 하얗게 표시되어 있는 영역이, 배향성을 갖는 결정부를 포함하는 영역에 대응하고, 검게 표시되어 있는 영역이, 배향성을 갖지 않는 결정부, 또는 다양한 방향으로 배향하는 결정부를 포함하는 영역에 대응한다.
도 20의 (B)에 도시된 결과로부터, 시료A1에 있어서의 배향성을 갖는 결정부를 포함하는 영역을 제외한 부분의 비율은 약 43.1%였다. 또한, 도 21의 (B)에 도시된 결과로부터, 시료A2에 있어서의 배향성을 갖는 결정부를 포함하는 영역을 제외한 부분의 비율은 약 47.1%였다. 또한, 도 22의 (B)에 도시된 결과로부터, 시료A3에 있어서의 배향성을 갖는 결정부를 포함하는 영역을 제외한 부분의 비율은 약 61.7%였다. 또한, 도 23의 (B)에 도시된 결과로부터, 시료A4에 있어서의 배향성을 갖는 결정부를 포함하는 영역을 재외한 부분의 비율은 약 76.5%였다. 또한, 도 24의 (B)에 도시된 결과로부터, 시료A5에 있어서의 배향성을 갖는 결정부를 포함하는 영역을 제외한 부분의 비율은 약 82.0%였다. 또한, 도 25의 (B)에 도시된 결과로부터, 시료A6에 있어서의 배향성을 갖는 결정부를 포함하는 영역을 제외한 부분의 비율은 약 89.5%였다.
이와 같이 추산된, 금속 산화물막 중의 배향성을 갖는 결정부를 제외한 부분의 비율이 5% 이상 40% 미만인 경우, 그 금속 산화물막은 극히 결정성이 높은 막이고, 산소 결손을 만들기 어렵고, 전기 특성이 매우 안정적이기 때문에 바람직하다. 한편으로, 금속 산화물막 중의 배향성을 갖는 결정부를 제외한 부분의 비율이 40% 이상 100% 미만, 바람직하게는 60% 이상 90% 이하인 경우, 그 금속 산화물막은 배향성을 갖는 결정부와 배향성을 갖지 않는 결정부가 적절한 비율로 혼재하고, 전기 특성의 안정화와 고이동도화를 양립시킬 수 있다.
여기서, 단면 TEM상에 있어서, 또는 단면 TEM상의 화상 해석 등에 의하여 명료하게 확인할 수 있는 결정부를 제외한 영역을, Lateral Growth Buffer Region(LGBR)이라고 부를 수도 있다.
<1-4. 금속 산화물막으로의 산소 확산에 대하여>이하에서는, 금속 산화물막으로의 산소의 확산의 용이성을 평가한 결과에 대하여 설명한다.
여기서는 이하에 나타낸 3개의 시료(시료B1 내지 시료B3)를 제작하였다.
[시료B1]
우선, 유리 기판 위에 상술한 시료A1과 마찬가지의 방법에 의하여, 두께 약 50nm의 금속 산화물막을 성막하였다. 이어서, 금속 산화물막 위에, 두께 약 30nm의 산화 질화 실리콘막, 두께 약 100nm의 산화 질화 실리콘막, 두께 약 20nm의 산화 질화 실리콘막을, 플라스마 CVD법에 의하여 적층하여 형성하였다. 또한, 이하의 설명에 있어서, 금속 산화물막을 OS라고, 산화 질화 실리콘막을 GI로서 각각 기재하는 경우가 있다.
다음에, 질소 분위기하에서 350℃, 1시간의 열 처리를 수행하였다.
이어서, 두께 5nm의 In-Sn-Si 산화물막을 스퍼터링법에 의하여 성막하였다.
이어서, 산화 질화 실리콘막에 산소 첨가 처리를 수행하였다. 상기 산소 첨가 조건으로서는 애싱 장치를 사용하고, 기판 온도를 40℃로 하고 유량 150sccm의 산소 가스(16O)와, 유량 100sccm의 산소 가스(18O)를 체임버 내로 도입하고, 압력을 15Pa로 하고, 기판 측에 바이어스가 인가되도록, 애싱 장치 내에 설치된 평행 평판의 전극 간에 4500W의 RF 전력을 600sec 공급하였다. 또한, 산화 질화 실리콘막 중에 산소 가스(16O)가 주성분 레벨로 함유되기 때문에, 산소 첨가 처리에 의하여, 첨가되는 산소를 정확하게 측정하기 위하여 산소 가스(18O)를 사용하였다.
이어서, 두께 약 100nm의 질화 실리콘막을 플라스마 CVD법에 의하여 성막하였다.
[시료B2]
시료B2는, 시료B1과는 금속 산화물막의 성막 조건을 상이하게 하여 제작한 시료이다. 시료B2는, 상술한 시료A3과 마찬가지의 방법에 의하여, 두께 약 50nm의 금속 산화물막을 성막하였다.
[시료B3]
시료B3은, 시료B1과는 금속 산화물막의 성막 조건을 상이하게 하여 제작한 시료이다. 시료B3은, 상술한 시료A6과 마찬가지의 방법에 의하여, 두께 약 50nm의 금속 산화물막을 성막하였다.
이상의 공정에 의하여 시료B1 내지 시료B3을 제작하였다.
[SIMS 분석]
시료B1 내지 시료B3에 대하여, SIMS(Secondary Ion Mass Spectrometry) 분석에 의하여, 18O의 농도를 측정하였다. 또한, SIMS 분석에 있어서는, 상기 제작한 시료B1 내지 시료B3을 열 처리를 수행하지 않는 조건과, 시료B1 내지 시료B3을 질소 분위기하에서 350℃ 1시간의 열 처리를 수행하는 조건과, 시료B1 내지 시료B3을 질소 분위기하에서 450℃, 1시간의 열 처리를 수행하는 조건의 3개의 조건으로 하였다.
도 26의 (A) 내지 (C)에 SIMS 측정 결과를 도시하였다. 도 26의 (A) 내지 (C)에 있어서는, GI 및 OS를 포함하는 영역의 분석 결과를 도시하였다. 또한, 도 26의 (A) 내지 (C)는 기판 측으로부터(SSDP(Substrate Side Depth Profile)-SIMS라고도 함) 분석한 결과를 도시하였다.
또한, 도 26의 (A) 내지 (C)에 있어서, 회색의 파선(破線)이 열 처리를 수행하지 않는 조건의 프로파일이고, 흑색의 파선이 350℃의 열 처리를 수행한 조건의 프로파일이고, 흑색의 실선이 450℃의 열 처리를 수행한 조건의 프로파일이다.
시료B1 내지 시료B3 각각에 있어서, GI 중에 18O가 확산되어 있는 것, 및 OS 중에 18O가 확산되어 있는 것을 확인할 수 있다. 또한, 시료B3이 가장 깊은 위치까지 18O가 확산되어 있고, 시료B2, 시료B1의 순서로 18O의 확산이 얕은 위치가 되는 것을 확인할 수 있다. 또한, 350℃, 450℃의 열 처리를 수행함으로써, 더 깊은 위치까지 18O가 확산되어 있는 것을 확인할 수 있다.
이상의 결과로부터, 배향성을 갖는 결정부와 배향성을 갖지 않는 결정부가 혼재하고, 또한 배향성을 갖는 결정부의 존재 비율이 낮은 금속 산화물막은, 산소가 투과하기 쉬운 막, 바꿔 말하면 산소가 확산되기 쉬운 막인 것을 확인할 수 있다. 또한, 350℃ 또는 450℃의 열 처리를 수행함으로써, GI막 중의 산소가 OS 중으로 확산되는 것을 확인할 수 있다.
이상의 결과는 배향성을 갖는 결정부의 존재 비율(밀도)이 높을수록 두께 방향으로 산소가 확산되기 어렵고, 상기 밀도가 낮을수록 두께 방향으로 산소가 확산되기 쉽다는 것을 나타낸다. 금속 산화물막에 있어서의 산소의 확산의 용이성에 대하여, 이하와 같이 고찰할 수 있다.
배향성을 갖는 결정부와, 배향성을 갖지 않는 극히 미세한 결정부가 혼재하는 금속 산화물막에 있어서, 단면 관찰상으로 명료하게 관찰할 수 있는 결정부 이외의 영역(LGBR)은, 산소가 확산되기 쉬운 영역, 즉, 산소의 확산 경로가 될 수 있다. 따라서, 금속 산화물막의 근방에 충분한 산소 공급원이 있는 경우에 있어서, LGBR을 통하여 배향성을 갖는 결정부에도 산소가 공급되기 쉬워지기 때문에, 막 중의 산소 결손량을 저감할 수 있다고 생각된다.
예를 들어, 금속 산화물막에 접하여 산소를 방출하기 쉬운 산화막을 제공하여, 가열 처리를 실시함으로써, 상기 산화막으로부터 방출되는 산소는 LGBR에 의하여 금속 산화물막의 막 두께 방향으로 확산된다. 그리고, LGBR을 경유하고, 배향성을 갖는 결정부에 가로 방향으로부터 산소가 공급될 수 있다. 이에 의하여, 금속 산화물막의 배향성을 갖는 결정부, 및 이 이외의 영역에 충분히 산소가 확산되고, 막 중의 산소 결손을 효과적으로 저감할 수 있다.
예를 들어, 금속 산화물막 중에 금속 원자와 결합되지 않는 수소 원자가 존재하면 이와 산소 원자가 결합하고, OH가 형성되어, 고정화되는 경우가 있다. 그래서, 저온으로 성막함으로써 금속 산화물막 중의 산소 결손(VO)에 수소 원자가 트랩된 상태(VOH라고 부름)를 일정한 양(예를 들어, 1×1017cm-3 정도) 형성함으로써, OH가 형성되는 것을 억제한다. 또한, VOH는 캐리어를 생성하기 때문에, 금속 산화물막 중에 캐리어가 일정한 양 존재하는 상태가 된다. 이에 의하여, 캐리어 밀도가 높인 금속 산화물막을 형성할 수 있다. 또한, 성막 시에는 산소 결손도 동시에 형성되지만, 상기 산소 결손은 상술한 바와 같이 LGBR을 통하여 산소를 도입함으로써 저감할 수 있다. 이와 같은 방법에 의하여, 캐리어 밀도가 비교적 높고, 또한 산소 결손이 충분히 저감된 금속 산화물막을 형성할 수 있다.
또한, 배향성을 갖는 결정부 이외의 영역은, 성막 시에 배향성을 갖지 않는 극히 미세한 결정부를 구성하기 때문에, 금속 산화물막에는 명료한 결정립계는 관찰되지 않는다. 또한, 상기 극히 미세한 결정부는 배향성을 갖는 복수의 결정부 사이에 위치한다. 상기 미세한 결정부는, 성막 시의 열에 의하여 가로 방향으로 성장함으로써, 인접하는 배향성을 갖는 결정부와 결합한다. 또한 상기 미세한 결정부는 캐리어가 발생되는 영역으로서도 기능한다. 이에 의하여, 이와 같은 구성을 갖는 금속 산화물막은, 트랜지스터에 적용함으로써 그 전계 효과 이동도를 현저하게 향상시킬 수 있다고 생각된다.
또한, 금속 산화물막을 형성하고, 그 위에 산화 실리콘막 등의 산화물 절연막을 성막한 후에, 산소 분위기에서의 플라스마 처리를 수행하는 것이 바람직하다. 이와 같은 처리에 의하여, 막 중에 산소를 공급하는 것 이외에 수소 농도를 저감할 수 있다. 예를 들어, 플라스마 처리 중에, 동시에 체임버 내에 잔존하는 플루오린도 금속 산화물막 중에 도핑되는 경우가 있다. 플루오린은 마이너스의 전하를 띤 플루오린 원자로서 존재하고, 플러스의 전하를 띤 수소 원자와 쿨롱의 힘(Coulomb force)에 의하여 결합되어, HF가 생성된다. HF는 상기 플라스마 처리 중에 금속 산화물막 밖으로 방출되고, 그 결과로서 금속 산화물막 중의 수소 농도를 저감할 수 있다. 또한, 플라스마 처리에 있어서, 산소 원자와 수소가 결합되어 H2O로서 막 밖으로 방출되는 경우도 있다.
또한, 금속 산화물막에 산화 실리콘막(또는 산화 질화 실리콘막)이 적층된 구성을 생각한다. 산화 실리콘막 중의 플루오린은, 막 중의 수소와 결합하고, 전기적으로 중성인 HF로서 존재할 수 있기 때문에, 금속 산화물막의 전기 특성에 영향을 주지 않는다. 또한, Si-F 결합이 생기는 경우도 있지만 이것도 전기적으로 중성이 된다. 또한, 산화 실리콘막 중의 HF는, 산소의 확산에 대하여 영향을 미치지 않는다고 생각된다.
이상과 같은 메커니즘에 의하여, 금속 산화물막 중의 산소 결손이 저감되고, 또한 막 중의 금속 원자와 결합되지 않는 수소가 저감됨으로써 신뢰성을 높일 수 있다고 생각된다. 또한, 금속 산화물막의 캐리어 농도가 일정 이상인 것으로, 전기 특성이 향상된다고 생각된다.
<1-5. 트랜지스터의 전기 특성>이하에서는, 상기 설명한 시료A1, 시료A3, 및 시료A6의 금속 산화물막을 갖는 트랜지스터를 제작하고, 그 전기 특성을 측정한 결과에 대하여 설명한다.
트랜지스터의 구조에는, 실시형태 2에 예시하는 도 44의 (A) 및 (B)에 도시된 구조를 사용하였다. 여기서는 각각, 반도체막의 형성 조건이 상이한 시료C1 내지 시료C3을 제작하였다.
또한, 시료C1 내지 시료C3은 각각 채널 길이(L)가 2μm, 채널 폭(W)이 3μm의 트랜지스터와, 채널 길이(L)가 2μm, 채널 폭(W)이 20μm의 트랜지스터와, 채널 길이(L)가 3μm, 채널 폭(W)이 50μm의 트랜지스터와, 채널 길이(L)가 3μm, 채널 폭(W)이 3μm의 트랜지스터와, 채널 길이(L)가 6μm, 채널 폭(W)이 50μm의 트랜지스터와, 합계 5종류의 사이즈가 상이한 트랜지스터가 형성된 시료이다.
[트랜지스터의 제작]
우선, 유리 기판 위에 두께 10nm의 타이타늄막과, 두께 100nm의 구리막을 스퍼터링 장치를 사용하여 형성하였다. 이어서, 상기 도전막을 포토리소그래피법에 의하여 가공하였다.
다음에, 기판 및 도전막 위에 절연막을 4층 적층하여 형성하였다. 절연막은, 플라스마 화학기상퇴적(PECVD) 장치를 사용하여, 진공 중에서 연속적으로 형성하였다. 절연막은 아래로부터 두께 50nm의 질화 실리콘막, 두께 300nm의 질화 실리콘막, 두께 50nm의 질화 실리콘막, 두께 50nm의 산화 질화 실리콘막을 각각 사용하였다.
다음에, 절연막 위에 산화물 반도체막을 형성하고, 상기 산화물 반도체막을 섬 형상으로 가공함으로써, 반도체층을 형성하였다. 산화물 반도체막으로서는, 두께 40nm의 산화물 반도체막을 형성하였다.
시료C1에 있어서, 산화물 반도체막으로서 사용한 금속 산화물막의 형성 조건은 시료A1과 마찬가지이다. 즉, 기판 온도를 170℃로 하고, 유량 140sccm의 아르곤 가스와, 유량 60sccm의 산소 가스를 스퍼터링 장치의 체임버 내로 도입하고, 압력을 0.6Pa로 하고, 인듐과 갈륨과 아연을 갖는 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])에, 2.5kW의 교류 전력을 인가하였다. 또한, 산소 유량비는 30%이다. 두께는 약 40nm로 하였다.
시료C2에 있어서, 산화물 반도체막으로서 사용한 금속 산화물막의 형성 조건은 시료A3과 마찬가지이다. 즉, 기판 온도를 130℃로 하고, 유량 180sccm의 아르곤 가스와 유량 20sccm의 산소 가스를 스퍼터링 장치의 체임버 내로 도입하고, 압력을 0.6Pa로 하고, 인듐과 갈륨과 아연을 갖는 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])에, 2.5kW의 교류 전력을 인가하였다. 또한, 산소 유량비는 10%이다. 두께는 약 40nm로 하였다.
시료C3에 있어서, 산화물 반도체막으로서 사용한 금속 산화물막의 형성 조건은 시료A6과 마찬가지이다. 즉, 기판 온도를 실온(R.T.)으로 하고, 유량 180sccm의 아르곤 가스와 유량 20sccm의 산소 가스를 스퍼터링 장치의 체임버 내로 도입하고, 압력을 0.6Pa로 하고, 인듐과 갈륨과 아연을 갖는 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])에 2.5kW의 교류 전력을 인가하였다. 또한, 산소 유량비는 10%이다. 두께는 약 40nm로 하였다.
다음에, 절연막 및 반도체층 위에 절연막을 형성하였다. 절연막으로서는, 두께 150nm의 산화 질화 실리콘막을 PECVD 장치를 사용하여 형성하였다.
다음에, 열 처리를 수행하였다. 상기 열 처리로서는 질소와 산소의 혼합 가스 분위기하에서, 350℃ 1시간의 열 처리로 하였다.
다음에, 절연막의 원하는 영역에 개구부를 형성하였다. 개구부의 형성 방법으로서는, 드라이 에칭법을 사용하였다.
다음에, 개구부를 덮도록 절연막 위에 두께 100nm의 산화물 반도체막을 형성하고, 상기 산화물 반도체막을 섬 형상으로 가공함으로써, 도전막을 형성하였다. 또한, 도전막을 형성 후, 이어서 도전막의 아래 쪽으로 접하는 절연막을 가공함으로써, 절연막을 형성하였다.
도전막으로서는, 두께 10nm의 산화물 반도체막과, 두께 50nm의 질화 타이타늄막과, 두께 100nm의 구리막을 순서대로 형성하였다. 또한, 산화물 반도체막의 성막 조건으로서는, 기판 온도를 170℃로 하고, 유량 200sccm의 산소 가스를 스퍼터링 장치의 체임버 내로 도입하고, 압력을 0.6Pa로 하고, 인듐과 갈륨과 아연을 갖는 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])에, 2.5kW의 교류 전력을 인가하였다. 또한, 질화 타이타늄막 및 구리막은 스퍼터링 장치를 사용하여 형성하였다.
다음에 산화물 반도체막, 절연막, 및 도전막 위에서 플라스마 처리를 수행하였다. 상기 플라스마 처리로서는, PECVD 장치를 사용하고, 기판 온도를 220℃로 하고, 아르곤 가스와 질소 가스의 혼합 가스 분위기하에서 수행하였다.
다음에 산화물 반도체막, 절연막, 및 도전막 위에 절연막을 형성하였다. 절연막으로서는, 두께 100nm의 질화 실리콘막 및 두께 300nm의 산화 질화 실리콘막을 PECVD 장치를 사용하여 적층함으로써 형성하였다.
다음에, 형성한 절연막 위에 마스크를 형성하고, 상기 마스크를 사용하여 절연막에 개구부를 형성하였다.
다음에, 개구부를 충전하도록 도전막을 형성하고, 상기 도전막을 섬 형상으로 가공함으로써, 소스 전극 및 드레인 전극이 되는 도전막을 형성하였다. 상기 도전막으로서는, 두께 10nm의 타이타늄막과, 두께 100nm의 구리막을 스퍼터링 장치를 사용하여 각각 형성하였다.
다음에, 절연막 및 도전막 위에 절연막을 형성하였다. 절연막으로서는 두께 1.5μm의 아크릴계의 감광성 수지막을 사용하였다.
이상과 같이 하여, 시료C1 내지 시료C3을 제작하였다.
[트랜지스터의 Id-Vg 특성]
다음에, 상기 제작한 시료C1 내지 시료C3의 트랜지스터의 Id-Vg 특성을 측정하였다. Id-Vg 특성에서는, 채널 길이(L)가 2μm, 채널 폭(W)이 3μm의 트랜지스터를 측정하였다.
또한, 트랜지스터의 Id-Vg특성의 측정 조건으로서는, 제 1 게이트 전극으로서 기능하는 도전막에 인가하는 전압(이하, 게이트 전압(Vg)이라고도 함), 및 제 2 게이트 전극으로서 기능하는 도전막에 인가하는 전압(Vbg라고도 함)을 -10V에서 +10V까지 0.25V의 스텝으로 변화시켰다. 또한, 소스 전극으로서 기능하는 도전막에 인가하는 전압(이하, 소스 전압(Vs)이라고도 함)을 0V(comm)로 하고, 드레인 전극으로서 기능하는 도전막에 인가하는 전압(이하, 드레인 전압(Vd)이라고도 함)을 0.1V 또는 20V로 하였다.
도 27의 (A), (B), 및 (C)에 시료C1, 시료C2, 및 시료C3의 Id-Vg 특성 결과를 각각 도시하였다. 또한, 도 27의 (A) 내지 (C)에 있어서 제 1세로축이 Id(A)를, 제 2세로축이 전계 효과 이동도(μFE(cm2/Vs))를, 가로축이 Vg(V)를 각각 나타낸다.
도 27의 (A) 내지 (C)에 도시된 바와 같이, 시료C1 내지 시료C3은 각각 양호한 전기 특성을 갖는다. 또한, 전계 효과 이동도가, 시료C3이 가장 높고, 시료C2, 시료C1의 순서로 낮아지고, 특히 시료C3에 있어서는 낮은 Vg(예를 들어, Vg가 5V 이하)의 범위에서, 그 경향이 현저하다.
즉, 본 발명의 일 형태인, 배향성을 갖는 결정부와 배향성을 갖지 않는 결정부가 혼재한 금속 산화물막을, 채널이 형성되는 반도체층에 사용한 트랜지스터는, 높은 전계 효과 이동도를 나타내는 것을 확인할 수 있었다. 특히, 게이트 전압이 낮은 조건에 있어서, 높은 전계 효과 이동도, 높은 드레인 전류를 나타내는 것을 확인할 수 있었다.
[트랜지스터의 온 전류, 및 S값]
다음에, 시료C1 내지 시료C3에 형성된 채널 길이(L)가 2μm, 채널 폭(W)이 20μm의 트랜지스터의 온 전류 및 S값을 비교하였다. 또한, S값이란, 소스 전극과 드레인 전극 사이의 전류(서브스레시홀드 전류)가 한 자릿수 증가하기 위하여 필요한 게이트 전압이고, S값이 작을수록 게이트 전압에 대한 서브스레시홀드 전류의 기울기가 크고, 스위칭 특성이 우수하다.
도 28의 (A)에 각 시료에 있어서의 트랜지스터의 온 전류의 측정 결과를 도시하였다. 여기서는 게이트 전압(Vg)을 10V로 하고, 드레인 전압(Vd)을 5V로 하였을 때의 드레인 전류를 측정하였다. 또한, 도 28의 (B)에 각 시료에 있어서의 트랜지스터의 S값의 측정 결과를 도시하였다.
도 28의 (A)에 도시된 바와 같이 온 전류가, 시료C3이 가장 높고, 시료C2, 시료C1의 순서로 낮아진다. 또한, 도 28의 (B)에 도시된 바와 같이 S값이, 시료C3이 가장 작고, 시료C2, 시료C1의 순서로 커진다.
이상의 결과로부터, 저온 또한 저산소 유량의 조건으로 성막한 금속 산화물막으로 함으로써 산소 투과성이 향상되고, 트랜지스터의 제작 공정 중에 확산되는 산소량이 증대됨으로써, 금속 산화물막 중 및 금속 산화물막과 절연막과의 계면의 산소 결손 등의 결함이 저감되는 것을 알 수 있다. 그리고, 이와 같은 효과에 의하여 결함 준위 밀도가 저감된 결과, 트랜지스터의 온 전류가 현저하게 상승한다고 시사된다.
이와 같이, 온 전류가 향상된 트랜지스터는, 고속으로 용량을 충방전할 수 있는 스위치에 적합하게 사용할 수 있다. 대표적으로는, 디멀티플렉서 회로 등에 적합하게 사용할 수 있다.
디멀티플렉서 회로란, 하나의 입력 신호를 2 이상의 신호에 분주하여 출력하는 회로이다. 이와 같은 트랜지스터를 적용한 디멀티플렉서 회로를 표시 장치의 신호선 구동 회로와 신호선 사이에 배치함으로써, 신호선 구동 회로를 IC의 형태로 실장하였을 때의 단자수를 삭감하는 것이 가능하게 되고, 더 고속 동작이 가능하고, 또한 슬림 베젤의 표시 장치를 실현할 수 있다.
<1-6. 게이트 바이어스-열 스트레스 시험(GBT시험)에 대하여>다음에, 상기 제작한 시료C1 내지 시료C3의 신뢰성 평가를 수행하였다. 신뢰성 평가로서는, GBT시험으로 하였다.
본 실시형태에서의 GBT시험 조건으로서는, 게이트 전압(Vg)을 ±30V로 하고, 드레인 전압(Vd)과 소스 전압(Vs)을 0V(COMMON)로 하고, 스트레스 온도를 60℃로 하고, 스트레스 인가 시간을 1시간으로 하고, 측정 환경을 다크 환경 및 광 조사 환경(백색 LED로 약 10000lx의 광을 조사)의 2개의 환경으로 하였다. 즉, 트랜지스터의 소스 전극과 드레인 전극을 같은 전위로 하고, 게이트 전극에는 소스 전극 및 드레인 전극과는 상이한 전위를 일정 시간(여기서는 1시간) 인가하였다.
또한, 게이트 전극에 주는 전위가 소스 전극 및 드레인 전극의 전위보다 높은 경우를 플러스 스트레스로 하고, 게이트 전극에 주는 전위가 소스 전극 및 드레인 전극의 전위보다 낮은 경우를 마이너스 스트레스로 하였다. 따라서, 측정 환경에 맞춰, 플러스 GBT(다크), 마이너스 GBT(다크), 플러스 GBT(광 조사), 및 마이너스 GBT(광 조사)의 합계 4조건에서 신뢰성 평가를 실시하였다. 또한, 플러스 GBT(다크)를 PBTS(Positive Bias Temperature Stress)로 하고, 마이너스 GBT(다크)를 NBTS(Negative Bias Temperature Stress)로 하고, 플러스 GBT(광 조사)를 PBITS(Positive Bias Illumination Temperature Stress)로 하고, 마이너스 GBT(광 조사)를 NBITS(Negative Bias Illumination Temperature Stress)로 하여, 이하에 기재한다.
시료C1 내지 시료C3의 GBT시험 결과를 도 29에 도시하였다. 또한, 도 29에 있어서, 세로축이 트랜지스터의 문턱 전압의 변화량(Δ(Vth))을, 가로축이 각 시료명을 각각 나타낸다.
도 29에 도시된 결과로부터 시료C1 내지 시료C3이 갖는 트랜지스터는, GBT시험에 있어서의 문턱 전압의 변화량(Δ(Vth))이 ±2V 이내였다. 따라서, 시료C1 내지 시료C3이 갖는 트랜지스터는 높은 신뢰성을 갖는 것을 알 수 있다.
<1-7. Id-Vd 특성에 있어서의 포화성에 대하여>다음에, 시료C1 내지 시료C3의 Id-Vd 특성에 있어서의 포화성에 대하여 설명한다.
도 30의 (A)에 시료C1의 Id-Vd 특성을, 도 30의 (B)에 시료C2의 Id-Vd 특성을, 도 30의 (C)에 시료C3의 Id-Vd 특성을 각각 도시하였다. 또한, Id-Vd특성의 평가에는 시료C1 내지 시료C3에 형성된 채널 길이(L)가 3μm, 채널 폭(W)이 3μm의 트랜지스터를 사용하였다.
도 30의 (A) 내지 (C)에 도시된 바와 같이, 시료C1 내지 시료C3의 Id-Vd특성의 포화성이 높은 것을 알 수 있다. Id-Vd 특성에 있어서의 포화성이 향상됨으로써, 예를 들어 유기EL 소자를 사용한 표시 장치가 갖는 구동용 트랜지스터 등에 적합하게 사용할 수 있다.
<1-8. 트랜지스터 특성을 사용한 얕은 결함 준위의 평가>금속 산화물의 얕은 결함 준위(이하, sDOS라고도 기재함)는, 금속 산화물막을 반도체막으로서 사용한 트랜지스터의 전기 특성으로부터 추산할 수도 있다. 이하에서는 트랜지스터의 계면 준위의 밀도를 평가하고, 그 계면 준위의 밀도에 더하여, 계면 준위에 트랩되는 전자수 Ntrap을 고려한 경우에 있어서, 서브스레시홀드 누설 전류를 예측하는 방법에 대하여 설명한다.
계면 준위에 트랩되는 전자수 Ntrap은 예를 들어, 트랜지스터의 드레인 전류-게이트 전압(Id-Vg) 특성의 실측값과 드레인 전류-게이트 전압(Id-Vg) 특성의 계산값을 비교함으로써 평가할 수 있다.
도 31에 소스 전압(Vs)=0V, 드레인 전압(Vd)=0.1V에 있어서의, 계산에 의하여 얻어진 이상적인 Id-Vg 특성과, 트랜지스터에 있어서의 실측의 Id-Vg 특성을 도시하였다. 또한, 트랜지스터의 측정 결과 중, 드레인 전류(Id)의 측정이 용이한 1×10-13A 이상의 값만 플롯하였다.
계산으로 구한 이상적인 Id-Vg 특성과 비교하여, 실측의 Id-Vg 특성은 게이트 전압(Vg)에 대한 드레인 전류(Id)의 변화가 완만하게 된다. 이것은 전도대 하단의 에너지(Ec라고 표기함) 가까이에 위치하는 얕은 계면 준위에 전자가 트랩되기 때문이라고 생각된다. 여기서는 페르미 분포 함수를 사용하여, 얕은 계면 준위로 트랩되는(단위 면적, 단위 에너지 당) 전자수 Ntrap을 고려함으로써, 더 엄밀하게 계면 준위의 밀도 Nit를 추산할 수 있다.
우선, 도 32에 도시된 모식적인 Id-Vg 특성을 사용하여 계면 트랩 준위에 트랩되는 전자수 Ntrap의 평가 방법에 대하여 설명한다. 파선은 계산에 의하여 얻어지는 트랩 준위가 없는 이상적인 Id-Vg 특성을 나타낸다. 또한, 파선에 있어서, 드레인 전류가 Id1로부터Id2로 변화할 때의 게이트 전압(Vg)의 변화를 ΔVid로 한다. 또한, 실선은 실측의 Id-Vg 특성을 나타낸다. 실선에 있어서, 드레인 전류가 Id1로부터 Id2로 변화할 때의 게이트 전압(Vg)의 변화를 ΔVex로 한다. 드레인 전류가 Id1, Id2일 때의 주목하는 계면에 있어서의 전위는 각각 φit1, φit2로 하고, 그 변화량을 Δφit로 한다.
도 32에 있어서, 실측값은 계산값보다 기울기가 작기 때문에, ΔVex는 늘 ΔVid보다 큰 것을 알 수 있다. 이때, ΔVex와 ΔVid 차이가 얕은 계면 준위에 전자를 트랩하는 데 필요한 전위차를 나타낸다. 따라서, 트랩된 전자에 의한 전하의 변화량 ΔQtrap은 이하의 식(1)으로 나타낼 수 있다.
[식 1]
Figure 112021133104223-pat00001
Ctg은 면적당 절연체와 반도체의 합성 용량이 된다. 또한, ΔQtrap은 트랩된(단위 면적, 단위 에너지 당) 전자수 Ntrap을 사용하여, 식(2)으로 나타낼 수도 있다. 또한, q는 전기 소량이다.
[식 2]
Figure 112021133104223-pat00002
식(1)과 식(2)을 연립시킴으로써 식(3)을 얻을 수 있다.
[식 3]
Figure 112021133104223-pat00003
다음에, 식(3)의 극한Δφit→0을 취함으로써, 식(4)을 얻을 수 있다.
[식 4]
Figure 112021133104223-pat00004
즉, 이상적인 Id-Vg 특성, 실측의 Id-Vg 특성 및 식(4)을 사용하여, 계면에 있어서 트랩된 전자수 Ntrap을 추산할 수 있다. 또한, 드레인 전류와 계면에 있어서의 전위의 관계에 대해서는, 상술한 계산에 의하여 구할 수 있다.
또한, 단위 면적, 단위 에너지당 전자수 Ntrap과 계면 준위의 밀도Nit는 식(5)과 같은 관계에 있다.
[식 5]
Figure 112021133104223-pat00005
여기서, f(E)는 페르미 분포 함수이다. 식(4)으로부터 얻어진 Ntrap을 식(5)으로 피팅함으로써, Nit는 결정된다. 이 Nit를 설정한 디바이스 시뮬레이터를 사용한 계산에 의하여, Id<0.1pA를 포함하는 전달 특성을 얻을 수 있다.
다음에, 도 31에 도시된 실측의 Id-Vg 특성에 식(4)을 적용하고, Ntrap을 추출한 결과를 도 33에 백색 동그라미표로 나타내었다. 여기서, 도 33의 세로축은 반도체의 전도대 하단Ec로부터의 페르미 에너지(Ef)이다. 파선을 보면 Ec의 바로 아래의 위치에 극대값이 되어 있다. 식(5)의 Nit로서, 식(6)의 테일 분포를 가정하면 도 33의 파선과 같이 매우 좋게 Ntrap을 피팅힐 수 있고, 피팅 파라미터로서, 전도대단(conduction band edge)의 트랩 밀도 Nta=1.67×1013cm-2/eV, 특성 감쇠 에너지 Wta=0.105eV가 얻어졌다.
[식 6]
Figure 112021133104223-pat00006
다음에, 얻어진 계면 준위의 피팅 곡선을 디바이스 시뮬레이터를 사용한 계산에 피드백함으로써, Id-Vg 특성을 역산한 결과를 도 34의 (A) 및 (B)에 도시하였다. 도 34의 (A)에, 드레인 전압(Vd)이 0.1V 및 1.8V의 경우의 계산에 의하여 얻어진 Id-Vg 특성과, 드레인 전압(Vd)이 0.1V 및 1.8V의 경우의 트랜지스터에 있어서의 실측의 Id-Vg 특성을 나타낸다. 또한, 도 34의 (B)는, 도 34의 (A)의 드레인 전류(Id)를 대수(對數)로 한 그래프이다.
계산에 의하여 얻어진 곡선과, 실측값의 플롯은 거의 일치되고, 계산값과 실측값으로 높은 재현성을 갖는 것을 알 수 있다. 따라서, 얕은 결함 준위 밀도를 산출하는 방법으로서, 상기 방법이 충분히 타당인 것을 알 수 있다.
[얕은 결함 준위 밀도의 평가 결과]
다음에, 상술한 방법에 기초하여, 측정한 전기 특성과 이상적인 계산값을 비교함으로써, 상기 제작한 시료C1 내지 시료C3의 얕은 결함 준위 밀도를 측정하였다. 얕은 결함 준위 밀도 측정에는, 시료C1 내지 시료C3에 형성된 채널 길이(L)가 6μm, 채널 폭(W)이 50μm의 트랜지스터를 사용하였다.
도 35에 시료C1 내지 시료C3의 얕은 결함 준위 밀도를 산출한 결과를 도시하였다. 시료C1 내지 시료C3 중 어느 것에 있어서도 얕은 결함 준위 밀도의 피크값이, 5×1012cm-2eV-1 미만이 되고, 얕은 결함 준위 밀도가 극히 낮은 시료인 것을 알 수 있다. 또한, 금속 산화물막 중 얕은 결함 준위 밀도의 피크값으로서는, 바람직하게는 5×1012cm-2eV-1 미만, 더 바람직하게는 2.5×1012cm-2eV-1 미만, 더욱 바람직하게는 1.5×1012cm-2eV-1 미만이다.
이와 같이, 시료C1 내지 시료C3에 있어서, 결함 준위 밀도가 낮은 금속 산화물막이 형성된 트랜지스터인 것을 알 수 있다. 이것은 저온 또한 저산소 유량의 조건으로 형성한 금속 산화물막으로 함으로써 산소 투과성이 향상되고, 트랜지스터의 제작 공정 중에 확산되는 산소량이 증대됨으로써, 금속 산화물막 중 및 금속 산화물막과 절연막의 계면의 산소 결손 등의 결함이 저감되기 때문이라고 시사된다.
<1-9.CPM에 의한 금속 산화물막 중의 깊은 결함 준위의 평가>이하에서는, 일정 광전류 측정법(CPM: Constant Photocurrent Method)에 의하여, 금속 산화물막 중의 깊은 결함 준위(이하, dDOS라고도 기재함)에 대하여 평가를 수행하였다.
CPM 측정은, 시료에 제공된 2전극 간에 전압을 인가한 상태로 광 전류값이 일정하게 되도록 단자 간의 시료면에 조사하는 광량을 조정하고, 조사하는 광량으로부터 흡수 계수를 도출하는 것을 각 파장에서 수행하는 것이다. CPM 측정에 있어서, 시료에 결함이 있을 때, 결함의 존재하는 준위에 따른 에너지(파장으로부터 환산)에 있어서의 흡수 계수가 증가된다. 이 흡수 계수의 증가분에 상수를 곱함으로써, 시료의 dDOS를 도출할 수 있다.
CPM 측정에 의하여 얻어진 흡수 계수의 커브로부터 밴드 테일(band tail)에 기인한 우바흐 테일(urbach tail)이라고 불리는 흡수 계수분을 제거함으로써, 결함 준위에 의한 흡수 계수를 이하의 식으로부터 산출할 수 있다. 또한, α(E)는 각 에너지에 있어서의 흡수 계수를 나타내고, αu는 우바흐 테일에 의한 흡수 계수를 나타낸다.
[식 7]
Figure 112021133104223-pat00007
[CPM평가용의 시료의 제작]
이하에서는, 3개의 시료(시료D1 내지 시료D3)를 제작하여 CPM 평가를 수행하였다.
우선, 유리 기판 위에 금속 산화물막을 성막하였다. 시료D1에서는, 상기 시료A1과 마찬가지의 방법에 의하여 두께 약 100nm의 금속 산화물막을 성막하였다. 시료D2에서는, 상기 시료A3과 마찬가지의 방법에 의하여 두께 약 100nm의 금속 산화물막을 성막하였다. 시료D3에서는, 상기 시료A6과 마찬가지의 방법에 의하여, 두께 약 100nm의 금속 산화물막을 성막하였다.
이어서, 금속 산화물막 위에, 두께 약 30nm의 산화 질화 실리콘막, 두께 약 100nm의 산화 질화 실리콘막, 두께 약 20nm의 산화 질화 실리콘막을 플라스마 CVD법에 의하여 적층하여 형성하였다.
그 후, 질소 분위기하에서 350℃, 1시간의 열 처리를 수행하였다.
이어서, 두께 100nm의 산화물 반도체막을 형성하였다. 또한, 상기 산화물 반도체막으로서는, 2층의 적층 구조로 하였다. 1층째의 산화물 반도체막은 기판 온도를 170℃로 하고, 유량 200sccm의 산소 가스를 스퍼터링 장치의 체임버 내로 도입하고, 압력을 0.6Pa로 하고, 인듐과 갈륨과 아연을 갖는 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])에 2.5kW의 교류 전력을 인가하는 조건하에서, 막 두께가 10nm가 되도록 형성하였다. 2층째의 산화물 반도체막은 기판 온도를 170℃로 하고 유량 180sccm의 아르곤 가스와, 유량 20sccm의 산소 가스를 스퍼터링 장치의 체임버 내로 도입하고, 압력을 0.6Pa로 하고, 인듐과 갈륨과 아연을 갖는 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])에 2.5kW의 교류 전력을 인가하는 조건하에서 막 두께가 90nm가 되도록 형성하였다.
그 후, 질소와 산소의 혼합 가스 분위기하에서 350℃, 1시간의 열 처리를 수행하였다.
그 후, 산화물 반도체막을 웨트 에칭법에 의하여 에칭하여 제거하였다.
이어서, 산화 질화 실리콘막을 성막하였다. 산화 질화 실리콘막은 성막 가스로서 유량 160sccm의 SiH4와, 유량 4000sccm의 N2O의 혼합 가스를 사용하고, 압력 200Pa, 전력 1500W, 기판 온도 220℃의 조건으로, 플라스마 CVD법에 의하여 형성하였다. 산화 질화 실리콘막의 두께는 약 400nm이다.
이어서, 산화 질화 실리콘막에 포토리소그래피법에 의하여 개구부를 형성하였다.
이어서, 스퍼터링법에 의하여 두께 약 50nm의 Ti막, 두께 약 400nm의 Al막, 및 두께 약 100nm의 Ti막의 적층막을 형성하였다. 그 후, 포토리소그래피법에 의하여 가공하고, 전극을 형성하였다.
그 후, 질소 분위기하에서 250℃, 1시간의 열 처리를 수행하였다.
이상의 공정에 의하여 시료D1 내지 시료D3을 제작하였다.
[CPM 평가 결과]
도 36에 시료D1의 CPM 측정 결과를, 도 37에 시료D2의 CPM 측정 결과를, 도 38에 시료D3의 CPM 측정 결과를 각각 도시하였다. 도 36, 도 37, 및 도 38에 있어서, 세로축은 흡수 계수를 나타내고, 가로축은 광 에너지를 나타내었다. 또한, 도 36, 도 37, 및 도 38에 도시된 검은 실선은, 각 시료의 흡수 계수의 커브를 나타내고, 점선은 접선을 나타내고, 회색의 실선은 광학적으로 측정한 흡수 계수를 나타내었다.
도 36에서 추산한 시료D1의 우르바흐 테일의 값은, 68.70meV이고, 흡수 계수의 커브로부터 우르바흐 테일 기인의 흡수 계수를 제외한 흡수 계수, 즉, 깊은 결함 준위에 기인하는 흡수 계수의 값은 1.21×10-3cm-1이었다. 또한, 도 37에서 추산한 시료D2의 우르바흐 테일의 값은 64.46meV이고, 깊은 결함 준위에 기인하는 흡수 계수의 값은 1.36×10-3cm-1이었다. 또한, 도 38에서 추산한 시료D3의 우르바흐 테일의 값은 65.83meV이고, 깊은 결함 준위에 기인하는 흡수 계수의 값은 1.04×10-3cm-1이었다.
이상의 결과로부터, 시료D1 내지 시료D3에 사용한 금속 산화물막은, 깊은 결함 준위에 명확항 차이가 보이지 않는 것을 알 수 있다. 시료D1 내지 시료D3의 깊은 결함 준위에 차이가 보이지 않는 요인으로서는, 금속 산화물막에 접하여 산화물 절연막을 형성하고, 상기 산화물 절연막으로부터 금속 산화물막에 충분한 산소 공급이 수행됨으로써, 금속 산화물막 중의 산소 결손이 보전되기 때문이라고 시사된다.
<1-10. 금속 산화물막의 성막 방법>이하에서는, 본 발명의 일 형태의 금속 산화물막의 성막 방법에 대하여 설명한다.
본 발명의 일 형태의 금속 산화물막은, 산소를 포함하는 분위기하에서 스퍼터링법에 의하여 성막할 수 있다.
성막 시의 기판 온도는, 실온 이상 150℃ 이하, 바람직하게는 50℃ 이상 150℃ 이하, 더 바람직하게는 100℃ 이상 150℃ 이하, 대표적으로는 130℃의 온도로 하는 것이 바람직하다. 기판 온도를 상술한 범위로 함으로써, 배향성을 갖는 결정부와 배향성을 갖지 않는 결정부의 존재 비율을 제어할 수 있다.
또한, 성막 시의 산소의 유량비(산소 분압)를, 1% 이상 33% 미만, 바람직하게는 5% 이상 30% 이하, 더 바람직하게는 5% 이상 20% 이하, 더욱 바람직하게는 5% 이상 15% 이하, 대표적으로는 10%로 하는 것이 바람직하다. 산소 유량을 저감함으로써, 배향성을 갖지 않는 결정부를 더 많이 막 중에 포함시킬 수 있다.
따라서, 성막 시의 기판 온도와 성막 시의 산소 유량을 상술한 범위로 함으로써, 배향성을 갖는 결정부와 배향성을 갖지 않는 결정부가 혼재한 금속 산화물막을 얻을 수 있다. 또한, 기판 온도와 산소 유량을 상술한 범위 내로 함으로써, 배향성을 갖는 결정부와 배향성을 갖지 않는 결정부의 존재 비율을 제어하는 것이 가능하게 된다.
금속 산화물막의 성막에 사용할 수 있는 산화물 타깃으로서는, In-Ga-Zn계 산화물에 한정되지 않고, 예를 들어, In-M-Zn계 산화물(M은, Al, Ga, Y, 또는 Sn)을 적용할 수 있다.
또한, 복수의 결정립을 갖는 다결정 산화물을 포함하는 스퍼터링 타깃을 사용하여, 결정부를 포함하는 금속 산화물막을 성막하면 다결정 산화물을 포함하지 않는 스퍼터링 타깃을 사용한 경우에 비하여 결정성을 갖는 금속 산화물막이 얻어지기 쉽다.
이하에, 금속 산화물막의 성막 메커니즘에 있어서의 하나의 고찰에 대하여 설명한다. 스퍼터링용 타깃이 복수의 결정립을 갖고, 또한 그 결정립이 층상 구조를 갖고, 상기 결정립에 벽개(劈開)하기 쉬운 계면이 존재하는 경우, 상기 스퍼터링용 타깃에 이온을 충돌시킴으로써, 결정립이 벽개되어, 평판상 또는 펠릿상의 스퍼터링 입자가 얻어질 수 있다. 상기 얻어진 평판상 또는 펠릿상의 스퍼터링 입자가 기판 위에 퇴적함으로써 나노 결정을 포함하는 금속 산화물막이 성막된다고 생각된다. 또한, 기판을 가열함으로써, 기판 표면에 있어서 상기 나노 결정들의 결합 또는 재배열이 진행됨으로써, 배향성을 갖는 결정부를 포함하는 금속 산화물막이 형성되기 쉬워진다고 생각된다.
또한, 본 실시형태에서 설명한 바와 같이, 스퍼터링법을 사용하여 금속 산화물막을 형성하면, 결정성의 제어가 용이하기 때문에 바람직하다. 다만, 본 발명의 일 형태의 금속 산화물막의 형성 방법으로서는, 이에 한정되지 않고, 예를 들어 펄스 레이저 퇴적(PLD)법, 플라스마 화학 기상 퇴적(PECVD)법, 열 CVD(Chemical Vapor Deposition)법, ALD(Atomic Layer Deposition)법, 진공 증착법 등을 사용하여도 좋다. 열 CVD법의 예로서는, MOCVD(Metal Organic Chemical Vapor Deposition)법을 들 수 있다.
<1-11. 금속 산화물막의 조성 및 구조에 대하여>본 발명의 일 형태의 금속 산화물막을 트랜지스터 등의 반도체 장치에 적용할 수 있다. 이하에서는, 특히 반도체 특성을 갖는 금속 산화물막(이하에서는 산화물 반도체막이라고 부름)에 대하여 설명한다.
우선, 산화물 반도체막의 조성에 대하여 설명한다.
산화물 반도체막은, 상기 기재된 바와 같이, 인듐(In)과 M(M은 Al, Ga, Y, 또는 Sn을 나타냄)과 Zn(아연)을 갖는다.
또한, 원소M은 알루미늄, 갈륨, 이트륨 또는 주석으로 하지만, 원소M에 적용 가능한 원소로서는, 상기 이외에도 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등을 사용하여도 좋다. 또한, 원소M으로서, 상술한 원소를 복수 조합하여도 좋다.
다음에, 본 발명의 일 형태에 따른 산화물 반도체막이 갖는 인듐, 원소M 및 아연의 원자수비의 바람직한 범위에 대하여, 도 39의 (A) 내지 (C)를 사용하여 설명한다. 또한, 도 39의 (A) 내지 (C)에는, 산소의 원자수비에 대해서는 기재하지 않는다. 또한, 산화물 반도체막이 갖는 인듐, 원소M, 및 아연의 원자수비의 각각의 항을 [In], [M], 및 [Zn]으로 한다.
도 39의 (A) 내지 (C)에 있어서, 파선은 [In]:[M]:[Zn]=(1+α):(1-α):1의 원자수비(-1≤α≤1)가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):2의 원자수비가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):3의 원자수비가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):4의 원자수비가 되는 라인, 및 [In]:[M]:[Zn]=(1+α):(1-α):5의 원자수비가 되는 라인을 나타내었다.
또한, 일점쇄선은 [In]:[M]:[Zn]=1:1:β의 원자수비(β≥0)가 되는 라인, [In]:[M]:[Zn]=1:2:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=1:3:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=1:4:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=2:1:β의 원자수비가 되는 라인, 및 [In]:[M]:[Zn]=5:1:β의 원자수비가 되는 라인을 나타내었다.
또한, 도 39의 (A) 내지 (C)에 도시된 [In]:[M]:[Zn]=0:2:1의 원자수비 또는 그 근방 값의 산화물 반도체막은, 스피넬형의 결정 구조를 취하기 쉽다.
도 39의 (A) 및 (B)에서는, 본 발명의 일 형태의 산화물 반도체막이 갖는 인듐, 원소M, 및 아연의 원자수비의 바람직한 범위의 일례에 대하여 도시하였다.
일례로서, 도 40에 [In]:[M]:[Zn]=1:1:1인, InMZnO4의 결정 구조를 도시하였다. 또한, 도 40은 b축에 평행한 방향으로부터 관찰한 경우의 InMZnO4의 결정 구조이다. 또한, 도 40에 도시된 M, Zn, 산소를 갖는 층(이하, (M, Zn)층)에 있어서의 금속 원소는 원소M 또는 아연을 나타내었다. 이 경우, 원소M과 아연의 비율이 동등한 것으로 한다. 원소M과 아연은 치환이 가능하고, 배열은 불규칙하다.
또한, 인듐과 원소M은, 서로 치환 가능하다. 그래서, (M, Zn)층의 원소M이 인듐과 치환되어, (In, M, Zn)층이라고 나타낼 수 있다. 그 경우, In층이 1에 대하여, (In, M, Zn)층이 2인 층상 구조를 취한다.
또한, 인듐과 원소M은, 서로 치환 가능하다. 그래서, MZnO2층의 원소M이 인듐과 치환되어, InαM1-αZnO2층(0<α≤1)이라고 나타낼 수도 있다. 그 경우, InO2층이 1에 대하여, InαM1-αZnO2층이 2인 층상 구조를 취한다. 또한, InO2층의 인듐이 원소M과 치환되어, In1-αMαO2층(0<α≤1)이라고 나타낼 수도 있다. 그 경우, In1-αMαO2층이 1에 대하여, MZnO2층이 2인 층상 구조를 취한다.
[In]:[M]:[Zn]=1:1:2가 되는 원자수비의 산화물은, In층이 1에 대하여 (M,Zn)층이 3인 층상 구조를 취한다. 즉, [In] 및 [M]에 대하여 [Zn]이 크게 되면, 산화물이 결정화한 경우, In층에 대한 (M, Zn)층의 비율이 증가된다.
다만, 산화물 중에 있어서, In층이 1에 대하여 (M, Zn)층이 비정수(非整數)인 경우, In층이 1에 대하여 (M, Zn)층이 정수인 층상 구조를 복수 종류 갖는 경우가 있다. 예를 들어, [In]:[M]:[Zn]=1:1:1.5인 경우, In층이 1에 대하여 (M, Zn)층이 2인 층상 구조와, (M, Zn)층이 3인 층상 구조가 혼재하는 층상 구조가 되는 경우가 있다.
예를 들어, 산화물 반도체막을 스퍼터링 장치에서 성막하는 경우, 타깃의 원자수비로부터 벗어난 원자수비의 막이 형성된다. 특히, 성막 시의 기판 온도에 따라서는 타깃의 [Zn]보다, 막의 [Zn]이 작게 되는 경우가 있다.
또한, 산화물 반도체막 중에 복수의 상이 공존하는 경우가 있다(2상 공존, 3상 공존 등). 예를 들어, [In]:[M]:[Zn]=0:2:1의 원자수비, 및 그 근방 값인 원자수비에서는 스피넬형의 결정 구조와 층상의 결정 구조의 2상이 공존하기 쉽다. 또한, [In]:[M]:[Zn]=1:0:0을 나타내는 원자수비, 및 그 근방 값인 원자수비에서는, 빅스비아이트(bixbyite)형의 결정 구조와 층상의 결정 구조의 2상이 공존하기 쉽다. 산화물 반도체막 중에 복수의 상이 공존하는 경우, 상이한 결정 구조 사이에 있어서, 입계(그레인 바운더리라고도 함)가 형성되는 경우가 있다.
또한, 인듐의 함유율을 높게 함으로써, 산화물 반도체막의 캐리어 이동도(전자 이동도)를 높게 할 수 있다. 이것은 인듐, 원소M 및 아연을 갖는 산화물 반도체막에서는, 주로 중금속의 s궤도가 캐리어 전도에 기여하고, 인듐의 함유율을 높게 함으로써, s궤도가 중첩되는 영역이 더 크게 되므로 인듐의 함유율이 높은 산화물 반도체막은 인듐의 함유율이 낮은 산화물 반도체막과 비교하여 캐리어 이동도가 높아지기 때문이다.
한편, 산화물 반도체막 중의 인듐 및 아연의 함유율이 낮게 되면, 캐리어 이동도가 낮아진다. 따라서, [In]:[M]:[Zn]=0:1:0을 나타내는 원자수비, 및 그 근방 값인 원자수비(예를 들어 도 39의 (C)에 도시된 영역C)에서는 절연성이 높아진다.
따라서, 본 발명의 일 형태의 산화물 반도체막은, 캐리어 이동도가 높고, 또한 입계가 적은 층상 구조가 되기 쉬운, 도 39의 (A)의 영역A에서 나타내어진 원자수비를 갖는 것이 바람직하다.
또한, 도 39의 (B)에 도시된 영역B에는 [In]:[M]:[Zn]=4:2:3 내지 4.1, 및 그 근방 값을 나타내었다. 근방 값에는 예를 들어 원자수비가 [In]:[M]:[Zn]=5:3:4가 포함된다. 영역B에서 나타내어진 원자수비를 갖는 산화물 반도체막은 특히 결정성이 높고, 캐리어 이동도도 높은 우수한 산화물 반도체막이다.
또한, 산화물 반도체막이, 층상 구조를 형성하는 조건은 원자수비에 의하여 일의적으로 정해지지 않는다. 원자수비에 의하여, 층상 구조를 형성하기 위한 난이도에 차이가 있다. 한편, 같은 원자수비이어도, 형성 조건에 따라 층상 구조가 되는 경우도 층상 구조가 되지 않는 경우도 있다. 따라서, 도시된 영역은 산화물 반도체막이 층상 구조를 갖는 원자수비를 나타내는 영역이고, 영역A 내지 영역C의 경계는 엄밀하지 않다.
<1-12. 금속 산화물막의 구조>다음에, 금속 산화물막(이하에서는 산화물 반도체라고 부름)의 구조에 대하여 설명한다.
산화물 반도체는, 단결정 산화물 반도체와, 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor) 및 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서는 산화물 반도체는, 비정질 산화물 반도체와 그 이외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체 및 nc-OS 등이 있다.
비정질 구조는 일반적으로 등방적이고 불균질 구조를 갖지 않는다, 준안정 상태에 있고 원자의 배치가 고정화되지 않는다, 결합 각도에 유연성이 있다, 단거리 질서를 갖지만 장거리 질서는 갖지 않는다 등의 견해가 있다.
즉, 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체라고는 부를 수 없다. 또한, 등방적이지 않는(예를 들어, 미소한 영역에 있어서 주기 구조를 갖는) 산화물 반도체를, 완전한 비정질 산화물 반도체라고 부를 수는 없다. 한편, a-like OS는 등방적이지 않지만, 공동(보이드(void)라고도 함)을 갖는 불안정한 구조이다. 불안정이라는 점에서는, a-like OS는 물성적으로 비정질 산화물 반도체에 가깝다.
[CAAC-OS]
우선, CAAC-OS에 대하여 설명한다.
CAAC-OS는, c축 배향한 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 일종이다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성 은 불순물의 혼입이나 결함의 생성 등으로 인하여 저하하는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은 산화물 반도체의 주성분 이외의 원소이고, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들어, 실리콘 등의 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체로부터 산소를 뺌으로써 산화물 반도체의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화 탄소 등은, 원자반경(또는 분자반경)이 크기 때문에 산화물 반도체의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다.
[nc-OS]
다음에, nc-OS에 대하여 설명한다.
nc-OS를 XRD에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, nc-OS에 대하여 out-of-plane법에 의한 구조 해석을 수행하면 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 갖지 않는다.
nc-OS는, 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 그래서, nc-OS는 a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮아진다. 다만, nc-OS는 상이한 펠릿 간에서 결정 방위에 규칙성이 보이지 않는다. 그래서, nc-OS는 CAAC-OS에 비하여 결함 준위 밀도가 높아지는 경우가 있다.
[a-like OS]
a-like OS는, nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 산화물 반도체이다.
a-like OS는, 공동 또는 저밀도 영역을 갖는다. a-like OS는, 공동을 갖기 때문에, 불안정한 구조이다.
또한, a-like OS는 공동을 갖기 때문에, nc-OS 및 CAAC-OS에 비하여 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는 같은 조성의 단결정의 밀도의 78.6% 이상 92.3% 미만이다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는, 같은 조성의 단결정의 밀도의 92.3% 이상 100% 미만이다. 단결정의 밀도의 78% 미만인 산화물 반도체는, 성막하는 것 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성의 단결정이 존재하지 않는 경우, 임의의 비율로 조성이 상이한 단결정을 조합함으로써, 원하는 조성에 있어서의 단결정에 상당하는 밀도를 추산할 수 있다. 원하는 조성의 단결정에 상당하는 밀도는, 조성이 상이한 단결정을 조합하는 비율에 대하여 가중 평균을 사용하여 추산하면 좋다. 다만, 밀도는, 가능한 한 적은 종류의 단결정을 조합하여 추산하는 것이 바람직하다.
이상과 같이, 산화물 반도체는 다양한 구조를 취하고, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는 예를 들어 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 갖는 적층막이라도 좋다.
<1-13. 금속 산화물막을 트랜지스터에 사용하는 구성>이어서, 금속 산화물막(이하에서는 산화물 반도체막이라고 부름)을 트랜지스터에 사용하는 구성에 대하여 설명한다.
또한, 산화물 반도체막을 트랜지스터에 사용함으로써, 예를 들어, 다결정 실리콘을 채널 영역에 사용한 트랜지스터와 비교하여, 결정립계에 있어서의 캐리어 산란 등을 감소시킬 수 있어, 높은 전계 효과 이동도의 트랜지스터를 실현할 수 있다. 또한, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
본 발명의 일 형태의 산화물 반도체막은 배향성을 갖는 결정부와, 배향성을 갖지 않는 결정부가 혼재하는 막이다. 이와 같은 결정성을 갖는 산화물 반도체막을 사용함으로써, 높은 전계 효과 이동도와 높은 신뢰성을 양립한 트랜지스터를 실현할 수 있다.
<1-14. 금속 산화물막의 캐리어 밀도>금속 산화물막(이하에서는 산화물 반도체막)의 캐리어 밀도에 대하여, 이하에 설명한다.
산화물 반도체막의 캐리어 밀도에 영향을 주는 인자로서는, 산화물 반도체막 중의 산소 결손(Vo), 또는 산화물 반도체막 중의 불순물 등을 들 수 있다.
산화물 반도체막 중의 산소 결손이 많아지면, 상기 산소 결손에 수소가 결합(이 상태를VoH라고도 함)하였을 때, 결함 준위 밀도가 높아진다. 또는, 산화물 반도체막 중의 불순물이 많아지면, 상기 불순물에 기인하여 결함 준위 밀도가 높아진다. 따라서, 산화물 반도체막 중의 결함 준위 밀도를 제어함으로써, 산화물 반도체막의 캐리어 밀도를 제어할 수 있다.
여기서, 산화물 반도체막을 채널 영역에 사용하는 트랜지스터를 생각한다.
트랜지스터의 문턱 전압의 마이너스 시프트의 억제, 또는 트랜지스터의 오프 전류의 저감을 목적으로 하는 경우에 있어서는, 산화물 반도체막의 캐리어 밀도를 낮게 하는 것이 바람직하다. 산화물 반도체막의 캐리어 밀도를 낮게 하는 경우에 있어서는, 산화물 반도체막 중의 불순물 농도를 낮게 하고, 결함 준위 밀도를 낮게 하면 좋다. 본 명세서 등에 있어서, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 고순도 진성의 산화물 반도체막의 캐리어 밀도로서는, 8×1015cm-3 미만, 바람직하게는 1×1011cm-3 미만, 더 바람직하게는 1×1010cm-3 미만이고, 1×10-9cm-3 이상으로 하면 좋다.
한편으로, 트랜지스터의 온 전류의 향상, 또는 트랜지스터의 전계 효과 이동도의 향상을 목적으로 하는 경우에 있어서는, 산화물 반도체막의 캐리어 밀도를 높게 하는 것이 바람직하다. 산화물 반도체막의 캐리어 밀도를 높게 하는 경우에 있어서는, 산화물 반도체막의 불순물 농도를 약간 높이거나, 또는 산화물 반도체막의 결함 준위 밀도를 약간 높이면 좋다. 또는, 산화물 반도체막의 밴드갭을 더 작게 하면 좋다. 예를 들어, 트랜지스터의 Id-Vg특성의 온/ 오프비를 얻을 수 있는 범위에서, 불순물 농도가 약간 높거나, 또는 결함 준위 밀도가 약간 높은 산화물 반도체막은 실질적으로 진성이라고 간주할 수 있다. 또한, 전자 친화력이 크고, 그에 따라 밴드갭이 작아지고, 그 결과, 열 여기된 전자(캐리어)의 밀도가 증가한 산화물 반도체막은, 실질적으로 진성이라고 간주할 수 있다. 또한, 전자 친화력이 더 큰 산화물 반도체막을 사용한 경우에는 트랜지스터의 문턱 전압이 더 낮아진다.
상술한 캐리어 밀도가 높인 산화물 반도체막은, 약간 n형화된다. 따라서, 캐리어 밀도가 높인 산화물 반도체막을, "Slightly-n"이라고도 불러도 좋다.
실질적으로 진성의 산화물 반도체막의 캐리어 밀도는, 1×105cm-3 이상 1×1018cm-3 미만이 바람직하고, 1×107cm-3 이상 1×1017cm-3 이하가 더 바람직하고, 1×109cm-3 이상 5×1016cm-3 이하가 더욱 바람직하고, 1×1010cm-3 이상 1×1016cm-3 이하가 더더욱 바람직하고, 1×1011cm-3 이상 1×1015cm-3 이하가 나아가 더더욱 바람직하다.
또한, 상술한 실질적으로 진성의 산화물 반도체막을 사용함으로써, 트랜지스터의 신뢰성이 향상되는 경우가 있다. 여기서, 도 41을 사용하여, 산화물 반도체막을 채널 영역에 사용하는 트랜지스터의 신뢰성이 향상되는 이유에 대하여 설명한다. 도 41은, 산화물 반도체막을 채널 영역에 사용하는 트랜지스터에 있어서의 에너지 밴드를 설명하는 도면이다.
도 41에 있어서, GE는 게이트 전극을, GI는 게이트 절연막을, OS는 산화물 반도체막을, SD는 소스 전극 또는 드레인 전극을 각각 나타내었다. 즉, 도 41은 게이트 전극과, 게이트 절연막과, 산화물 반도체막과, 산화물 반도체막에 접하는 소스 전극 또는 드레인 전극의 에너지 밴드의 일례이다.
또한, 도 41에 있어서, 게이트 절연막으로서는 산화 실리콘막을 사용하고, 산화물 반도체막에 In-Ga-Zn 산화물을 사용하는 구성이다. 또한, 산화 실리콘막 중에 형성될 수 있는 결함의 전이 레벨(εf)은 게이트 절연막의 전도대로부터 3.1eV 떨어진 위치에 형성되는 것으로 하고, 게이트 전압(Vg)이 30V의 경우의 산화물 반도체막과 산화 실리콘막과의 계면에 있어서의 산화 실리콘막의 페르미 준위(Ef)를 게이트 절연막의 전도대로부터 3.6eV로 한다. 또한, 산화 실리콘막의 페르미 준위는, 게이트 전압에 의존하여 변동된다. 예를 들어, 게이트 전압을 크게 함으로써, 산화물 반도체막과 산화 실리콘막의 계면에 있어서의 산화 실리콘막의 페르미 준위(Ef)는 낮아진다. 또한, 도 41 중의 백색 동그라미표는 전자(캐리어)를 나타내고, 도 41 중의 X는 산화 실리콘막 중의 결함 준위를 나타내었다.
도 41에 도시된 바와 같이, 게이트 전압이 인가된 상태에서, 예를 들어 캐리어가 열 여기되면, 결함 준위(도면 중 X)에 캐리어가 트랩되어, 양('+')으로부터 중성('0')으로 결함 준위의 하전 상태가 변화된다. 즉, 산화 실리콘막의 페르미 준위(Ef)에 상술한 열 여기의 에너지를 가한 값이 결함의 전이 레벨(εf)보다 높게 되는 경우, 산화 실리콘막 중의 결함 준위의 하전 상태는 양의 상태로부터 중성이 되어, 트랜지스터의 문턱 전압이 양 방향으로 변동하게 된다.
또한, 전자 친화력이 상이한 산화물 반도체막을 사용하면 게이트 절연막과 산화물 반도체막의 계면의 페르미 준위가 형성되는 깊이가 달라지는 경우가 있다. 전자 친화력이 큰 산화물 반도체막을 사용하면 게이트 절연막과 산화물 반도체의 계면 근방에 있어서, 게이트 절연막의 전도대가 위쪽으로 이동한다. 이 경우, 게이트 절연막 중에 형성될 수 있는 결함 준위(도 41 중의 X)도 위쪽으로 이동하기 때문에, 게이트 절연막과 산화물 반도체막의 계면의 페르미 준위와의 에너지 차이가 커진다. 상기 에너지 차이가 커짐으로써, 게이트 절연막 중에 트랩되는 전하가 적어진다, 예를 들어, 상술한 산화 실리콘막 중에 형성될 수 있는 결함 준위의 하전 상태의 변화가 적어져, 게이트 바이어스 열(Gate Bias Temperature: GBT라고도 함) 스트레스에 있어서의 트랜지스터의 문턱 전압의 변동을 작게 할 수 있다.
또한, 산화물 반도체막의 결함 준위에 포획된 전하는, 소실할 때까지에 필요한 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그래서, 결함 준위 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 전기 특성이 불안정하게 되는 경우가 있다.
따라서, 트랜지스터의 전기 특성을 안정시키기 위해서는, 산화물 반도체막 중의 불순물 농도를 저감하는 것이 유효하다. 또한, 산화물 반도체막 중의 불순물 농도를 저감하기 위해서는, 근접하는 막 중의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
여기서, 산화물 반도체막 중에 있어서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체막에 있어서, 제 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체막에 있어서 결함 준위가 형성된다. 이 때문에, 산화물 반도체막에 있어서의 실리콘이나 탄소의 농도와, 산화물 반도체막의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를, 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체막에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하고, 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되어 있는 산화물 반도체막을 사용한 트랜지스터는 노멀리 온이 되기 쉽다. 이 때문에, 산화물 반도체막 중의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS에 의하여 얻어지는 산화물 반도체막 중의 알칼리 금속 또는 알칼리 토금속의 농도를, 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한, 산화물 반도체막에 있어서, 질소가 포함되면 캐리어인 전자가 생겨, 캐리어 밀도가 증가됨으로써 n형으로 되기 쉽다. 이 결과, 질소가 포함되어 있는 산화물 반도체막을 반도체에 사용한 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 상기 산화물 반도체막에 있어서, 질소는 가능한 한 저감되어 있는 것이 바람직하고, 예를 들어, SIMS에 의하여 얻어지는 산화물 반도체막 중의 질소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체막에 포함되는 수소는, 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되어 있는 산화물 반도체막을 사용한 트랜지스터는 노멀리 온이 되기 쉽다. 이 때문에, 산화물 반도체막 중의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체막에 있어서, SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체막을 트랜지스터의 채널 형성 영역에 사용함으로써, 트랜지스터에 안정된 전기 특성을 부여할 수 있다.
또한, 산화물 반도체막은 에너지갭이 2eV 이상, 또는 2.5eV 이상이면 바람직하다.
또한, 산화물 반도체막의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 60nm 이하다.
또한, 산화물 반도체막이In-M-Zn 산화물의 경우, In-M-Zn 산화물을 성막하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비로서 In:M:Zn=1:1:0.5, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:1.5, In:M:Zn=2:1:2.3, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1, In:M:Zn=5:1:7 등이 바람직하다.
본 실시형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
<CAC의 구성>이하에서는, 본 발명의 일 형태에 사용할 수 있는 CAC(Cloud Aligned Complementary)-OS의 구성에 대하여 설명한다.
CAC란, 예를 들어 산화물 반도체를 구성하는 원소가, 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 사이즈로 편재한 재료의 한 구성이다. 또한, 이하에서는 산화물 반도체에 있어서, 하나 또는 그 이상의 금속 원소가 편재하고, 상기 금속 원소를 갖는 영역이, 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 사이즈로 혼합한 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
예를 들어, In-Ga-Zn 산화물(이하, IGZO라고도 함)에 있어서의 CAC-IGZO란, 인듐 산화물(이하, InOX1(X1은 0보다 큰 실수(實數))로 함), 또는 인듐 아연 산화물(이하, InX2ZnY2OZ2(X2, Y2, 및 Z2는 0보다 큰 실수)로 함)과, 갈륨 산화물(이하, GaOX3(X3은 0보다 큰 실수)로 함), 또는 갈륨 아연 산화물(이하, GaX4ZnY4OZ4(X4, Y4, 및 Z4는 0보다 큰 실수)로 함) 등으로 재료가 분리함으로써 모자이크 패턴이 되고, 모자이크 패턴의 InOX1, 또는 InX2ZnY2OZ2이, 막 중에 균일하게 분포한 구성(이하, 클라우드상이라고도 함)이다.
즉, CAC-IGZO는 GaOX3이 주성분인 영역과, InX2ZnY2OZ2, 또는 InOX1이 주성분인 영역이 혼합되어 있는 구성을 갖는 복합 산화물 반도체이다. 또한, 본 명세서에 있어서, 예를 들어, 제 1 영역의 원소M에 대한 In의 원자수비가, 제 2 영역의 원소M에 대한 In의 원자수비보다 큰 것을, 제 1 영역은, 제 2 영역과 비교하여 In의 농도가 높은 것으로 한다.
또한, IGZO는 통칭이며, In, Ga, Zn, 및 O에 의한 하나의 화합물을 말하는 경우가 있다. 대표적인 예로서, InGaO3(ZnO)m1(m1은 자연수), 또는 In(1+x0)Ga(1-x0)O3(ZnO)m0(-1≤x0≤1, m0은 임의수)로 나타내어지는 결정성의 화합물을 들 수 있다.
상기 결정성의 화합물은, 단결정 구조, 다결정 구조, 또는 CAAC 구조를 갖는다. 또한, CAAC 구조란, 복수의 IGZO 나노 결정이 c축 배향을 갖고, 또한 a-b면에 있어서는 배향되지 않고 연결한 결정 구조이다.
한편, CAC는 재료 구성에 관한 것이다. CAC란 In, Ga, Zn, 및 O를 포함하는 재료 구성에 있어서, 일부에 Ga를 주성분으로 하는 나노 입자상에 관찰되는 영역과, 일부에 In을 주성분으로 하는 나노 입자상(粒子狀)에 관찰되는 영역이, 각각 모자이크 패턴으로 무작위로 분산되어 있는 구성을 말한다. 따라서, CAC에 있어서, 결정 구조는 부차적인 요소이다.
또한, CAC는 조성이 상이한 2종류 이상의 막의 적층 구조는 포함하지 않는 것으로 한다. 예를 들어, In을 주성분으로 하는 막과, Ga를 주성분으로 하는 막의 2층으로 이루어지는 구조는, 포함하지 않는다.
또한, GaOX3이 주성분인 영역과, InX2ZnY2OZ2, 또는 InOX1이 주성분인 영역과는, 명확한 경계가 관찰되지 않는 경우가 있다.
<CAC-IGZO의 해석>이어서, 각종 측정 방법을 사용하고, 기판 위에 성막한 산화물 반도체에 대하여 측정을 수행한 결과에 대하여 설명한다.
≪시료의 구성과 제작 방법≫이하에서는, 본 발명의 일 형태에 따른 9개의 시료에 대하여 설명한다. 각 시료는, 각각 산화물 반도체를 성막할 때의 기판 온도 및 산소 가스 유량비를 상이한 조건으로 제작한다. 또한, 시료는 기판과 기판 위의 산화물 반도체를 갖는 구조이다.
각 시료의 제작 방법에 대하여, 설명한다.
우선, 기판으로서 유리 기판을 사용한다. 이어서, 스퍼터링 장치를 사용하여, 유리 기판 위에 산화물 반도체로서, 두께 100nm의 In-Ga-Zn 산화물을 형성한다. 성막 조건은, 체임버 내의 압력을 0.6Pa로 하고, 타깃에는 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용한다. 또한, 스퍼터링 장치 내에 설치된 산화물 타깃에 2500W의 AC 전력을 공급한다.
또한, 산화물을 성막할 때의 조건으로서, 기판 온도를 의도적으로 가열하지 않는 온도(이하, R.T.라고도 함), 130℃ 또는 170℃로 하였다. 또한, Ar과 산소의 혼합 가스에 대한 산소 가스의 유량비(이하, 산소 가스 유량비라고도 함)를 10%, 30%, 또는 100%로 함으로써, 9개의 시료를 제작한다.
≪X선 회절에 의한 해석≫본 항목에서는 9개의 시료에 대하여, X선 회절(XRD: X-ray diffraction) 측정을 수행한 결과에 대하여 설명한다. 또한, XRD 장치로서, Bruker사 제작 D8 ADVANCE를 사용하였다. 또한, 조건은 Out-of-plane법에 의한 θ/2θ스캔에서, 주사 범위를 15deg. 내지 50deg., 스텝 폭을 0.02deg., 주사 속도를 3.0deg./min으로 하였다.
도 88에 Out-of-plane법을 사용하여XRD 스펙트럼을 측정한 결과를 도시하였다. 또한, 도 88에 있어서 상단에는 성막 시의 기판 온도의 조건이 170℃의 시료에서의 측정 결과, 중단에는 성막 시의 기판 온도의 조건이 130℃의 시료에서의 측정 결과, 하단에는 성막 시의 기판 온도의 조건이 R.T.의 시료에서의 측정 결과를 나타내었다. 또한, 왼쪽의 열에는 산소 가스 유량비의 조건이 10%의 시료에 있어서의 측정 결과, 중앙의 열에는 산소 가스 유량비의 조건이 30%의 시료에 있어서의 측정 결과, 오른쪽의 열에는 산소 가스 유량비의 조건이 100%의 시료에 있어서의 측정 결과를 나타내었다.
도 88에 도시된 XRD 스펙트럼은, 성막 시의 기판 온도를 높게 하거나 또는 성막 시의 산소 가스 유량비의 비율을 크게 함으로써, 2θ=31° 부근의 피크 강도가 높아진다. 또한, 2θ=31° 부근의 피크는, 피형성면 또는 상면에 대략 수직인 방향에 대하여 c축 배향된 결정성 IGZO 화합물(CAAC(c-axis aligned crystalline)-IGZO라고도 함)인 것에서 유래하는 것이 알려져 있다.
또한, 도 88에 도시된 XRD 스펙트럼은, 성막 시의 기판 온도가 낮거나, 또는 산소 가스 유량비가 작을수록 명확한 피크가 나타나지 않았다. 따라서, 성막 시의 기판 온도가 낮거나, 또는 산소 가스 유량비가 작은 시료는 측정 영역의 a-b면 방향, 및 c축 방향의 배향은 보이지 않는 것을 알 수 있다.
≪전자 현미경에 의한 해석≫본 항목에서는, 성막 시의 기판 온도 R.T., 및 산소 가스 유량비 10%로 제작한 시료를 HAADF(High-Angle Annular Dark Field)-STEM(Scanning Transmission Electron Microscope)에 의하여 관찰, 및 해석한 결과에 대하여 설명한다(이하, HAADF-STEM에 의하여 취득한 상은, TEM상이라고도 함).
HAADF-STEM에 의하여 취득한 평면상(이하, 평면TEM상이라고도 함), 및 단면상(이하, 단면 TEM상이라고도 함)의 화상 해석을 행한 결과에 대하여 설명한다. 또한, TEM상은 구면 수차보정 기능을 사용하여 관찰하였다. 또한, HAADF-STEM상의 촬영은, 일본전자 주식회사 제조의 원자 분해능 분석 전자 현미경 JEM-ARM200F를 사용하여 가속 전압 200kV, 빔 직경 약0.1nmφ의 전자선을 조사하여 수행하였다.
도 89의 (A)는 성막 시의 기판 온도 R.T., 및 산소 가스 유량비 10%로 제작한 시료의 평면 TEM상이다. 도 89의 (B)는 성막 시의 기판 온도 R.T., 및 산소 가스 유량비 10%로 제작한 시료의 단면 TEM상이다.
≪전자선 회절 패턴의 해석≫본 항목에서는, 성막 시의 기판 온도 R.T., 및 산소 가스 유량비 10%로 제작한 시료에, 프로브 직경이 1nm의 전자선(나노 빔 전자선이라고도 함)을 조사함으로써, 전자선 회절 패턴을 취득한 결과에 대하여 설명한다.
도 89의 (A)에 도시된 성막 시의 기판 온도 R.T., 및 산소 가스 유량비 10%로 제작한 시료의 평면 TEM상에 있어서, 흑점a1, 흑점a2, 흑점a3, 흑점a4, 및 흑점a5로 나타낸 전자선 회절 패턴을 관찰한다. 또한, 전자선 회절 패턴의 관찰은, 전자선을 조사하면서 0초의 위치로부터 35초의 위치까지 일정 속도로 이동시키면서 수행한다. 흑점a1의 결과를 도 89의 (C), 흑점a2의 결과를 도 89의 (D), 흑점a3의 결과를 도 89의 (E), 흑점a4의 결과를 도 89의 (F), 및 흑점a5의 결과를 도 89의 (G)에 도시하였다.
도 89의 (C), 도 89의 (D), 도 89의 (E), 도 89의 (F), 및 도 89의 (G)에서, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측된다. 또한, 링 형상의 영역에 복수의 스폿이 관측된다.
또한, 도 89의 (B)에 도시된, 성막 시의 기판 온도 R.T., 및 산소 가스 유량비 10%로 제작한 시료의 단면 TEM상에 있어서, 흑점b1, 흑점b2, 흑점b3, 흑점b4, 및 흑점b5로 나타낸 전자선 회절 패턴을 관찰한다. 흑점b1의 결과를 도 89의 (H), 흑점b2의 결과를 도 89의 (I), 흑점b3의 결과를 도 89의 (J), 흑점b4의 결과를 도 89의 (K), 및 흑점b5의 결과를 도 89의 (L)에 도시하였다.
도 89의 (H), 도 89의 (I), 도 89의 (J), 도 89의 (K), 및 도 89의 (L)에서, 링 형상으로 휘도가 높은 영역이 관측된다. 또한, 링 형상의 영역에 복수의 스폿이 관측된다.
여기서, 예를 들어, InGaZnO4의 결정을 갖는CAAC-OS에 대하여 시료면에 평행한 프로브 직경이 300nm의 전자선을 입사시키면, InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함되는 회절 패턴이 보인다. 즉, CAAC-OS는 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있다는 것을 알 수 있다. 한편, 같은 시료에 대하여, 시료면에 수직으로 프로브 직경 300nm의 전자선을 입사시키면, 링 형상의 회절 패턴이 확인된다. 즉, CAAC-OS는 a축 및 b축 배향성을 갖지 않는 것을 알 수 있다.
또한, 미결정을 갖는 산화물 반도체(nano crystalline oxide semiconductor. 이하, nc-OS라고 함)에 대하여, 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자선 회절을 수행하면, 헤일로 패턴과 같은 회절 패턴이 관측된다. 또한, nc-OS에 대하여, 작은 프로브 직경의 전자선(예를 들어 50nm 미만)을 사용하는 나노 빔 전자선 회절을 수행하면, 휘점(스폿)이 관측된다. 또한, nc-OS에 대하여 나노 빔 전자선 회절을 수행하면, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, 링 형상의 영역에 복수의 휘점이 관측되는 경우가 있다.
성막 시의 기판 온도 R.T., 및 산소 가스 유량비 10%로 제작한 시료의 전자선 회절 패턴은, 링 형상으로 휘도가 높은 영역과, 상기 링 영역에 복수의 휘점을 갖는다. 따라서, 성막 시의 기판 온도 R.T., 및 산소 가스 유량비10%로 제작한 시료는 전자선 회절 패턴이, nc-OS가 되고 평면 방향 및 단면 방향에 있어서 배향성을 갖지 않는다.
이상으로부터, 성막 시의 기판 온도가 낮거나 또는 산소 가스 유량비가 작은 산화물 반도체는, 어모퍼스 구조의 산화물 반도체막과 단결정 구조의 산화물 반도체막과 명확히 상이한 성질을 갖는다고 추정할 수 있다.
≪원소 분석≫본 항목에서는 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하고, EDX 매핑을 취득하고 평가함으로써, 성막 시의 기판 온도 R.T. 및 산소 가스 유량비 10%로 제작한 시료의 원소 분석을 수행한 결과에 대하여 설명한다. 또한, EDX 측정에는 원소 분석 장치로서 에너지 분산형 X선 분석 장치 JED-2300T를 사용한다. 또한, 시료로부터 방출된 X선의 검출에는 Si 드리프트 검출기를 사용한다.
EDX 측정에서는, 시료의 분석 대상 영역의 각 점에 전자선 조사를 수행하고, 이에 의하여 발생하는 시료의 특성 X선의 에너지와 발생 횟수를 측정하고, 각 점에 대응하는 EDX 스펙트럼을 얻는다. 본 실시예에서는, 각 점의 EDX 스펙트럼의 피크를, In 원자의 L껍질로의 전자 전이(electron transition), Ga 원자의 K껍질로의 전자 전이, Zn 원자의 K껍질로의 전자 전이, 및 O 원자의 K껍질로의 전자 전이에 귀속시켜, 각 점에서의 각 원자의 비율을 산출한다. 이것을 시료의 분석 대상 영역에 대하여 수행함으로써, 각 원자의 비율의 분포가 나타내어진 EDX 매핑을 얻을 수 있다.
도 90에는, 성막 시의 기판 온도 R.T., 및 산소 가스 유량비10%로 제작한 시료의 단면에 있어서의 EDX 매핑을 나타내었다. 도 90의 (A)는, Ga 원자의 EDX 매핑(모든 원자에 대한 Ga 원자의 비율은 3.9 내지 58.7[atomic%]의 범위로 함)이다. 도 90의 (B)는, In 원자의 EDX 매핑(모든 원자에 대한 In 원자의 바율은 14.3 내지 66.6[atomic%]의 범위로 함)이다. 도 90의 (C)는, Zn 원자의 EDX 매핑(모든 원자에 대한 Zn 원자의 비율은 8.3 내지 52.9[atomic%]의 범위로 함)이다. 또한, 도 90의 (A) 내지 도 90의 (C)는, 성막 시의 기판 온도 R.T., 및 산소 가스 유량비10%로 제작한 시료의 단면에 있어서, 같은 범위의 영역을 나타낸다. 또한, EDX 매핑은, 범위에서의, 측정 원소가 많을수록 밝아지고 측정 원소가 적을수록 어두워지도록, 명암으로 원소의 비율을 나타낸다. 또한, 도 90에 도시된 EDX 매핑의 배율은 720만배이다.
도 90의 (A) 내지 도 90의 (C)에 도시된 EDX 매핑에서는, 화상에 상대적인 명암의 분포가 보이고, 성막 시의 기판 온도 R.T., 및 산소 가스 유량비 10%로 제작한 시료에서 각 원자가 분포를 가져 존재하는 것을 확인할 수 있다. 여기서, 도 90의 (A) 내지 도 90의 (C)에 도시된 실선으로 둘러싼 범위와 파선으로 둘러싼 범위에 주목한다.
도 90의 (A)에서는, 실선으로 둘러싼 범위는 상대적으로 어두운 영역을 많이 포함하고, 파선으로 둘러싼 범위는, 상대적을 밝은 영역을 많이 포함한다. 또한, 도 90의 (B)에서는, 실선으로 둘러싼 범위는 상대적으로 밝은 영역을 많이 포함하고, 파선으로 둘러싼 범위는, 상대적으로 어두운 영역을 많이 포함한다.
즉, 실선으로 둘러싼 범위는 In 원자가 상대적으로 많은 영역이고, 파선으로 둘러싼 범위는 In 원자가 상대적으로 적은 영역이다. 여기서, 도 90의 (C)에서는, 실선으로 둘러싼 범위에서 오른쪽은 상대적으로 어두운 영역이고, 왼쪽은 상대적으로 밝은 영역이다. 따라서, 실선으로 둘러싼 범위는, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이다.
또한, 실선으로 둘러싼 범위는 Ga 원자가 상대적으로 적은 영역이고, 파선으로 둘러싼 범위는 Ga 원자가 상대적으로 많은 영역이다. 도 90의 (C)에서는, 파선으로 둘러싼 범위에서, 왼쪽 위의 영역은 상대적으로 밝은 영역이고, 오른쪽 아래의 영역은 상대적으로 어두운 영역이다. 따라서, 파선으로 둘러싼 범위는, GaOX3 또는 GaX4ZnY4OZ4 등이 주성분인 영역이다.
또한, 도 90의 (A) 내지 도 90의 (C)에서, In 원자의 분포는 Ga 원자보다, 비교적으로 균일하게 분포하고, InOX1이 주성분인 영역은, InX2ZnY2OZ2가 주성분이 되는 영역을 통하여, 서로 연결되도록 형성되는 것과 같이 보인다. 이와 같이, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은 클라우드상으로 퍼져 형성되어 있다.
이와 같이, GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 편재되어 혼합하는 구조를 갖는 In-Ga-Zn 산화물을 CAC-IGZO라고 부를 수 있다.
또한, CAC에 있어서의 결정 구조는 nc 구조를 갖는다. CAC가 갖는 nc 구조는, 전자선 회절상에 있어서 단결정, 다결정, 또는 CAAC 구조를 포함하는 IGZO에 기인하는 휘점(스폿) 이외에도, 몇 군데 이상의 휘점(스폿)을 갖는다. 또는, 몇 군데 이상의 휘점(스폿)에 더하여, 링 형상으로 휘도가 높은 영역이 나타나는 것으로 하여 결정 구조가 정의된다.
또한, 도 90의 (A) 내지 도 90의 (C)에서, GaOX3이 주성분인 영역, 및 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역의 사이즈는, 0.5nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하로 관찰된다. 또한, 바람직하게는 EDX 매핑에 있어서, 각 금속 원소가 주성분인 영역의 직경은, 1nm 이상 2nm 이하로 한다.
이상으로부터, CAC-IGZO는 금속 원소가 균일하게 분포한 IGZO 화합물과는 상이한 구조이고, IGZO 화합물과 상이한 성질을 갖는다. 즉, CAC-IGZO는 GaOX3 등이 주성분인 영역과, InX2ZnY2OZ2, 또는 InOX1이 주성분인 영역으로 서로 상분리(相分離)되어, 각 원소를 주성분으로 하는 영역이 모자이크 패턴인 구조를 갖는다. 따라서, CAC-IGZO를 반도체 소자에 사용한 경우, GaOX3 등에 기인하는 성질과 InX2ZnY2OZ2 또는 InOX1에 기인하는 성질이 상보적으로 작용함으로써, 높은 온 전류(Ion), 및 높은 전계 효과 이동도(μ)를 실현할 수 있다.
또한, CAC-IGZO를 사용한 반도체 소자는, 신뢰성이 높다. 따라서, CAC-IGZO는 디스플레이를 비롯한 다양한 반도체 장치에 최적이다.
본 실시형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태, 또는 다른 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치에 사용할 수 있는 트랜지스터에 대하여 자세히 설명한다.
또한 본 실시형태에서는 톱 게이트 구조의 트랜지스터에 대하여, 도 42의 (A) 내지 도 53의 (C)를 사용하여 설명한다.
<3-1. 트랜지스터의 구성예 1>
도 42의 (A)는 트랜지스터(100)의 상면도이고, 도 42의 (B)는 도 42의 (A)의 일점쇄선 X1-X2 간의 단면도이고, 도 42의 (C)는 도 42의 (A)의 일점쇄선 Y1-Y2 간의 단면도이다. 또한 도 42의 (A)에서는 명료화를 위하여 절연막(110) 등의 구성 요소를 생략하여 도시하였다. 또한 트랜지스터의 상면도에서는, 이후의 도면에서도 도 42의 (A)와 마찬가지로, 구성 요소의 일부를 생략하여 도시한 경우가 있다. 또한 일점쇄선 X1-X2 방향을 채널 길이(L) 방향, 일점쇄선 Y1-Y2 방향을 채널 폭(W) 방향이라고 호칭하는 경우가 있다.
도 42의 (A) 내지 도 42의 (C)에 도시된 트랜지스터(100)는 기판(102) 위의 절연막(104)과, 절연막(104) 위의 산화물 반도체막(108)과, 산화물 반도체막(108) 위의 절연막(110)과, 절연막(110) 위의 도전막(112)과, 절연막(104), 산화물 반도체막(108), 및 도전막(112) 위의 절연막(116)을 갖는다. 또한 산화물 반도체막(108)은 도전막(112)과 중첩하는 채널 영역(108i)과, 절연막(116)과 접하는 소스 영역(108s)과, 절연막(116)과 접하는 드레인 영역(108d)을 갖는다.
또한, 절연막(116)은 질소 또는 수소를 갖는다. 절연막(116)과, 소스 영역(108s) 및 드레인 영역(108d)이 접함으로써, 절연막(116) 중의 질소 또는 수소가 소스 영역(108s) 및 드레인 영역(108d) 내에 첨가된다. 소스 영역(108s) 및 드레인 영역(108d)은 질소 또는 수소가 첨가됨으로써 캐리어 밀도가 높아진다.
또한 트랜지스터(100)는 절연막(116) 위의 절연막(118)과, 절연막(116 및 118)에 제공된 개구부(141a)를 통하여 소스 영역(108s)에 전기적으로 접속되는 도전막(120a)과, 절연막(116 및 118)에 제공된 개구부(141b)를 통하여 드레인 영역(108d)에 전기적으로 접속되는 도전막(120b)을 가져도 좋다.
또한 본 명세서 등에서, 절연막(104)을 제 1 절연막이라고, 절연막(110)을 제 2 절연막이라고, 절연막(116)을 제 3 절연막이라고, 절연막(118)을 제 4 절연막이라고 각각 호칭하는 경우가 있다. 또한 도전막(112)은 게이트 전극으로서의 기능을 갖고, 도전막(120a)은 소스 전극으로서의 기능을 갖고, 도전막(120b)은 드레인 전극으로서의 기능을 갖는다.
또한 절연막(110)은 게이트 절연막으로서의 기능을 갖는다. 또한 절연막(110)은 과잉 산소 영역을 갖는다. 절연막(110)이 과잉 산소 영역을 가짐으로써 산화물 반도체막(108)이 갖는 채널 영역(108i) 중에 과잉 산소를 공급할 수 있다. 따라서, 채널 영역(108i)에 형성될 수 있는 산소 결손을 과잉 산소에 의하여 보충할 수 있기 때문에 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 산화물 반도체막(108) 중에 과잉 산소를 공급하기 위해서는, 산화물 반도체막(108)의 하방에 형성되는 절연막(104)이 과잉 산소를 가져도 좋다. 이 경우, 절연막(104) 중에 포함되는 과잉 산소는 산화물 반도체막(108)이 갖는 소스 영역(108s) 및 드레인 영역(108d)에도 공급될 수 있다. 소스 영역(108s) 및 드레인 영역(108d) 중에 과잉 산소가 공급되면 소스 영역(108s) 및 드레인 영역(108d)의 저항이 높아지는 경우가 있다.
한편, 산화물 반도체막(108)의 상방에 형성되는 절연막(110)에 과잉 산소를 갖는 구성으로 함으로써 채널 영역(108i)에만 선택적으로 과잉 산소를 공급시키는 것이 가능하게 된다. 또는, 채널 영역(108i), 소스 영역(108s), 및 드레인 영역(108d)에 과잉 산소를 공급시킨 후, 소스 영역(108s) 및 드레인 영역(108d)의 캐리어 밀도를 선택적으로 높임으로써 소스 영역(108s), 및 드레인 영역(108d)의 저항이 높아지는 것을 억제할 수 있다.
또한, 산화물 반도체막(108)이 갖는 소스 영역(108s) 및 드레인 영역(108d)은 각각 산소 결손을 형성하는 원소, 또는 산소 결손과 결합하는 원소를 갖는 것이 바람직하다. 상기 산소 결손을 형성하는 원소, 또는 산소 결손과 결합하는 원소로서는 대표적으로 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 염소, 타이타늄, 희가스 원소 등을 들 수 있다. 또한, 희가스 원소의 대표적인 예로서는, 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 상기 산소 결손을 형성하는 원소는 절연막(116) 중에 포함되는 경우가 있다. 절연막(116) 중에 상기 산소 결손을 형성하는 원소가 포함되는 경우, 절연막(116)으로부터 소스 영역(108s) 및 드레인 영역(108d)으로 산소 결손을 형성하는 원소가 확산된다. 또는 상기 산소 결손을 형성하는 원소를 불순물 첨가 처리에 의하여 소스 영역(108s) 및 드레인 영역(108d) 내에 첨가하여도 좋다.
불순물 원소가 산화물 반도체막에 첨가되면, 산화물 반도체막 중의 금속 원소와 산소의 결합이 절단되어 산소 결손이 형성된다. 또는, 불순물 원소가 산화물 반도체막에 첨가되면, 산화물 반도체막 중의 금속 원소와 결합하던 산소가 불순물 원소와 결합하고, 금속 원소로부터 산소가 이탈되어 산소 결손이 형성된다. 이 결과, 산화물 반도체막에서 캐리어 밀도가 증가되어, 도전성이 높아진다.
다음에, 도 42의 (A) 내지 (C)에 도시된 반도체 장치의 구성 요소의 자세한 사항에 대하여 설명한다.
[기판]
기판(102)에는 제작 공정 중의 열처리에 견딜 수 있을 정도의 내열성을 갖는 재료를 사용할 수 있다.
구체적으로는, 무알칼리 유리, 소다석회 유리, 알칼리 유리, 크리스털 유리, 석영 또는 사파이어 등을 사용할 수 있다. 또한 무기 절연막을 사용하여도 좋다. 상기 무기 절연막으로서는, 예를 들어 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막 등을 들 수 있다.
또한, 상기 무알칼리 유리로서는 예를 들어, 0.2mm 이상 0.7mm 이하의 두께로 하면 좋다. 또는 무알칼리 유리를 연마함으로써 상술한 두께로 하여도 좋다.
또한 무알칼리 유리로서, 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm), 제 10 세대(2950mm×3400mm) 등의 면적이 큰 유리 기판을 사용할 수 있다. 이로써 대형 표시 장치를 제작할 수 있다.
또한 기판(102)으로서, 실리콘이나 탄소화 실리콘으로 이루어진 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 저마늄 등의 화합물 반도체 기판, SOI 기판 등을 사용하여도 좋다.
또한 기판(102)에는 금속 등의 무기 재료를 사용하여도 좋다. 금속 등의 무기 재료로서는, 스테인리스강 또는 알루미늄 등을 들 수 있다.
또한 기판(102)에는 수지, 수지 필름, 또는 플라스틱 등의 유기 재료를 사용하여도 좋다. 상기 수지 필름으로서는 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 폴리우레탄, 아크릴 수지, 에폭시 수지, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에터설폰(PES), 또는 실록산 결합을 갖는 수지 등을 들 수 있다.
또한 기판(102)에는, 무기 재료와 유기 재료를 조합한 복합 재료를 사용하여도 좋다. 상기 복합 재료로서는 금속판 또는 박판 형상의 유리판과, 수지 필름을 접합한 재료, 섬유상의 금속, 입자상의 금속, 섬유상의 유리, 또는 입자상의 유리를 수지 필름에 분산시킨 재료, 또는 섬유상의 수지, 입자상의 수지를 무기 재료로 분산시킨 재료 등을 들 수 있다.
또한 기판(102)으로서는, 적어도 위 또는 아래에 형성되는 막 또는 층을 지지할 수 있는 것이면 좋고, 절연막, 반도체막, 도전막 중 어느 하나 또는 복수이어도 좋다.
[제 1 절연막]
절연막(104)은 스퍼터링법, CVD법, 증착법, 펄스 레이저 퇴적(PLD)법, 인쇄법, 도포법 등을 적절히 사용하여 형성할 수 있다. 또한, 절연막(104)은 예를 들어, 산화물 절연막 또는 질화물 절연막을 단층 또는 적층하여 형성할 수 있다. 또한, 산화물 반도체막(108)과의 계면 특성을 향상시키기 위하여, 절연막(104)에 있어서 적어도 산화물 반도체막(108)과 접촉하는 영역은 산화물 절연막으로 형성하는 것이 바람직하다. 또한, 절연막(104)으로서 가열에 의하여 산소를 방출하는 산화물 절연막을 사용함으로써, 가열 처리에 의하여 절연막(104)에 포함되는 산소를, 산화물 반도체막(108)으로 이동시키는 것이 가능하다.
절연막(104)의 두께는, 50nm 이상, 또는 100nm 이상 3000nm 이하, 또는 200nm 이상 1000nm 이하로 할 수 있다. 절연막(104)을 두껍게 함으로써, 절연막(104)의 산소 방출량을 증가시킬 수 있음과 함께, 절연막(104)과 산화물 반도체막(108)과의 계면에서의 계면 준위, 및 산화물 반도체막(108)의 채널 영역(108i)에 포함되는 산소 결손을 저감하는 것이 가능하다.
절연막(104)으로서, 예를 들어 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn 산화물 등을 사용하면 좋고, 단층 또는 적층으로 제공할 수 있다. 본 실시형태에서는 절연막(104)으로서 질화 실리콘막과, 산화 질화 실리콘막의 적층 구조를 사용한다. 이와 같이, 절연막(104)을 적층 구조로 하고, 하층 측에 질화 실리콘막을 사용하고, 상층 측에 산화 질화 실리콘막을 사용함으로써 산화물 반도체막(108) 중에 효율적으로 산소를 도입할 수 있다.
[산화물 반도체막]
산화물 반도체막(108)으로서는, 실시형태 1에서 설명한 금속 산화물막을 사용할 수 있다.
또한 산화물 반도체막(108)은, 스퍼터링법으로 형성하면 막 밀도를 높일 수 있기 때문에 바람직하다. 스퍼터링법으로 산화물 반도체막(108)을 형성하는 경우, 스퍼터링 가스에는 희가스(대표적으로는 아르곤), 산소, 또는 희가스 및 산소의 혼합 가스가 적절히 사용된다. 또한 스퍼터링 가스의 고순도화도 필요하다. 예를 들어 스퍼터링 가스로서, 노점이 -60℃ 이하, 바람직하게는 -100℃ 이하까지 고순도화된 산소 가스나 아르곤 가스를 사용함으로써 산화물 반도체막(108)에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
또한 스퍼터링법으로 산화물 반도체막(108)을 형성하는 경우, 스퍼터링 장치에서의 체임버를, 산화물 반도체막(108)에 있어서의 불순물이 되는 물 등을 가능한 한 제거하기 위하여, 크라이오펌프(cryopump)와 같은 흡착식의 진공 배기 펌프를 사용하여 고진공(5×10-7Pa 내지 1×10-4Pa 정도)으로 배기하는 것이 바람직하다. 특히, 스퍼터링 장치가 대기할 때에서의, 체임버 내의 H2O에 상당하는 가스 분자(m/z=18에 상당하는 가스 분자)의 분압을 1×10-4Pa 이하, 바람직하게는 5×10-5Pa 이하로 하는 것이 바람직하다.
[제 2 절연막]
절연막(110)은 트랜지스터(100)의 게이트 절연막으로서 기능한다. 또한, 절연막(110)은 산화물 반도체막(108), 특히 채널 영역(108i)에 산소를 공급하는 기능을 갖는다. 예를 들어, 절연막(110)은 산화물 절연막 또는 질화물 절연막을 단층 또는 적층하여 형성할 수 있다. 또한, 산화물 반도체막(108)과의 계면 특성을 향상시키기 위하여, 절연막(110)에 있어서 산화물 반도체막(108)과 접촉하는 영역은, 적어도 산화물 절연막을 사용하여 형성하는 것이 바람직하다. 절연막(110)으로서 예를 들어 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘 등을 사용하면 좋다.
또한 절연막(110)의 두께는 5nm 이상 400nm 이하, 또는 5nm 이상 300nm 이하, 또는 10nm 이상 250nm 이하로 할 수 있다.
또한, 절연막(110)은 결함이 적은 것이 바람직하고, 대표적으로는 전자 스핀 공명법(ESR: Electron Spin Resonance)으로 관찰되는 시그널이 적은 것이 바람직하다. 예를 들어, 상술한 시그널로서는 g값이 2.001에 관찰되는 E'센터를 들 수 있다. 또한, E'센터는 실리콘의 댕글링 본드에 기인한다. 절연막(110)으로서는 E'센터에 기인하는 스핀 밀도가 3×1017spins/cm3 이하, 바람직하게는 5×1016spins/cm3 이하인 산화 실리콘막, 또는 산화질화 실리콘막을 사용하면 좋다.
또한, 절연막(110)에서는 상술한 시그널 이외에, 이산화질소(NO2)에 기인하는 시그널이 관찰되는 경우가 있다. 상기 시그널은 N의 핵 스핀에 의하여 3개의 시그널로 분열되어 있으며, 각각의 g값이 2.037 이상 2.039 이하(제 1 시그널로 함), g값이 2.001 이상 2.003 이하(제 2 시그널로 함), 및 g값이 1.964 이상 1.966 이하(제 3 시그널로 함)로 관찰된다.
예를 들어, 절연막(110)으로서 이산화 질소(NO2)에 기인하는 스핀 밀도가 1×1017spins/cm3 이상 1×1018spins/cm3 미만인 절연막을 사용하는 것이 바람직하다.
또한, 이산화 질소(NO2)를 포함하는 질소 산화물(NOx)은 절연막(110) 중에 준위를 형성한다. 상기 준위는 산화물 반도체막(108)의 에너지 갭 중에 위치한다. 그러므로, 질소 산화물(NOx)이 절연막(110) 및 산화물 반도체막(108)의 계면에 확산되면 상기 준위가 절연막(110) 측에서 전자를 트랩하는 경우가 있다. 이 결과, 트랩된 전자가 절연막(110) 및 산화물 반도체막(108) 계면 근방에 머물기 때문에 트랜지스터의 문턱 전압을 플러스 방향으로 시프트시킨다. 따라서, 절연막(110)으로서는 질소 산화물의 함유량이 적은 막을 사용하면 트랜지스터의 문턱 전압의 시프트를 저감할 수 있다.
질소 산화물(NOx)의 방출량이 적은 절연막으로서는 예를 들어 산화 질화 실리콘막을 사용할 수 있다. 상기 산화 질화 실리콘막은 승온 탈리 가스 분석법(TDS: Thermal Desorption Spectroscopy)에 있어서 질소산화물(NOx)의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로는 암모니아의 방출량이 1×1018개cm3 이상 5×1019개cm3 이하이다. 또한, 상기 암모니아의 방출량은 TDS에서의 가열 처리의 온도가 50℃ 이상 650℃ 이하, 또는 50℃ 이상 550℃ 이하의 범위에서의 총량이다.
질소산화물(NOx)은 가열 처리에서 암모니아 및 산소와 반응하기 때문에 암모니아의 방출량이 많은 절연막을 사용함으로써 질소산화물(NOx)이 저감된다.
또한 절연막(110)을 SIMS로 분석한 경우, 막 중의 질소 농도가 6×1020atoms/cm3 이하인 것이 바람직하다.
또한 절연막(110)으로서 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄 등의 high-k 재료를 사용하여도 좋다. 상기 high-k 재료를 사용함으로써 트랜지스터의 게이트 누설을 저감할 수 있다.
[제 3 절연막]
절연막(116)은 질소 또는 수소를 갖는다. 또한, 절연막(116)은 플루오린을 가져도 좋다. 절연막(116)으로서는 예를 들어 질화물 절연막을 들 수 있다. 상기 질화물 절연막은, 질화 실리콘, 질화 산화 실리콘, 산화 질화 실리콘, 질화 플루오린화 실리콘, 플루오린화 질화 실리콘 등을 사용하여 형성할 수 있다. 절연막(116)에 포함되는 수소 농도는 1×1022atoms/cm3 이상인 것이 바람직하다. 또한, 절연막(116)은 산화물 반도체막(108)의 소스 영역(108s), 및 드레인 영역(108d)과 접촉한다. 따라서, 절연막(116)과 접촉하는 소스 영역(108s), 및 드레인 영역(108d) 중의 불순물(질소 또는 수소) 농도가 높아져 소스 영역(108s), 및 드레인 영역(108d)의 캐리어 밀도를 높일 수 있다.
[제 4 절연막]
절연막(118)으로서는 산화물 절연막을 사용할 수 있다. 또한, 절연막(118)으로서는 산화물 절연막과 질화물 절연막의 적층막을 사용할 수 있다. 절연막(118)으로서 예를 들어 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn 산화물 등을 사용하면 좋다.
또한 절연막(118)으로서는 외부로부터의 수소, 물 등의 배리어막으로서 기능하는 막인 것이 바람직하다.
절연막(118)의 두께는 30nm 이상 500nm 이하, 또는 100nm 이상 400nm 이하로 할 수 있다.
[도전막]
도전막(112, 120a, 120b)은 스퍼터링법, 진공 증착법, 펄스 레이저 퇴적(PLD)법, 열 CVD법 등을 사용하여 형성할 수 있다. 또한 도전막(112, 120a, 120b)으로서는 도전성을 갖는 금속막, 가시광을 반사하는 기능을 갖는 도전막, 또는 가시광을 투과하는 기능을 갖는 도전막을 사용하면 좋다.
도전성을 갖는 금속막에는, 알루미늄, 금, 백금, 은, 구리, 크로뮴, 탄탈럼, 타이타늄, 몰리브데넘, 텅스텐, 니켈, 철, 코발트, 팔라듐, 또는 망가니즈으로부터 선택된 금속 원소를 포함하는 재료를 사용할 수 있다. 또는 상술한 금속 원소를 포함하는 합금을 사용하여도 좋다.
상술한 도전성을 갖는 금속막으로서, 구체적으로는 타이타늄막 위에 구리막을 적층하는 2층 구조, 질화 타이타늄막 위에 구리막을 적층하는 2층 구조, 질화 탄탈럼막 위에 구리막을 적층하는 2층 구조, 타이터늄막 위에 구리막을 적층하고, 또한 그 위에 타이타늄막을 형성하는 3층 구조 등을 사용하면 좋다. 특히, 구리 원소를 포함하는 도전막을 사용함으로써 저항을 낮게 할 수 있어 적합하다. 또한 구리 원소를 포함하는 도전막으로서는 구리와 망가니즈를 포함하는 합금막을 들 수 있다. 상기 합금막은 웨트 에칭법을 사용하여 가공할 수 있어 적합하다.
또한 도전막(112, 120a, 120b)으로서는, 질화 탄탈럼막을 사용하는 것이 바람직하다. 상기 질화 탄탈럼막은 도전성을 갖고, 또한 구리 또는 수소에 대하여 높은 배리어성을 갖는다. 또한 질화 탄탈럼막은 그 자체로부터의 수소 방출이 적기 때문에 산화물 반도체막(108)과 접하는 금속막, 또는 산화물 반도체막(108) 근방의 금속막으로서 가장 적합하게 사용할 수 있다.
또한 상술한 도전성을 갖는 도전막에는 도전성 고분자 또는 도전성 폴리머를 사용하여도 좋다.
또한, 상술한 가시광을 반사하는 기능을 갖는 도전막에는, 금, 은, 구리, 또는 팔라듐으로부터 선택된 금속 원소를 포함하는 재료를 사용할 수 있다. 특히, 은 원소를 포함하는 도전막을 사용함으로써 가시광에 대한 반사율을 높일 수 있기 때문에 적합하다.
또한, 상술한 가시광을 투과하는 기능을 갖는 도전막에는, 인듐, 주석, 아연, 갈륨, 또는 실리콘 중으로부터 선택된 원소를 포함하는 재료를 사용할 수 있다. 구체적으로는 In 산화물, Zn 산화물, In-Sn 산화물(ITO라고도 함), In-Sn-Si 산화물(ITSO라고도 함), In-Zn 산화물, In-Ga-Zn 산화물 등을 들 수 있다.
또한, 상술한 가시광을 투과하는 기능을 갖는 도전막으로서는 그래핀 또는 그래파이트를 포함하는 막을 사용하여도 좋다. 그래핀을 포함하는 막은, 산화 그래핀을 포함하는 막을 형성하고, 산화 그래핀을 포함하는 막을 환원함으로써 형성할 수 있다. 환원하는 방법으로서는, 열을 가하는 방법이나 환원제를 사용하는 방법 등을 들 수 있다.
또한 도전막(112, 120a, 120b)을, 무전해 도금법에 의하여 형성할 수 있다. 상기 무전해 도금법에 의하여 형성할 수 있는 재료로서는, 예를 들어 Cu, Ni, Al, Au, Sn, Co, Ag, 및 Pd 중으로부터 선택되는 어느 하나 또는 복수를 사용하는 것이 가능하다. 특히 Cu 또는 Ag를 사용하면, 도전막의 저항을 낮게 할 수 있어 적합하다.
또한 무전해 도금법에 의하여 도전막을 형성한 경우, 상기 도전막의 구성 원소가 외부로 확산되지 않도록, 상기 도전막 아래에 확산 방지막을 형성하여도 좋다. 또한 상기 확산 방지막과 상기 도전막 사이에, 도전막을 성장시킬 수 있는 시드층(seed layer)을 형성하여도 좋다. 상기 확산 방지막은 예를 들어 스퍼터링법을 사용하여 형성할 수 있다. 또한 상기 확산 방지막으로서는 예를 들어 질화 탄탈럼막 또는 질화 타이타늄막을 사용할 수 있다. 또한 상기 시드층은 무전해 도금법에 의하여 형성할 수 있다. 또한 상기 시드층에는, 무전해 도금법에 의하여 형성할 수 있는 도전막의 재료와 같은 재료를 사용할 수 있다.
또한 도전막(112)에는 In-Ga-Zn 산화물로 대표되는 산화물 반도체를 사용하여도 좋다. 상기 산화물 반도체는 절연막(116)으로부터 질소 또는 수소가 공급됨으로써 캐리어 밀도가 높아진다. 바꿔 말하면, 산화물 반도체는 산화물 도전체(OC: Oxide Conductor)로서 기능한다. 따라서, 산화물 반도체는 게이트 전극으로서 사용할 수 있다.
예를 들어, 도전막(112)으로서는 산화물 도전체(OC)의 단층 구조, 금속막의 단층 구조, 또는 산화물 도전체(OC)와 금속막의 적층 구조 등을 들 수 있다.
또한, 도전막(112)으로서 차광성을 갖는 금속막의 단층 구조, 또는 산화물 도전체(OC)와 차광층을 갖는 금속막의 적층 구조를 사용하는 경우, 도전막(112)의 하방에 형성되는 채널 영역(108i)을 차광할 수 있기 때문에 바람직하다. 또한, 도전막(112)으로서 산화물 반도체 또는 산화물 도전체(OC)와 차광성을 갖는 금속막의 적층 구조를 사용하는 경우, 산화물 반도체 또는 산화물 도전체(OC) 위에 금속막(예를 들어 타이타늄막, 텅스텐막 등)을 형성함으로써 금속막 중의 구성 원소가 산화물 반도체 또는 산화물 도전체(OC) 측에 확산되어 저저항화되거나, 금속막을 형성할 때의 대미지(예를 들어 스퍼터링 대미지 등)에 의하여 저저항화되거나, 또는 금속막 중에 산화물 반도체 또는 산화물 도전체(OC) 중의 산소가 확산됨으로써 산소 결손이 형성되어 저저항화된다.
도전막(112, 120a, 120b)의 두께는 30nm 이상 500nm 이하, 또는 100nm 이상 400nm 이하로 할 수 있다.
<3-2. 트랜지스터의 구성예 2>
다음에, 도 42의 (A) 내지 (C)에 도시된 트랜지스터와 상이한 구성에 대하여 도 43의 (A) 내지 (C)를 사용하여 설명한다.
도 43의 (A)는 트랜지스터(100A)의 상면도이고, 도 43의 (B)는 도 43의 (A)의 일점쇄선 X1-X2 간의 단면도이고, 도 43의 (C)는 도 43의 (A)의 일점쇄선 Y1-Y2 간의 단면도이다.
도 43의 (A) 내지 (C)에 도시된 트랜지스터(100A)는 기판(102) 위의 도전막(106)과, 도전막(106) 위의 절연막(104)과, 절연막(104) 위의 산화물 반도체막(108)과, 산화물 반도체막(108) 위의 절연막(110)과, 절연막(110) 위의 도전막(112)과, 절연막(104), 산화물 반도체막(108), 및 도전막(112) 위의 절연막(116)을 갖는다. 또한, 산화물 반도체막(108)은 도전막(112)과 중첩되는 채널 영역(108i)과, 절연막(116)과 접촉하는 소스 영역(108s)과, 절연막(116)과 접촉하는 드레인 영역(108d)을 갖는다.
트랜지스터(100A)는 상술한 트랜지스터(100)의 구성에 더하여 도전막(106)과, 개구부(143)를 갖는다.
또한 개구부(143)는 절연막(104) 및 절연막(110)에 제공된다. 또한, 도전막(106)은 개구부(143)를 통하여 도전막(112)과 전기적으로 접속된다. 따라서, 도전막(106)과 도전막(112)에는 같은 전위가 공급된다. 또한, 개구부(143)를 제공하지 않고, 도전막(106)과, 도전막(112)에 상이한 전위를 공급하여도 좋다. 또는, 개구부(143)를 제공하지 않고, 도전막(106)을 차광막으로서 사용하여도 좋다. 예를 들어, 도전막(106)을 차광성의 재료에 의하여 형성함으로써 채널 영역(108i)에 조사되는 하방으로부터의 광을 억제할 수 있다.
또한 트랜지스터(100A)의 구성으로 하는 경우, 도전막(106)은 제 1 게이트 전극(보텀 게이트 전극이라고도 함)으로서의 기능을 갖고, 도전막(112)은 제 2 게이트 전극(톱 게이트 전극이라고도 함)으로서의 기능을 갖는다. 또한, 절연막(104)은 제 1 게이트 절연막으로서의 기능을 갖고, 절연막(110)은 제 2 게이트 절연막으로서의 기능을 갖는다.
도전막(106)으로서는 상술한 도전막(112), 도전막(120a), 도전막(120b)과 같은 재료를 사용할 수 있다. 특히, 도전막(106)으로서 구리를 포함하는 재료에 의하여 형성함으로써 저항을 낮게 할 수 있어 적합하다. 예를 들어, 도전막(106)을 질화 타이타늄막, 질화 탄탈럼막, 또는 텅스텐막 위에 구리막을 제공하는 적층 구조로 하고, 도전막(120a), 도전막(120b)을 질화 타이타늄막, 질화 탄탈럼막, 또는 텅스텐막 위에 구리막을 제공하는 적층 구조로 하면 바람직하다. 이 경우, 트랜지스터(100A)를 표시 장치의 화소 트랜지스터 및 구동 트랜지스터 중 어느 한쪽 또는 양쪽에 사용함으로써 도전막(106)과 도전막(120a) 사이에 생기는 기생 용량, 및 도전막(106)과 도전막(120b) 사이에 생기는 기생 용량을 낮게 할 수 있다. 따라서, 도전막(106), 도전막(120a), 및 도전막(120b)을 트랜지스터(100A)의 제 1 게이트 전극, 소스 전극, 및 드레인 전극으로서 사용할 뿐만 아니라 표시 장치의 전원 공급용 배선, 신호 공급용 배선, 또는 접속용 배선 등에 사용하는 것도 가능해진다.
이와 같이, 도 43의 (A) 내지 (C)에 도시된 트랜지스터(100A)는 상술한 트랜지스터(100)와 달리, 산화물 반도체막(108)의 상하에 게이트 전극으로서 기능하는 도전막을 갖는 구조이다. 트랜지스터(100A)에 나타낸 바와 같이, 본 발명의 일 형태의 반도체 장치에는 복수의 게이트 전극을 제공하여도 좋다.
또한, 도 43의 (B) 및 (C)에 도시된 바와 같이, 산화물 반도체막(108)은 제 1 게이트 전극으로서 기능하는 도전막(106)과, 제 2 게이트 전극으로서 기능하는 도전막(112)의 각각과 마주 향하도록 위치하고, 2개의 게이트 전극으로서 기능하는 도전막에 끼워져 있다.
또한, 도전막(112)의 채널 폭 방향의 길이는 산화물 반도체막(108)의 채널 폭 방향의 길이보다 길고, 산화물 반도체막(108)의 채널 폭 방향 전체는 절연막(110)을 사이에 끼워 도전막(112)에 덮여 있다. 또한, 도전막(112)과 도전막(106)은 절연막(104), 및 절연막(110)에 제공되는 개구부(143)에서 접속되기 때문에 산화물 반도체막(108)의 채널 폭 방향의 측면 중 한쪽은 절연막(110)을 사이에 끼워 도전막(112)과 마주 향한다.
바꿔 말하면, 트랜지스터(100A)의 채널 폭 방향에서 도전막(106) 및 도전막(112)은 절연막(104) 및 절연막(110)에 제공되는 개구부(143)에서 접속됨과 동시에 절연막(104) 및 절연막(110)을 사이에 끼워 산화물 반도체막(108)을 둘러싸는 구성이다.
이와 같은 구성을 가짐으로써, 트랜지스터(100A)에 포함되는 산화물 반도체막(108)을, 제 1 게이트 전극으로서 기능하는 도전막(106) 및 제 2 게이트 전극으로서 기능하는 도전막(112)의 전계에 의하여, 전기적으로 둘러쌀 수 있다. 트랜지스터(100A)와 같이, 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여, 채널 영역이 형성되는 산화물 반도체막(108)을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 Surrounded channel(S-channel) 구조라고 부를 수 있다.
트랜지스터(100A)는 S-channel 구조를 갖기 때문에, 도전막(106) 또는 도전막(112)에 의하여 채널을 유기(誘起)시키기 위한 전계를 효과적으로 산화물 반도체막(108)에 인가할 수 있기 때문에, 트랜지스터(100A)의 전류 구동 능력이 향상되어, 높은 온 전류 특성을 얻는 것이 가능해진다. 또한, 온 전류를 높게 할 수 있기 때문에, 트랜지스터(100A)를 미세화하는 것이 가능해진다. 또한, 산화물 반도체막(108)은 도전막(106) 및 도전막(112)에 의하여 둘러싸인 구조를 갖기 때문에, 산화물 반도체막(108)의 기계적 강도를 높일 수 있다.
또한, 트랜지스터(100A)의 채널 폭 방향에 있어서, 산화물 반도체막(108)의 개구부(143)가 형성되어 있지 않은 측에, 개구부(143)와 상이한 개구부를 형성하여도 좋다.
또한, 트랜지스터(100A)에 나타낸 바와 같이, 트랜지스터가 반도체막을 사이에 끼고 존재하는 한 쌍의 게이트 전극을 갖는 경우, 한쪽 게이트 전극에는 신호(A)가, 다른 쪽 게이트 전극에는 고정 전위(Vb)가 공급되어도 좋다. 또한, 한쪽 게이트 전극에는 신호(A)가, 다른 쪽 게이트 전극에는 신호(B)가 공급되어도 좋다. 또한, 한쪽 게이트 전극에는 고정 전위(Va)가, 다른 쪽 게이트 전극에는 고정 전위(Vb)가 공급되어도 좋다.
신호(A)는 예를 들어, 도통 상태 또는 비도통 상태를 제어하기 위한 신호이다. 신호(A)는 전위가 전위(V1) 또는 전위(V2)(V1>V2로 함)의 2종류가 되는 디지털 신호이어도 좋다. 예를 들어, 전위(V1)를 고전원 전위로 하고, 전위(V2)를 저전원 전위로 할 수 있다. 신호(A)는 아날로그 신호이어도 좋다.
고정 전위(Vb)는, 예를 들어 트랜지스터의 문턱 전압(VthA)을 제어하기 위한 전위이다. 고정 전위(Vb)는 전위(V1) 또는 전위(V2)여도 좋다. 이 경우, 고정 전위(Vb)를 생성하기 위한 전위 발생 회로를 별도로 제공할 필요가 없어 바람직하다. 고정 전위(Vb)는 전위(V1) 또는 전위(V2)와 상이한 전위이어도 좋다. 고정 전위(Vb)를 낮게 함으로써, 문턱 전압(VthA)을 높일 수 있는 경우가 있다. 그 결과, 게이트-소스 간의 전압(Vgs)이 0V일 때의 드레인 전류를 저감하여, 트랜지스터를 갖는 회로의 누설 전류를 저감할 수 있는 경우가 있다. 예를 들어, 고정 전위(Vb)를 저전원 전위보다 낮게 하여도 좋다. 한편으로, 고정 전위(Vb)를 높게 함으로써, 문턱 전압(VthA)을 낮게 할 수 있는 경우가 있다. 그 결과, 게이트-소스 간의 전압(Vgs)이 고전원 전위일 때의 드레인 전류를 향상시켜 트랜지스터를 갖는 회로의 동작 속도를 향상시킬 수 있는 경우가 있다. 예를 들어, 고정 전위(Vb)를 저전원 전위보다 높게 하여도 좋다.
신호(B)는, 예를 들어 도통 상태 또는 비도통 상태를 제어하기 위한 신호이다. 신호(B)는 전위가 전위(V3) 또는 전위(V4)(V3>V4로 함)의 2종류로 되는 디지털 신호이어도 좋다. 예를 들어, 전위(V3)를 고전원 전위로 하고, 전위(V4)를 저전원 전위로 할 수 있다. 신호(B)는 아날로그 신호이어도 좋다.
신호(A)와 신호(B)가 둘 다 디지털 신호인 경우, 신호(B)는 신호(A)와 같은 디지털 값을 갖는 신호이어도 좋다. 이 경우, 트랜지스터의 온 전류를 향상시키고 트랜지스터를 갖는 회로의 동작 속도를 향상시킬 수 있는 경우가 있다. 이때, 신호(A)에서의 전위(V1) 및 전위(V2)는 신호(B)에서의 전위(V3) 및 전위(V4)와 상이하여도 좋다. 예를 들어, 신호(B)가 입력되는 게이트에 대응하는 게이트 절연막이, 신호(A)가 입력되는 게이트에 대응하는 게이트 절연막보다 두꺼운 경우, 신호(B)의 전위 진폭(V3-V4)을, 신호(A)의 전위 진폭(V1-V2)보다 크게 하여도 좋다. 이로써, 트랜지스터의 도통 상태 또는 비도통 상태에 대하여 신호(A)가 미치는 영향과 신호(B)가 미치는 영향을 같은 정도로 할 수 있는 경우가 있다.
신호(A)와 신호(B)가 둘 다 디지털 신호인 경우, 신호(B)는 신호(A)와 상이한 디지털 값을 갖는 신호이어도 좋다. 이 경우, 트랜지스터의 제어를 신호(A)와 신호(B)에 의하여 따로따로 행할 수 있어, 더 높은 기능을 구현할 수 있는 경우가 있다. 예를 들어, 트랜지스터가 n채널형인 경우, 신호(A)가 전위(V1)이며 신호(B)가 전위(V3)일 때만 도통 상태가 되는 경우나, 신호(A)가 전위(V2)이며 신호(B)가 전위(V4)일 때만 비도통 상태가 되는 경우에는 하나의 트랜지스터로 NAND 회로나 NOR 회로 등의 기능을 구현할 수 있는 경우가 있다. 또한, 신호(B)는 문턱 전압(VthA)을 제어하기 위한 신호이어도 좋다. 예를 들어, 신호(B)는 트랜지스터를 갖는 회로가 동작하는 기간과, 이 회로가 동작하지 않는 기간에서 전위가 다른 신호이어도 좋다. 신호(B)는 회로의 동작 모드에 따라 전위가 상이해지는 신호이어도 좋다. 이 경우, 신호(B)는 신호(A)만큼 빈번하게 전위가 전환되지 않는 경우가 있다.
신호(A)와 신호(B)가 둘 다 아날로그 신호인 경우, 신호(B)는 신호(A)와 같은 전위의 아날로그 신호, 신호(A)의 전위를 상수배한 아날로그 신호, 또는 신호(A)의 전위를 상수만큼 가산 또는 감산한 아날로그 신호 등이어도 좋다. 이 경우, 트랜지스터의 온 전류가 향상되어 트랜지스터를 갖는 회로의 동작 속도를 향상시킬 수 있는 경우가 있다. 신호(B)는 신호(A)와 상이한 아날로그 신호이어도 좋다. 이 경우, 트랜지스터의 제어를 신호(A)와 신호(B)에 의하여 따로따로 행할 수 있어, 더 높은 기능을 구현할 수 있는 경우가 있다.
신호(A)가 디지털 신호이고, 신호(B)가 아날로그 신호이어도 좋다. 또는 신호(A)가 아날로그 신호이고, 신호(B)가 디지털 신호이어도 좋다.
트랜지스터의 양쪽 게이트 전극에 고정 전위를 공급할 때, 트랜지스터를 저항 소자와 동등한 소자로서 기능시킬 수 있는 경우가 있다. 예를 들어, 트랜지스터가 n채널형인 경우, 고정 전위(Va) 또는 고정 전위(Vb)를 높게(낮게)함으로써, 트랜지스터의 실효 저항을 낮게(높게) 할 수 있는 경우가 있다. 고정 전위(Va) 및 고정 전위(Vb)를 둘 다 높게(낮게) 함으로써, 게이트를 하나만 갖는 트랜지스터에 의하여 얻어지는 실효 저항보다 낮은(높은) 실효 저항이 얻어지는 경우가 있다.
또한 트랜지스터(100A)의 그 외의 구성은 앞서 설명한 트랜지스터(100)와 같고, 같은 효과를 나타낸다.
또한 트랜지스터(100A) 위에 절연막을 더 형성하여도 좋다. 그 경우의 일례를 도 44의 (A) 및 (B)에 도시하였다. 도 44의 (A) 및 (B)는 트랜지스터(100B)의 단면도이다. 트랜지스터(100B)의 상면도로서는, 도 43의 (A)에 도시된 트랜지스터(100A)와 같기 때문에, 여기서의 설명은 생략한다.
도 44의 (A) 및 (B)에 도시된 트랜지스터(100B)는 도전막(120a 및 120b), 및 절연막(118) 위에 절연막(122)을 갖는다. 그 외의 구성에 대해서는 트랜지스터(100A)와 같고, 같은 효과를 나타낸다.
절연막(122)은 트랜지스터 등에 기인하는 요철 등을 평탄화시키는 기능을 갖는다. 절연막(122)은, 절연성이면 좋고, 무기 재료 또는 유기 재료를 사용하여 형성된다. 상기 무기 재료로서는, 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 질화 알루미늄막 등을 들 수 있다. 상기 유기 재료로서는, 예를 들어, 아크릴 수지 또는 폴리이미드 수지 등의 감광성 수지 재료를 들 수 있다.
<3-3. 트랜지스터의 구성예 3>
다음에 도 43의 (A) 내지 (C)에 도시된 트랜지스터와 상이한 구성에 대하여 도 45의 (A) 내지 도 47의 (B)를 사용하여 설명한다.
도 45의 (A) 및 (B)는 트랜지스터(100C)의 단면도이고, 도 46의 (A) 및 (B)는 트랜지스터(100D)의 단면도이고, 도 47의 (A) 및 (B)는 트랜지스터(100E)의 단면도이다. 또한 트랜지스터(100C), 트랜지스터(100D), 및 트랜지스터(100E)의 상면도로서는, 도 43의 (A)에 도시된 트랜지스터(100A)와 같기 때문에, 여기서의 설명은 생략한다.
도 45의 (A) 및 (B)에 도시된 트랜지스터(100C)는 도전막(112)의 적층 구조, 도전막(112)의 형상, 및 절연막(110)의 형상이 트랜지스터(100A)와 상이하다.
트랜지스터(100C)의 도전막(112)은 절연막(110) 위의 도전막(112_1)과, 도전막(112_1) 위의 도전막(112_2)을 갖는다. 예를 들어, 도전막(112_1)으로서, 산화물 도전막을 사용함으로써 절연막(110)에 과잉 산소를 첨가할 수 있다. 상기 산화물 도전막은 스퍼터링법을 사용하여, 산소 가스를 포함하는 분위기에서 형성할 수 있다. 또한 상기 산화물 도전막으로서는, 예를 들어 인듐과 주석을 갖는 산화물, 텅스텐과 인듐을 갖는 산화물, 텅스텐과 인듐과 아연을 갖는 산화물, 타이타늄과 인듐을 갖는 산화물, 타이타늄과 인듐과 주석을 갖는 산화물, 인듐과 아연을 갖는 산화물, 실리콘과 인듐과 주석을 갖는 산화물, 인듐과 갈륨과 아연을 갖는 산화물 등을 들 수 있다.
또한 도 45의 (B)에 도시된 바와 같이, 개구부(143)에서, 도전막(112_2)과, 도전막(106)이 접속된다. 개구부(143)를 형성할 때, 도전막(112_1)이 되는 도전막을 형성한 후, 개구부(143)를 형성함으로써, 도 45의 (B)에 도시된 형상으로 할 수 있다. 도전막(112_1)에 산화물 도전막을 적용한 경우, 도전막(112_2)과, 도전막(106)이 접속되는 구성으로 함으로써, 도전막(112)과 도전막(106)의 접속 저항을 낮게 할 수 있다.
또한 트랜지스터(100C)의 도전막(112) 및 절연막(110)은 테이퍼 형상이다. 더 구체적으로는, 도전막(112)의 하단부는, 도전막(112)의 상단(上端)부보다 외측에 형성된다. 또한 절연막(110)의 하단부는 절연막(110)의 상단부보다 외측에 형성된다. 또한 도전막(112)의 하단부는, 절연막(110)의 상단부와 대략 같은 위치에 형성된다.
트랜지스터(100C)의 도전막(112) 및 절연막(110)을 테이퍼 형상으로 함으로써, 트랜지스터(100A)의 도전막(112) 및 절연막(110)이 직사각형인 경우와 비교하여, 절연막(116)의 피복성을 높일 수 있어 바람직하다.
또한, 트랜지스터(100C)의 그 외의 구성은 상술한 트랜지스터(100A)와 같고, 같은 효과를 나타낸다.
도 46의 (A) 및 (B)에 도시된 트랜지스터(100D)는, 도전막(112)의 적층 구조, 도전막(112)의 형상, 및 절연막(110)의 형상이 트랜지스터(100A)와 상이하다.
트랜지스터(100D)의 도전막(112)은, 절연막(110) 위의 도전막(112_1)과, 도전막(112_1) 위의 도전막(112_2)을 갖는다. 또한 도전막(112_1)의 하단부는, 도전막(112_2)의 상단부보다 외측에 형성된다. 예를 들어 도전막(112_1)과, 도전막(112_2)과, 절연막(110)을 같은 마스크로 가공하고, 도전막(112_2)을 웨트 에칭법으로, 도전막(112_1) 및 절연막(110)을 드라이 에칭법으로 각각 가공함으로써 상기 구조로 할 수 있다.
또한, 트랜지스터(100D)의 구조로 함으로써 산화물 반도체막(108) 중에 영역(108f)이 형성되는 경우가 있다. 영역(108f)은 채널 영역(108i)과 소스 영역(108s) 사이, 및 채널 영역(108i)과 드레인 영역(108d) 사이에 형성된다.
영역(108f)은 고저항 영역 또는 저저항 영역 중 어느 한쪽으로서 기능한다. 고저항 영역이란 채널 영역(108i)과 같은 저항을 갖고, 게이트 전극으로서 기능하는 도전막(112)이 중첩되지 않는 영역이다. 영역(108f)이 고저항 영역인 경우, 영역(108f)은 소위 오프셋 영역으로서 기능한다. 영역(108f)이 오프셋 영역으로서 기능하는 경우에는 트랜지스터(100D)의 온 전류의 저하를 억제하기 위하여 채널 길이(L) 방향에서 영역(108f)을 1μm 이하로 하면 좋다.
또한, 저저항 영역이란 채널 영역(108i)보다 저항이 낮고, 또한, 소스 영역(108s) 및 드레인 영역(108d)보다 저항이 높은 영역이다. 영역(108f)이 저저항 영역인 경우, 영역(108f)은 소위 LDD(Lightly Doped Drain) 영역으로서 기능한다. 영역(108f)이 LDD 영역으로서 기능하는 경우에는 드레인 영역의 전계 완화가 가능해지기 때문에, 드레인 영역의 전계에 기인한 트랜지스터의 문턱 전압의 변동을 저감할 수 있다.
또한 영역(108f)을 LDD 영역으로 하는 경우에는, 예를 들어 절연막(116)으로부터 영역(108f)에 질소, 수소, 플루오린 중 하나 이상을 공급하거나 또는 절연막(110) 및 도전막(112_1)을 마스크로 하고, 도전막(112_1)의 상방으로부터 불순물 원소를 첨가함으로써, 상기 불순물이 도전막(112_1) 및 절연막(110)을 통과하여 산화물 반도체막(108)에 첨가됨으로써 영역(108f)을 형성할 수 있다.
또한 도 46의 (B)에 도시된 바와 같이, 개구부(143)에서 도전막(112_2)과 도전막(106)이 접속된다.
또한 트랜지스터(100D)의 그 외의 구성은, 상술한 트랜지스터(100A)와 같고, 같은 효과를 나타낸다.
도 47의 (A) 및 (B)에 도시된 트랜지스터(100E)는, 도전막(112)의 적층 구조, 도전막(112)의 형상, 및 절연막(110)의 형상이 트랜지스터(100A)와 상이하다.
트랜지스터(100E)의 도전막(112)은, 절연막(110) 위의 도전막(112_1)과, 도전막(112_1) 위의 도전막(112_2)을 갖는다. 또한 도전막(112_1)의 하단부는, 도전막(112_2)의 하단부보다 외측에 형성된다. 또한 절연막(110)의 하단부는, 도전막(112_1)의 하단부보다 외측에 형성된다. 예를 들어 도전막(112_1)과, 도전막(112_2)과, 절연막(110)을 같은 마스크로 가공하고, 도전막(112_2) 및 도전막(112_1)을 웨트 에칭법으로, 절연막(110)을 드라이 에칭법으로 각각 가공함으로써 상술한 구조로 할 수 있다.
또한 트랜지스터(100D)와 마찬가지로, 트랜지스터(100E)에는, 산화물 반도체막(108) 중에 영역(108f)이 형성되는 경우가 있다. 영역(108f)은 채널 영역(108i)과 소스 영역(108s) 사이, 및 채널 영역(108i)과 드레인 영역(108d) 사이에 형성된다.
또한 도 47의 (B)에 도시된 바와 같이, 개구부(143)에서, 도전막(112_2)과 도전막(106)이 접속된다.
또한 트랜지스터(100E)의 그 외의 구성은, 상술한 트랜지스터(100A)와 같고, 같은 효과를 나타낸다.
<3-4. 트랜지스터의 구성예 4>
다음에, 도 43의 (A) 내지 (C)에 도시된 트랜지스터(100A)와 상이한 구성에 대하여, 도 48의 (A) 내지 도 52의 (B)를 사용하여 설명한다.
도 48의 (A) 및 (B)는, 트랜지스터(100F)의 단면도이고, 도 49의 (A) 및 (B)는 트랜지스터(100G)의 단면도이고, 도 50의 (A) 및 (B)는 트랜지스터(100H)의 단면도이고, 도 51의 (A) 및 (B)는 트랜지스터(100J)의 단면도이고, 도 52의 (A) 및 (B)는 트랜지스터(100K)의 단면도이다. 또한 트랜지스터(100F), 트랜지스터(100G), 트랜지스터(100H), 트랜지스터(100J), 및 트랜지스터(100K)의 상면도로서는, 도 43의 (A)에 도시된 트랜지스터(100A)와 같기 때문에, 여기서의 설명은 생략한다.
트랜지스터(100F), 트랜지스터(100G), 트랜지스터(100H), 트랜지스터(100J), 및 트랜지스터(100K)는, 상술한 트랜지스터(100A)와 산화물 반도체막(108)의 구조가 상이하다. 이 외의 구성에 대해서는 상술한 트랜지스터(100A)와 같은 구성이고, 같은 효과를 나타낸다.
도 48의 (A) 및 (B)에 도시된 트랜지스터(100F)가 갖는 산화물 반도체막(108)은 절연막(104) 위의 산화물 반도체막(108_1)과, 산화물 반도체막(108_1) 위의 산화물 반도체막(108_2)과, 산화물 반도체막(108_2) 위의 산화물 반도체막(108_3)을 갖는다. 또한, 채널 영역(108i), 소스 영역(108s), 및 드레인 영역(108d)은 각각 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)의 3층의 적층 구조이다.
도 49의 (A) 및 (B)에 도시된 트랜지스터(100G)가 갖는 산화물 반도체막(108)은 절연막(104) 위의 산화물 반도체막(108_2)과, 산화물 반도체막(108_2) 위의 산화물 반도체막(108_3)을 갖는다. 또한, 채널 영역(108i), 소스 영역(108s) 및 드레인 영역(108d)은 각각 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)의 2층의 적층 구조이다.
도 50의 (A) 및 (B)에 도시된 트랜지스터(100H)가 갖는 산화물 반도체막(108)은 절연막(104) 위의 산화물 반도체막(108_1)과, 산화물 반도체막(108_1) 위의 산화물 반도체막(108_2)을 갖는다. 또한, 채널 영역(108i), 소스 영역(108s), 및 드레인 영역(108d)은 각각 산화물 반도체막(108_1) 및 산화물 반도체막(108_2)의 2층의 적층 구조이다.
도 51의 (A) 및 (B)에 도시된 트랜지스터(100J)가 갖는 산화물 반도체막(108)은 절연막(104) 위의 산화물 반도체막(108_1)과, 산화물 반도체막(108_1) 위의 산화물 반도체막(108_2)과, 산화물 반도체막(108_2) 위의 산화물 반도체막(108_3)을 갖는다. 또한, 채널 영역(108i)은 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)의 3층의 적층 구조이고, 소스 영역(108s) 및 드레인 영역(108d)은 각각 산화물 반도체막(108_1) 및 산화물 반도체막(108_2)의 2층의 적층 구조이다. 또한, 트랜지스터(100J)의 채널 폭(W) 방향의 단면에서 산화물 반도체막(108_3)이 산화물 반도체막(108_1) 및 산화물 반도체막(108_2)의 측면을 덮는다.
도 52의 (A) 및 (B)에 도시된 트랜지스터(100K)가 갖는 산화물 반도체막(108)은 절연막(104) 위의 산화물 반도체막(108_2)과, 산화물 반도체막(108_2) 위의 산화물 반도체막(108_3)을 갖는다. 또한, 채널 영역(108i)은 산화물 반도체막(108_2) 및 산화물 반도체막(108_3)의 2층의 적층 구조이고, 소스 영역(108s) 및 드레인 영역(108d)은 각각 산화물 반도체막(108_2)의 단층 구조이다. 또한, 트랜지스터(100K)의 채널 폭(W) 방향의 단면에서 산화물 반도체막(108_3)이 산화물 반도체막(108_2)의 측면을 덮는다.
채널 영역(108i)의 채널 폭(W) 방향의 측면 또는 그 근방에서는 가공에 의한 대미지로 인한 결함(예를 들어 산소 결손)이 형성되기 쉽거나 또는 불순물의 부착에 의하여 오염되기 쉽다. 그러므로, 채널 영역(108i)이 실질적으로 진성이라도 전계 등의 스트레스가 인가됨으로써 채널 영역(108i)의 채널 폭(W) 방향의 측면 또는 그 근방이 활성화되어 저저항(n형) 영역이 되기 쉽다. 또한, 채널 영역(108i)의 채널 폭(W) 방향의 측면 또는 그 근방이 n형 영역인 경우, 이 n형 영역이 캐리어의 경로가 되기 때문에 기생 채널이 형성되는 경우가 있다.
그러므로, 트랜지스터(100J) 및 트랜지스터(100K)에서는 채널 영역(108i)을 적층 구조로 하고, 채널 영역(108i)의 채널 폭(W) 방향의 측면을 적층 구조 중 하나의 층으로 덮는 구성으로 한다. 이 구성으로 함으로써 채널 영역(108i)의 측면 또는 그 근방의 결함을 억제하거나 또는 채널 영역(108i)의 측면 또는 그 근방으로의 불순물의 부착을 저감하는 것이 가능해진다.
[밴드 구조]
여기서 절연막(104), 산화물 반도체막(108_1, 108_2, 및 108_3), 및 절연막(110)의 밴드 구조, 절연막(104), 산화물 반도체막(108_2 및 108_3), 및 절연막(110)의 밴드 구조, 및 절연막(104), 산화물반도체막(108_1 및 108_2), 및 절연막(110)의 밴드 구조에 대하여, 도 53의 (A) 내지 (C)를 사용하여 설명한다. 또한 도 53의 (A) 내지 (C)는 채널 영역(108i)에서의 밴드 구조이다.
도 53의 (A)는, 절연막(104), 산화물 반도체막(108_1, 108_2, 및 108_3), 및 절연막(110)을 갖는 적층 구조의 막 두께 방향의 밴드 구조의 일례이다. 또한, 도 53의 (B)는 절연막(104), 산화물 반도체막(108_2 및 108_3), 및 절연막(110)을 갖는 적층 구조의 막 두께 방향의 밴드 구조의 일례이다. 또한, 도 53의 (C)는 절연막(104), 산화물반도체막(108_1 및 108_2), 및 절연막(110)을 갖는 적층 구조의 막 두께 방향의 밴드 구조의 일례이다. 또한, 밴드 구조는, 이해를 용이하게 하기 위하여, 절연막(104), 산화물 반도체막(108_1, 108_2, 및 108_3), 및 절연막(110)의 전도대의 하단의 에너지 준위(Ec)를 나타낸다.
또한, 도 53의 (A)는 절연막(104 및 110)으로서 산화 실리콘막을 사용하고, 산화물 반도체막(108_1)으로서 금속 원소의 원자수비가 In:Ga:Zn=1:3:2의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108_2)으로서 금속 원소의 원자수비가 In:Ga:Zn=4:2:4.1의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108_3)으로서 금속 원소의 원자수비가 In:Ga:Zn=1:3:2의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하는 구성의 밴드도이다.
또한, 도 53의 (B)는 절연막(104 및 110)으로서 산화 실리콘막을 사용하고, 산화물 반도체막(108_2)으로서 금속 원소의 원자수비가 In:Ga:Zn=4:2:4.1의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108_3)으로서 금속 원소의 원자수비가 In:Ga:Zn=1:3:2의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하는 구성의 밴드도이다.
또한, 도 53의 (C)는 절연막(104 및 110)으로서 산화 실리콘막을 사용하고, 산화물 반도체막(108_1)으로서 금속 원소의 원자수비가 In:Ga:Zn=1:3:2의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108_2)으로서 금속 원소의 원자수비가 In:Ga:Zn=4:2:4.1의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하는 구성의 밴드도이다.
도 53의 (A)에 도시된 바와 같이, 산화물 반도체막(108_1, 108_2, 및 108_3)에서 전도대 하단의 에너지 준위는 완만하게 변화한다. 또한 도 53의 (B)에 도시된 바와 같이, 산화물 반도체막(108_2 및 108_3)에서 전도대 하단의 에너지 준위는 완만하게 변화한다. 또한 도 53의 (C)에 도시된 바와 같이, 산화물 반도체막(108_1 및 108_2)에서 전도대 하단의 에너지 준위는 완만하게 변화한다. 바꿔 말하면, 전도대 하단의 에너지 준위는 연속적으로 변화 또는 연속 접합한다. 이러한 밴드 구조를 갖기 위해서는 산화물 반도체막(108_1)과 산화물 반도체막(108_2)과의 계면, 또는 산화물 반도체막(108_2)과 산화물 반도체막산화물 반도체막(108_3)과의 계면에서, 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 존재하지 않는 것으로 한다.
산화물 반도체막(108_1, 108_2 및 108_3)에 연속 접합을 형성하기 위해서는 로드 로크실을 구비한 멀티 체임버 방식의 성막 장치(스퍼터링 장치)를 사용하여 각 막을 대기에 접촉시키지 않고 연속하여 적층하는 것이 필요하다.
도 53의 (A) 내지 (C)에 도시된 구성으로 함으로써 산화물 반도체막(108_2)이 웰(우물)이 되어, 상기 적층 구조를 사용한 트랜지스터에 있어서, 채널 영역이 산화물 반도체막(108_2)에 형성되는 것을 알 수 있다.
또한, 산화물 반도체막(108_1) 및 산화물 반도체막(108_3)을 제공함으로써, 산화물 반도체막(108_2)에 형성될 수 있는 결함 준위를 산화물 반도체막(108_2)으로부터 멀리할 수 있다.
또한, 결함 준위가 채널 영역으로서 기능하는 산화물 반도체막(108_2)의 전도대 하단의 에너지 준위(Ec)보다 진공 준위로부터 멀리 되는 경우가 있어, 결함 준위에 전자가 축적되기 쉬워진다. 결함 준위에 전자가 축적됨으로써, 마이너스의 고정 전하가 되어, 트랜지스터의 문턱 전압은 플러스 방향으로 시프트된다. 따라서, 결함 준위가 산화물 반도체막(108_2)의 전도대 하단의 에너지 준위(Ec)보다 진공 준위에 가까워지는 구성으로 하는 것이 바람직하다. 이와 같이 함으로써, 결함 준위에 전자가 축적되기 어려워져, 트랜지스터의 온 전류를 증대시킬 수 있음과 동시에, 전계 효과 이동도를 높일 수 있다.
또한 산화물 반도체막(108_1 및 108_3)은, 산화물 반도체막(108_2)보다 전도대 하단의 에너지 준위가 진공 준위에 가깝고, 대표적으로는, 산화물 반도체막(108_2)의 전도대 하단의 에너지 준위와, 산화물 반도체막(108_1 및 108_3)의 전도대 하단의 에너지 준위와의 차이가, 0.15eV 이상 또는 0.5eV 이상이며, 2eV 이하 또는 1eV 이하이다. 즉, 산화물 반도체막(108_1 및 108_3)의 전자 친화력과 산화물 반도체막(108_2)의 전자 친화력과의 차가 0.15eV 이상 또는 0.5eV 이상이며, 2eV 이하 또는 1eV 이하이다.
이러한 구성을 가짐으로써, 산화물 반도체막(108_2)이 주된 전류 경로가 된다. 즉, 산화물 반도체막(108_2)은, 채널 영역으로서의 기능을 갖고, 산화물 반도체막(108_1 및 108_3)은, 산화물 절연막으로서의 기능을 갖는다. 또한, 산화물 반도체막(108_1 및 108_3)은 채널 영역이 형성되는 산화물 반도체막(108_2)을 구성하는 금속 원소 중 1종 이상으로 구성되는 산화물 반도체막을 사용하는 것이 바람직하다. 이와 같은 구성으로 함으로써, 산화물 반도체막(108_1)과 산화물 반도체막(108_2)의 계면, 또는 산화물 반도체막(108_2)과 산화물 반도체막(108_3)의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 이 계면에서 캐리어의 움직임이 저해되지 않기 때문에, 트랜지스터의 전계 효과 이동도가 높아진다.
또한 산화물 반도체막(108_1 및 108_3)은, 채널 영역의 일부로서 기능하는 것을 방지하기 위하여 도전율이 충분히 낮은 재료를 사용하는 것으로 한다. 그러므로, 산화물 반도체막(108_1 및 108_3)을, 그 물성 및/또는 기능으로부터, 각각 산화물 절연막이라고도 부를 수 있다. 또는 산화물 반도체막(108_1 및 108_3)에는 전자 친화력(진공 준위와 전도대 하단의 에너지 준위와의 차이)이 산화물 반도체막(108_2)보다 작고, 전도대 하단의 에너지 준위가 산화물 반도체막(108_2)의 전도대 하단 에너지 준위와 차분(밴드 오프셋)을 갖는 재료를 사용하는 것으로 한다. 또한, 드레인 전압의 크기에 의존한 문턱 전압의 차가 생기는 것을 억제하기 위해서는, 산화물 반도체막(108_1 및 108_3)의 전도대 하단의 에너지 준위가 산화물 반도체막(108_2)의 전도대 하단의 에너지 준위보다 진공 준위에 가까운 재료를 사용하는 것이 바람직하다. 예를 들어, 산화물 반도체막(108_2)의 전도대 하단의 에너지 준위와, 산화물 반도체막(108_1 및 108_3)의 전도대 하단의 에너지 준위의 차가, 0.2eV 이상, 바람직하게는 0.5eV 이상으로 하는 것이 바람직하다.
또한, 산화물 반도체막(108_1 및 108_3)은 막 중에 스피넬형의 결정 구조가 포함되지 않는 것이 바람직하다. 산화물 반도체막(108_1 및 108_3)의 막 중에 스피넬형의 결정 구조를 포함하는 경우, 상기 스피넬형의 결정 구조와 다른 영역의 계면에 있어서, 도전막(120a 및 120b)의 구성 원소가 산화물 반도체막(108_2)으로 확산되는 경우가 있다. 또한, 산화물 반도체막(108_1 및 108_3)이 후술하는 CAAC-OS인 경우, 도전막(120a 및 120b)의 구성 원소, 예를 들어 구리 원소의 차단성이 높아져 바람직하다.
또한, 본 실시형태에서는, 산화물 반도체막(108_1 및 108_3)으로서, 금속 원소의 원자수비가 In:Ga:Zn=1:3:2의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 산화물 반도체막(108_1 및 108_3)으로서, In:Ga:Zn=1:1:1[원자수비], In:Ga:Zn=1:1:1.2[원자수비], In:Ga:Zn=1:3:4[원자수비], In:Ga:Zn=1:3:6[원자수비], In:Ga:Zn=1:4:5[원자수비], In:Ga:Zn=1:5:6[원자수비], 또는 In:Ga:Zn=1:10:1[원자수비]의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하여도 좋다. 또는 산화물 반도체막(108_1 및 108_3)으로서 금속 원소의 원자수비가 Ga:Zn=10:1의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하여도 좋다. 이 경우, 산화물 반도체막(108_2)으로서 금속 원소의 원자수비가 In:Ga:Zn=1:1:1의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108_1 및 108_3)으로서 금속 원소의 원자수비가 Ga:Zn=10:1의 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하면, 산화물 반도체막(108_2)의 전도대 하단의 에너지 준위와 산화물 반도체막(108_1 및 108_3)의 전도대 하단의 에너지 준위의 차이를 0.6eV 이상으로 할 수 있기 때문에 적합하다.
또한 산화물 반도체막(108_1 및 108_3)으로서, In:Ga:Zn=1:1:1[원자수비]인 금속 산화물 타깃을 사용하는 경우, 산화물 반도체막(108_1 및 108_3)은, In:Ga:Zn=1:β1(0<β1≤2):β2(0<β2≤2)가 되는 경우가 있다. 또한, 산화물 반도체막(108_1 및 108_3)으로서, In:Ga:Zn=1:3:4[원자수비]인 금속 산화물 타깃을 사용하는 경우, 산화물 반도체막(108_1 및 108_3)은, In:Ga:Zn=1:β3(1≤β3≤5):β4(2≤β4≤6)가 되는 경우가 있다. 또한, 산화물 반도체막(108_1 및 108_3)으로서, In:Ga:Zn=1:3:6[원자수비]인 금속 산화물 타깃을 사용하는 경우, 산화물 반도체막(108_1 및 108_3)은, In:Ga:Zn=1:β5(1≤β5≤5):β6(4≤β6≤8)이 되는 경우가 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치에 사용할 수 있는 트랜지스터에 대하여 자세히 설명한다.
또한 본 실시형태에서는, 보텀 게이트형의 트랜지스터에 대하여, 도 54의 (A) 내지 도 60의 (C)를 사용하여 설명한다.
<4-1. 트랜지스터의 구성예 1>
도 54의 (A)는 트랜지스터(300A)의 상면도이고, 도 54의 (B)는 도 54의 (A)에 도시된 일점쇄선 X1-X2 간의 단면도에 상당하고, 도 54의 (C)는 도 54의 (A)에 도시된 일점쇄선 Y1-Y2 간의 단면도에 상당한다. 또한 도 54의 (A)에서, 번잡해지는 것을 피하기 위하여, 트랜지스터(300A)의 구성 요소의 일부(게이트 절연막으로서 기능하는 절연막 등)를 생략하여 도시하였다. 또한 일점쇄선 X1-X2 방향을 채널 길이 방향, 일점쇄선 Y1-Y2 방향을 채널 폭 방향이라고 호칭하는 경우가 있다. 또한 트랜지스터의 상면도에서는, 이후의 도면에서도 도 54의 (A)와 마찬가지로, 구성 요소의 일부를 생략하여 도시한 경우가 있다.
도 54의 (A) 내지 (C)에 도시된 트랜지스터(300A)는, 기판(302) 위의 도전막(304)과, 기판(302) 및 도전막(304) 위의 절연막(306)과, 절연막(306) 위의 절연막(307)과, 절연막(307) 위의 산화물 반도체막(308)과, 산화물 반도체막(308) 위의 도전막(312a)과, 산화물 반도체막(308) 위의 도전막(312b)을 갖는다. 또한 트랜지스터(300A) 위, 더 구체적으로는 도전막(312a 및 312b) 및 산화물 반도체막(308) 위에는 절연막(314 및 316) 및 절연막(318)이 제공된다.
또한 트랜지스터(300A)에서, 절연막(306 및 307)은, 트랜지스터(300A)의 게이트 절연막으로서의 기능을 갖고, 절연막(314, 316, 및 318)은 트랜지스터(300A)의 보호 절연막으로서의 기능을 갖는다. 또한 트랜지스터(300A)에서, 도전막(304)은 게이트 전극으로서의 기능을 갖고, 도전막(312a)은 소스 전극으로서의 기능을 갖고, 도전막(312b)은 드레인 전극으로서의 기능을 갖는다.
또한 본 명세서 등에서, 절연막(306 및 307)을 제 1 절연막이라고, 절연막(314 및 316)을 제 2 절연막이라고, 절연막(318)을 제 3 절연막이라고, 각각 호칭하는 경우가 있다.
도 54의 (A) 내지 (C)에 도시된 트랜지스터(300A)는, 채널 에치형의 구조를 갖는다. 본 발명의 일 형태의 반도체막은 채널 에치형의 트랜지스터에 바람직하게 사용할 수 있다.
<4-2. 트랜지스터의 구성예 2>
도 55의 (A)는 트랜지스터(300B)의 상면도이고, 도 55의 (B)는 도 55의 (A)에 도시된 일점쇄선 X1-X2 간의 단면도에 상당하고, 도 55의 (C)는 도 55의 (A)에 도시된 일점쇄선 Y1-Y2 간의 단면도에 상당한다.
도 55의 (A) 내지 (C)에 도시된 트랜지스터(300B)는, 기판(302) 위의 도전막(304)과, 기판(302) 및 도전막(304) 위의 절연막(306)과, 절연막(306) 위의 절연막(307)과, 절연막(307) 위의 산화물 반도체막(308)과, 산화물 반도체막(308) 위의 절연막(314)과, 절연막(314) 위의 절연막(316)과, 절연막(314) 및 절연막(316)에 제공되는 개구부(341a)를 통하여 산화물 반도체막(308)에 전기적으로 접속되는 도전막(312a)과, 절연막(314) 및 절연막(316)에 제공되는 개구부(341b)를 통하여 산화물 반도체막(308)에 전기적으로 접속되는 도전막(312b)을 갖는다. 또한 트랜지스터(300B) 위, 더 구체적으로는 도전막(312a, 312b) 및 절연막(316) 위에는 절연막(318)이 제공된다.
또한 트랜지스터(300B)에서, 절연막(306 및 307)은 트랜지스터(300B)의 게이트 절연막으로서의 기능을 갖고, 절연막(314 및 316)은 산화물 반도체막(308)의 보호 절연막으로서의 기능을 갖고, 절연막(318)은 트랜지스터(300B)의 보호 절연막으로서의 기능을 갖는다. 또한 트랜지스터(300B)에서, 도전막(304)은 게이트 전극으로서의 기능을 갖고, 도전막(312a)은 소스 전극으로서의 기능을 갖고, 도전막(312b)은 드레인 전극으로서의 기능을 갖는다.
도 54의 (A) 내지 (C)에 도시된 트랜지스터(300A)는, 채널 에치형의 구조를 갖는 것에 대하여, 도 55의 (A) 내지 (C)에 도시된 트랜지스터(300B)는 채널 보호형의 구조를 갖는다. 본 발명의 일 형태의 산화물 반도체막은, 채널 보호형의 트랜지스터에도 바람직하게 사용할 수 있다.
<4-3. 트랜지스터의 구성예 3>
도 56의 (A)는 트랜지스터(300C)의 상면도이고, 도 56의 (B)는 도 56의 (A)에 도시된 일점쇄선 X1-X2 간의 단면도에 상당하고, 도 56의 (C)는 도 56의 (A)에 도시된 일점쇄선 Y1-Y2 간의 단면도에 상당한다.
도 56의 (A) 내지 (C)에 도시된 트랜지스터(300C)는, 도 55의 (A) 내지 (C)에 도시된 트랜지스터(300B)와 절연막(314 및 316)의 형상이 상이하다. 구체적으로는, 트랜지스터(300C)의 절연막(314 및 316)은 산화물 반도체막(308)의 채널 영역 위에 섬 형상으로 제공된다. 이 외의 구성은 트랜지스터(300B)와 같다.
<4-4. 트랜지스터의 구성예 4>
도 57의 (A)는 트랜지스터(300D)의 상면도이고, 도 57의 (B)는 도 57의 (A)에 도시된 일점쇄선 X1-X2 간의 단면도에 상당하고, 도 57의 (C)는 도 57의 (A)에 도시된 일점쇄선 Y1-Y2 간의 단면도에 상당한다.
도 57의 (A) 내지 (C)에 도시된 트랜지스터(300D)는, 기판(302) 위의 도전막(304)과, 기판(302) 및 도전막(304) 위의 절연막(306)과, 절연막(306) 위의 절연막(307)과, 절연막(307) 위의 산화물 반도체막(308)과, 산화물 반도체막(308) 위의 도전막(312a)과, 산화물 반도체막(308) 위의 도전막(312b)과, 산화물 반도체막(308) 및 도전막(312a 및 312b) 위의 절연막(314)과, 절연막(314) 위의 절연막(316)과, 절연막(316) 위의 절연막(318)과, 절연막(318) 위의 도전막(320a 및 320b)을 갖는다.
또한 트랜지스터(300D)에서, 절연막(306 및 307)은 트랜지스터(300D)의 제 1 게이트 절연막으로서의 기능을 갖고, 절연막(314, 316, 및 318)은 트랜지스터(300D)의 제 2 게이트 절연막으로서의 기능을 갖는다. 또한 트랜지스터(300D)에서, 도전막(304)은 제 1 게이트 전극으로서의 기능을 갖고, 도전막(320a)은 제 2 게이트 전극으로서의 기능을 갖고, 도전막(320b)은 표시 장치에 사용하는 화소 전극으로서의 기능을 갖는다. 또한 도전막(312a)은 소스 전극으로서의 기능을 갖고, 도전막(312b)은 드레인 전극으로서의 기능을 갖는다.
또한 도 57의 (C)에 도시된 바와 같이 도전막(320a)은, 절연막(306, 307, 314, 316, 및 318)에 제공되는 개구부(342b 및 342c)에서 도전막(304)에 접속된다. 따라서 도전막(320a)과 도전막(304)은 같은 전위가 공급된다.
또한 트랜지스터(300D)에서는, 개구부(342b 및 342c)를 제공하고 도전막(320a)과 도전막(304)을 접속하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어 개구부(342b) 또는 개구부(342c) 중 어느 한쪽 개구부만을 형성하고, 도전막(320a)과 도전막(304)을 접속하는 구성, 또는 개구부(342b) 및 개구부(342c)를 제공하지 않고, 도전막(320a)과 도전막(304)을 접속하지 않는 구성으로 하여도 좋다. 또한 도전막(320a)과 도전막(304)을 접속하지 않는 구성의 경우, 도전막(320a)과 도전막(304)에는 각각 상이한 전위를 공급할 수 있다.
또한 도전막(320b)은 절연막(314, 316, 및 318)에 제공되는 개구부(342a)를 통하여 도전막(312b)과 접속된다.
또한 트랜지스터(300D)는 상술한 S-channel 구조를 갖는다.
<4-5. 트랜지스터의 구성예 5>
또한 도 54의 (A) 내지 (C)에 도시된 트랜지스터(300A)가 갖는 산화물 반도체막(308)을 적층 구조로 하여도 좋다. 그 경우의 일례를 도 58의 (A) 및 (B) 그리고 도 59의 (A) 및 (B)에 도시하였다.
도 58의 (A) 및 (B)는 트랜지스터(300E)의 단면도이고, 도 59의 (A) 및 (B)는 트랜지스터(300F)의 단면도이다. 또한 트랜지스터(300E 및 300F)의 상면도는 도 54의 (A)에 도시된 트랜지스터(300A)의 상면도와 같다.
도 58의 (A) 및 (B)에 도시된 트랜지스터(300E)가 갖는 산화물 반도체막(308)은, 산화물 반도체막(308_1)과, 산화물 반도체막(308_2)과, 산화물 반도체막(308_3)을 갖는다. 또한 도 59의 (A) 및 (B)에 도시된 트랜지스터(300F)가 갖는 산화물 반도체막(308)은 산화물 반도체막(308_2)과 산화물 반도체막(308_3)을 갖는다.
또한 도전막(304), 절연막(306), 절연막(307), 산화물 반도체막(308), 산화물 반도체막(308_1), 산화물 반도체막(308_2), 산화물 반도체막(308_3), 도전막(312a 및 312b), 절연막(314), 절연막(316), 절연막(318), 및 도전막(320a 및 320b)으로서는, 각각 상술한 도전막(106), 절연막(116), 절연막(114), 산화물 반도체막(108), 산화물 반도체막(108_1), 산화물 반도체막(108_2), 산화물 반도체막(108_3), 도전막(120a 및 120b), 절연막(104), 절연막(118), 절연막(116), 및 도전막(112)과 같은 재료를 사용할 수 있다.
<4-6. 트랜지스터의 구성예 6>
도 60의 (A)는, 트랜지스터(300G)의 상면도이고, 도 60의 (B)는 도 60의 (A)에 도시된 일점쇄선 X1-X2 간의 단면도에 상당하고, 도 60의 (C)는 도 60의 (A)에 도시된 일점쇄선 Y1-Y2 간의 단면도에 상당한다.
도 60의 (A) 내지 (C)에 도시된 트랜지스터(300G)는, 기판(302) 위의 도전막(304)과, 기판(302) 및 도전막(304) 위의 절연막(306)과, 절연막(306) 위의 절연막(307)과, 절연막(307) 위의 산화물 반도체막(308)과, 산화물 반도체막(308) 위의 도전막(312a)과, 산화물 반도체막(308) 위의 도전막(312b)과, 산화물 반도체막(308), 도전막(312a), 및 도전막(312b)위의 절연막(314)과, 절연막(314) 위의 절연막(316)과, 절연막(316) 위의 도전막(320a)과, 절연막(316) 위의 도전막(320b)을 갖는다.
또한 절연막(306) 및 절연막(307)은, 개구부(351)를 갖고, 절연막(306) 및 절연막(307) 위에는, 개구부(351)를 통하여 도전막(304)과 전기적으로 접속되는 도전막(312c)이 형성된다. 또한 절연막(314) 및 절연막(316)은 도전막(312b)에 달하는 개구부(352a)와 도전막(312c)에 달하는 개구부(352b)를 갖는다.
또한 산화물 반도체막(308)은 도전막(304) 측의 산화물 반도체막(308_2)과, 산화물 반도체막(308_2) 위의 산화물 반도체막(308_3)을 갖는다.
또한 트랜지스터(300G) 위에는 절연막(318)이 제공된다. 절연막(318)은 절연막(316), 도전막(320a), 및 도전막(320b)을 덮도록 형성된다.
또한 트랜지스터(300G)에서, 절연막(306 및 307)은 트랜지스터(300G)의 제 1 게이트 절연막으로서의 기능을 갖고, 절연막(314 및 316)은, 트랜지스터(300G)의 제 2 게이트 절연막으로서의 기능을 갖고, 절연막(318)은 트랜지스터(300G)의 보호 절연막으로서의 기능을 갖는다. 또한 트랜지스터(300G)에서, 도전막(304)은 제 1 게이트 전극으로서의 기능을 갖고, 도전막(320a)은 제 2 게이트 전극으로서의 기능을 갖고, 도전막(320b)은 표시 장치에 사용하는 화소 전극으로서의 기능을 갖는다. 또한 트랜지스터(300G)에서, 도전막(312a)은 소스 전극으로서의 기능을 갖고, 도전막(312b)은 드레인 전극으로서의 기능을 갖는다. 또한 트랜지스터(300G)에서, 도전막(312c)은 접속 전극으로서의 기능을 갖는다.
또한 트랜지스터(300G)는 상술한 S-channel 구조를 갖는다.
또한 트랜지스터(300A 내지 300G)의 구조를 각각 자유로이 조합하여 사용하여도 좋다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태의 금속 산화물막을 갖는 반도체 장치에 대하여 도 61 내지 도 63을 참조하여 설명한다.
<5-1. 반도체 장치의 구성예 1>
도 61은, 실시형태 3에 나타낸 트랜지스터(300D)와 실시형태 2에 나타낸 트랜지스터(100B)를 적층 구조로 하는 경우의 일례의 채널 길이(L) 방향의 단면도이다.
트랜지스터(300D)와 트랜지스터(100B)를 적층 구조로 함으로써 트랜지스터의 배치 면적을 축소시킬 수 있다.
예를 들어 도 61의 구성을 표시 장치의 화소부에 사용함으로써, 상기 표시 장치의 화소 밀도를 높이는 것이 가능해진다. 예를 들어 표시 장치의 화소 밀도가 1000ppi(pixel per inch)를 초과하거나 또는 표시 장치의 화소 밀도가 2000ppi를 초과하는 경우에서도, 도 61에 도시된 바와 같은 배치로 함으로써 화소의 개구율을 높일 수 있다. 또한 ppi는 인치당 화소수를 나타내는 단위이다.
또한 트랜지스터(300D)와 트랜지스터(100B)를 적층 구조로 함으로써, 상술한 구성과 일부 상이한 구성이 된다.
예를 들어 도 61에서 트랜지스터(300D)는 상술한 구성과 이하의 구성이 상이하다.
도 61에 도시된 트랜지스터(300D)는 절연막(318)과 도전막(320a) 사이에 절연막(319)과 절연막(110a)을 갖는다.
절연막(319)으로서는, 절연막(314) 또는 절연막(316)에 나타낸 재료를 사용할 수 있다. 절연막(319)은, 산화물 반도체막(108)과 절연막(318)이 접하지 않도록 제공할 수 있다. 또한 절연막(110a)으로서는, 절연막(110)과 같은 절연막을 가공함으로써 형성된다. 또한 트랜지스터(300D)가 갖는 도전막(320a)과 트랜지스터(100B)가 갖는 도전막(112)은 같은 도전막을 가공함으로써 형성된다.
또한 도 61에 도시된 트랜지스터(100B)는, 도전막(106) 대신에 도전막(312c)을 갖는다. 또한 도 61에 도시된 트랜지스터(100B)는, 절연막(104) 대신에 절연막(314, 316, 318, 및 319)을 갖는다. 절연막(104)을 트랜지스터(300D)가 갖는 절연막(314, 316, 318, 및 319)으로 함으로써, 트랜지스터의 제작 공정을 짧게 할 수 있다.
또한 도 61에서는, 트랜지스터(100B)의 도전막(120b)에 도전막(344)이 접속된다. 또한 도전막(344)은 절연막(122)에 제공된 개구부(342)를 통하여 도전막(120b)에 전기적으로 접속된다. 또한 도전막(344)으로서는 도전막(320a)에 사용할 수 있는 재료를 적용하면 좋다. 또한 도전막(344)은 표시 장치의 화소 전극으로서의 기능을 갖는다.
또한 도 61에서는, 트랜지스터(300D)와 트랜지스터(100B)가 적층 구조인 경우에 대하여 설명하였지만, 이에 한정되지 않는다. 예를 들어 도 62 및 도 63에 도시된 구성으로 하여도 좋다.
<5-2. 반도체 장치의 구성예 2>
도 62는 트랜지스터(950)와 실시형태 3에 나타낸 트랜지스터(300A)를 적층 구조로 하는 경우의 일례의 채널 길이(L) 방향의 단면도이다.
도 62에 도시된 트랜지스터(950)는 기판(952)과, 기판(952) 위의 절연막(954)과, 절연막(954) 위의 반도체막(956)과, 반도체막(956) 위의 절연막(958)과, 절연막(958) 위의 도전막(960)과, 절연막(954), 반도체막(956), 및 도전막(960) 위의 절연막(962)과, 절연막(962) 위의 절연막(964)과, 반도체막(956)에 전기적으로 접속되는 도전막(966a 및 966b)을 갖는다. 또한 트랜지스터(950) 위에는 절연막(968)이 제공된다.
반도체막(956)은 실리콘을 갖는다. 특히 반도체막(956)은 결정성의 실리콘을 갖는 것이 바람직하다. 트랜지스터(950)는, 소위 저온 폴리실리콘을 사용한 트랜지스터이다. 예를 들어 표시 장치의 구동 회로부에, 저온 폴리실리콘을 사용한 트랜지스터를 사용함으로써 높은 전계 효과 이동도를 얻을 수 있어 바람직하다. 또한 트랜지스터(300A)를, 예를 들어 표시 장치의 화소부에 사용하면 소비전력을 억제할 수 있어 바람직하다.
또한 기판(952)에는, 유리 기판 또는 플라스틱 기판 등을 사용할 수 있다. 또한 절연막(954)은, 트랜지스터(950)의 하지 절연막으로서의 기능을 갖는다. 절연막(954)에는, 예를 들어 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘 등을 사용할 수 있다. 절연막(958)은 트랜지스터(950)의 게이트 절연막으로서의 기능을 갖는다. 절연막(958)에는 절연막(954)에 열거한 재료를 사용할 수 있다. 도전막(960)은 트랜지스터(950)의 게이트 전극으로서의 기능을 갖는다. 도전막(960)에는, 상술한 형태에서 나타낸 도전막(312a, 312b, 120a, 및 120b) 등과 같은 재료를 사용할 수 있다. 절연막(962, 964, 및 968)은 트랜지스터(950)의 보호 절연막으로서의 기능을 갖는다. 또한 도전막(966a 및 966b)은 트랜지스터(950)의 소스 전극 및 드레인 전극으로서의 기능을 갖는다. 도전막(966a 및 966b)에는 상술한 실시형태에서 나타낸 도전막(312a, 312b, 120a, 및 120b) 등과 같은 재료를 사용할 수 있다.
또한 트랜지스터(950)와 트랜지스터(300A) 사이에는, 절연막(970)과 절연막(972)이 제공된다. 또한 트랜지스터(300A)를 덮어 절연막(974)이 제공된다. 절연막(970)은 배리어막으로서의 기능을 갖는다. 구체적으로는, 절연막(970)은 트랜지스터(950)가 갖는 불순물, 예를 들어 수소 등이 트랜지스터(300A) 측에 들어가지 않도록 형성된다. 또한 절연막(972)은 트랜지스터(300A)의 하지 절연막으로서의 기능을 갖는다.
절연막(970)으로서는 예를 들어 수소의 방출이 적고, 수소의 확산을 억제할 수 있는 재료가 바람직하다. 상기 재료로서는, 질화 실리콘, 산화 알루미늄 등을 들 수 있다. 또한 절연막(972)은 예를 들어 과잉 산소를 갖는 것이 바람직하다. 절연막(972)에는 절연막(314 및 316)에 나타낸 재료를 사용할 수 있다.
또한 도 62에서는, 트랜지스터(950)와 트랜지스터(300A)가 중첩되지 않는 구조로 하였지만 이에 한정되지 않고, 예를 들어 트랜지스터(950)의 채널 영역과 트랜지스터(300A)의 채널 영역을, 중첩되도록 배치하여도 좋다. 이 경우의 일례를 도 63에 도시하였다. 도 63은, 트랜지스터(950)와 트랜지스터(300A)를 적층 구조로 하는 경우의 일례의 채널 길이(L) 방향의 단면도이다. 도 63에 도시된 바와 같은 구성으로 함으로써 트랜지스터의 배치 면적을 더 축소시킬 수 있다.
또한 도시하지 않았지만, 트랜지스터(950)와 실시형태 2 및 3에 나타낸 그 외의 트랜지스터(예를 들어 트랜지스터(100A 내지 100K) 및 트랜지스터(300B 내지 300G))를 적층 구조로 하여도 좋다.
이와 같이 본 발명의 일 형태의 금속 산화물막은, 다양한 형상의 트랜지스터가 적층된 구조에도 바람직하게 사용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 상술한 실시형태에서 예시된 트랜지스터를 갖는 표시 장치의 일례에 대하여, 도 64 내지 도 71을 사용하여 이하에서 설명한다.
도 64는 표시 장치의 일례를 도시한 상면도이다. 도 64에 도시된 표시 장치(700)는, 제 1 기판(701) 위에 제공된 화소부(702)와, 제 1 기판(701)에 제공된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)와, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 배치되는 밀봉재(712)와, 제 1 기판(701)에 마주 향하도록 제공되는 제 2 기판(705)을 갖는다. 또한, 제 1 기판(701)과 제 2 기판(705)은 밀봉재(712)에 의하여 밀봉된다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 제 1 기판(701), 밀봉재(712), 및 제 2 기판(705)에 의하여 밀봉된다. 또한, 도 64에는 도시하지 않았지만, 제 1 기판(701)과 제 2 기판(705) 사이에는 표시 소자가 제공된다.
또한 표시 장치(700)는 제 1 기판(701) 위의 밀봉재(712)에 의하여 둘러싸인 영역과는 상이한 영역에 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)와 각각 전기적으로 접속되는 FPC 단자부(708)(FPC: Flexible printed circuit)가 제공된다. 또한, FPC 단자부(708)에는 FPC(716)가 접속되고, FPC(716)에 의하여 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 각종 신호 등이 공급된다. 또한, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에는 신호선(710)이 각각 접속된다. FPC(716)에 의하여 공급되는 각종 신호 등은 신호선(710)을 통하여 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 공급된다.
또한, 표시 장치(700)에 게이트 드라이버 회로부(706)를 복수로 제공하여도 좋다. 또한, 표시 장치(700)로서는, 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)를 화소부(702)와 같은 제 1 기판(701)에 형성하는 예를 나타내었지만, 이 구성에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(706)만을 제 1 기판(701)에 형성하여도 좋다, 또는 소스 드라이버 회로부(704)만을 제 1 기판(701)에 형성하여도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을, 제 1 기판(701)에 형성하는 구성으로 하여도 좋다. 또한, 별도로 형성한 구동 회로 기판의 접속 방법은 특별히 한정되지 않고, COG(Chip On Glass) 방법, 와이어 본딩 방법 등을 사용할 수 있다.
또한 표시 장치(700)가 갖는 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 갖는다.
또한 표시 장치(700)는 다양한 소자를 가질 수 있다. 상기 소자의 일례로서는, 예를 들어, 일렉트로루미네선스(EL) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자, LED 등), 발광 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크 소자, 전기 영동 소자, 일렉트로웨팅 소자, 플라스마 디스플레이 패널(PDP), MEMS(마이크로 일렉트로 메커니컬 시스템) 디스플레이(예를 들어, 그레이팅 라이트 밸브(GLV), 디지털 마이크로 미러 디바이스(DMD), 디지털 마이크로 셔터(DMS) 소자, 간섭 측정 변조 디스플레이(IMOD) 소자 등), 압전 세라믹 디스플레이 등을 들 수 있다.
또한 EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드 이미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 소자 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는 전자 페이퍼 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 구현하는 경우에는, 화소 전극의 일부 또는 전부가 반사 전극으로서의 기능을 갖도록 하면 좋다. 예를 들어, 화소 전극의 일부 또는 전부가 알루미늄, 은 등을 갖도록 하면 좋다. 또한 이 경우, 반사 전극 아래에 SRAM 등 기억 회로를 제공할 수도 있다. 이로써, 소비전력을 더 저감시킬 수 있다.
또한, 표시 장치(700)에서의 표시 방식으로서는, 프로그레시브 방식, 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때, 화소에서 제어하는 색 요소로서는 RGB(R는 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어, R 화소와 G 화소와 B 화소와 W(백색) 화소의 4화소로 구성되어도 좋다. 또는 펜타일(pentile) 배열과 같이, RGB 중 2색으로 하나의 색 요소를 구성하고, 색 요소에 따라 상이한 2색을 선택함으로써 구성하여도 좋다. 또는 RGB에 황색, 시안, 마젠타 등 중 1색 이상을 추가하여도 좋다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 단, 개시하는 발명은 컬러 표시의 표시 장치에 한정되지 않고, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 백라이트(유기 EL 소자, 무기 EL 소자, LED, 및 형광등 등)에 백색 발광(W)을 사용하여 표시 장치를 풀컬러 표시하기 위하여 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 착색층은 예를 들어 적색(R), 녹색(G), 청색(B), 황색(Y) 등을 적절히 조합하여 사용할 수 있다. 착색층을 사용함으로써, 착색층을 사용하지 않는 경우와 비교하여 색 재현성을 높일 수 있다. 이 경우, 착색층을 갖는 영역과, 착색층을 갖지 않는 영역을 배치함으로써, 착색층을 갖지 않는 영역에서의 백색광을 직접 표시에 이용하여도 좋다. 일부에 착색층을 갖지 않는 영역을 배치함으로써, 밝은 표시를 수행할 때 착색층에 의한 휘도 저하를 저감시킬 수 있어, 소비전력을 20% 내지 30% 정도 저감시킬 수 있는 경우가 있다. 단, 유기 EL 소자나 무기 EL 소자 등의 자발광 소자를 사용하여 풀컬러 표시하는 경우, R, G, B, Y, 및 W를 각 발광색을 갖는 소자로부터 발광시켜도 좋다. 자발광 소자를 사용함으로써, 착색층을 사용한 경우보다 소비전력을 더 저감시킬 수 있는 경우가 있다.
또한 컬러화 방식으로서는, 상술한 백색 발광으로부터의 발광의 일부를 컬러 필터를 통과시킴으로써 적색, 녹색, 청색으로 변환하는 방식(컬러 필터 방식) 외에, 적색, 녹색, 청색의 발광을 각각 이용하는 방식(3색 방식), 또는 청색 발광으로부터의 발광의 일부를 적색이나 녹색으로 변환하는 방식(색 변환 방식, 퀀텀닷(quantum dot) 방식)을 적용하여도 좋다.
본 실시형태에서는, 표시 소자로서 액정 소자 및 EL 소자를 사용하는 구성에 대하여 도 65 내지 도 67을 사용하여 설명한다. 또한, 도 65 및 도 66은 도 64에 도시된 일점쇄선 Q-R에서의 단면도이며 표시 소자로서 액정 소자를 사용한 구성이다. 또한, 도 67은 도 64에 도시된 일점쇄선 Q-R에서의 단면도이며 표시 소자로서 EL 소자를 사용한 구성이다.
우선 도 65 내지 도 67에 도시된 공통 부분에 대하여 설명한 다음, 상이한 부분에 대하여 이하에 설명한다.
<6-1. 표시 장치의 공통 부분에 관한 설명>
도 65 내지 도 67에 도시된 표시 장치(700)는 리드 배선부(711)와, 화소부(702)와, 소스 드라이버 회로부(704)와, FPC 단자부(708)를 갖는다. 또한, 리드 배선부(711)는 신호선(710)을 갖는다. 또한, 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 갖는다. 또한, 소스 드라이버 회로부(704)는 트랜지스터(752)를 갖는다.
트랜지스터(750) 및 트랜지스터(752)는 상술한 트랜지스터(100B)와 같은 구성이다. 또한 트랜지스터(750) 및 트랜지스터(752)의 구성에 대해서는, 상술한 실시형태에 나타낸 것 외의 트랜지스터를 사용하여도 좋다.
본 실시형태에서 사용하는 트랜지스터는 고순도화되고, 산소 결손의 형성이 억제된 산화물 반도체막을 갖는다. 상기 트랜지스터는 오프 전류를 낮출 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 삭감시킬 수 있기 때문에, 소비전력을 억제하는 효과를 나타낸다.
또한, 본 실시형태에서 사용하는 트랜지스터는, 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 예를 들어, 이와 같은 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용되는 드라이버 트랜지스터를 동일한 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서, 실리콘 웨이퍼 등에 의하여 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품 점수를 삭감할 수 있다. 또한, 화소부에서도 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
용량 소자(790)는 트랜지스터(750)가 갖는 제 1 게이트 전극으로서 기능하는 도전막과 동일한 도전막을 가공하는 공정을 거쳐 형성되는 하부 전극과, 트랜지스터(750)가 갖는 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 도전막을 가공하는 공정을 거쳐 형성되는 상부 전극을 갖는다. 또한, 하부 전극과 상부 전극 사이에는 트랜지스터(750)가 갖는 제 1 게이트 절연막으로서 기능하는 절연막과 동일한 절연막을 형성하는 공정을 거쳐 형성되는 절연막과, 트랜지스터(750)의 보호 절연막으로서 기능하는 절연막과 동일한 절연막을 형성하는 공정을 거쳐 형성되는 절연막이 제공된다. 즉, 용량 소자(790)는 한 쌍의 전극 사이에 유전체막으로서 기능하는 절연막이 끼워진 적층형의 구조이다.
또한 도 65 내지 도 67에서, 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에 평탄화 절연막(770)이 제공된다.
또한 도 65 내지 도 67에서는 화소부(702)가 갖는 트랜지스터(750) 및 소스 드라이버 회로부(704)가 갖는 트랜지스터(752)로서 같은 구조의 트랜지스터를 사용하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 화소부(702)와 소스 드라이버 회로부(704)는 상이한 트랜지스터를 사용하여도 좋다. 구체적으로는, 화소부(702)에 톱 게이트형 트랜지스터를 사용하고 소스 드라이버 회로부(704)에 보텀 게이트형 트랜지스터를 사용하는 구성, 또는 화소부(702)에 보텀 게이트형 트랜지스터를 사용하고, 소스 드라이버 회로부(704)에 톱 게이트형 트랜지스터를 사용하는 구성 등을 들 수 있다. 또한 상기 소스 드라이버 회로부(704)를 게이트 드라이버 회로부로 바꿔 읽어도 좋다.
또한 신호선(710)은 트랜지스터(750 및 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정을 거쳐 형성된다. 신호선(710)으로서, 예를 들어, 구리 원소를 포함하는 재료를 사용한 경우, 배선 저항에 기인하는 신호 지연 등이 적고, 대화면에서의 표시가 가능해진다.
또한 FPC 단자부(708)는 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 갖는다. 또한, 접속 전극(760)은 트랜지스터(750 및 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정을 거쳐 형성된다. 또한, 접속 전극(760)은 FPC(716)가 갖는 단자와, 이방성 도전막(780)을 통하여, 전기적으로 접속된다.
또한 제 1 기판(701) 및 제 2 기판(705)으로서는, 예를 들어 유리 기판을 사용할 수 있다. 또한, 제 1 기판(701) 및 제 2 기판(705)으로서 가요성을 갖는 기판을 사용하여도 좋다. 상기 가요성을 갖는 기판으로서는, 예를 들어 플라스틱 기판 등을 들 수 있다.
또한 제 1 기판(701)과 제 2 기판(705) 사이에는 구조체(778)가 제공된다. 구조체(778)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이고 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 또한, 구조체(778)로서는 구(球)상 스페이서를 사용하여도 좋다.
또한, 제 2 기판(705) 측에는 블랙 매트릭스로서 기능하는 차광막(738)과, 컬러 필터로서 기능하는 착색막(736)과, 차광막(738) 및 착색막(736)에 접촉하는 절연막(734)이 제공된다.
<6-2. 액정 소자를 사용하는 표시 장치의 구성예>
도 65에 도시된 표시 장치(700)는 액정 소자(775)를 갖는다. 액정 소자(775)는 도전막(772), 도전막(774), 및 액정층(776)을 갖는다. 도전막(774)은 제 2 기판(705) 측에 제공되고 대향 전극으로서의 기능을 갖는다. 도 65에 도시된 표시 장치(700)는 도전막(772)과 도전막(774) 사이에 인가되는 전압에 의하여 액정층(776)의 배향 상태가 바뀜으로써 광의 투과 및 비투과가 제어되어 화상을 표시할 수 있다.
또한, 도전막(772)은 트랜지스터(750)가 갖는 소스 전극 또는 드레인 전극으로서 기능하는 도전막과 전기적으로 접속된다. 도전막(772)은 평탄화 절연막(770) 위에 형성되고 화소 전극, 즉 표시 소자의 한쪽 전극으로서 기능한다.
도전막(772)으로서는, 가시광에 대하여 투광성이 있는 도전막, 또는 가시광에 대하여 반사성이 있는 도전막을 사용할 수 있다. 가시광에 대하여 투광성이 있는 도전막에는, 예를 들어 인듐(In), 아연(Zn), 및 주석(Sn) 중으로부터 선택된 1종류를 포함한 재료를 사용하면 좋다. 가시광에 대하여 반사성이 있는 도전막에는, 예를 들어, 알루미늄 또는 은을 포함하는 재료를 사용하면 좋다.
도전막(772)에, 가시광에 대하여 반사성이 있는 도전막을 사용하는 경우, 표시 장치(700)는 반사형 액정 표시 장치가 된다. 또한 도전막(772)에, 가시광에 대하여 투광성이 있는 도전막을 사용하는 경우, 표시 장치(700)는 투과형 액정 표시 장치가 된다.
또한 도전막(772) 위의 구성을 바꿈으로써, 액정 소자의 구동 방식을 바꿀 수 있다. 이 경우의 일례를 도 66에 도시하였다. 또한 도 66에 도시된 표시 장치(700)는, 액정 소자의 구동 방식으로서 횡전계 방식(예를 들어, FFS 모드)을 사용하는 구성의 일례이다. 도 66에 도시된 구성의 경우, 도전막(772) 위에 절연막(773)이 제공되고, 절연막(773) 위에 도전막(774)이 제공된다. 이 경우, 도전막(774)은 공통 전극(코먼 전극이라고도 함)으로서의 기능을 갖고, 절연막(773)을 통하여 도전막(772)과 도전막(774) 사이에 생기는 전계에 의하여 액정층(776)의 배향 상태를 억제할 수 있다.
또한, 도 65 및 도 66에서 도시하지 않았지만, 도전막(772) 및 도전막(774) 중 어느 한쪽 또는 양쪽의, 액정층(776)과 접촉되는 측에 각각 배향막을 제공하는 구성으로 하여도 좋다. 또한, 도 65 및 도 66에서 도시하지 않았지만, 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절히 제공하여도 좋다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 사용하여도 좋다. 또한 광원으로서 백라이트, 사이드 라이트 등을 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 및 반강유전성 액정 등을 사용할 수 있다. 이러한 액정 재료는 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 및 등방상 등을 나타낸다.
또한, 횡전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상들 중 하나이며, 콜레스테릭 액정을 승온해나가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서만 발현하기 때문에, 온도 범위를 개선하기 위하여 수 중량% 이상의 키랄제가 혼합된 액정 조성물이 액정층에 사용된다. 블루상을 나타내는 액정과 키랄제를 포함한 액정 조성물은 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하다. 또한, 배향막을 제공하지 않아도 되기 때문에 러빙 처리도 불필요하게 되어, 러빙 처리로 인한 정전 파괴를 방지할 수 있고, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 또한 블루상을 나타내는 액정 재료는 시야각 의존성이 작다.
또한, 표시 소자로서 액정 소자를 사용하는 경우, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한 표시 장치(700)는 노멀리 블랙형 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치로 하여도 좋다. 수직 배향 모드로서는 몇 가지를 들 수 있지만, 예를 들어 MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV 모드 등을 사용할 수 있다.
<6-3. 발광 소자를 사용하는 표시 장치>
도 67에 도시된 표시 장치(700)는 발광 소자(782)를 갖는다. 발광 소자(782)는 도전막(772), EL층(786), 및 도전막(788)을 갖는다. 도 67에 도시된 표시 장치(700)는 발광 소자(782)가 갖는 EL층(786)이 발광함으로써 화상을 표시할 수 있다. 또한 EL층(786)은 유기 화합물 또는 퀀텀닷 등의 무기 화합물을 갖는다.
유기 화합물에 사용할 수 있는 재료로서는, 형광성 재료 또는 인광성 재료 등을 들 수 있다. 또한, 퀀텀닷에 사용할 수 있는 재료로서는 콜로이드상 퀀텀닷 재료, 합금형 퀀텀닷 재료, 코어 셸형 퀀텀닷 재료, 및 코어형 퀀텀닷 재료 등을 들 수 있다. 또한 12족과 16족, 13족과 15족, 또는 14족과 16족의 원소군을 포함하는 재료를 사용하여도 좋다. 또는 카드뮴(Cd), 셀레늄(Se), 아연(Zn), 황(S), 인(P), 인듐(In), 텔루륨(Te), 납(Pb), 갈륨(Ga), 비소(As), 및 알루미늄(Al) 등의 원소를 갖는 퀀텀닷 재료를 사용하여도 좋다.
또한 상술한 유기 화합물 및 무기 화합물은, 예를 들어 증착법(진공 증착법을 포함함), 액적 토출법(잉크젯법이라고도 함), 도포법, 및 그라비어 인쇄법 등의 방법을 사용하여 형성할 수 있다. 또한 EL층(786)은 저분자 재료, 중분자 재료(올리고머, 덴드리머를 포함함), 또는 고분자 재료를 포함하여도 좋다.
여기서, 액적 토출법을 사용하여 EL층(786)을 형성하는 방법에 대하여 도 68의 (A) 내지 (D)를 사용하여 설명한다. 도 68의 (A) 내지 (D)는 EL층(786)의 제작 방법을 설명하는 단면도이다.
우선, 평탄화 절연막(770) 위에 도전막(772)이 형성되고, 도전막(772)의 일부를 덮도록 절연막(730)이 형성된다(도 68의 (A) 참조).
다음에, 절연막(730)의 개구인 도전막(772)의 노출 부분에 액적 토출 장치(783)로부터 액적(784)을 토출하여, 조성물을 포함하는 층(785)을 형성한다. 액적(784)은 용매를 포함하는 조성물이며 도전막(772) 위에 부착된다(도 68의 (B) 참조).
또한 액적(784)을 토출하는 공정을 감압하에서 수행하여도 좋다.
다음에, 조성물을 포함하는 층(785)으로부터 용매를 제거하고 고체화함으로써 EL층(786)을 형성한다(도 68의 (C) 참조).
또한 용매의 제거 방법으로서는 건조 공정 또는 가열 공정을 수행하면 좋다.
다음에 EL층(786) 위에 도전막(788)을 형성하여 발광 소자(782)를 형성한다(도 68의 (D) 참조).
이와 같이, EL층(786)을 액적 토출법으로 형성하면, 선택적으로 조성물을 토출할 수 있기 때문에, 재료의 낭비를 삭감할 수 있다. 또한 형상을 가공하기 위한 리소그래피 공정 등도 필요하지 않아, 공정도 간략화할 수 있으므로 저비용화를 달성할 수 있다.
또한 상술한 액적 토출법이란, 조성물의 토출구를 갖는 노즐, 또는 하나 또는 복수의 노즐을 갖는 헤드 등 액적을 토출하는 수단을 갖는 것의 총칭으로 한다.
다음에 액적 토출법에 사용하는 액적 토출 장치에 대하여 도 69를 사용하여 설명한다. 도 69는 액적 토출 장치(1400)를 설명하기 위한 개념도이다.
액적 토출 장치(1400)는 액적 토출 수단(1403)을 갖는다. 또한 액적 토출 수단(1403)은 헤드(1405) 및 헤드(1412)를 갖는다.
헤드(1405) 및 헤드(1412)는 제어 수단(1407)에 접속되고, 이것이 컴퓨터(1410)에 의하여 제어됨으로써, 미리 프로그래밍된 패턴으로 묘화할 수 있다.
또한 묘화하는 타이밍으로서는, 예를 들어 기판(1402) 위에 형성된 마커(1411)를 기준으로 수행하면 좋다. 또는 기판(1402)의 가장자리를 기준으로 하여 기준점을 확정시켜도 좋다. 여기서는 마커(1411)를 촬상 수단(1404)으로 검출하고, 화상 처리 수단(1409)에 의하여 디지털 신호로 변환한 것을 컴퓨터(1410)로 인식하고, 제어 신호를 발생시켜 제어 수단(1407)에 보낸다.
촬상 수단(1404)으로서는, 전하 결합 소자(CCD)나 상보형 금속 산화물 반도체(CMOS)를 이용한 이미지 센서 등을 사용할 수 있다. 또한, 기판(1402) 위에 형성되어야 할 패턴의 정보는 기억 매체(1408)에 저장되어 있고, 이 정보에 의거하여 제어 수단(1407)에 제어 신호를 보내고, 액적 토출 수단(1403)의 개개의 헤드(1405) 및 헤드(1412)를 개별로 제어할 수 있다. 토출하는 재료는 재료 공급원(1413) 및 재료 공급원(1414)으로부터 배관을 통하여 헤드(1405), 헤드(1412)에 각각 제공된다.
헤드(1405) 내부는 점선(1406)이 나타내는 바와 같이 액상의 재료를 충전하는 공간과, 토출구인 노즐을 갖는 구조가 되어 있다. 도시하지 않았지만, 헤드(1412)도 헤드(1405)와 같은 내부 구조를 갖는다. 헤드(1405) 및 헤드(1412)의 노즐을 상이한 사이즈로 하면, 상이한 재료를 상이한 폭으로 동시에 묘화할 수 있다. 하나의 헤드로 복수 종류의 발광 재료 등을 각각 토출하여 묘화할 수 있고, 넓은 영역에 묘화하는 경우에는, 스루풋을 향상시키기 위하여 복수의 노즐로부터 같은 재료를 동시에 토출하여 묘화할 수 있다. 대형 기판을 사용하는 경우, 헤드(1405) 및 헤드(1412)는 기판 위를, 도 69의 X, Y, Z의 화살표 방향으로 자유롭게 주사하여, 묘화하는 영역을 자유롭게 설정할 수 있으므로, 같은 패턴을 하나의 기판에 복수 묘화할 수 있다.
또한 조성물을 토출하는 공정을 감압하에서 수행하여도 좋다. 토출 시에 기판을 가열하여도 좋다. 조성물을 토출한 후, 건조 및 소성 중 한쪽 또는 양쪽 공정을 수행한다. 건조와 소성의 공정은 양쪽 모두 가열 처리 공정이지만, 그 목적, 온도, 및 시간이 상이하다. 건조 공정 및 소성 공정은 상압하 또는 감압하에서 레이저 광 조사나 순간 열 어닐, 가열로를 사용한 가열 등에 의하여 수행된다. 또한 이 가열 처리를 수행하는 타이밍, 가열 처리 횟수는 특별히 한정되지 않는다. 건조와 소성의 공정을 양호하게 수행하기 위해서는, 그때 온도는 기판의 재질 및 조성물의 성질에 의존한다.
상술한 바와 같이 하여, 액적 토출 장치를 사용하여 EL층(786)을 형성할 수 있다.
다시, 도 67에 도시된 표시 장치(700)의 설명으로 되돌아간다.
또한, 도 67에 도시된 표시 장치(700)에는 평탄화 절연막(770) 및 도전막(772) 위에 절연막(730)이 제공된다. 절연막(730)은 도전막(772)의 일부를 덮는다. 또한, 발광 소자(782)는 톱 이미션 구조이다. 따라서, 도전막(788)은 투광성을 기지며, EL층(786)이 발하는 광을 투과시킨다. 또한, 본 실시형태에서는 톱 이미션 구조에 대하여 예시하지만, 이에 한정되지 않는다. 예를 들어, 도전막(772) 측으로 광을 사출하는 보텀 이미션 구조나, 도전막(772) 및 도전막(788)의 양쪽으로 광을 사출하는 듀얼 이미션 구조에도 적용할 수 있다.
또한, 발광 소자(782)와 중첩되는 위치에 착색막(736)이 제공되고, 절연막(730)과 중첩되는 위치, 리드 배선부(711), 및 소스 드라이버 회로부(704)에 차광막(738)이 제공된다. 또한, 착색막(736) 및 차광막(738)은 절연막(734)으로 덮여 있다. 또한 발광 소자(782)와 절연막(734) 사이는 밀봉막(732)으로 충전되어 있다. 또한, 도 67에 도시된 표시 장치(700)에서는 착색막(736)을 제공하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, EL층(786)을 화소마다 구분하여 형성하는 경우에는 착색막(736)을 제공하지 않는 구성으로 하여도 좋다.
<6-4. 표시 장치에 입출력 장치를 제공하는 구성예>
또한, 도 66 및 도 67에 도시된 표시 장치(700)에 입출력 장치를 제공하여도 좋다. 상기 입출력 장치로서는 예를 들어 터치 패널 등을 들 수 있다.
도 66에 도시된 표시 장치(700)에 터치 패널(791)을 제공하는 구성을 도 70에, 도 67에 도시된 표시 장치(700)에 터치 패널(791)을 제공하는 구성을 도 71에, 각각 도시하였다.
도 70은 도 66에 도시된 표시 장치(700)에 터치 패널(791)을 제공하는 구성의 단면도이고, 도 71은 도 67에 도시된 표시 장치(700)에 터치 패널(791)을 제공하는 구성의 단면도이다.
우선, 도 70 및 도 71에 도시된 터치 패널(791)에 대하여, 이하에서 설명한다.
도 70 및 도 71에 도시된 터치 패널(791)은 기판(705)과 착색막(736) 사이에 제공되는, 소위 인셀형의 터치 패널이다. 터치 패널(791)은 차광막(738) 및 착색막(736)을 형성하기 전에, 기판(705) 측에 형성하면 좋다.
또한 터치 패널(791)은 차광막(738), 절연막(792), 전극(793), 전극(794), 절연막(795), 전극(796), 및 절연막(797)을 갖는다. 예를 들어 손가락이나 스타일러스 등의 피검지체가 근접함으로써, 전극(793)과 전극(794)의 상호 용량의 변화를 검지할 수 있다.
또한, 도 70 및 도 71에 도시된 트랜지스터(750) 상방에서는, 전극(793)과 전극(794)의 교차부를 명시하였다. 전극(796)은 절연막(795)에 제공된 개구부를 통하여, 전극(794)을 끼우는 2개의 전극(793)과 전기적으로 접속된다. 또한 도 70 및 도 71에서는, 전극(796)이 제공되는 영역을 화소부(702)에 제공한 구성을 예시하였지만, 이에 한정되지 않고, 예를 들어 소스 드라이버 회로부(704)에 형성하여도 좋다.
전극(793) 및 전극(794)은 차광막(738)과 중첩되는 영역에 제공된다. 도 70에 도시된 바와 같이, 전극(793)은 액정 소자(775)와 중첩되지 않도록 제공되는 것이 바람직하다. 또한, 도 71에 도시된 바와 같이, 전극(793)은 발광 소자(782)와 중첩되지 않도록 제공되는 것이 바람직하다. 바꿔 말하면, 전극(793)은 발광 소자(782) 및 액정 소자(775)와 중첩되는 영역에 개구부를 갖는다. 즉, 전극(793)은 메시 형상을 갖는다. 이러한 구성으로 함으로써, 전극(793)은 발광 소자(782)가 사출하는 광을 차단하지 않는 구성으로 할 수 있다. 또는, 전극(793)은 액정 소자(775)를 투과하는 광을 차단하지 않는 구성으로 할 수 있다. 따라서, 터치 패널(791)을 배치하는 것으로 인한 휘도의 저하가 매우 적기 때문에, 시인성이 높고, 또한 소비전력이 저감된 표시 장치를 실현할 수 있다. 또한, 전극(794)도 같은 구성으로 하면 좋다.
또한, 전극(793) 및 전극(794)이 발광 소자(782)와 중첩되지 않기 때문에, 전극(793) 및 전극(794)에는 가시광의 투과율이 낮은 금속 재료를 사용할 수 있다. 또는, 전극(793) 및 전극(794)이 액정 소자(775)와 중첩되지 않기 때문에, 전극(793) 및 전극(794)에는 가시광의 투과율이 낮은 금속 재료를 사용할 수 있다.
그러므로, 가시광의 투과율이 높은 산화물 재료를 사용한 전극과 비교하여, 전극(793) 및 전극(794)의 저항을 낮출 수 있어, 터치 패널의 센서 감도를 향상시킬 수 있다.
예를 들어 전극(793, 794, 및 796)에는 도전성 나노 와이어를 사용하여도 좋다. 상기 나노 와이어는 직경의 평균값이 1nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 25nm 이하의 크기로 하면 좋다. 또한 상기 나노와이어로서는, Ag 나노와이어, Cu 나노와이어, 또는 Al 나노와이어 등의 금속 와이어, 또는 카본 나노 튜브 등을 사용하면 좋다. 예를 들어 전극(793, 794, 및 796) 중 어느 하나 또는 전부에 Ag 나노와이어를 사용하는 경우, 가시광의 광 투과율을 89% 이상, 시트 저항값을 40Ω/□ 이상 100Ω/□ 이하로 할 수 있다.
또한, 도 70 및 도 71에서는, 인셀형의 터치 패널의 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 표시 장치(700) 위에 형성되는, 소위 온셀형의 터치 패널이나, 표시 장치(700)에 접착시켜 사용되는, 소위 아웃셀형의 터치 패널로 하여도 좋다.
이와 같이, 본 발명의 일 형태의 표시 장치는 다양한 형태의 터치 패널과 조합하여 사용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치의 일례에 대하여 설명한다. 본 실시형태에서 나타내는 트랜지스터는, 미세화에 적합한 트랜지스터이다.
<7-1. 미세화에 적합한 트랜지스터의 구성예>
도 72의 (A) 내지 (C)에는 트랜지스터(200)의 일례를 도시하였다. 도 72의 (A)는 트랜지스터(200)의 상면도이다. 또한 도면의 명료화를 위하여, 도 72의 (A)에서, 일부의 막은 생략되어 있다. 또한 도 72의 (B)는 도 72의 (A)에 도시된 일점쇄선 X1-X2에 대응하는 단면도이고, 도 72의 (C)는 Y1-Y2에 대응하는 단면도이다.
트랜지스터(200)는 게이트 전극으로서 기능하는 도전체(205)(도전체(205a) 및 도전체(205b)) 및 도전체(260)(도전체(260a) 및 도전체(260b))와, 게이트 절연층으로서 기능하는 절연체(220), 절연체(222), 절연체(224), 및 절연체(250)와, 채널이 형성되는 영역을 갖는 산화물 반도체(230)와, 소스 및 드레인 중 한쪽으로서 기능하는 도전체(240a)와, 소스 및 드레인 중 다른 쪽으로서 기능하는 도전체(240b)와, 과잉 산소를 갖는 절연체(280)를 갖는다.
또한, 산화물 반도체(230)는 산화물 반도체(230a), 산화물 반도체(230a) 위의 산화물 반도체(230b), 및 산화물 반도체(230b) 위의 산화물 반도체(230c)를 갖는다. 또한 트랜지스터(200)를 온시키면, 주로 산화물 반도체(230b)에 전류가 흐른다(채널이 형성된다). 한편, 산화물 반도체(230a) 및 산화물 반도체(230c)는 산화물 반도체(230b)와의 계면 근방(혼합 영역이 되어 있는 경우도 있음)에 전류가 흐르는 경우가 있긴 하지만, 그 외의 영역은 절연체로서 기능하는 경우가 있다.
도 72의 (A) 내지 (C)에 도시된 구조는, 게이트 전극으로서 기능하는 도전체(260)가 도전체(260a) 및 도전체(260b)를 갖는 적층 구조이다. 또한, 게이트 전극으로서 기능하는 도전체(260) 위에 절연체(270)를 갖는다.
도전체(205)는 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 스칸듐 중으로부터 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 타이타늄막, 질화 몰리브데넘막, 질화 텅스텐막) 등이다. 또는 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다.
예를 들어, 도전체(205a)로서 수소에 대한 배리어성을 갖는 도전체인 질화 탄탈럼 등을 사용하고, 도전체(205b)로서 도전성이 높은 텅스텐을 적층하면 좋다. 상술한 조합을 사용함으로써, 배선으로서의 도전성을 유지하면서 산화물 반도체(230)로의 수소의 확산을 억제할 수 있다. 또한, 도 72의 (A) 내지 (C)에서는 도전체(205a) 및 도전체(205b)의 2층 구조를 도시하였지만, 이 구성에 한정되지 않고, 단층이어도 좋고 3층 이상의 적층 구조이어도 좋다.
절연체(220) 및 절연체(224)는 산화 실리콘막이나 산화 질화 실리콘막 등, 산소를 포함하는 절연체인 것이 바람직하다. 특히, 절연체(224)로서 과잉 산소를 포함하는(화학량론적 조성보다 과잉으로 산소를 포함하는) 절연체를 사용하는 것이 바람직하다. 이와 같은 과잉 산소를 포함하는 절연체를, 트랜지스터(200)를 구성하는 산화물에 접촉하도록 제공함으로써, 산화물 중의 산소 결손을 보전할 수 있다. 또한, 절연체(222)와 절연체(224)는 반드시 같은 재료를 사용하여 형성하지 않아도 된다.
절연체(222)는 예를 들어, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba, Sr)TiO3(BST) 등 소위 high-k 재료를 포함하는 절연체를 단층 또는 적층으로 사용하는 것이 바람직하다. 또는 이들 절연체에 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화 질화 실리콘, 또는 질화 실리콘을 적층하여도 좋다.
또한 절연체(222)가 2층 이상의 적층 구조를 가져도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고 상이한 재료로 이루어지는 적층 구조이어도 좋다.
절연체(220)와 절연체(224) 사이에 high-k 재료를 포함하는 절연체(222)를 가짐으로써, 특정한 조건으로 절연체(222)가 전자를 포획하여, 문턱 전압을 증대시킬 수 있다. 즉, 절연체(222)가 음으로 대전하는 경우가 있다.
예를 들어, 절연체(220) 및 절연체(224)에 산화 실리콘을 사용하고, 절연체(222)에 산화 하프늄, 산화 알루미늄, 산화 탄탈럼과 같은 전자 포획 준위가 많은 재료를 사용한 경우, 반도체 장치의 사용 온도 또는 보관 온도보다 높은 온도(예를 들어, 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하) 하에서, 도전체(205)의 전위가 소스 전극이나 드레인 전극의 전위보다 높은 상태를 10msec 이상, 대표적으로는 1분 이상 유지하면, 트랜지스터(200)를 구성하는 산화물에서 도전체(205)를 향하여 전자가 이동한다. 이때, 이동하는 전자의 일부가, 절연체(222)의 전자 포획 준위에 포획된다.
절연체(222)의 전자 포획 준위에 필요한 양의 전자를 포획시킨 트랜지스터는 문턱 전압이 플러스 측으로 시프트한다. 또한, 도전체(205)의 전압의 제어에 의하여 전자를 포획하는 양을 제어할 수 있고, 이에 따라 문턱 전압을 제어할 수 있다. 상기 구성을 가짐으로써, 트랜지스터(200)는 게이트 전압이 0V이어도 비도통 상태(오프 상태라고도 함)인 노멀리 오프형의 트랜지스터가 된다.
또한, 전자를 포획하는 처리는 트랜지스터의 제작 과정에 행하면 좋다. 예를 들어, 트랜지스터의 소스 또는 드레인에 접속되는 도전체의 형성 후, 또는 전공정(웨이퍼 처리)의 종료 후, 또는 웨이퍼 다이싱 공정 후, 패키지 후 등, 공장 출하 전의 어느 단계에서 행하면 좋다.
또한 절연체(220), 절연체(222), 절연체(224)의 막 두께를 적절히 조정함으로써, 문턱 전압을 제어할 수 있다. 또는, 비도통 시의 누설 전류가 작은 트랜지스터를 제공할 수 있다. 또는, 안정적인 전기 특성을 갖는 트랜지스터를 제공할 수 있다. 또는, 온 전류가 큰 트랜지스터를 제공할 수 있다. 또는, 서브스레숄드 스윙값이 작은 트랜지스터를 제공할 수 있다. 또는, 신뢰성이 높은 트랜지스터를 제공할 수 있다.
산화물 반도체(230a), 산화물 반도체(230b), 및 산화물 반도체(230c)는 In-M-Zn 산화물(M은 Al, Ga, Y, 또는 Sn) 등의 금속 산화물로 형성된다. 또한, 산화물 반도체(230)로서 In-Ga 산화물, In-Zn 산화물을 사용하여도 좋다.
절연체(250)는 예를 들어, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba, Sr)TiO3(BST) 등 소위 high-k 재료를 포함하는 절연체를 단층 또는 적층으로 사용할 수 있다. 또는 이들 절연체에 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화 질화 실리콘, 또는 질화 실리콘을 적층하여도 좋다.
또한 절연체(250)로서, 절연체(224)와 같이, 화학량론적 조성보다 과잉으로 산소를 포함하는 산화물 절연체를 사용하는 것이 바람직하다. 이와 같은 과잉 산소를 포함하는 절연체를 산화물 반도체(230)와 접촉하도록 제공함으로써, 산화물 반도체(230) 중의 산소 결손을 저감할 수 있다.
또한, 절연체(250)는 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄, 및 질화 실리콘 등의, 산소나 수소에 대하여 배리어성을 갖는 절연막을 사용할 수 있다. 절연체(250)는, 이와 같은 재료를 사용하여 형성한 경우, 산화물 반도체(230)로부터의 산소의 방출이나, 외부로부터의 수소 등 불순물의 혼입을 방지하는 층으로서 기능한다.
또한, 절연체(250)는 절연체(220), 절연체(222), 및 절연체(224)와 같은 적층 구조를 가져도 좋다. 절연체(250)로서 전자 포획 준위에 필요한 양의 전자를 포획시킨 절연체를 가짐으로써, 트랜지스터(200)는 문턱 전압을 플러스 측으로 시프트할 수 있다. 상기 구성을 가짐으로써, 트랜지스터(200)는 게이트 전압이 0V이어도 비도통 상태(오프 상태라고도 함)인 노멀리 오프형의 트랜지스터가 된다.
또한, 도 72의 (A) 내지 (C)에 도시된 반도체 장치에서 산화물 반도체(230)와 도전체(260) 사이에, 절연체(250) 외에 배리어막을 제공하여도 좋다. 또는, 산화물 반도체(230c)에 배리어성이 있는 것을 사용하여도 좋다.
예를 들어, 과잉 산소를 포함하는 절연막을 산화물 반도체(230)에 접촉하도록 제공하고 또한 배리어막으로 감쌈으로써, 산화물을 화학량론적 조성과 거의 일치하는 상태, 또는 화학량론적 조성보다 산소가 많은 과포화 상태로 할 수 있다. 또한, 산화물 반도체(230)로의 수소 등의 불순물의 침입을 방지할 수 있다.
도전체(240a) 및 도전체(240b)는 한쪽이 소스 전극으로서 기능하고, 다른 쪽이 드레인 전극으로서 기능한다.
도전체(240a) 및 도전체(240b)는, 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐 등의 금속, 또는 이를 주성분으로 하는 합금을 사용할 수 있다. 또한, 도면에는 단층 구조를 나타내었지만, 2층 이상의 적층 구조를 사용하여도 좋다.
예를 들어, 타이타늄막과 알루미늄막을 적층하면 좋다. 또한, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조를 사용하여도 좋다.
또한, 타이타늄막 또는 질화 타이타늄막 위에 알루미늄막 또는 구리막, 또한 그 위에 타이타늄막 또는 질화 타이타늄막을 적층하는 적층 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막 위에 알루미늄막 또는 구리막, 또한 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 적층하는 3층 구조가 있다. 또한 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다.
또한 게이트 전극으로서의 기능을 갖는 도전체(260)는, 예를 들어 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 텅스텐 중으로부터 선택된 금속, 또는 상술한 금속을 성분으로 하는 합금, 또는 상술한 금속을 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망가니즈 및 지르코늄 중 어느 하나 또는 복수로부터 선택된 금속을 사용하여도 좋다. 또한, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체, 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
예를 들어, 알루미늄막 위에 타이타늄막을 적층하는 2층 구조를 사용하면 좋다. 또한, 질화 타이타늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층한 2층 구조를 사용하여도 좋다.
또한 타이타늄막 위에 알루미늄막, 또한 그 위에 타이타늄막을 적층하는 3층 구조 등을 사용하여도 좋다. 또한 알루미늄에 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 스칸듐으로부터 선택된 하나 또는 복수의 금속을 조합한 합금막, 또는 질화막을 사용하여도 좋다.
또한, 도전체(260)에는 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와 상기 금속의 적층 구조를 사용할 수도 있다.
도전체(260a)는 열CVD법, MOCVD법, 또는 ALD법을 사용하여 형성한다. 특히 원자층 퇴적(ALD: Atomic Layer Deposition)법을 이용하여 형성하는 것이 바람직하다. ALD법 등에 의하여 형성함으로써, 절연체(250)에 대한 플라스마에 의한 대미지를 줄일 수 있다. 또한 피복성을 향상시킬 수 있기 때문에 바람직하다. 따라서, 신뢰성이 높은 트랜지스터(200)를 제공할 수 있다.
또한 도전체(260b)는 탄탈럼, 텅스텐, 구리, 알루미늄 등의 도전성이 높은 재료를 사용하여 형성한다.
또한 도전체(260)를 덮도록 절연체(270)를 제공한다. 절연체(280)에 산소가 이탈되는 산화물 재료를 사용하는 경우, 도전체(260)가, 이탈된 산소에 의하여 산화되는 것을 방지하기 위하여, 절연체(270)는, 산소에 대하여 배리어성을 갖는 물질을 사용한다.
예를 들어, 절연체(270)에는 산화 알루미늄 등의 금속 산화물을 사용할 수 있다. 또한, 절연체(270)는 도전체(260)의 산화를 방지할 정도의 두께로 제공되어 있으면 좋다. 예를 들어, 절연체(270)의 막 두께는 1nm 이상 10nm 이하, 바람직하게는 3nm 이상 7nm 이하로 하여 제공한다.
따라서, 도전체(260)의 산화를 억제하여 절연체(280)로부터 이탈된 산소를 효율적으로 산화물 반도체(230)에 공급할 수 있다.
트랜지스터(200) 위에는 절연체(280)를 제공한다. 절연체(280)에는, 화학량론적 조성보다 과잉으로 산소를 포함하는 절연체를 사용하는 것이 바람직하다. 즉, 절연체(280)에는, 화학량론적 조성보다 산소가 과잉으로 존재하는 영역(이하, 과잉 산소 영역이라고도 함)이 형성되는 것이 바람직하다. 특히, 트랜지스터(200)에 산화물 반도체를 사용하는 경우, 트랜지스터(200) 근방의 층간막 등으로서 산소 과잉 영역을 갖는 절연체를 제공함으로써, 트랜지스터(200)의 산소 결손을 저감하여, 신뢰성을 향상시킬 수 있다.
과잉 산소 영역을 갖는 절연체로서 구체적으로는, 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다.
예를 들어 이러한 재료로서 산화 실리콘 또는 산화 질화 실리콘을 포함하는 재료를 사용하는 것이 바람직하다. 또는 금속 산화물을 사용할 수도 있다. 또한, 본 명세서 중에서 산화질화 실리콘이란 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화 산화 실리콘이란 산소보다 질소의 함유량이 많은 재료를 가리킨다.
또한, 트랜지스터(200)를 덮는 절연체(280)는 그 하방의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다.
<7-2. 미세화에 적합한 트랜지스터의 응용예>
이하에서는, 상이한 재료의 트랜지스터를 적층하여 사용하는 경우의 예에 대하여 설명한다.
도 73에 도시된 반도체 장치는, 트랜지스터(400)와, 트랜지스터(200), 및 용량 소자(410)를 갖는다.
트랜지스터(200)는 산화물 반도체를 갖는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(200)는 오프 전류가 작기 때문에 이것을 반도체 장치(기억 장치)에 사용함으로써 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않거나 또는 리프레시 동작의 빈도가 매우 적은 반도체 장치(기억 장치)로 하는 것이 가능해지기 때문에, 소비전력을 충분히 저감할 수 있다.
반도체 장치는, 도 73에 도시된 바와 같이 트랜지스터(400), 트랜지스터(200), 및 용량 소자(410)를 갖는다. 트랜지스터(200)는 트랜지스터(400) 상방에 제공되고, 용량 소자(410)는 트랜지스터(400) 및 트랜지스터(200) 상방에 제공된다.
트랜지스터(400)는 기판(401) 위에 제공되고, 도전체(406), 절연체(404), 및 기판(401)의 일부로 이루어지는 반도체 영역(402), 및 소스 영역 및 드레인 영역으로서 기능하는 저저항 영역(408a) 및 저저항 영역(408b)을 갖는다.
트랜지스터(400)는, p채널 트랜지스터 또는 n패널 트랜지스터 중 어느 쪽이어도 좋다.
반도체 영역(402)의 채널이 형성되는 영역, 그 근방의 영역, 소스 영역, 및 드레인 영역이 되는 저저항 영역(408a), 및 저저항 영역(408b) 등에서 실리콘계 반도체 등의 반도체를 포함하는 것이 바람직하고, 단결정 실리콘을 포함하는 것이 바람직하다. 또는 Ge(저마늄), SiGe(실리콘 저마늄), GaAs(갈륨 비소), GaAlAs(갈륨 알루미늄 비소) 등을 갖는 재료로 포함하여도 좋다. 결정 격자에 응력을 가하여 격자 간격을 변화시킴으로써 유효 질량을 제어한 실리콘을 사용한 구성으로 하여도 좋다. 또는 GaAs와 GaAlAs 등을 사용함으로써, 트랜지스터(400)를 HEMT(High Electron Mobility Transistor)로 하여도 좋다.
저저항 영역(408a) 및 저저항 영역(408b)은, 반도체 영역(402)에 적용되는 반도체 재료에 더하여, 비소, 인 등 n형의 도전성을 부여하는 원소, 또는 붕소 등 p형의 도전성을 부여하는 원소를 포함한다.
게이트 전극으로서 기능하는 도전체(406)에는 비소, 인 등 n형 도전성을 부여하는 원소, 또는 붕소 등 p형 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다.
또한, 도전체의 재료에 의하여 일함수를 정함으로써 문턱 전압을 조정할 수 있다. 구체적으로는, 도전체에 질화 타이타늄이나 질화 탄탈럼 등의 재료를 사용하는 것이 바람직하다. 또한 도전성과 매립성을 양립하기 위하여, 도전체에 텅스텐이나 알루미늄 등의 금속 재료를 적층으로서 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 내열성의 관점에서 바람직하다.
또한, 도 73에 도시된 트랜지스터(400)는 일례이며, 그 구조에 한정되지 않고 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
트랜지스터(400)를 덮어 절연체(420), 절연체(422), 절연체(424), 및 절연체(426)가 순차적으로 적층되어있다.
절연체(420), 절연체(422), 절연체(424), 및 절연체(426)로서 예를 들어, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 및 질화 알루미늄 등을 사용하면 좋다.
절연체(422)는 그 하방에 제공되는 트랜지스터(400) 등에 의하여 생기는 단차를 평탄화시키는 평탄화막으로서 기능한다. 절연체(422)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP: Chemical Mechanical Polishing)법 등을 사용한 평탄화 처리에 의하여 평탄화되어 있어도 좋다.
절연체(424)에는 예를 들어, 기판(401) 또는 트랜지스터(400) 등으로부터 트랜지스터(200)가 제공되는 영역으로 수소나 불순물이 확산되지 않도록, 배리어성을 갖는 막을 사용하는 것이 바람직하다.
예를 들어, 수소에 대한 배리어성을 갖는 막의 일례로서, CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(200) 등 산화물 반도체를 갖는 반도체 소자에 수소가 확산됨으로써, 상기 반도체 소자의 특성이 저하되는 경우가 있다. 따라서, 트랜지스터(200)와 트랜지스터(400) 사이에는 수소의 확산을 억제하는 막을 사용하는 것이 바람직하다. 수소의 확산을 억제하는 막이란 구체적으로는, 수소의 이탈량이 적은 막으로 한다.
또한 절연체(426)는 절연체(424)보다 유전율이 낮은 것이 바람직하다. 예를 들어, 절연체(426)의 비유전율은 4 미만이 바람직하고, 3 미만이 더 바람직하다. 또한 예를 들어, 절연체(424)의 비유전율은 절연체(426)의 비유전율의 0.7배 이하가 바람직하고, 0.6배 이하가 더 바람직하다. 유전율이 낮은 재료를 층간막에 사용함으로써, 배선 간에 생기는 기생 용량을 저감할 수 있다.
또한 절연체(420), 절연체(422), 절연체(424), 및 절연체(426)에는 용량 소자(410) 또는 트랜지스터(200)와 전기적으로 접속되는 도전체(428) 및 도전체(430) 등이 매립되어 있다. 또한 도전체(428) 및 도전체(430)는 플러그 또는 배선으로서의 기능을 갖는다. 또한, 본 명세서 등에서 배선과, 배선과 전기적으로 접속되는 플러그가 일체물이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하는 경우, 그리고 도전체의 일부가 플러그로서 기능하는 경우도 있다.
각 플러그 및 배선(도전체(428) 및 도전체(430) 등)의 재료로서는, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층 또는 적층으로 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는, 알루미늄이나 구리 등의 저저항 도전성 재료를 사용하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮게 할 수 있다.
또한, 도전체(428) 및 도전체(430)는 수소에 대한 배리어성을 갖는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 갖는 절연체(424)가 갖는 개구부에, 수소에 대한 배리어성을 갖는 도전체가 형성되는 것이 바람직하다. 상기 구성에 의하여, 트랜지스터(400)와 트랜지스터(200)는, 배리어층에 의하여 분리할 수 있어, 트랜지스터(400)로부터 트랜지스터(200)로의 수소의 확산을 억제할 수 있다.
또한 수소에 대한 배리어성을 갖는 도전체로서는, 예를 들어, 질화 탄탈럼 등을 사용하면 좋다. 또한, 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선으로서의 도전성을 유지하면서 트랜지스터(400)로부터의 수소의 확산을 억제할 수 있다. 이 경우, 수소에 대한 배리어성을 갖는 질화 탄탈럼층이, 수소에 대한 배리어성을 갖는 절연체(424)와 접촉되는 구조인 것이 바람직하다.
또한, 절연체(426) 및 도전체(430) 위에 배선층을 제공하여도 좋다. 예를 들어 도 73에 있어서, 절연체(450), 절연체(452), 및 절연체(454)가 순차적으로 적층되어 있다. 또한 절연체(450), 절연체(452), 및 절연체(454)에는 도전체(456)가 형성되어 있다. 도전체(456)는 플러그 또는 배선으로서의 기능을 갖는다. 또한 도전체(456)는 도전체(428) 및 도전체(430)와 같은 재료를 사용하여 형성할 수 있다.
또한, 도전체(456)는 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮게 할 수 있다. 또한, 도전체(456)에 구리를 사용하는 경우, 구리의 확산을 억제하는 도전체를 적층하는 것이 바람직하다. 구리의 확산을 억제하는 도전체로서, 예를 들어 탄탈럼, 질화 탄탈럼 등의 탄탈럼을 포함하는 합금, 루테늄, 및 루테늄을 포함하는 합금 등을 사용하면 좋다.
또한 예를 들어 절연체(450)는, 구리의 확산을 억제하거나, 또는 산소 및 수소에 대한 배리어성을 갖는 절연체를 사용하는 것이 바람직하다. 예를 들어, 구리의 확산을 억제하는 절연체의 일례로서 질화 실리콘을 사용할 수 있다. 따라서, 절연체(424)와 같은 재료를 사용할 수 있다.
특히, 구리의 확산을 억제하는 절연체(450)가 갖는 개구부에 접하여 구리의 확산을 억제하는 도전체를 제공하고, 구리의 확산을 억제하는 도전체 위에 구리를 적층하는 것이 바람직하다. 상술한 구성에 의하여, 배선 주변에 구리가 확산되는 것을 억제할 수 있다.
절연체(454) 위에는 절연체(458), 절연체(210), 절연체(212), 및 절연체(214)가 순차적으로 적층되어 있다. 절연체(458), 절연체(210), 절연체(212), 및 절연체(214) 중 어느 것 또는 모두를, 구리의 확산을 억제하거나, 또는 산소나 수소에 대하여 배리어성이 있는 물질을 사용하여 형성하는 것이 바람직하다.
절연체(458) 및 절연체(212)에는 예를 들어, 기판(401) 또는 트랜지스터(400)를 제공하는 영역 등으로부터 트랜지스터(200)를 제공하는 영역으로, 구리, 또는 수소나 불순물이 확산되지 않도록, 배리어성을 갖는 막을 사용하는 것이 바람직하다. 따라서, 절연체(424)와 같은 재료를 사용할 수 있다.
또한, 절연체(210)는 절연체(420)와 같은 재료를 사용할 수 있다. 예를 들어, 절연체(210)로서 산화 실리콘막이나 산화 질화 실리콘막 등을 사용할 수 있다.
또한, 예를 들어 절연체(214)에는 산화 알루미늄, 산화 하프늄, 및 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히 산화 알루미늄은, 산소와, 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽 모두에 대하여, 막을 투과시키지 않는 차단 효과가 높다. 따라서, 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에 있어서, 수소, 수분 등의 불순물이 트랜지스터(200)에 혼입되는 것을 방지할 수 있다. 또한, 산화 알루미늄은, 트랜지스터(200)를 구성하는 산화물로부터의 산소의 방출을 억제할 수 있다. 그러므로, 산화 알루미늄은, 트랜지스터(200)에 대한 보호막으로서 사용하는 데 적합하다.
절연체(214) 위에는 절연체(216)를 제공한다. 절연체(216)는 절연체(420)와 같은 재료를 사용할 수 있다. 예를 들어, 절연체(216)로서는 산화 실리콘막이나 산화 질화 실리콘막 등을 사용할 수 있다.
또한 절연체(458), 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)에는 도전체(218) 및 트랜지스터(200)를 구성하는 도전체(205) 등이 매립되어 있다. 또한, 도전체(218)는 용량 소자(410) 또는 트랜지스터(400)와 전기적으로 접속되는 플러그, 또는 배선으로서의 기능을 갖는다. 도전체(218)는 도전체(428) 및 도전체(430)와 같은 재료를 사용하여 형성할 수 있다.
특히, 절연체(458), 절연체(212), 및 절연체(214)와 접촉되는 영역의 도전체(218)는 구리의 확산을 억제하거나, 또는 산소, 수소, 및 물에 대한 배리어성을 갖는 도전체인 것이 바람직하다. 상기 구성에 의하여, 트랜지스터(400)와 트랜지스터(200)는, 구리의 확산을 억제하거나, 또는 산소, 수소, 및 물에 대한 배리어성을 갖는 층에 의하여 분리할 수 있다. 즉, 도전체(456)로부터의 구리의 확산을 억제하고, 트랜지스터(400)로부터 트랜지스터(200)로의 수소의 확산을 억제할 수 있다.
절연체(214) 상방에는 트랜지스터(200) 및 절연체(280)가 제공되어 있다. 또한, 도 73에 도시된 트랜지스터(200)는 일례이며, 그 구조에 한정되지 않고 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
절연체(280) 위에는 절연체(282), 절연체(284), 및 절연체(470)가 순차적으로 적층되어 있다. 또한, 절연체(220), 절연체(222), 절연체(224), 절연체(280), 절연체(282), 절연체(284), 및 절연체(470)에는 도전체(244) 등이 매립되어 있다. 또한 트랜지스터(200)가 갖는 도전체(240a) 및 도전체(240b) 등의 도전체 위에, 상층의 도전체와 접속하는 도전체(245) 등이 제공된다. 또한, 도전체(244)는 용량 소자(410), 트랜지스터(200), 또는 트랜지스터(400)와 전기적으로 접속되는 플러그, 또는 배선으로서의 기능을 갖는다. 도전체(244)는 도전체(428) 및 도전체(430)와 같은 재료를 사용하여 형성할 수 있다.
또한, 절연체(282) 및 절연체(284) 중 어느 쪽 또는 양쪽 모두에, 산소나 수소에 대하여 배리어성이 있는 물질을 사용하는 것이 바람직하다. 따라서, 절연체(282)에는 절연체(214)와 같은 재료를 사용할 수 있다. 또한, 절연체(284)에는 절연체(212)와 같은 재료를 사용할 수 있다.
예를 들어 절연체(282)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히 산화 알루미늄은 산소 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽 모두에 대하여, 막을 투과시키지 않는 차단 효과가 높다. 따라서, 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에 있어서, 수소, 수분 등의 불순물이 트랜지스터(200)에 혼입되는 것을 방지할 수 있다. 또한, 산화 알루미늄은, 트랜지스터(200)를 구성하는 산화물로부터의 산소의 방출을 억제할 수 있다. 그러므로 산화 알루미늄은, 트랜지스터(200)에 대한 보호막으로서 사용하는 데 적합하다.
절연체(284)에는, 용량 소자(410)를 제공하는 영역으로부터 트랜지스터(200)가 제공하는 영역으로, 수소나 불순물이 확산되지 않도록, 배리어성을 갖는 막을 사용하는 것이 바람직하다. 따라서, 절연체(424)와 같은 재료를 사용할 수 있다.
예를 들어, 수소에 대한 배리어성을 갖는 막의 일례로서, CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(200) 등 산화물 반도체를 갖는 반도체 소자에 수소가 확산됨으로써, 반도체 소자의 특성이 저하되는 경우가 있다. 따라서, 트랜지스터(200)와 트랜지스터(400) 사이에, 수소의 확산을 억제하는 막을 제공하는 것이 바람직하다. 수소의 확산을 억제하는 막이란 구체적으로는, 수소의 이탈량이 적은 막으로 한다.
따라서 트랜지스터(200), 및 과잉 산소 영역을 포함하는 절연체(280)를, 절연체(210), 절연체(212), 및 절연체(214)의 적층 구조와, 절연체(282), 및 절연체(284)의 적층 구조에 의하여 끼우는 구성으로 할 수 있다. 또한 절연체(210), 절연체(212), 절연체(214), 절연체(282), 및 절연체(284)는 산소 또는 수소, 및 물 등의 불순물의 확산을 억제하는 배리어성을 갖는다.
또한 절연체(282) 및 절연체(284)는, 절연체(280) 및 트랜지스터(200)로부터 방출된 산소가 용량 소자(410) 또는 트랜지스터(400)가 형성된 층으로 확산되는 것을 억제할 수 있다. 또는, 절연체(282)보다 상방에 있는 층, 및 절연체(214)보다 하방에 있는 층으로부터 수소 및 물 등 불순물이 트랜지스터(200)로 확산되는 것을 억제할 수 있다.
즉, 절연체(280)의 과잉 산소 영역으로부터 산소를, 효율적으로 트랜지스터(200)에서의 채널이 형성되는 산화물에 공급할 수 있어, 산소 결손을 저감할 수 있다. 또한 불순물에 의하여, 트랜지스터(200)에서의 채널이 형성되는 산화물 반도체 중에, 산소 결손이 형성되는 것을 방지할 수 있다. 따라서, 트랜지스터(200)에서의 채널이 형성되는 산화물을, 결함 준위 밀도가 낮은, 안정적인 특성을 갖는 산화물 반도체로 할 수 있다. 즉, 트랜지스터(200)의 전기 특성의 변동을 억제함과 함께, 신뢰성을 향상시킬 수 있다.
절연체(470) 상방에는 용량 소자(410) 및 도전체(474)가 제공되어 있다. 용량 소자(410)는 절연체(470) 위에 제공되고, 도전체(462)와, 절연체(480), 절연체(482), 절연체(484)와, 도전체(466)를 갖는다. 또한, 도전체(474)는 용량 소자(410), 트랜지스터(200), 또는 트랜지스터(400)와 전기적으로 접속되는 플러그, 또는 배선으로서의 기능을 갖는다.
도전체(462)는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 또한, 도전체 등의 다른 구조와 동시에 형성하는 경우에는, 저저항 금속 재료인 구리나 알루미늄 등을 사용하면 좋다.
또한, 도전체(474)는 용량 소자의 전극으로서 기능하는 도전체(462)와 같은 재료를 사용하여 형성할 수 있다.
도전체(474) 및 도전체(462) 위에 절연체(480), 절연체(482), 및 절연체(484)를 제공한다. 절연체(480), 절연체(482), 및 절연체(484)에는 예를 들어, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화 질화 하프늄, 질화 산화 하프늄, 질화 하프늄 등을 사용하면 좋다. 또한, 도면에서는 3층 구조로 하였지만, 단층, 2층, 또는 4층 이상의 적층 구조로 하여도 좋다.
예를 들어, 절연체(480) 및 절연체(482)에는 산화 질화 실리콘 등의 절연 내력이 큰 재료를 사용하고, 절연체(484)에는 산화 알루미늄 등의 고유전율(high-k) 재료와, 산화 질화 실리콘 등의 절연 내력이 큰 재료와의 적층 구조를 사용하는 것이 바람직하다. 상기 구성에 의하여, 용량 소자(410)는 고유전율(high-k)의 절연체를 가짐으로써 충분한 용량을 확보할 수 있고, 절연 내력이 큰 절연체를 가짐으로써 절연 내력이 향상되어 용량 소자(410)의 정전 파괴를 억제할 수 있다.
도전체(462) 위에 절연체(480), 절연체(482), 및 절연체(484)를 개재하여 도전체(466)를 제공한다. 또한, 도전체(466)는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 또한, 도전체 등의 다른 구조와 동시에 형성하는 경우에는, 저저항 금속 재료인 구리나 알루미늄 등을 사용하면 좋다.
예를 들어, 도 73에 도시된 바와 같이 절연체(480), 절연체(482), 및 절연체(484)를, 도전체(462)의 상면 및 측면을 덮도록 제공한다. 또한 도전체(466)를, 절연체(480), 절연체(482), 및 절연체(484)를 개재하여 도전체(462)의 상면 및 측면을 덮도록 제공한다.
즉, 도전체(462)의 측면에서도 용량이 형성되기 때문에, 용량 소자의 투영 면적당 용량을 증가시킬 수 있다. 따라서, 반도체 장치의 소면적화, 고집적화, 미세화가 가능해진다.
도전체(466) 및 절연체(484) 위에는 절연체(460)가 제공되어 있다. 절연체(460)는 절연체(420)와 같은 재료를 사용하여 형성할 수 있다. 또한, 용량 소자(410)를 덮는 절연체(460)는 그 하방의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다.
이상이 응용예에 대한 설명이다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 갖는 표시 장치에 대하여, 도 74의 (A) 내지 (C)를 사용하여 설명한다.
<8. 표시 장치의 회로 구성>
도 74의 (A)에 도시된 표시 장치는, 화소를 갖는 영역(이하, 화소부(502)라고 함)과, 화소부(502)의 외측에 배치되고, 화소를 구동하기 위한 회로를 갖는 회로부(이하, 구동 회로부(504)라고 함)와, 소자의 보호 기능을 갖는 회로 (이하, 보호 회로(506)라고 함)와, 단자부(507)를 갖는다. 또한, 보호 회로(506)는, 제공하지 않는 구성으로 하여도 좋다.
구동 회로부(504)의 일부 또는 전부는 화소부(502)와 동일한 기판 위에 형성되어 있는 것이 바람직하다. 이에 의하여, 부품 수나 단자 수를 저감시킬 수 있다. 구동 회로부(504)의 일부 또는 전부가, 화소부(502)와 동일한 기판 위에 형성되지 않는 경우에는, 구동 회로부(504)의 일부 또는 전부는, COG나 TAB(Tape Automated Bonding)에 의하여 실장할 수 있다.
화소부(502)는 X행(X는 2 이상의 자연수) Y열(Y는 2 이상의 자연수)로 배치된 복수의 표시 소자를 구동하기 위한 회로(이하, 화소 회로(501)라고 함)를 갖고, 구동 회로부(504)는 화소를 선택하는 신호(주사 신호)를 출력하는 회로(이하, 게이트 드라이버(504a)라고 함), 화소의 표시 소자를 구동하기 위한 신호(데이터 신호)를 공급하기 위한 회로(이하, 소스 드라이버(504b)) 등의 구동 회로를 갖는다.
게이트 드라이버(504a)는 시프트 레지스터 등을 갖는다. 게이트 드라이버(504a)는 단자부(507)를 통하여, 시프트 레지스터를 구동하기 위한 신호가 입력되고, 신호를 출력한다. 예를 들어, 게이트 드라이버(504a)는 스타트 펄스 신호, 클록 신호 등이 입력되고, 펄스 신호를 출력한다. 게이트 드라이버(504a)는, 주사 신호가 공급되는 배선(이하, 주사선(GL_1) 내지 주사선(GL_X)이라고 함)의 전위를 제어하는 기능을 갖는다. 또한, 게이트 드라이버(504a)를 복수로 제공하고, 복수의 게이트 드라이버(504a)에 의하여 주사선(GL_1) 내지 주사선(GL_X)을 분할하여 제어하여도 좋다. 또는, 게이트 드라이버(504a)는 초기화 신호를 공급할 수 있는 기능을 갖는다. 다만, 이에 한정되지 않고, 게이트 드라이버(504a)는 다른 신호를 공급하는 것도 가능하다.
소스 드라이버(504b)는, 시프트 레지스터 등을 갖는다. 소스 드라이버(504b)는 단자부(507)를 통하여, 시프트 레지스터를 구동하기 위한 신호 외에, 데이터 신호의 바탕이 되는 신호(화상 신호)가 입력된다. 소스 드라이버(504b)는 화상 신호를 바탕으로 화소 회로(501)에 기록하는 데이터 신호를 생성하는 기능을 갖는다. 또한, 소스 드라이버(504b)는, 스타트 펄스, 클록 신호 등이 입력되어 얻어지는 펄스 신호에 따라 데이터 신호의 출력을 제어하는 기능을 갖는다. 또한, 소스 드라이버(504b)는 데이터 신호가 공급되는 배선(이하, 데이터선(DL_1) 내지 데이터선(DL_Y)이라고 함)의 전위를 제어하는 기능을 갖는다. 또는, 소스 드라이버(504b)는 초기화 신호를 공급할 수 있는 기능을 갖는다. 다만, 이에 한정되지 않고, 소스 드라이버(504b)는 다른 신호를 공급하는 것도 가능하다.
소스 드라이버(504b)는 예를 들어 복수의 아날로그 스위치 등을 사용하여 구성된다. 소스 드라이버(504b)는 복수의 아날로그 스위치를 순차적으로 온 상태로 함으로써, 화상 신호를 시분할한 신호를 데이터 신호로서 출력할 수 있다. 또한, 시프트 레지스터 등을 사용하여 소스 드라이버(504b)를 구성하여도 좋다.
복수의 화소 회로(501) 각각에는, 주사 신호가 공급되는 복수의 주사선(GL) 중 하나를 통하여 펄스 신호가 입력되고, 데이터 신호가 공급되는 복수의 데이터선(DL) 중 하나를 통하여 데이터 신호가 입력된다. 또한, 복수의 화소 회로(501) 각각은, 게이트 드라이버(504a)에 의하여 데이터 신호의 데이터 기록 및 유지가 제어된다. 예를 들어, m번째 행 n번째 열의 화소 회로(501)는 주사선(GL_m)(m은 X 이하의 자연수)을 통하여 게이트 드라이버(504a)로부터 펄스 신호가 입력되고, 주사선(GL_m)의 전위에 따라 데이터선(DL_n)(n은 Y 이하의 자연수)을 통하여 소스 드라이버(504b)로부터 데이터 신호가 입력된다.
도 74의 (A)에 도시된 보호 회로(506)는, 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 배선인 주사선(GL)에 접속된다. 또는, 보호 회로(506)는 소스 드라이버(504b)와 화소 회로(501) 사이의 배선인 데이터선(DL)에 접속된다. 또는, 보호 회로(506)는 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 접속할 수 있다. 또는, 보호 회로(506)는 소스 드라이버(504b)와 단자부(507) 사이의 배선에 접속할 수 있다. 또한, 단자부(507)는 외부의 회로로부터 표시 장치에 전원 및 제어 신호, 및 화상 신호를 입력하기 위한 단자가 제공된 부분을 말한다.
보호 회로(506)는, 자신이 접속되는 배선에 일정한 범위 외의 전위가 공급되었을 때, 상기 배선과 다른 배선을 도통 상태로 하는 회로이다.
도 74의 (A)에 도시된 바와 같이, 화소부(502)와 구동 회로부(504)에 각각 보호 회로(506)를 제공함으로써, ESD(Electro Static Discharge: 정전기 방전) 등에 의하여 발생하는 과전류에 대한 표시 장치의 내성을 높일 수 있다. 다만, 보호 회로(506)의 구성은 이에 한정되지 않고, 예를 들어 게이트 드라이버(504a)에 보호 회로(506)를 접속한 구성, 또는 소스 드라이버(504b)에 보호 회로(506)를 접속한 구성으로 할 수도 있다. 또는, 단자부(507)에 보호 회로(506)를 접속한 구성으로 할 수도 있다.
또한, 도 74의 (A)에서는 게이트 드라이버(504a)와 소스 드라이버(504b)에 의하여 구동 회로부(504)를 형성하는 예를 나타내었지만, 이 구성에 한정되지 않는다. 예를 들어, 게이트 드라이버(504a)만을 형성하고, 별도로 준비된 소스 드라이버 회로가 형성된 기판(예를 들어, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을 실장하는 구성으로 하여도 좋다.
또한 도 74의 (A)에 도시된 복수의 화소 회로(501)는 예를 들어 도 74의 (B)에 도시된 구성으로 할 수 있다.
도 74의 (B)에 도시된 화소 회로(501)는, 액정 소자(570)와, 트랜지스터(550)와, 용량 소자(560)를 갖는다. 트랜지스터(550)에 상술한 실시형태에 나타낸 트랜지스터를 적용할 수 있다.
액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)는, 기록되는 데이터에 따라 배향 상태가 설정된다. 또한, 복수의 화소 회로(501) 각각이 갖는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위(코먼 전위)를 공급하여도 좋다. 또한, 각 행의 화소 회로(501)의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 상이한 전위를 공급하여도 좋다.
예를 들어 액정 소자(570)를 구비하는 표시 장치의 구동 방법으로서는, TN 모드, STN 모드, VA 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, MVA 모드, PVA(Patterned Vertical Alignment) 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 사용하여도 좋다. 또한 표시 장치의 구동 방법으로서는, 상술한 구동 방법 외에, ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 다만, 이에 한정되지 않고, 액정 소자 및 그 구동 방식으로서 다양한 것을 사용할 수 있다.
m행 n열째의 화소 회로(501)에서, 트랜지스터(550)의 소스 전극 및 드레인 전극 중 한쪽은 데이터선(DL_n)에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 또한, 트랜지스터(550)의 게이트 전극은, 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(550)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기록을 제어하는 기능을 갖는다.
용량 소자(560)의 한 쌍의 전극 중 한쪽은 전위가 공급되는 배선(이하, 전위 공급선(VL))에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 또한, 전위 공급선(VL)의 전위의 값은, 화소 회로(501)의 사양에 따라 적절히 설정된다. 용량 소자(560)는 기록된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
예를 들어 도 74의 (B)의 화소 회로(501)를 갖는 표시 장치에서는, 도 74의 (A)에 도시된 게이트 드라이버(504a)에 의하여 각 행의 화소 회로(501)를 순차적으로 선택하고, 트랜지스터(550)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소 회로(501)는, 트랜지스터(550)가 오프 상태가 됨으로써 유지 상태가 된다. 이를 행마다 순차적으로 수행함으로써 화상을 표시할 수 있다.
또한, 도 74의 (A)에 도시된 복수의 화소 회로(501)는, 예를 들어 도 74의 (C)에 도시된 구성으로 할 수 있다.
또한 도 74의 (C)에 도시된 화소 회로(501)는 트랜지스터(552 및 554)와, 용량 소자(562)와, 발광 소자(572)를 갖는다. 트랜지스터(552) 및 트랜지스터(554) 중 어느 한쪽 또는 양쪽에 상술한 실시형태에 나타낸 트랜지스터를 적용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극 중 한쪽은 데이터 신호가 공급되는 배선(이하, 데이터선(DL_n)이라고 함)에 전기적으로 접속된다. 또한, 트랜지스터(552)의 게이트 전극은, 게이트 신호가 공급되는 배선(이하, 주사선(GL_m)이라고 함)에 전기적으로 접속된다.
트랜지스터(552)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터 기록을 제어하는 기능을 갖는다.
용량 소자(562)의 한 쌍의 전극 중 한쪽은 전위가 공급되는 배선(이하, 전위 공급선(VL_a)이라고 함)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
용량 소자(562)는 기록된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
트랜지스터(554)의 소스 전극 및 드레인 전극 중 한쪽은, 전위 공급선(VL_a)에 전기적으로 접속된다. 또한, 트랜지스터(554)의 게이트 전극은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)의 애노드 및 캐소드 중 한쪽은 전위 공급선(VL_b)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(554)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)로서는, 예를 들어 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 함) 등을 사용할 수 있다. 다만, 발광 소자(572)로서는 이에 한정되지 않고, 무기 재료로 이루어지는 무기 EL 소자를 사용하여도 좋다.
또한, 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에는 고전원 전위(VDD)가 공급되고, 다른 쪽에는 저전원 전위(VSS)가 공급된다.
도 74의 (C)의 화소 회로(501)를 갖는 표시 장치에서는, 예를 들어 도 74의 (A)에 도시된 게이트 드라이버(504a)에 의하여 각 행의 화소 회로(501)를 순차 선택하고, 트랜지스터(552)를 온 상태로 하여 데이터 신호의 데이터를 기입한다.
데이터가 기록된 화소 회로(501)는 트랜지스터(552)가 오프 상태가 됨으로써 유지 상태가 된다. 또한, 기록된 데이터 신호의 전위에 따라 트랜지스터(554)의 소스 전극과 드레인 전극 사이에 흐르는 전류량이 제어되어, 발광 소자(572)는 흐르는 전류량에 따른 휘도로 발광한다. 이를 행마다 순차적으로 수행함으로써 화상을 표시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 9)
본 실시형태에서는, 상술한 실시형태에서 설명한 트랜지스터를 적용 가능한 회로 구성의 일례에 대하여, 도 75의 (A) 내지 도 78의 (B)를 사용하여 설명한다.
<9. 인버터 회로의 구성예>
도 75의 (A)에는, 구동 회로가 갖는 시프트 레지스터나 버퍼 등에 적용할 수 있는 인버터의 회로도를 도시하였다. 인버터(800)는 입력 단자(IN)의 논리를 반전한 신호를 출력 단자(OUT)에 출력한다. 인버터(800)는 복수의 OS 트랜지스터를 갖는다. 신호(SBG)는 OS 트랜지스터의 전기 특성을 전환할 수 있는 신호이다.
도 75의 (B)는 인버터(800)의 일례이다. 인버터(800)는 OS 트랜지스터(810) 및 OS 트랜지스터(820)를 갖는다. 인버터(800)는 n채널형 트랜지스터만으로 제작할 수 있기 때문에, CMOS(Complementary Metal Oxide Semiconductor)로 인버터(CMOS 인버터)를 제작하는 경우와 비교하여, 낮은 비용으로 제작할 수 있다.
또한 OS 트랜지스터를 갖는 인버터(800)는, Si 트랜지스터로 구성되는 CMOS 위에 배치할 수도 있다. 인버터(800)는 CMOS의 회로에 중첩하여 배치할 수 있기 때문에 인버터(800) 추가에 의한 회로 면적의 증가를 억제할 수 있다.
OS 트랜지스터(810 및 820)는 프런트 게이트로서 기능하는 제 1 게이트와, 백 게이트로서 기능하는 제 2 게이트와, 소스 및 드레인 중 한쪽으로서 기능하는 제 1 단자와, 소스 및 드레인 중 다른 쪽으로서 기능하는 제 2 단자를 갖는다.
OS 트랜지스터(810)의 제 1 게이트는 제 2 단자에 접속된다. OS 트랜지스터(810)의 제 2 게이트는 신호(SBG)를 공급하는 배선에 접속된다. OS 트랜지스터(810)의 제 1 단자는 전압(VDD)을 공급하는 배선에 접속된다. OS 트랜지스터(810)의 제 2 단자는 출력 단자(OUT)에 접속된다.
OS 트랜지스터(820)의 제 1 게이트는 입력 단자(IN)에 접속된다. OS 트랜지스터(820)의 제 2 게이트는 입력 단자(IN)에 접속된다. OS 트랜지스터(820)의 제 1 단자는 출력 단자(OUT)에 접속된다. OS 트랜지스터(820)의 제 2 단자는 전압(VSS)을 공급하는 배선에 접속된다.
도 75의 (C)는 인버터(800)의 동작을 설명하기 위한 타이밍 차트이다. 도 75(C)의 타이밍 차트에서는 입력 단자(IN)의 신호 파형, 출력 단자(OUT)의 신호 파형, 신호(SBG)의 신호 파형, 및 OS 트랜지스터(810)의 문턱 전압의 변화에 대하여 나타내고 있다.
신호(SBG)를 OS 트랜지스터(810)의 제 2 게이트에 공급함으로써 OS 트랜지스터(810)의 문턱 전압을 제어할 수 있다.
신호(SBG)는 문턱 전압을 마이너스 시프트시키기 위한 전압(VBG_A), 문턱 전압을 플러스 시프트시키기 위한 전압(VBG_B)을 갖는다. 제 2 게이트에 전압(VBG_A)을 공급함으로써 OS 트랜지스터(810)의 문턱 전압을, 문턱 전압(VTH_A)으로 마이너스 시프트시킬 수 있다. 또한, 제 2 게이트에 전압(VBG_B)을 공급함으로써 OS 트랜지스터(810)의 문턱 전압을, 문턱 전압(VTH_B)으로 플러스 시프트시킬 수 있다.
상술한 설명을 가시화하기 위하여, 도 76의 (A)에는 트랜지스터의 전기 특성의 하나인 Id-Vg 커브를 도시하였다.
상술한 OS 트랜지스터(810)의 전기 특성은 제 2 게이트의 전압을 전압(VBG_A)과 같이 크게 함으로써 도 76의 (A) 중의 파선(840)으로 나타내어진 곡선으로 시프트시킬 수 있다. 또한, 상술한 OS 트랜지스터(810)의 전기 특성은, 제 2 게이트의 전압을 전압(VBG_B)과 같이 작게 함으로써 도 76의 (A) 중의 실선(841)으로 나타내어진 곡선으로 시프트시킬 수 있다. 도 76의 (A)에 나타낸 바와 같이 OS 트랜지스터(810)는 신호(SBG)를 전압(VBG_A) 또는 전압(VBG_B)으로 전환함으로써 문턱 전압을 플러스 시프트 또는 마이너스 시프트시킬 수 있다.
문턱 전압을 문턱 전압(VTH_B)으로 플러스 시프트시킴으로써 OS 트랜지스터(810)를 전류가 흐르기 어려운 상태로 할 수 있다. 도 76의 (B)에는 이 상태를 가시화하여 도시하였다.
도 76의 (B)에 도시된 바와 같이, OS 트랜지스터(810)에 흐르는 전류(IB)를 매우 작게 할 수 있다. 그러므로, 입력 단자(IN)에 공급하는 신호가 하이 레벨이고 OS 트랜지스터(820)가 온 상태(ON)일 때, 출력 단자(OUT)의 전압을 가파르게 하강시킬 수 있다.
도 76의 (B)에 도시된 바와 같이, OS 트랜지스터(810)는 전류가 흐르기 어려운 상태로 할 수 있기 때문에 도 75의 (C)에 도시된 타이밍 차트에서의 출력 단자의 신호 파형(831)을 가파르게 변화시킬 수 있다. 전압(VDD)을 공급하는 배선과 전압(VSS)을 공급하는 배선 사이에 흐르는 관통 전류를 적게 할 수 있기 때문에 저소비전력으로의 동작을 수행할 수 있다.
또한, 문턱 전압을 문턱 전압(VTH_A)으로 마이너스 시프트시킴으로써 OS 트랜지스터(810)를 전류가 흐르기 쉬운 상태로 할 수 있다. 도 76의 (C)에는 이 상태를 가시화하여 도시하였다. 도 76의 (C)에 도시된 바와 같이, 이때 흐르는 전류(IA)를 적어도 전류(IB)보다 크게 할 수 있다. 그러므로, 입력 단자(IN)에 공급하는 신호가 로 레벨이고 OS 트랜지스터(820)가 오프 상태(OFF)일 때, 출력 단자(OUT)의 전압을 가파르게 상승시킬 수 있다. 도 76의 (C)에 도시된 바와 같이, OS 트랜지스터(810)는 전류가 흐르기 쉬운 상태로 할 수 있기 때문에 도 75의 (C)에 도시된 타이밍 차트에서의 출력 단자의 신호 파형(832)을 가파르게 변화시킬 수 있다.
또한, 신호(SBG)에 의한 OS 트랜지스터(810)의 문턱 전압의 제어는 OS 트랜지스터(820)의 상태가 전환되기 전, 즉 시각(T1)이나 시각(T2)보다 전에 수행하는 것이 바람직하다. 예를 들어, 도 75의 (C)에 도시된 바와 같이, 입력 단자(IN)에 공급하는 신호가 하이 레벨로 전환되는 시각(T1)보다 전에, 문턱 전압(VTH_A)에서 문턱 전압(VTH_B)으로 OS 트랜지스터(810)의 문턱 전압을 전환하는 것이 바람직하다. 또한, 도 75의 (C)에 도시된 바와 같이, 입력 단자(IN)에 공급하는 신호가 로 레벨로 전환되는 시각(T2)보다 전에, 문턱 전압(VTH_B)에서 문턱 전압(VTH_A)으로 OS 트랜지스터(810)의 문턱 전압을 전환하는 것이 바람직하다.
또한, 도 75의 (C)의 타이밍 차트에서는 입력 단자(IN)에 공급하는 신호에 따라 신호(SBG)를 전환하는 구성을 나타내었지만 다른 구성으로 하여도 좋다. 예를 들어, 문턱 전압을 제어하기 위한 전압은, 플로팅 상태로 한 OS 트랜지스터(810)의 제 2 게이트에 유지시키는 구성으로 하여도 좋다. 상기 구성을 구현 가능한 회로 구성의 일례에 대하여 도 77의 (A)에 도시하였다.
도 77의 (A)에서는, 도 75의 (B)에 도시된 회로 구성에 더하여 OS 트랜지스터(850)를 갖는다. OS 트랜지스터(850)의 제 1 단자는, OS 트랜지스터(810)의 제 2 게이트에 접속된다. 또한, OS 트랜지스터(850)의 제 2 단자는 전압(VBG_B)(또는 전압(VBG_A))을 공급하는 배선에 접속된다. OS 트랜지스터(850)의 제 1 게이트는, 신호(SF)를 공급하는 배선에 접속된다. OS 트랜지스터(850)의 제 2 게이트는, 전압(VBG_B)(또는 전압(VBG_A))을 공급하는 배선에 접속된다.
도 77의 (A)의 동작에 대하여 도 77의 (B)의 타이밍 차트를 사용하여 설명한다.
OS 트랜지스터(810)의 문턱 전압을 제어하기 위한 전압은, 입력 단자(IN)에 공급하는 신호가 하이 레벨로 전환되는 시각(T3)보다 전에, OS 트랜지스터(810)의 제 2 게이트에 공급하는 구성으로 한다. 신호(SF)를 하이 레벨로 하여 OS 트랜지스터(850)를 온 상태로 하고, 노드(NBG)에 문턱 전압을 제어하기 위한 전압(VBG_B)을 공급한다.
노드(NBG)가 전압(VBG_B)이 된 후는 OS 트랜지스터(850)를 오프 상태로 한다. OS 트랜지스터(850)는, 오프 전류가 매우 작기 때문에 계속 오프 상태를 계속함으로써, 일단 노드(NBG)에 유지시킨 전압(VBG_B)을 유지할 수 있다. 그러므로, OS 트랜지스터(850)의 제 2 게이트에 전압(VBG_B)을 공급하는 동작의 횟수가 감소되기 때문에 전압(VBG_B)의 재기록에 필요한 만큼의 소비전력을 작게 할 수 있다.
또한, 도 75의 (B) 및 도 77의 (A)의 회로 구성에서는 OS 트랜지스터(810)의 제 2 게이트에 공급하는 전압을, 외부로부터의 제어에 의하여 공급하는 구성에 대하여 도시하였지만, 다른 구성으로 하여도 좋다. 예를 들어, 문턱 전압을 제어하기 위한 전압을, 입력 단자(IN)에 공급하는 신호를 바탕으로 생성하고, OS 트랜지스터(810)의 제 2 게이트에 공급하는 구성으로 하여도 좋다. 상기 구성을 구현 가능한 회로 구성의 일례에 대하여 도 78의 (A)에 도시하였다.
도 78의 (A)에서는 도 75의 (B)에 도시된 회로 구성에서, 입력 단자(IN)와 OS 트랜지스터(810)의 제 2 게이트 사이에 CMOS 인버터(860)를 갖는다. CMOS 인버터(860)의 입력 단자는 입력 단자(IN)에 접속된다. CMOS 인버터(860)의 출력 단자는 OS 트랜지스터(810)의 제 2 게이트에 접속된다.
도 78의 (A)의 동작에 대하여 도 78의 (B)의 타이밍 차트를 사용하여 설명한다. 도 78의 (B)의 타이밍 차트에서는 입력 단자(IN)의 신호 파형, 출력 단자(OUT)의 신호 파형, CMOS 인버터(860)의 출력 파형(IN_B), 및 OS 트랜지스터(810)의 문턱 전압의 변화에 대하여 도시하였다.
입력 단자(IN)에 공급하는 신호의 논리를 반전한 신호인 출력 파형(IN_B)은 OS 트랜지스터(810)의 문턱 전압을 제어하는 신호로 할 수 있다. 따라서, 도 76의 (A) 내지 (C)에서 설명한 바와 같이 OS 트랜지스터(810)의 문턱 전압을 제어할 수 있다. 예를 들어, 도 78의 (B)에서 시각(T4)이 될 때, 입력 단자(IN)에 공급되는 신호가 하이 레벨이고 OS 트랜지스터(820)는 온 상태가 된다. 이때, 출력 파형(IN_B)은 로 레벨이 된다. 그러므로, OS 트랜지스터(810)를 전류가 흐르기 어려운 상태로 할 수 있어 출력 단자(OUT)의 전압의 상승을 가파르게 하강시킬 수 있다.
또한, 도 78의 (B)에서 시각(T5)이 될 때, 입력 단자(IN)에 공급하는 신호가 로 레벨이고 OS 트랜지스터(820)는 오프 상태가 된다. 이때, 출력 파형(IN_B)은 하이 레벨이 된다. 그러므로, OS 트랜지스터(810)를 전류가 흐르기 쉬운 상태로 할 수 있어 출력 단자(OUT)의 전압을 가파르게 상승시킬 수 있다.
상술한 바와 같이, 본 실시형태의 구성에서는 OS 트랜지스터를 갖는 인버터에서의 백 게이트의 전압을 입력 단자(IN)의 신호의 논리에 따라 전환한다. 상기 구성으로 함으로써 OS 트랜지스터의 문턱 전압을 제어할 수 있다. 입력 단자(IN)에 공급하는 신호에 의하여 OS 트랜지스터의 문턱 전압을 제어함으로써 출력 단자(OUT)의 전압을 가파르게 변화시킬 수 있다. 또한, 전원 전압을 공급하는 배선 사이의 관통 전류를 작게 할 수 있다. 그러므로, 저소비전력화를 도모할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 10)
본 실시형태에서는, 상술한 실시형태에서 설명한 산화물 반도체를 갖는 트랜지스터(OS 트랜지스터)를 복수의 회로에 사용하는 반도체 장치의 일례에 대하여 도 79의 (A) 내지 도 82의 (C)를 사용하여 설명한다.
<10. 반도체 장치의 회로 구성예>
도 79의 (A)는 반도체 장치(900)의 블록도이다. 반도체 장치(900)는 전원 회로(901), 회로(902), 전압 생성 회로(903), 회로(904), 전압 생성 회로(905), 및 회로(906)를 갖는다.
전원 회로(901)는 기준이 되는 전압(VORG)을 생성하는 회로이다. 전압(VORG)은 단일의 전압이 아니라 복수의 전압이어도 좋다. 전압(VORG)은 반도체 장치(900)의 외부로부터 공급되는 전압(V0)을 바탕으로 생성될 수 있다. 반도체 장치(900)는 외부로부터 공급되는 단일의 전원 전압을 바탕으로 전압(VORG)을 생성할 수 있다. 그러므로, 반도체 장치(900)는 외부로부터 전원 전압을 복수 공급할 일 없이 동작할 수 있다.
회로(902, 904, 및 906)는 서로 상이한 전원 전압으로 동작하는 회로이다. 예를 들어 회로(902)의 전원 전압은 전압(VORG)과 전압(VSS)(VORG>VSS)을 바탕으로 인가된다. 또한, 예를 들어 회로(904)의 전원 전압은 전압(VPOG)과 전압(VSS)(VPOG>VORG)을 바탕으로 인가된다. 또한, 예를 들어 회로(906)의 전원 전압은 전압(VORG)과 전압(VNEG)(VORG>VSS>VNEG)을 바탕으로 인가된다. 또한, 전압(VSS)은, 그라운드(GND)와 등전위로 하면, 전원 회로(901)에서 생성하는 전압의 종류를 삭감할 수 있다.
전압 생성 회로(903)는 전압(VPOG)을 생성하는 회로이다. 전압 생성 회로(903)는 전원 회로(901)로부터 공급되는 전압(VORG)을 바탕으로 전압(VPOG)을 생성할 수 있다. 그러므로, 회로(904)를 갖는 반도체 장치(900)는 외부로부터 공급되는 단일의 전원 전압을 바탕으로 동작할 수 있다.
전압 생성 회로(905)는 전압(VNEG)을 생성하는 회로이다. 전압 생성 회로(905)는 전원 회로(901)로부터 공급되는 전압(VORG)을 바탕으로 전압(VNEG)을 생성할 수 있다. 그러므로, 회로(906)를 갖는 반도체 장치(900)는 외부로부터 공급되는 단일의 전원 전압을 바탕으로 동작할 수 있다.
도 79의 (B)는 전압(VPOG)으로 동작하는 회로(904)의 일례이고, 도 79의 (C)는 회로(904)를 동작시키기 위한 신호의 파형의 일례이다.
도 79의 (B)에서는 트랜지스터(911)를 도시하였다. 트랜지스터(911)의 게이트에 공급되는 신호는 예를 들어 전압(VPOG) 및 전압(VSS)을 바탕으로 생성된다. 이 신호는 트랜지스터(911)를 도통 상태로 하는 동작 시에 전압(VPOG), 비도통 상태로 하는 동작 시에 전압(VSS)으로 한다. 전압(VPOG)은 도 79의 (C)에 도시된 바와 같이, 전압(VORG)보다 크다. 그러므로, 트랜지스터(911)는 소스(S)와 드레인(D) 사이를 도통 상태로 하는 동작을, 더 확실하게 실시할 수 있다. 그 결과, 회로(904)는, 오동작이 저감된 회로로 할 수 있다.
도 79의 (D)는 전압(VNEG)으로 동작하는 회로(906)의 일례이고, 도 79의 (E)는 회로(906)를 동작시키기 위한 신호의 파형의 일례이다.
도 79의 (D)에서는 백 게이트를 갖는 트랜지스터(912)를 도시한 것이다. 트랜지스터(912)의 게이트에 공급하는 신호는 예를 들어 전압(VORG) 및 전압(VSS)을 바탕으로 생성된다. 이 신호는 트랜지스터(911)를 도통 상태로 하는 동작 시에 전압(VORG), 비도통 상태로 하는 동작 시에 전압(VSS)을 바탕으로 생성된다. 또한, 트랜지스터(912)의 백 게이트에 공급하는 전압은, 전압(VNEG)을 바탕으로 생성된다. 전압(VNEG)은 도 79의 (E)에 도시된 바와 같이 전압(VSS)(GND)보다 작다. 그러므로, 트랜지스터(912)의 문턱 전압이 플러스 시프트되도록 제어할 수 있다. 따라서, 트랜지스터(912)를 더 확실하게 비도통 상태로 할 수 있으며, 소스(S)와 드레인(D) 사이를 흐르는 전류를 작게 할 수 있다. 결과적으로 회로(906)는, 오동작이 저감되고 또한 저소비전력화가 도모된 회로로 할 수 있다.
또한, 전압(VNEG)은 트랜지스터(912)의 백 게이트에 직접 공급되는 구성으로 하여도 좋다. 또는, 전압(VORG) 및 전압(VNEG)을 바탕으로 트랜지스터(912)의 게이트에 공급하는 신호를 생성하고, 이 신호를 트랜지스터(912)의 백 게이트에 공급하는 구성으로 하여도 좋다.
또한, 도 80의 (A) 및 (B)에는 도 79의 (D) 및 (E)의 변형예를 도시하였다.
도 80의 (A)에 도시된 회로도에서는 전압 생성 회로(905)와 회로(906) 사이에, 제어 회로(921)에 의하여 도통 상태가 제어될 수 있는 트랜지스터(922)를 도시하였다. 트랜지스터(922)는 n채널형 OS 트랜지스터로 한다. 제어 회로(921)가 출력하는 제어 신호(SBG)는 트랜지스터(922)의 도통 상태를 제어하는 신호이다. 또한, 회로(906)가 갖는 트랜지스터(912A 및 912B)는 트랜지스터(922)와 같은 OS 트랜지스터이다.
도 80의 (B)의 타이밍 차트에는 제어 신호(SBG)와, 트랜지스터(912A 및 912B)의 백 게이트의 전위의 상태를 노드(NBG)의 전위의 변화로 도시하였다. 제어 신호(SBG)가 하이 레벨일 때 트랜지스터(922)가 도통 상태가 되어, 노드(NBG)가 전압(VNEG)이 된다. 그 후, 제어 신호(SBG)가 로 레벨일 때 노드(NBG)가 전기적으로 플로팅이 된다. 트랜지스터(922)는 OS 트랜지스터이기 때문에 오프 전류가 낮다. 그러므로, 노드(NBG)가 전기적으로 플로팅이 되어도, 일단 공급한 전압(VNEG)을 유지할 수 있다.
또한 도 81의 (A)에, 상술한 전압 생성 회로(903)에 적용 가능한 회로 구성의 일례를 도시하였다. 도 81의 (A)에 도시된 전압 생성 회로(903)는 다이오드(D1 내지 D5), 용량 소자(C1 내지 C5), 및 인버터(INV)를 갖는 5단의 차지 펌프이다. 클록 신호(CLK)는 용량 소자(C1 내지 C5)에 직접, 또는 인버터(INV)를 통하여 공급된다. 인버터(INV)의 전원 전압을, 전압(VORG)과 전압(VSS)을 바탕으로 인가되는 것으로 하면, 클록 신호 CLK에 의하여 전압(VORG)의 5배의 정전압으로 승압된 전압(VPOG)을 얻을 수 있다. 또한, 다이오드(D1 내지 D5)의 순방향 전압은 0V로 하였다. 또한, 차지 펌프의 단수를 변경함으로써 원하는 전압(VPOG)을 얻을 수 있다.
또한 도 81의 (B)에는, 상술한 전압 생성 회로(905)에 적용 가능한 회로 구성의 일례를 도시하였다. 도 81의 (B)에 도시된 전압 생성 회로(905)는 다이오드(D1 내지 D5), 용량 소자(C1 내지 C5), 및 인버터(INV)를 갖는 4단의 차지 펌프이다. 클록 신호(CLK)는 용량 소자(C1 내지 C5)에 직접, 또는 인버터(INV)를 통하여 공급된다. 인버터(INV)의 전원 전압을, 전압(VORG)과 전압(VSS)을 바탕으로 인가되는 것으로 하면, 클록 신호(CLK)에 의하여 그라운드 즉 전압(VSS)에서 전압(VORG)의 4배의 음전압으로 강압된 전압(VNEG)을 얻을 수 있다. 또한, 다이오드(D1 내지 D5)의 순방향 전압은 0V로 하였다. 또한, 차지 펌프의 단수를 변경함으로써 원하는 전압(VNEG)을 얻을 수 있다.
또한, 상술한 전압 생성 회로(903)의 회로 구성은 도 81의 (A)에 도시된 회로도의 구성에 한정되지 않는다. 예를 들어, 전압 생성 회로(903)의 변형예를 도 82의 (A) 내지 (C)에 도시하였다. 또한, 전압 생성 회로(903)의 변형예는 도 82의 (A) 내지 (C)에 도시된 전압 생성 회로(903A 내지 903C)에서, 각 배선에 공급하는 전압을 변경함으로써, 또는 소자의 배치를 변경함으로써 실현 가능하다.
도 82의 (A)에 도시된 전압 생성 회로(903A)는 트랜지스터(M1 내지 M10), 용량 소자(C11 내지 C14), 및 인버터(INV1)를 갖는다. 클록 신호(CLK)는 트랜지스터(M1 내지 M10)의 게이트에 직접, 또는 인버터(INV1)를 통하여 공급된다. 클록 신호(CLK)에 의하여 전압(VORG)의 4배의 정전압으로 승압된 전압(VPOG)을 얻을 수 있다. 또한, 단수를 변경함으로써 원하는 전압(VPOG)을 얻을 수 있다. 도 82의 (A)에 도시된 전압 생성 회로(903A)는 트랜지스터(M1 내지 M10)를 OS 트랜지스터로 함으로써 오프 전류를 작게 할 수 있어 용량 소자(C11 내지 C14)에 유지된 전하의 누설을 억제할 수 있다. 그러므로, 효율적으로 전압(VORG)에서 전압(VPOG)으로 승압할 수 있다.
도 82의 (B)에 도시된 전압 생성 회로(903B)는 트랜지스터(M11 내지 M14), 용량 소자(C15 및 C16), 및 인버터(INV2)를 갖는다. 클록 신호(CLK)는 트랜지스터(M11 내지 M14)의 게이트에 직접, 또는 인버터(INV2)를 통하여 공급된다. 클록 신호(CLK)에 의하여 전압(VORG)의 2배의 정전압으로 승압된 전압(VPOG)을 얻을 수 있다. 도 82의 (B)에 도시된 전압 생성 회로(903B)는 트랜지스터(M11 내지 M14)를 OS 트랜지스터로 함으로써 오프 전류를 작게 할 수 있어 용량 소자(C15 및 C16)에 유지된 전하의 누설을 억제할 수 있다. 그러므로, 효율적으로 전압(VORG)에서 전압(VPOG)으로 승압할 수 있다.
또한, 도 82의 (C)에 도시된 전압 생성 회로(903C)는 인덕터(Ind1), 트랜지스터(M15), 다이오드(D6), 및 용량 소자(C17)를 갖는다. 트랜지스터(M15)는 제어 신호(EN)에 의하여 도통 상태가 제어된다. 제어 신호(EN)에 의하여 전압(VORG)이 승압된 전압(VPOG)을 얻을 수 있다. 도 82의 (C)에 도시된 전압 생성 회로(903C)는 인덕터(Ind1)를 사용하여 전압을 승압하기 때문에 변환 효율이 높은 전압의 승압을 행할 수 있다.
이상에서 설명한 바와 같이 본 실시형태의 구성에서는, 반도체 장치가 갖는 회로에 필요한 전압을 내부에서 생성할 수 있다. 그러므로, 반도체 장치는 외부로부터 공급하는 전원 전압의 수를 삭감할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 11)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 갖는 표시 모듈 및 전자 기기에 대하여 도 83 내지 도 86의 (B)를 사용하여 설명한다.
<11-1. 표시 모듈>
도 83에 도시된 표시 모듈(7000)은 상부 커버(7001)와 하부 커버(7002) 사이에, FPC(7003)에 접속된 터치 패널(7004), FPC(7005)에 접속된 표시 패널(7006), 백라이트(7007), 프레임(7009), 인쇄 기판(7010), 및 배터리(7011)를 갖는다.
본 발명의 일 형태의 반도체 장치는, 예를 들어 표시 패널(7006)에 사용할 수 있다.
상부 커버(7001) 및 하부 커버(7002)는 터치 패널(7004) 및 표시 패널(7006)의 크기에 맞추어 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(7004)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(7006)에 중첩시켜 사용할 수 있다. 또한, 표시 패널(7006)의 대향 기판(밀봉 기판)에 터치 패널 기능을 갖게 하는 것도 가능하다. 또한, 표시 패널(7006)의 각 화소 중에 광 센서를 제공하고, 광학식 터치 패널로 할 수도 있다.
백라이트(7007)는 광원(7008)을 갖는다. 또한 도 83에서, 백라이트(7007) 위에 광원(7008)을 배치하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어 백라이트(7007)의 단부에 광원(7008)을 배치하고, 또한 광 확산판을 사용하는 구성으로 하여도 좋다. 또한, 유기 EL 소자 등의 자발광형 발광 소자를 사용하는 경우, 또는 반사형 패널 등의 경우에는, 백라이트(7007)를 제공하지 않는 구성으로 하여도 좋다.
프레임(7009)은 표시 패널(7006)의 보호 기능 외에, 인쇄 기판(7010)의 동작에 의하여 생기는 전자기파를 차단하기 위한 전자기 실드로서의 기능을 갖는다. 또한, 프레임(7009)은 방열판으로서의 기능을 가져도 좋다.
인쇄 기판(7010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이어도 좋고, 별도로 제공한 배터리(7011)여도 좋다. 배터리(7011)는 상용 전원을 사용하는 경우에는 생략 가능하다.
또한 표시 모듈(7000)에는 편광판, 위상차판, 프리즘 시트 등의 부재를 추가적으로 제공하여도 좋다.
<11-2. 전자 기기 1>
다음에, 도 84의 (A) 내지 (E)에 전자 기기의 일례를 도시하였다.
도 84의 (A)는 파인더(8100)가 장착된 상태의 카메라(8000)의 외관을 도시한 도면이다.
카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 셔터 버튼(8004) 등을 갖는다. 또한 카메라(8000)에는 탈착 가능한 렌즈(8006)가 장착되어 있다.
여기서는 카메라(8000)로서, 렌즈(8006)를 하우징(8001)으로부터 떼서 교환할 수 있는 구성으로 하였지만, 렌즈(8006)와 하우징이 일체화되어 있어도 좋다.
카메라(8000)는 셔터 버튼(8004)을 누름으로써 촬상할 수 있다. 또한, 표시부(8002)는 터치 패널로서의 기능을 가지며, 표시부(8002)를 터치함으로써 촬상하는 것도 가능하다.
카메라(8000)의 하우징(8001)은 전극을 갖는 마운트를 갖고, 파인더(8100) 외에, 스트로보 장치 등을 접속시킬 수 있다.
파인더(8100)는 하우징(8101), 표시부(8102), 및 버튼(8103) 등을 갖는다.
하우징(8101)은 카메라(8000)의 마운트와 결합하는 마운트를 갖고, 파인더(8100)를 카메라(8000)에 장착할 수 있다. 또한 상기 마운트는 전극을 갖고, 상기 전극을 통하여 카메라(8000)로부터 수신한 영상 등을 표시부(8102)에 표시시킬 수 있다.
버튼(8103)은 전원 버튼으로서의 기능을 갖는다. 버튼(8103)에 의하여 표시부(8102)의 표시의 ON/OFF를 전환할 수 있다.
카메라(8000)의 표시부(8002), 및 파인더(8100)의 표시부(8102)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
또한 도 84의 (A)에서는, 카메라(8000)와 파인더(8100)를 별도의 전자 기기로 하고, 이들을 탈착 가능한 구성으로 하였지만, 카메라(8000)의 하우징(8001)에, 표시 장치를 구비한 파인더가 내장되어도 좋다.
도 84의 (B)는 헤드마운트 디스플레이(8200)의 외관을 도시한 도면이다.
헤드마운트 디스플레이(8200)는, 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 및 케이블(8205) 등을 갖는다. 또한, 장착부(8201)에는, 배터리(8206)가 내장된다.
케이블(8205)은, 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 구비하고, 수신한 화상 데이터 등의 영상 정보를 표시부(8204)에 표시시킬 수 있다. 또한, 본체(8203)에 제공된 카메라로 사용자의 눈알이나 눈꺼풀의 움직임을 파악하고, 그 정보를 바탕으로 사용자의 시점(視点)의 좌표를 산출함으로써, 사용자의 시점을 입력 수단으로서 사용할 수 있다.
또한, 장착부(8201)에는 사용자가 만지는 위치에 복수의 전극이 제공되어도 좋다. 본체(8203)는 사용자의 눈알의 움직임에 따라 전극에 흐르는 전류를 검지함으로써, 사용자의 시점을 인식하는 기능을 가져도 좋다. 또한, 상기 전극에 흐르는 전류를 검지함으로써, 사용자의 맥박을 모니터하는 기능을 가져도 좋다. 또한, 장착부(8201)에는 온도 센서, 압력 센서, 가속도 센서 등 각종 센서를 가져도 좋고, 사용자의 생체 정보를 표시부(8204)에 표시하는 기능을 가져도 좋다. 또한, 사용자의 머리의 움직임 등을 검출하여, 표시부(8204)에 표시하는 영상을 그 움직임에 맞춰 변화시켜도 좋다.
표시부(8204)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 84의 (C) 내지 (E)는 헤드마운트 디스플레이(8300)의 외관을 도시한 도면이다. 헤드마운트 디스플레이(8300)는 하우징(8301), 표시부(8302), 밴드상의 고정구(8304), 및 한 쌍의 렌즈(8305)를 갖는다.
사용자는 렌즈(8305)를 통하여, 표시부(8302)의 표시를 볼 수 있다. 또한, 표시부(8302)를 만곡시켜 배치하는 것이 바람직하다. 표시부(8302)를 만곡시켜 배치함으로써, 사용자가 높은 임장감을 느낄 수 있다. 또한 본 실시형태에서는, 표시부(8302)를 하나 제공하는 구성에 대하여 예시하였지만, 이에 한정되지 않고, 예를 들어 표시부(8302)를 2개 제공하는 구성으로 하여도 좋다. 이 경우, 사용자의 한쪽 눈에 하나의 표시부가 배치되는 구성으로 하면, 시차를 사용한 3차원 표시 등을 수행하는 것도 가능하게 된다.
또한, 표시부(8302)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다. 본 발명의 일 형태의 반도체 장치를 갖는 표시 장치는, 매우 정밀도가 높기 때문에, 도 84의 (E)와 같이 렌즈(8305)를 사용하여 표시부(8302)에 표시된 영상을 확대하더라도 사용자에게 화소가 시인되지 않고, 현실감이 더 높은 영상을 표시할 수 있다.
<11-3. 전자 기기 2>
다음에, 도 84의 (A) 내지 (E)에 도시된 전자 기기와 상이한 전자 기기의 일례를 도 85의 (A) 내지 (G)에 도시하였다.
도 85의 (A) 내지 (G)에 도시된 전자 기기는, 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치, 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전 수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9008) 등을 갖는다.
도 85의 (A) 내지 (G)에 도시된 전자 기기는, 다양한 기능을 갖는다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 캘린더, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 이용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 이용하여 다양한 데이터의 송신 또는 수신을 수행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 85의 (A) 내지 (G)에 도시한 전자 기기가 가질 수 있는 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다. 또한, 도 85의 (A) 내지 (G)에는 도시하지 않았지만, 전자 기기에는 복수의 표시부를 갖는 구성으로 하여도 좋다. 또한, 상기 전자 기기에 카메라 등을 설치하여, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장됨)에 저장하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 85의 (A) 내지 (G)에 도시된 전자 기기의 상세한 사항에 대하여 이하에서 설명한다.
도 85의 (A)는 텔레비전 장치(9100)를 도시한 사시도이다. 텔레비전 장치(9100)는, 예를 들어 50인치 이상, 또는 100인치 이상의 대화면의 표시부(9001)를 조합하는 것이 가능하다.
도 85의 (B)는 휴대 정보 단말(9101)을 도시한 사시도이다. 휴대 정보 단말(9101)은 예를 들어 전화기, 수첩 또는 정보 열람 장치 등으로부터 선택된 하나 또는 복수의 기능을 갖는다. 구체적으로는, 스마트폰으로서 사용할 수 있다. 또한, 휴대 정보 단말(9101)에는 스피커, 접속 단자, 및 센서 등을 제공하여도 좋다. 또한, 휴대 정보 단말(9101)은 문자나 화상 정보를 그 복수 면에 표시할 수 있다. 예를 들어, 3개의 조작 버튼(9050)(조작 아이콘 또는 단지 아이콘이라고도 함)을 표시부(9001) 중 한 면에 표시할 수 있다. 또한, 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 또한, 정보(9051)의 일례로서는, 전자 메일이나 SNS(social networking service)나 전화 등의 착신을 알리는 표시, 전자 메일이나 SNS 등의 제목, 전자 메일이나 SNS 등의 송신자 이름, 날짜, 시각, 배터리의 잔량, 안테나 수신의 강도 등이 있다. 또는 정보(9051)가 표시되는 위치에, 정보(9051) 대신에 조작 버튼(9050) 등을 표시하여도 좋다.
도 85의 (C)는 휴대 정보 단말(9102)을 도시한 사시도이다. 휴대 정보 단말(9102)은 표시부(9001)의 3면 이상에 정보를 표시하는 기능을 갖는다. 여기서는 정보(9052), 정보(9053), 정보(9054)가 각각 다른 면에 표시되어 있는 예를 나타내었다. 예를 들어, 휴대 정보 단말(9102)의 사용자는 옷의 가슴 포켓에 휴대 정보 단말(9102)을 수납한 상태로, 그 표시(여기서는 정보(9053))를 확인할 수 있다. 구체적으로는, 착신한 전화의 발신자의 전화번호 또는 이름 등을 휴대 정보 단말(9102)의 상방으로부터 관찰할 수 있는 위치에 표시한다. 사용자는 휴대 정보 단말(9102)을 포켓으로부터 꺼내지 않고, 표시를 확인하여, 전화를 받을지 여부를 판단할 수 있다.
도 85의 (D)는 손목시계형 휴대 정보 단말(9200)을 도시한 사시도이다. 휴대 정보 단말(9200)은 이동 전화, 전자 메일, 문장 열람 및 작성, 음악 재생, 인터넷 통신, 컴퓨터 게임 등 다양한 애플리케이션을 실행할 수 있다. 또한, 표시부(9001)는 그 표시면이 만곡되어 제공되고, 만곡된 표시면을 따라 표시를 수행할 수 있다. 또한, 휴대 정보 단말(9200)은 통신 규격된 근거리 무선 통신을 실행하는 것이 가능하다. 예를 들어, 무선 통신 가능한 헤드세트와 상호 통신하는 것에 의하여, 핸즈 프리로 통화할 수도 있다. 또한, 휴대 정보 단말(9200)은 접속 단자(9006)를 갖고, 다른 정보 단말과 커넥터를 통하여 직접 데이터의 교환을 수행할 수 있다. 또한, 접속 단자(9006)를 통하여 충전을 수행할 수도 있다. 또한, 충전 동작은 접속 단자(9006)를 통하지 않고, 무선 급전에 의하여 수행하여도 좋다.
도 85의 (E) 내지 (G)는, 접을 수 있는 휴대 정보 단말(9201)을 도시한 사시도이다. 또한, 도 85의 (E)가 휴대 정보 단말(9201)을 전개한 상태의 사시도이고, 도 85의 (F)가 휴대 정보 단말(9201)을 전개한 상태 또는 접은 상태 중 한쪽으로부터 다른 쪽으로 변화하는 도중의 상태의 사시도이고, 도 85의 (G)가 휴대 정보 단말(9201)을 접은 상태의 사시도이다. 휴대 정보 단말(9201)은, 접은 상태에서는 가반성이 우수하고, 전개한 상태에서는 이음매가 없는 넓은 표시 영역에 의하여 표시의 일람성이 우수하다. 휴대 정보 단말(9201)이 갖는 표시부(9001)는, 힌지(9055)에 의하여 연결된 3개의 하우징(9000)에 지지되어 있다. 힌지(9055)를 이용하여 2개의 하우징(9000) 간을 굴곡시킴으로써, 휴대 정보 단말(9201)을 전개한 상태에서 접은 상태로 가역적으로 변형시킬 수 있다. 예를 들어, 휴대 정보 단말(9201)은 곡률 반경 1mm 이상 150mm 이하로 휠 수 있다.
다음에, 도 84의 (A) 내지 (E)에 도시된 전자 기기 및 도 85의 (A) 내지 (G)에 도시된 전자 기기와 상이한 전자 기기의 일례를 도 86의 (A) 및 (B)에 도시하였다. 도 86의 (A) 및 (B)는 복수의 표시 패널을 갖는 표시 장치의 사시도이다. 또한, 도 86의 (A)는 복수의 표시 패널이 감긴 형태의 사시도이고, 도 86의 (B)는 복수의 표시 패널이 전개된 상태의 사시도이다.
도 86의 (A) 및 (B)에 도시된 표시 장치(9500)는 복수의 표시 패널(9501)과, 축부(9511)와, 축 베어링부(9512)를 갖는다. 또한, 복수의 표시 패널(9501)은 표시 영역(9502)과, 투광성을 갖는 영역(9503)을 갖는다.
또한, 복수의 표시 패널(9501)은 가요성을 갖는다. 또한, 인접된 2개의 표시 패널(9501)은 그들의 일부가 서로 중첩되도록 제공된다. 예를 들어, 인접된 2개의 표시 패널(9501)의 투광성을 갖는 영역(9503)을 중첩시킬 수 있다. 복수의 표시 패널(9501)을 사용함으로써 대화면의 표시 장치로 할 수 있다. 또한, 사용 상황에 따라 표시 패널(9501)을 감을 수 있기 때문에 범용성이 우수한 표시 장치로 할 수 있다.
또한, 도 86의 (A) 및 (B)에서는, 표시 영역(9502)이 인접된 표시 패널(9501)에서 이격하는 상태를 도시하였지만, 이에 한정되지 않고, 예를 들어 인접된 표시 패널(9501)의 표시 영역(9502)을 틈 없이 중첩시킴으로써 연속된 표시 영역(9502)으로 하여도 좋다.
본 실시형태에서 설명한 전자 기기는 어떠한 정보를 표시하기 위한 표시부를 갖는 것을 특징으로 한다. 다만, 본 발명의 일 형태의 반도체 장치는 표시부를 갖지 않는 전자 기기에도 적용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시예)
본 실시예에서는, 실시형태 1에 나타낸 시료 A3에 상당하는 금속 산화물막을 트랜지스터의 반도체막에 적용하고, 상기 트랜지스터를 갖는 표시 장치를 제작하였다. 본 실시예에서 제작한 표시 장치의 사양을 표 2에 나타내었다.
Figure 112021133104223-pat00008
표 2에 나타낸 사양의 표시 장치의 표시예를 도 87에 도시하였다. 도 87에 도시된 바와 같이, 본 실시예에서 제작한 표시 장치는 양호한 표시 품질을 갖는 것이 확인되었다.
또한 본 실시예에 나타낸 구성은, 다른 실시형태에 나타낸 구성과 적절히 조합하여 사용할 수 있다.
100: 트랜지스터
100A: 트랜지스터
100B: 트랜지스터
100C: 트랜지스터
100D: 트랜지스터
100E: 트랜지스터
100F: 트랜지스터
100G: 트랜지스터
100H: 트랜지스터
100J: 트랜지스터
100K: 트랜지스터
102: 기판
104: 절연막
106: 도전막
108: 산화물 반도체막
108_1: 산화물 반도체막
108_2: 산화물 반도체막
108_3: 산화물 반도체막
108d: 드레인 영역
108f: 영역
108i: 채널 영역
108s: 소스 영역
110: 절연막
110a: 절연막
112: 도전막
112_1: 도전막
112_2: 도전막
114: 절연막
116: 절연막
118: 절연막
120a: 도전막
120b: 도전막
122: 절연막
141a: 개구부
141b: 개구부
143: 개구부
200: 트랜지스터
205: 도전체
205a: 도전체
205b: 도전체
210: 절연체
212: 절연체
214: 절연체
216: 절연체
218: 도전체
220: 절연체
222: 절연체
224: 절연체
230: 산화물 반도체
230a: 산화물 반도체
230b: 산화물 반도체
230c: 산화물 반도체
240a: 도전체
240b: 도전체
244: 도전체
245: 도전체
250: 절연체
260: 도전체
260a: 도전체
260b: 도전체
270: 절연체
280: 절연체
282: 절연체
284: 절연체
300A: 트랜지스터
300B: 트랜지스터
300C: 트랜지스터
300D: 트랜지스터
300E: 트랜지스터
300F: 트랜지스터
300G: 트랜지스터
302: 기판
304: 도전막
306: 절연막
307: 절연막
308: 산화물 반도체막
308_1: 산화물 반도체막
308_2: 산화물 반도체막
308_3: 산화물 반도체막
312a: 도전막
312b: 도전막
312c: 도전막
314: 절연막
316: 절연막
318: 절연막
319: 절연막
320a: 도전막
320b: 도전막
341a: 개구부
341b: 개구부
342: 개구부
342a: 개구부
342b: 개구부
342c: 개구부
344: 도전막
351: 개구부
352a: 개구부
352b: 개구부
400: 트랜지스터
401: 기판
402: 반도체 영역
404: 절연체
406: 도전체
408a: 저저항 영역
408b: 저저항 영역
410: 용량 소자
420: 절연체
422: 절연체
424: 절연체
426: 절연체
428: 도전체
430: 도전체
450: 절연체
452: 절연체
454: 절연체
456: 도전체
458: 절연체
460: 절연체
462: 도전체
466: 도전체
470: 절연체
474: 도전체
480: 절연체
482: 절연체
484: 절연체
501: 화소 회로
502: 화소부
504: 구동 회로부
504a: 게이트 드라이버
504b: 소스 드라이버
506: 보호 회로
507: 단자부
550: 트랜지스터
552: 트랜지스터
554: 트랜지스터
560: 용량 소자
562: 용량 소자
570: 액정 소자
572: 발광 소자
700: 표시 장치
701: 기판
702: 화소부
704: 소스 드라이버 회로부
705: 기판
706: 게이트 드라이버 회로부
708: FPC 단자부
710: 신호선
711: 배선부
712: 밀봉재
716: FPC
730: 절연막
732: 밀봉막
734: 절연막
736: 착색막
738: 차광막
750: 트랜지스터
752: 트랜지스터
760: 접속 전극
770: 평탄화 절연막
772: 도전막
773: 절연막
774: 도전막
775: 액정 소자
776: 액정층
778: 구조체
780: 이방성 도전막
782: 발광 소자
783: 액적 토출 장치
784: 액적
785: 층
786: EL층
788: 도전막
790: 용량 소자
791: 터치 패널
792: 절연막
793: 전극
794: 전극
795: 절연막
796: 전극
797: 절연막
800: 인버터
810: OS 트랜지스터
820: OS 트랜지스터
831: 신호 파형
832: 신호 파형
840: 파선
841: 실선
850: OS 트랜지스터
860: CMOS 인버터
900: 반도체 장치
901: 전원 회로
902: 회로
903: 전압 생성 회로
903A: 전압 생성 회로
903B: 전압 생성 회로
903C: 전압 생성 회로
904: 회로
905: 전압 생성 회로
906: 회로
911: 트랜지스터
912: 트랜지스터
912A: 트랜지스터
912B: 트랜지스터
921: 제어 회로
922: 트랜지스터
950: 트랜지스터
952: 기판
954: 절연막
956: 반도체막
958: 절연막
960: 도전막
962: 절연막
964: 절연막
966a: 도전막
966b: 도전막
968: 절연막
970: 절연막
972: 절연막
974: 절연막
1400: 액적 토출 장치
1402: 기판
1403: 액적 토출 수단
1404: 촬상 수단
1405: 헤드
1406: 점선
1407: 제어 수단
1408: 기억 매체
1409: 화상 처리 수단
1410: 컴퓨터
1411: 마커
1412: 헤드
1413: 재료 공급원
1414: 재료 공급원
7000: 표시 모듈
7001: 상부 커버
7002: 하부 커버
7003: FPC
7004: 터치 패널
7005: FPC
7006: 표시 패널
7007: 백라이트
7008: 광원
7009: 프레임
7010: 인쇄 기판
7011: 배터리
8000: 카메라
8001: 하우징
8002: 표시부
8003: 조작 버튼
8004: 셔터 버튼
8006: 렌즈
8100: 파인더
8101: 하우징
8102: 표시부
8103: 버튼
8200: 헤드 마운트 디스플레이
8201: 장착부
8202: 렌즈
8203: 본체
8204: 표시부
8205: 케이블
8206: 배터리
8300: 헤드 마운트 디스플레이
8301: 하우징
8302: 표시부
8304: 고정구
8305: 렌즈
9000: 하우징
9001: 표시부
9003: 스피커
9005: 조작 키
9006: 접속 단자
9007: 센서
9008: 마이크로폰
9050: 조작 버튼
9051: 정보
9052: 정보
9053: 정보
9054: 정보
9055: 힌지
9100: 텔레비전 장치
9101: 휴대 정보 단말
9102: 휴대 정보 단말
9200: 휴대 정보 단말
9201: 휴대 정보 단말
9500: 표시 장치
9501: 표시 패널
9502: 표시 영역
9503: 영역
9511: 축부
9512: 베어링부

Claims (13)

  1. 막으로서,
    In과 M(M은 Al, Ga, Y, 또는 Sn)과 Zn을 포함하는 화합물
    을 포함하고,
    상기 막은 복수의 결정부를 포함하고,
    상기 복수의 결정부는 제1 군의 결정부 및 제2 군의 결정부를 포함하고,
    상기 제1 군의 결정부 및 상기 제2 군의 결정부는 동일한 결정성을 갖고,
    상기 막이 투과형 전자 현미경으로 상기 막의 두께 방향의 단면에서 관찰될 때, c축 배향성을 갖지 않는 상기 제2 군의 결정부가 c축 배향성을 갖는 상기 제1 군의 결정부보다 더 많은, 막.
  2. 반도체 장치로서,
    기판;
    상기 기판 위의 게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    막으로서, 상기 막은
    In과 M(M은 Al, Ga, Y, 또는 Sn)과 Zn을 포함하는 화합물을 포함하고,
    상기 막은 복수의 결정부를 포함하고,
    상기 복수의 결정부는 제1 군의 결정부 및 제2 군의 결정부를 포함하고,
    상기 제1 군의 결정부 및 상기 제2 군의 결정부는 동일한 결정성을 갖고,
    상기 막이 투과형 전자 현미경으로 상기 막의 두께 방향의 단면에서 관찰될 때, c축 배향성을 갖지 않는 상기 제2 군의 결정부가 c축 배향성을 갖는 상기 제1 군의 결정부보다 더 많은, 상기 막;
    상기 막 위의 소스 전극 및 드레인 전극; 및
    상기 막 위의 절연막
    을 포함하는, 반도체 장치.
  3. 반도체 장치로서,
    기판;
    상기 기판 위의 게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    막으로서, 상기 막은
    In과 M(M은 Al, Ga, Y, 또는 Sn)과 Zn을 포함하는 화합물을 포함하고,
    상기 막은 복수의 결정부를 포함하고,
    상기 복수의 결정부는 제1 군의 결정부 및 제2 군의 결정부를 포함하고,
    상기 제1 군의 결정부 및 상기 제2 군의 결정부는 결정성 및 결정 크기의 관점에서 서로 구분되지 않고,
    상기 막이 투과형 전자 현미경으로 상기 막의 두께 방향의 단면에서 관찰될 때, c축 배향성을 갖지 않는 상기 제2 군의 결정부가 c축 배향성을 갖는 상기 제1 군의 결정부보다 더 많은, 상기 막;
    상기 막 위의 제1 절연막;
    상기 제1 절연막 위의 제2 절연막; 및
    상기 제1 절연막 및 상기 제2 절연막에 제공되는 개구를 통해 상기 막 위에서 전기적으로 접속되는, 소스 전극 및 드레인 전극
    을 포함하는, 반도체 장치.
  4. 반도체 장치로서,
    기판;
    상기 기판 위의 제1 게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    막으로서, 상기 막은
    In과 M(M은 Al, Ga, Y, 또는 Sn)과 Zn을 포함하는 화합물을 포함하고,
    상기 막은 복수의 결정부를 포함하고,
    상기 복수의 결정부는 제1 군의 결정부 및 제2 군의 결정부를 포함하고,
    상기 제1 군의 결정부 및 상기 제2 군의 결정부는 결정성 및 결정 크기의 관점에서 서로 구분되지 않고,
    상기 막이 투과형 전자 현미경으로 상기 막의 두께 방향의 단면에서 관찰될 때, c축 배향성을 갖지 않는 상기 제2 군의 결정부가 c축 배향성을 갖는 상기 제1 군의 결정부보다 더 많은, 상기 막;
    상기 막 위의 제1 절연막;
    상기 막 위의 제2 게이트 전극;
    상기 제1 절연막 위의 제2 절연막; 및
    상기 제1 절연막 및 상기 제2 절연막에 제공되는 개구를 통해 상기 막 위에서 전기적으로 접속되는, 소스 전극 및 드레인 전극
    을 포함하는, 반도체 장치.
  5. 반도체 장치로서,
    기판;
    상기 기판 위의 제1 절연막;
    상기 제1 절연막 위의 막으로서, 상기 막은
    In과 M(M은 Al, Ga, Y, 또는 Sn)과 Zn을 포함하는 화합물을 포함하고,
    상기 막은 복수의 결정부를 포함하고,
    상기 복수의 결정부는 제1 군의 결정부 및 제2 군의 결정부를 포함하고,
    상기 제1 군의 결정부 및 상기 제2 군의 결정부는 동일한 결정성을 갖고,
    상기 막이 투과형 전자 현미경으로 상기 막의 두께 방향의 단면에서 관찰될 때, c축 배향성을 갖지 않는 상기 제2 군의 결정부가 c축 배향성을 갖는 상기 제1 군의 결정부보다 더 많은, 상기 막;
    상기 막 위의 소스 전극 및 드레인 전극;
    상기 막 위의 제2 절연막; 및
    상기 제2 절연막 위의 게이트 전극
    을 포함하는, 반도체 장치.
  6. 금속 산화물막으로서, 투과형 전자 현미경으로 상기 금속 산화물막의 두께 방향의 단면에서 관찰된 이미지에서 복수의 결정부가 관찰되고, 상기 복수의 결정부 중에서, c축 배향성을 갖는 제1 결정부보다 많은, c축 배향성을 갖지 않는 제2 결정부가 관찰되고,
    상기 금속 산화물막은 In과 M(M은 Al, Ga, Y, 또는 Sn)과 Zn을 포함하고,
    상기 제1 결정부 및 상기 제2 결정부는 동일한 결정성을 갖는, 금속 산화물막.
  7. 반도체 장치로서,
    채널 형성 영역을 포함하는 금속 산화물막을 포함하는 트랜지스터
    를 포함하고,
    투과형 전자 현미경으로 상기 금속 산화물막의 두께 방향의 단면에서 관찰된 이미지에서 복수의 결정부가 관찰되고, 상기 복수의 결정부 중에서, c축 배향성을 갖는 제1 결정부보다 많은, c축 배향성을 갖지 않는 제2 결정부가 관찰되고,
    상기 금속 산화물막은 In과 M(M은 Al, Ga, Y, 또는 Sn)과 Zn을 포함하고,
    상기 제1 결정부 및 상기 제2 결정부는 결정성 및 결정 크기의 관점에서 서로 구분되지 않는, 반도체 장치.
  8. 제1항에 있어서, 상기 막은 인듐, 갈륨 및 아연을 포함하는, 막.
  9. 제2항 내지 제5항 및 제7항 중 어느 한 항에 있어서, 상기 막은 인듐, 갈륨 및 아연을 포함하는, 반도체 장치.
  10. 제6항에 있어서, 상기 금속 산화물막은 인듐, 갈륨 및 아연을 포함하는, 금속 산화물막.
  11. 제1항에 있어서, 상기 복수의 결정부에서의 각각의 결정부는 0.5nm 내지 10nm의 크기인, 막.
  12. 제2항 내지 제5항 및 제7항 중 어느 한 항에 있어서, 상기 복수의 결정부에서의 각각의 결정부는 0.5nm 내지 10nm의 크기인, 반도체 장치.
  13. 제6항에 있어서, 상기 복수의 결정부에서의 각각의 결정부는 0.5nm 내지 10nm의 크기인, 금속 산화물막.
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