JP2004273697A - 薄膜トランジスタパネルの製造方法 - Google Patents
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Abstract
【課題】エッチングの加工精度を良くし、且つ、露出すべき配線をエッチングしないようにする。
【解決手段】酸化シリコンからなるゲート絶縁膜１０の上面に、ＣＦ４ガス等を用いたＲＩＥドライエッチングでエッチング可能なＭｏ等の金属からなるゲート絶縁膜１１、１２、１３および配線２４を形成する。それらの上面に酸化シリコンからなる中間層間絶縁膜１４および窒化シリコンからなる上層層間絶縁膜１５を成膜する。レジストパターン３９をマスクとして、ＣＦ４ガスを用いたＲＩＥドライエッチングを行なうことにより、上層層間絶縁膜１５にコンタクトホール１６ａ、１７ａ、１８ａ、２６ａを形成し、次いでＢＨＦを用いたウェットエッチングを行なうことにより、ポリシリコン薄膜７、８、９上の中間層間絶縁膜１４およびゲート絶縁膜１０にコンタクトホール１６ｂ、１７ｂ、１８ｂを形成し、且つ、配線２４上の中間層間絶縁膜１４にコンタクトホール２６ｂを形成する。
【選択図】 図１４
【解決手段】酸化シリコンからなるゲート絶縁膜１０の上面に、ＣＦ４ガス等を用いたＲＩＥドライエッチングでエッチング可能なＭｏ等の金属からなるゲート絶縁膜１１、１２、１３および配線２４を形成する。それらの上面に酸化シリコンからなる中間層間絶縁膜１４および窒化シリコンからなる上層層間絶縁膜１５を成膜する。レジストパターン３９をマスクとして、ＣＦ４ガスを用いたＲＩＥドライエッチングを行なうことにより、上層層間絶縁膜１５にコンタクトホール１６ａ、１７ａ、１８ａ、２６ａを形成し、次いでＢＨＦを用いたウェットエッチングを行なうことにより、ポリシリコン薄膜７、８、９上の中間層間絶縁膜１４およびゲート絶縁膜１０にコンタクトホール１６ｂ、１７ｂ、１８ｂを形成し、且つ、配線２４上の中間層間絶縁膜１４にコンタクトホール２６ｂを形成する。
【選択図】 図１４
Description
【０００１】
【発明の属する技術分野】
この発明は薄膜トランジスタパネルの製造方法に関する。
【０００２】
【従来の技術】
薄膜トランジスタパネルにおいて、異なる材質の層間絶縁膜を積層する構造を必要とされる場合がある。このような構造において、下層の層間絶縁膜および上層の層間絶縁膜との間に第１の端子又は素子が形成され、且つ、下層の層間絶縁膜の下に第２の端子又は素子が形成されている場合、第１の端子又は素子に対するコンタクトホールは上層の層間絶縁膜のみに形成し、第２の端子又は素子に対するコンタクトホールは上層および下層の層間絶縁膜に形成することになる。したがって、上層の層間絶縁膜と下層の層間絶縁膜にコンタクトホールを形成する際に適するエッチングの方法が異なる場合、上層の層間絶縁膜に第１の端子又は素子に対するコンタクトホールを形成する際、第２の端子又は素子に対するコンタクトホールも同時に形成し、この後、第２の端子又は素子に対して残された下層の層間絶縁膜のコンタクトホールを形成する製造方法を採用するのが効率的である（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２００１−１２７３０３号公報（図１４、図１５）
【０００４】
【発明が解決しようとする課題】
特許文献１に記載された薄膜トランジスタの製造方法において、上層の層間絶縁膜にコンタクトホールを形成する際、加工精度や加工速度（エッチレート）の面で最適なエッチング方法が第１の端子又は素子に対して、十分に大きな選択比を有している場合には問題はない。しかしながら、上層の層間絶縁膜に最適なエッチング方法に対する第１の端子又は素子の選択比が小さい場合には、第２の端子又は素子に対するコンタクトホール形成工程、すなわち第１のエッチング工程と、第１の端子又は素子に対するコンタクトホール形成工程、すなわち第２のエッチング工程とをそれぞれ別途行う必要が生じる。すなわち、第１のエッチング工程では、加工精度や加工速度が最適なエッチング法を適用することができるが、第２のエッチング工程では、上層の層間絶縁膜に最適なエッチング法を適用することができず、選択比は大きいが加工精度や加工速度の面で劣る、第１のエッチング法とは異なるエッチング法を適用しなければならない。このため、このような場合には、生産効率が大幅に低下することになってしまう。
そこで、この発明は、層間絶縁膜に対する最適なエッチング法がその下の端子又は素子との選択比が小さい場合にも生産効率あるいは加工精度を向上することができる薄膜トランジスタパネルの製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
請求項１に記載の発明は、薄膜トランジスタのソース・ドレイン領域に対応するコンタクトホールと前記薄膜トランジスタに電気的に接続される導体に対応するコンタクトホールを形成する薄膜トランジスタパネルの製造方法において、前記薄膜トランジスタのソース・ドレイン領域および前記導体の一方のみを覆う下層層間絶縁膜を形成し、前記薄膜トランジスタのソース・ドレイン領域および前記導体上に前記下層層間絶縁膜と同一材料からなる中間層間絶縁膜および前記下層層間絶縁膜とは異なる材料からなる上層層間絶縁膜を前記中間層間絶縁膜の膜厚が前記上層層間絶縁膜の膜厚より薄くなるように形成し、前記上層層間絶縁膜に第１のエッチング方法により前記薄膜トランジスタのソース・ドレイン領域および前記導体に対応するコンタクトホールを形成し、前記中間層間絶縁膜および前記下層層間絶縁膜に前記第１のエッチング方法とは異なる第２のエッチング方法により前記導体に対応するコンタクトホールおよび前記薄膜トランジスタのソース・ドレイン領域に対応するコンタクトホールを形成することを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記第１のエッチング方法はドライエッチングであり、前記第２のエッチング方法はウエットエッチングであることを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、前記上層層間絶縁膜に前記薄膜トランジスタのソース・ドレイン領域および前記導体に対応するコンタクトホールの形成は同時に行なうことを特徴とするものである。
請求項４に記載の発明は、請求項１に記載の発明において、前記第１および第２のエッチング方法を用いて、前記薄膜トランジスタのソース・ドレイン領域に対応するコンタクトホールまたは前記導体に対応するコンタクトホールのいずれか一方を形成し、その後、前記第１および第２のエッチング方法を用いて、前記薄膜トランジスタのソース・ドレイン領域に対応するコンタクトホールおよび前記導体に対応するコンタクトホールの他方を形成することを特徴とするものである。
そして、この発明によれば、薄膜トランジスタのソース・ドレイン領域または導体の一方を覆って、上層層間絶縁膜の膜厚より薄く且つ下層層間絶縁膜と同一材料からなる中間層間絶縁膜を介して下層層間絶縁膜とは異なる材料からなる上層層間絶縁膜を形成したので、上層層間絶縁膜にコンタクトホールを形成する際、加工速度または加工精度の面で最適なエッチング方法を適用することが可能となり、中間層間絶縁膜にコンタクトホールを形成する際に最適ではないが選択比が大きい他のエッチング方法を適用しても、生産効率または加工精度の向上を図ることができる。
【０００６】
【発明の実施の形態】
（第１実施形態）
図１はこの発明の製造方法により製造された薄膜トランジスタパネルを備えた液晶表示素子の一例の要部の断面図を示したものである。この液晶表示素子では、ガラス基板１上の画素回路部形成領域に画素電極２およびこの画素電極２に接続されたＮＭＯＳ薄膜トランジスタ３が設けられ、ガラス基板１上の周辺駆動回路部形成領域にＮＭＯＳ薄膜トランジスタ４とＰＭＯＳ薄膜トランジスタ５とからなるＣＭＯＳ薄膜トランジスタが設けられている。
【０００７】
各薄膜トランジスタ３、４、５は、ガラス基板１の上面に設けられた下地絶縁膜６の上面の各所定の箇所に設けられたポリシリコン薄膜７、８、９を備えている。この場合、ＮＭＯＳ薄膜トランジスタ３、４はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造となっている。
【０００８】
すなわち、ＮＭＯＳ薄膜トランジスタ３、４のポリシリコン薄膜７、８の中央部は真性領域からなるチャネル領域７ａ、８ａとされ、その両側はｎ型不純物低濃度領域からなるソース・ドレイン領域７ｂ、８ｂとされ、さらにその両側はｎ型不純物高濃度領域からなるソース・ドレイン領域７ｃ、８ｃとされている。一方、ＰＭＯＳ薄膜トランジスタ５のポリシリコン薄膜９の中央部は真性領域からなるチャネル領域９ａとされ、その両側はｐ型不純物高濃度領域からなるソース・ドレイン領域９ｂとされている。
【０００９】
ポリシリコン薄膜７、８、９を含む下地絶縁膜６の上面には酸化シリコンからなるゲート絶縁膜（下層層間絶縁膜）１０が設けられている。各チャネル領域７ａ、８ａ、９ａ上におけるゲート絶縁膜１０の上面の各所定の箇所にはゲート電極１１、１２、１３が設けられている。ゲート電極１１、１２、１３を含むゲート絶縁膜１０の上面には酸化シリコンからなる中間層間絶縁膜１４および窒化シリコンからなる上層層間絶縁膜１５が設けられている。ここで、中間層間絶縁膜１４の膜厚は１００Å〜５００Åと、上層層間絶縁膜１５の膜厚２０００Å〜５０００Åに対し遙かに薄く形成されている点は重要である。
【００１０】
ポリシリコン薄膜７のソース・ドレイン領域７ｃ上における上層層間絶縁膜１５、中間層間絶縁膜１４およびゲート絶縁膜１０にはコンタクトホール１６が設けられている。ポリシリコン薄膜８のソース・ドレイン領域８ｃ上における上層層間絶縁膜１５、中間層間絶縁膜１４およびゲート絶縁膜１０にはコンタクトホール１７が設けられている。ポリシリコン薄膜９のソース・ドレイン領域９ｂ上における上層層間絶縁膜１５、中間層間絶縁膜１４およびゲート絶縁膜１０にはコンタクトホール１８が設けられている。
【００１１】
各コンタクトホール１６、１７、１８内およびその各近傍の上層層間絶縁膜１５の上面の各所定の箇所にはソース・ドレイン電極１９、２０、２１が設けられている。ソース・ドレイン電極１９、２０、２１を含む上層層間絶縁膜１５の上面にはオーバーコート膜２２が設けられている。オーバーコート膜２２の上面の所定の箇所には画素電極２が設けられている。画素電極２は、オーバーコート膜２２の所定の箇所に設けられたコンタクトホール２３を介してＮＭＯＳ薄膜トランジスタ３の一方のソース・ドレイン電極１９に接続されている。
【００１２】
ここで、この液晶表示素子の静電気対策について簡単に説明する。ガラス基板１上の画素電極２およびＮＭＯＳ薄膜トランジスタ３が設けられた画素回路部形成領域の外側にはリング状の短絡用配線が設けられている。この短絡用配線は、ゲート絶縁膜１０の上面にゲート電極１１、１２、１３と同一の材料によって同時に形成された第１の短絡用配線２４と、層間絶縁膜１５の上面にソース・ドレイン電極１９、２０、２１と同一の材料によって同時に形成された第２の短絡用配線２５とを備えている。
【００１３】
そして、短絡用配線をリング状とするために、第２の短絡用配線２５の所定の部分は、上層層間絶縁膜１５および中間層間絶縁膜１４の所定の箇所に設けられたコンタクトホール２６を介して第１の短絡用配線２４の所定の部分に接続されている。また、図示していないが、ＮＭＯＳ薄膜トランジスタ３のゲート電極１１に接続されたゲートラインと第１の短絡用配線２４との間には静電保護素子が設けられ、ＮＭＯＳ薄膜トランジスタ３の他方のソース・ドレイン電極１９に接続されたソース・ドレインラインと第２の短絡用配線２５との間には静電保護素子が設けられている。
【００１４】
そして、外部から静電気が帯電すると、静電保護素子が導通し、第１、第２の短絡用配線２４、２５、全てのゲートラインおよび全てのソース・ドレインラインが同電位となり、これによりＮＭＯＳ薄膜トランジスタ３の特性が変化したり破壊したりしないようにすることができる。このような、静電気保護の構造の詳細は、例えば、特開平８−１７９３６０号公報に記載されている。
【００１５】
次に、上記構成の液晶表示素子の製造方法の一例について説明する。まず、図２に示すように、ガラス基板１の上面にプラズマＣＶＤ法により酸化シリコンからなる下地絶縁膜６およびアモルファスシリコン薄膜３１を連続して成膜する。この場合、下地絶縁膜６の膜厚は２０００Å程度であり、アモルファスシリコン薄膜３１の膜厚は５００Å程度である。次に、エキシマレーザを照射することにより、アモルファスシリコン薄膜３１を多結晶化し、ポリシリコン薄膜３２とする。次に、ポリシリコン薄膜３２をパターニングすることにより、図３に示すように、下地絶縁膜６の上面の各所定の箇所にポリシリコン薄膜７、８、９を形成する。
【００１６】
次に、図４に示すように、ポリシリコン薄膜７、８、９を含む下地絶縁膜６の上面にプラズマＣＶＤ法により酸化シリコンからなるゲート絶縁膜１０を膜厚１０００Å程度に成膜する。次に、ゲート絶縁膜１０の上面に、スパッタ法により、Ｍｏからなるゲート電極等形成用金属膜３３を膜厚３０００Å程度に成膜する。一般的に、ＭｏはＣＦ４ガスを用いたＲＩＥドライエッチングではエッチレート１０００〜３０００Åでエッチングされる材料であり、次に、このエッチング方法によりゲート電極等形成用金属膜３３をパターニングして、各ポリシリコン薄膜７、８、９の中央部上におけるゲート絶縁膜１０の上面の各所定の箇所にゲート電極１１、１２、１３を形成し、且つ、ゲート絶縁膜１０の上面の所定の箇所に第１の短絡用配線２４を形成する。
【００１７】
次に、図５に示すように、各ゲート電極１１、１２、１３をマスクとしてｎ型不純物を低濃度で注入する。一例として、リンイオンを加速エネルギー７０ｋｅＶ、ドーズ量１×１０１３ａｔｍ／ｃｍ２の条件で注入する。すると、各ポリシリコン薄膜７、８、９の各ゲート電極１１、１２、１３の両側における領域はｎ型不純物低濃度領域となる。
【００１８】
次に、図６に示すように、ゲート電極１１、１２、１３および第１の短絡用配線２４を含むゲート絶縁膜１０の上面に、ポリシリコン薄膜７、８のｎ型不純物高濃度領域７ｃ、８ｃ形成領域に対応する部分に開口部３４ａを有するレジストパターン３４を形成する。次に、レジストパターン３４をマスクとしてｎ型不純物を高濃度で注入する。一例として、リンイオンを加速エネルギー７０ｋｅＶ、ドーズ量１×１０１５ａｔｍ／ｃｍ２の条件で注入する。すると、ポリシリコン薄膜７、８のゲート電極１１、１２下の領域は真性領域からなるチャネル領域７ａ、８ａとなり、その両側はｎ型不純物低濃度領域からなるソース・ドレイン領域７ｂ、８ｂとなり、さらにその両側はｎ型不純物高濃度領域からなるソース・ドレイン領域７ｃ、８ｃとなる。この後、レジストパターン３４を剥離する。
【００１９】
次に、図７に示すように、ゲート電極１１、１２および第１の短絡用配線２４を含むゲート絶縁膜１０の上面に、ポリシリコン薄膜９に対応する部分に開口部３５ａを有するレジストパターン３５を形成する。次に、レジストパターン３５およびゲート電極１３をマスクとしてｐ型不純物を高濃度で注入する。一例として、ボロンイオンを加速エネルギー３０ｋｅＶ、ドーズ量１×１０１５ａｔｍ／ｃｍ２の条件で注入する。すると、ポリシリコン薄膜９のゲート電極１３下の領域は真性領域からなるチャネル領域９ａとなり、その両側はｐ型不純物高濃度領域からなるソース・ドレイン領域９ｂとなる。この後、レジストパターン３５を剥離する。次に、窒素ガス雰囲気中において５００℃程度の温度で１時間程度のアニール処理を行ない、注入不純物の活性化を行なう。
【００２０】
次に、図８に示すように、ゲート電極１１、１２、１３および第１の短絡用配線２４を含むゲート絶縁膜１０の上面にプラズマＣＶＤ法により酸化シリコンからなる中間層間絶縁膜１４および窒化シリコンからなる上層層間絶縁膜１５を真空を破らずにチャンバを移動して連続して成膜する。この場合、中間層間絶縁膜１４の膜厚は１００Å〜５００Åであり、上層層間絶縁膜１５の膜厚は２０００Å〜５０００Åである。なお、中間層間絶縁膜１４はスパッタ法により成膜してもよい。
【００２１】
次に、図９に示すように、上層層間絶縁膜１５の上面に、ポリシリコン薄膜７、８のソース・ドレイン領域７ｃ、８ｃおよびポリシリコン薄膜９のソース・ドレイン領域９ｂに対応する部分に開口部３６ａを有するレジストパターン３６を形成する。次に、レジストパターン３６をマスクとして、ＣＦ４ガスを用いたＲＩＥドライエッチングを行なうことにより、ポリシリコン薄膜７、８のソース・ドレイン領域７ｃ上における上層層間絶縁膜１５にコンタクトホール１６ａ、１７ａを形成し、またポリシリコン薄膜９のソース・ドレイン領域９ｂ上における上層層間絶縁膜１５にコンタクトホール１８ａを形成する。
【００２２】
次に、図１０に示すように、同一のレジストパターン３６をマスクとして、ＢＨＦを用いたウェットエッチングを行なうことにより、ポリシリコン薄膜７、８のソース・ドレイン領域７ｃ上における中間層間絶縁膜１４およびゲート絶縁膜１０にコンタクトホール１６ｂ、１７ｂを形成し、またポリシリコン薄膜９のソース・ドレイン領域９ｂ上における中間層間絶縁膜１４およびゲート絶縁膜１０にコンタクトホール１８ｂを形成する。この後、レジストパターン３６を剥離する。
【００２３】
このように、まず、ＣＦ４ガスを用いたＲＩＥドライエッチングを行なうことにより、上層層間絶縁膜１５にコンタクトホール１６ａ、１７ａ、１８ａを形成し、次いで、ＢＨＦを用いたウェットエッチングを行なうことにより、中間層間絶縁膜１４およびゲート絶縁膜１０にコンタクトホール１６ｂ、１７ｂ、１８ｂを形成しているので、エッチングの加工精度および加工速度を良くすることができる。
【００２４】
次に、図１１に示すように、コンタクトホール１６、１７、１８を含む上層層間絶縁膜１５の上面に、第１の短絡用配線２４の所定の部分に対応する部分に開口部３７ａを有するレジストパターン３７を形成する。次に、レジストパターン３７をマスクとして、ＣＦ４ガスを用いたＲＩＥドライエッチングを行なうことにより、第１の短絡用配線２４の所定の部分上における上層層間絶縁膜１５にコンタクトホール２６ａを形成する。
【００２５】
次に、図１２に示すように、同一のレジストパターン３７をマスクとして、ＢＨＦを用いたウェットエッチングを行なうことにより、第１の短絡用配線２４の所定の部分上における中間層間絶縁膜１４にコンタクトホール２６ｂを形成する。この後、レジストパターン３７を剥離する。
【００２６】
ここで、ＣＦ４ガスを用いたＲＩＥドライエッチングにより上層層間絶縁膜１５にコンタクトホール２６ａを形成するとき、窒化シリコンからなる上層層間絶縁膜１５のエッチレートが２０００〜６０００Å／分程度であるのに対し、酸化シリコンからなる中間層間絶縁膜１４のエッチレートが１００〜３００Å／分程度であり、エッチングの選択比が２０程度とかなり大きいため、上層層間絶縁膜１５のオーバーエッチング時間が１０〜３０秒程度であっても、中間層間絶縁膜１４の膜厚が１００〜５００Åであるので、中間層間絶縁膜１４がエッチングされてなくなることはなく、したがってＭｏからなる第１の短絡用配線２４がエッチングされることはない。また、この中間層間絶縁膜１４の膜厚は１００〜５００Åと薄く形成されているので、加工時間および加工精度での低下を小さく抑えることができる。
【００２７】
次に、図１３に示すように、各コンタクトホール１６、１７、１８、２６内を含む上層層間絶縁膜１５の上面に、スパッタ法によりＡｌ膜およびＩＴＯコンタクト用のＣｒ膜（またはＭｏ膜）を連続して成膜することにより、ソース・ドレイン電極等形成用金属膜３８を形成する。この場合、Ａｌ膜の膜厚は５０００Å程度であり、Ｃｒ膜の膜厚は５００Å程度である。次に、ソース・ドレイン電極等形成用金属膜３８をパターニングすることにより、図１に示すように、各コンタクトホール１６、１７、１８内およびその各近傍の上層層間絶縁膜１５の上面の各所定の箇所にソース・ドレイン電極１９、２０、２１を形成し、且つ、上層層間絶縁膜１５の上面の所定の箇所に第２の短絡用配線２５をコンタクトホール２６を介して第１の短絡用配線２４の所定の部分に接続させて形成する。
【００２８】
次に、ソース・ドレイン電極１９、２０、２１を含む上層層間絶縁膜１５の上面にプラズマＣＶＤ法により窒化シリコンからなるオーバーコート膜２２を膜厚２０００Å程度に成膜する。次に、ＮＭＯＳ薄膜トランジスタ３の一方のソース・ドレイン電極１９上におけるオーバーコート膜２２の所定の箇所にコンタクトホール２３を形成する。次に、オーバーコート膜２２の上面の所定の箇所に、スパッタ法により成膜された膜厚５００Å程度のＩＴＯ膜をパターニングすることにより、画素電極２をコンタクトホール２３を介してＮＭＯＳ薄膜トランジスタ３の一方のソース・ドレイン電極１９に接続させて形成する。かくして、図１に示す液晶表示素子が得られる。
【００２９】
なお、上記実施形態では、図９および図１０に示すように、ポリシリコン薄膜７、８のソース・ドレイン領域７ｃ、８ｃおよびポリシリコン薄膜９のソース・ドレイン領域９ｂ上における上層層間絶縁膜１５、中間層間絶縁膜１４およびゲート絶縁膜１０にコンタクトホール１６ａ、１７ａおよびコンタクトホール１６ｂ、１７ｂを形成した後に、図１１および図１２に示すように、第１の短絡用配線２４の所定の部分上における上層層間絶縁膜１５および中間層間絶縁膜１４にコンタクトホール２６ａ、２６ｂを形成した場合について説明したが、これに限定されるものではない。
【００３０】
例えば、上記実施形態とは逆に、図１１および図１２に示すように、第１の短絡用配線２４の所定の部分上における上層層間絶縁膜１５および中間層間絶縁膜１４にコンタクトホール２６ａ、２６ｂを形成した後に、図９および図１０に示すように、ポリシリコン薄膜７、８のソース・ドレイン領域７ｃ、８ｃおよびポリシリコン薄膜９のソース・ドレイン領域９ｂ上における上層層間絶縁膜１５、中間層間絶縁膜１４およびゲート絶縁膜１０にコンタクトホール１６ａ、１７ａおよびコンタクトホール１６ｂ、１７ｂを形成するようにしてもよい。
【００３１】
（第２実施形態）
第２実施形態では、第１実施形態よりさらに生産効率が高い方法を提供する。
第２実施形態の場合も、図２〜図８迄に示す製造方法は第１実施形態の場合と同様であり、中間層間絶縁膜１４上に上層層間絶縁膜１５を形成する。次に、図１４に示すように、ポリシリコン薄膜７、８のソース・ドレイン領域７ｃ、８ｃ、ポリシリコン薄膜９のソース・ドレイン領域９ｂおよび第１の短絡用配線２４の所定の部分に対応する部分に開口部３９ａを有するレジストパターン３９を形成する。次に、上述したＲＩＥドライエッチングにより、上層層間絶縁膜１５にソース・ドレイン領域７ｃ、８ｃ、９ｃに対応するコンタクトホール１６ａ、１７ａ、１８ａ、および第１の短絡用配線２４の所定の部分に対応するコンタクトホール２６ａを同時に形成する。
【００３２】
ここで、上層層間絶縁膜１５のエッチレートは２０００Å〜６０００Å／分であるのに対し、中間層間絶縁膜１４のエッチレートは１００Å〜３００Å／分であるので中間層間絶縁膜１４は残留させることは容易であり、選択比の小さいＭｏ等からなる第１の短絡用配線２４をエッチングしてしまうようなことはない。次に、バッファード沸酸等を用いたウエットエッチングにより、中間層間絶縁膜１４およびゲート絶縁膜１０に、ソース・ドレイン領域７ｃ、８ｃ、９ｃに対応するコンタクトホール１６ｂ、１７ｂ、１８ｂ、および第１の短絡用配線２４に対応するコンタクトホール２６ｂを形成する。このようにして図１４に示す状態とした後は、第１実施形態と同様な方法で薄膜トランジスタパネルを完成する。この第２実施形態の場合には、第１実施形態の場合に対してフォトリソグラフィ工程を１回少なくすることができるので、生産効率を一層向上し、製造コストを低減することができる。
【００３３】
なお、上記各実施形態においては、ポリシリコン薄膜７、８、９上にゲート絶縁膜（下層層間絶縁膜）１０および上層層間絶縁膜１５が形成され、第１の短絡用配線２４上に上層層間絶縁膜１５のみが形成されている場合で説明したが、これとは逆に第１の短絡用配線２４上に下層層間絶縁膜１０および上層層間絶縁膜１５が形成されポリシリコン薄膜７、８、９上に上層層間絶縁膜１５のみが形成されている場合にも適用可能である。また、その場合、下層層間絶縁膜１０または上層層間絶縁膜１５の一方または両者が複数層の層間絶縁膜で構成されていてもよい。また、ポリシリコン薄膜７、８、９のソース・ドレイン領域７ｃ、８ｃ、９ｃ上にソース・ドレイン電極を形成し、このソース・ドレイン電極上にコンタクトホールを形成する場合にも適用できる。
【００３４】
また、ゲート電極等形成用金属膜３３の材料は、Ｍｏ、Ｗおよびそれらの合金であるＭｏ−Ｗ、Ｍｏ−Ｃｒ等のハロゲン系（ＣＦ４、ＳＦ６、Ｃｌ２等）ガスを用いたＲＩＥドライエッチングでエッチング可能な材料であればよい。したがって、ゲート電極等形成用金属膜３３をパターニングするためのＲＩＥドライエッチングは、ＣＦ４のほかに、ＳＦ６、Ｃｌ２等のハロゲン系ガスを用いて行なってもよい。また、窒化シリコンからなる上層層間絶縁膜１５にコンタクトホールを形成するためのＲＩＥドライエッチングも、ＣＦ４のほかに、ＳＦ６、Ｃｌ２等のハロゲン系ガスを用いて行なってもよい。
【００３５】
また、上記実施形態では、第１の短絡用配線２４の所定の部分を露出させる場合について説明したが、これに限定されるものではない。例えば、ガラス基板１上の周辺にＮＭＯＳ薄膜トランジスタ４とＰＭＯＳ薄膜トランジスタ５とからなる駆動回路用のＣＭＯＳ薄膜トランジスタが設けられておらず、且つ、ガラス基板１上の周辺に駆動用の半導体チップが搭載されている場合には、ＮＭＯＳ薄膜トランジスタのゲート電極１１に接続されたゲートラインに接続された半導体チップ搭載用の接続パッドを露出させるようにしてもよい。
【００３６】
さらに、この発明は、アクティブマトリクス型の液晶表示素子に限らず、アクティブマトリクス型の有機ＥＬ（エレクトロルミネセンス）表示素子等の他の素子にも幅広く適用することができる。
【００３７】
【発明の効果】
以上説明したように、この発明によれば、薄膜トランジスタのソース・ドレイン領域または導体の一方を覆って、上層層間絶縁膜の膜厚より薄く且つ下層層間絶縁膜と同一材料からなる中間層間絶縁膜を介して下層層間絶縁膜とは異なる材料からなる上層層間絶縁膜を形成したので、上層層間絶縁膜にコンタクトホールを形成する際、加工速度または加工精度の面で最適なエッチング方法を適用することが可能となり、中間層間絶縁膜にコンタクトホールを形成する際に最適ではないが選択比が大きい他のエッチング方法を適用しても、生産効率または加工精度の向上を図ることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態としての製造方法により製造された液晶表示素子の一例の要部の断面図。
【図２】図１に示す液晶表示素子の製造に際し、当初の工程の断面図。
【図３】図２に続く工程の断面図。
【図４】図３に続く工程の断面図。
【図５】図４に続く工程の断面図。
【図６】図５に示す液晶表示素子の製造に際し、当初の工程の断面図。
【図７】図６に続く工程の断面図。
【図８】図７に続く工程の断面図。
【図９】図８に続く工程の断面図。
【図１０】図９に続く工程の断面図。
【図１１】図１０に続く工程の断面図。
【図１２】図１１に続く工程の断面図。
【図１３】図１２に続く工程の断面図。
【図１４】この発明の他の実施形態としての製造方法を説明するために示す断面図。
【符号の説明】
１ ガラス基板
２ 画素電極
３、４ ＮＭＯＳ薄膜トランジスタ
５ ＰＭＯＳ薄膜トランジスタ
６ 下地絶縁膜
７、８、９ ポリシリコン薄膜
１０ ゲート絶縁膜
１１、１２、１３ ゲート電極
１４ 中間層間絶縁膜
１５ 上層層間絶縁膜
１６、１７、１８ コンタクトホール
１９、２０、２１ ソース・ドレイン電極
２２ オーバーコート膜
２３ コンタクトホール
【発明の属する技術分野】
この発明は薄膜トランジスタパネルの製造方法に関する。
【０００２】
【従来の技術】
薄膜トランジスタパネルにおいて、異なる材質の層間絶縁膜を積層する構造を必要とされる場合がある。このような構造において、下層の層間絶縁膜および上層の層間絶縁膜との間に第１の端子又は素子が形成され、且つ、下層の層間絶縁膜の下に第２の端子又は素子が形成されている場合、第１の端子又は素子に対するコンタクトホールは上層の層間絶縁膜のみに形成し、第２の端子又は素子に対するコンタクトホールは上層および下層の層間絶縁膜に形成することになる。したがって、上層の層間絶縁膜と下層の層間絶縁膜にコンタクトホールを形成する際に適するエッチングの方法が異なる場合、上層の層間絶縁膜に第１の端子又は素子に対するコンタクトホールを形成する際、第２の端子又は素子に対するコンタクトホールも同時に形成し、この後、第２の端子又は素子に対して残された下層の層間絶縁膜のコンタクトホールを形成する製造方法を採用するのが効率的である（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２００１−１２７３０３号公報（図１４、図１５）
【０００４】
【発明が解決しようとする課題】
特許文献１に記載された薄膜トランジスタの製造方法において、上層の層間絶縁膜にコンタクトホールを形成する際、加工精度や加工速度（エッチレート）の面で最適なエッチング方法が第１の端子又は素子に対して、十分に大きな選択比を有している場合には問題はない。しかしながら、上層の層間絶縁膜に最適なエッチング方法に対する第１の端子又は素子の選択比が小さい場合には、第２の端子又は素子に対するコンタクトホール形成工程、すなわち第１のエッチング工程と、第１の端子又は素子に対するコンタクトホール形成工程、すなわち第２のエッチング工程とをそれぞれ別途行う必要が生じる。すなわち、第１のエッチング工程では、加工精度や加工速度が最適なエッチング法を適用することができるが、第２のエッチング工程では、上層の層間絶縁膜に最適なエッチング法を適用することができず、選択比は大きいが加工精度や加工速度の面で劣る、第１のエッチング法とは異なるエッチング法を適用しなければならない。このため、このような場合には、生産効率が大幅に低下することになってしまう。
そこで、この発明は、層間絶縁膜に対する最適なエッチング法がその下の端子又は素子との選択比が小さい場合にも生産効率あるいは加工精度を向上することができる薄膜トランジスタパネルの製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
請求項１に記載の発明は、薄膜トランジスタのソース・ドレイン領域に対応するコンタクトホールと前記薄膜トランジスタに電気的に接続される導体に対応するコンタクトホールを形成する薄膜トランジスタパネルの製造方法において、前記薄膜トランジスタのソース・ドレイン領域および前記導体の一方のみを覆う下層層間絶縁膜を形成し、前記薄膜トランジスタのソース・ドレイン領域および前記導体上に前記下層層間絶縁膜と同一材料からなる中間層間絶縁膜および前記下層層間絶縁膜とは異なる材料からなる上層層間絶縁膜を前記中間層間絶縁膜の膜厚が前記上層層間絶縁膜の膜厚より薄くなるように形成し、前記上層層間絶縁膜に第１のエッチング方法により前記薄膜トランジスタのソース・ドレイン領域および前記導体に対応するコンタクトホールを形成し、前記中間層間絶縁膜および前記下層層間絶縁膜に前記第１のエッチング方法とは異なる第２のエッチング方法により前記導体に対応するコンタクトホールおよび前記薄膜トランジスタのソース・ドレイン領域に対応するコンタクトホールを形成することを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記第１のエッチング方法はドライエッチングであり、前記第２のエッチング方法はウエットエッチングであることを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、前記上層層間絶縁膜に前記薄膜トランジスタのソース・ドレイン領域および前記導体に対応するコンタクトホールの形成は同時に行なうことを特徴とするものである。
請求項４に記載の発明は、請求項１に記載の発明において、前記第１および第２のエッチング方法を用いて、前記薄膜トランジスタのソース・ドレイン領域に対応するコンタクトホールまたは前記導体に対応するコンタクトホールのいずれか一方を形成し、その後、前記第１および第２のエッチング方法を用いて、前記薄膜トランジスタのソース・ドレイン領域に対応するコンタクトホールおよび前記導体に対応するコンタクトホールの他方を形成することを特徴とするものである。
そして、この発明によれば、薄膜トランジスタのソース・ドレイン領域または導体の一方を覆って、上層層間絶縁膜の膜厚より薄く且つ下層層間絶縁膜と同一材料からなる中間層間絶縁膜を介して下層層間絶縁膜とは異なる材料からなる上層層間絶縁膜を形成したので、上層層間絶縁膜にコンタクトホールを形成する際、加工速度または加工精度の面で最適なエッチング方法を適用することが可能となり、中間層間絶縁膜にコンタクトホールを形成する際に最適ではないが選択比が大きい他のエッチング方法を適用しても、生産効率または加工精度の向上を図ることができる。
【０００６】
【発明の実施の形態】
（第１実施形態）
図１はこの発明の製造方法により製造された薄膜トランジスタパネルを備えた液晶表示素子の一例の要部の断面図を示したものである。この液晶表示素子では、ガラス基板１上の画素回路部形成領域に画素電極２およびこの画素電極２に接続されたＮＭＯＳ薄膜トランジスタ３が設けられ、ガラス基板１上の周辺駆動回路部形成領域にＮＭＯＳ薄膜トランジスタ４とＰＭＯＳ薄膜トランジスタ５とからなるＣＭＯＳ薄膜トランジスタが設けられている。
【０００７】
各薄膜トランジスタ３、４、５は、ガラス基板１の上面に設けられた下地絶縁膜６の上面の各所定の箇所に設けられたポリシリコン薄膜７、８、９を備えている。この場合、ＮＭＯＳ薄膜トランジスタ３、４はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造となっている。
【０００８】
すなわち、ＮＭＯＳ薄膜トランジスタ３、４のポリシリコン薄膜７、８の中央部は真性領域からなるチャネル領域７ａ、８ａとされ、その両側はｎ型不純物低濃度領域からなるソース・ドレイン領域７ｂ、８ｂとされ、さらにその両側はｎ型不純物高濃度領域からなるソース・ドレイン領域７ｃ、８ｃとされている。一方、ＰＭＯＳ薄膜トランジスタ５のポリシリコン薄膜９の中央部は真性領域からなるチャネル領域９ａとされ、その両側はｐ型不純物高濃度領域からなるソース・ドレイン領域９ｂとされている。
【０００９】
ポリシリコン薄膜７、８、９を含む下地絶縁膜６の上面には酸化シリコンからなるゲート絶縁膜（下層層間絶縁膜）１０が設けられている。各チャネル領域７ａ、８ａ、９ａ上におけるゲート絶縁膜１０の上面の各所定の箇所にはゲート電極１１、１２、１３が設けられている。ゲート電極１１、１２、１３を含むゲート絶縁膜１０の上面には酸化シリコンからなる中間層間絶縁膜１４および窒化シリコンからなる上層層間絶縁膜１５が設けられている。ここで、中間層間絶縁膜１４の膜厚は１００Å〜５００Åと、上層層間絶縁膜１５の膜厚２０００Å〜５０００Åに対し遙かに薄く形成されている点は重要である。
【００１０】
ポリシリコン薄膜７のソース・ドレイン領域７ｃ上における上層層間絶縁膜１５、中間層間絶縁膜１４およびゲート絶縁膜１０にはコンタクトホール１６が設けられている。ポリシリコン薄膜８のソース・ドレイン領域８ｃ上における上層層間絶縁膜１５、中間層間絶縁膜１４およびゲート絶縁膜１０にはコンタクトホール１７が設けられている。ポリシリコン薄膜９のソース・ドレイン領域９ｂ上における上層層間絶縁膜１５、中間層間絶縁膜１４およびゲート絶縁膜１０にはコンタクトホール１８が設けられている。
【００１１】
各コンタクトホール１６、１７、１８内およびその各近傍の上層層間絶縁膜１５の上面の各所定の箇所にはソース・ドレイン電極１９、２０、２１が設けられている。ソース・ドレイン電極１９、２０、２１を含む上層層間絶縁膜１５の上面にはオーバーコート膜２２が設けられている。オーバーコート膜２２の上面の所定の箇所には画素電極２が設けられている。画素電極２は、オーバーコート膜２２の所定の箇所に設けられたコンタクトホール２３を介してＮＭＯＳ薄膜トランジスタ３の一方のソース・ドレイン電極１９に接続されている。
【００１２】
ここで、この液晶表示素子の静電気対策について簡単に説明する。ガラス基板１上の画素電極２およびＮＭＯＳ薄膜トランジスタ３が設けられた画素回路部形成領域の外側にはリング状の短絡用配線が設けられている。この短絡用配線は、ゲート絶縁膜１０の上面にゲート電極１１、１２、１３と同一の材料によって同時に形成された第１の短絡用配線２４と、層間絶縁膜１５の上面にソース・ドレイン電極１９、２０、２１と同一の材料によって同時に形成された第２の短絡用配線２５とを備えている。
【００１３】
そして、短絡用配線をリング状とするために、第２の短絡用配線２５の所定の部分は、上層層間絶縁膜１５および中間層間絶縁膜１４の所定の箇所に設けられたコンタクトホール２６を介して第１の短絡用配線２４の所定の部分に接続されている。また、図示していないが、ＮＭＯＳ薄膜トランジスタ３のゲート電極１１に接続されたゲートラインと第１の短絡用配線２４との間には静電保護素子が設けられ、ＮＭＯＳ薄膜トランジスタ３の他方のソース・ドレイン電極１９に接続されたソース・ドレインラインと第２の短絡用配線２５との間には静電保護素子が設けられている。
【００１４】
そして、外部から静電気が帯電すると、静電保護素子が導通し、第１、第２の短絡用配線２４、２５、全てのゲートラインおよび全てのソース・ドレインラインが同電位となり、これによりＮＭＯＳ薄膜トランジスタ３の特性が変化したり破壊したりしないようにすることができる。このような、静電気保護の構造の詳細は、例えば、特開平８−１７９３６０号公報に記載されている。
【００１５】
次に、上記構成の液晶表示素子の製造方法の一例について説明する。まず、図２に示すように、ガラス基板１の上面にプラズマＣＶＤ法により酸化シリコンからなる下地絶縁膜６およびアモルファスシリコン薄膜３１を連続して成膜する。この場合、下地絶縁膜６の膜厚は２０００Å程度であり、アモルファスシリコン薄膜３１の膜厚は５００Å程度である。次に、エキシマレーザを照射することにより、アモルファスシリコン薄膜３１を多結晶化し、ポリシリコン薄膜３２とする。次に、ポリシリコン薄膜３２をパターニングすることにより、図３に示すように、下地絶縁膜６の上面の各所定の箇所にポリシリコン薄膜７、８、９を形成する。
【００１６】
次に、図４に示すように、ポリシリコン薄膜７、８、９を含む下地絶縁膜６の上面にプラズマＣＶＤ法により酸化シリコンからなるゲート絶縁膜１０を膜厚１０００Å程度に成膜する。次に、ゲート絶縁膜１０の上面に、スパッタ法により、Ｍｏからなるゲート電極等形成用金属膜３３を膜厚３０００Å程度に成膜する。一般的に、ＭｏはＣＦ４ガスを用いたＲＩＥドライエッチングではエッチレート１０００〜３０００Åでエッチングされる材料であり、次に、このエッチング方法によりゲート電極等形成用金属膜３３をパターニングして、各ポリシリコン薄膜７、８、９の中央部上におけるゲート絶縁膜１０の上面の各所定の箇所にゲート電極１１、１２、１３を形成し、且つ、ゲート絶縁膜１０の上面の所定の箇所に第１の短絡用配線２４を形成する。
【００１７】
次に、図５に示すように、各ゲート電極１１、１２、１３をマスクとしてｎ型不純物を低濃度で注入する。一例として、リンイオンを加速エネルギー７０ｋｅＶ、ドーズ量１×１０１３ａｔｍ／ｃｍ２の条件で注入する。すると、各ポリシリコン薄膜７、８、９の各ゲート電極１１、１２、１３の両側における領域はｎ型不純物低濃度領域となる。
【００１８】
次に、図６に示すように、ゲート電極１１、１２、１３および第１の短絡用配線２４を含むゲート絶縁膜１０の上面に、ポリシリコン薄膜７、８のｎ型不純物高濃度領域７ｃ、８ｃ形成領域に対応する部分に開口部３４ａを有するレジストパターン３４を形成する。次に、レジストパターン３４をマスクとしてｎ型不純物を高濃度で注入する。一例として、リンイオンを加速エネルギー７０ｋｅＶ、ドーズ量１×１０１５ａｔｍ／ｃｍ２の条件で注入する。すると、ポリシリコン薄膜７、８のゲート電極１１、１２下の領域は真性領域からなるチャネル領域７ａ、８ａとなり、その両側はｎ型不純物低濃度領域からなるソース・ドレイン領域７ｂ、８ｂとなり、さらにその両側はｎ型不純物高濃度領域からなるソース・ドレイン領域７ｃ、８ｃとなる。この後、レジストパターン３４を剥離する。
【００１９】
次に、図７に示すように、ゲート電極１１、１２および第１の短絡用配線２４を含むゲート絶縁膜１０の上面に、ポリシリコン薄膜９に対応する部分に開口部３５ａを有するレジストパターン３５を形成する。次に、レジストパターン３５およびゲート電極１３をマスクとしてｐ型不純物を高濃度で注入する。一例として、ボロンイオンを加速エネルギー３０ｋｅＶ、ドーズ量１×１０１５ａｔｍ／ｃｍ２の条件で注入する。すると、ポリシリコン薄膜９のゲート電極１３下の領域は真性領域からなるチャネル領域９ａとなり、その両側はｐ型不純物高濃度領域からなるソース・ドレイン領域９ｂとなる。この後、レジストパターン３５を剥離する。次に、窒素ガス雰囲気中において５００℃程度の温度で１時間程度のアニール処理を行ない、注入不純物の活性化を行なう。
【００２０】
次に、図８に示すように、ゲート電極１１、１２、１３および第１の短絡用配線２４を含むゲート絶縁膜１０の上面にプラズマＣＶＤ法により酸化シリコンからなる中間層間絶縁膜１４および窒化シリコンからなる上層層間絶縁膜１５を真空を破らずにチャンバを移動して連続して成膜する。この場合、中間層間絶縁膜１４の膜厚は１００Å〜５００Åであり、上層層間絶縁膜１５の膜厚は２０００Å〜５０００Åである。なお、中間層間絶縁膜１４はスパッタ法により成膜してもよい。
【００２１】
次に、図９に示すように、上層層間絶縁膜１５の上面に、ポリシリコン薄膜７、８のソース・ドレイン領域７ｃ、８ｃおよびポリシリコン薄膜９のソース・ドレイン領域９ｂに対応する部分に開口部３６ａを有するレジストパターン３６を形成する。次に、レジストパターン３６をマスクとして、ＣＦ４ガスを用いたＲＩＥドライエッチングを行なうことにより、ポリシリコン薄膜７、８のソース・ドレイン領域７ｃ上における上層層間絶縁膜１５にコンタクトホール１６ａ、１７ａを形成し、またポリシリコン薄膜９のソース・ドレイン領域９ｂ上における上層層間絶縁膜１５にコンタクトホール１８ａを形成する。
【００２２】
次に、図１０に示すように、同一のレジストパターン３６をマスクとして、ＢＨＦを用いたウェットエッチングを行なうことにより、ポリシリコン薄膜７、８のソース・ドレイン領域７ｃ上における中間層間絶縁膜１４およびゲート絶縁膜１０にコンタクトホール１６ｂ、１７ｂを形成し、またポリシリコン薄膜９のソース・ドレイン領域９ｂ上における中間層間絶縁膜１４およびゲート絶縁膜１０にコンタクトホール１８ｂを形成する。この後、レジストパターン３６を剥離する。
【００２３】
このように、まず、ＣＦ４ガスを用いたＲＩＥドライエッチングを行なうことにより、上層層間絶縁膜１５にコンタクトホール１６ａ、１７ａ、１８ａを形成し、次いで、ＢＨＦを用いたウェットエッチングを行なうことにより、中間層間絶縁膜１４およびゲート絶縁膜１０にコンタクトホール１６ｂ、１７ｂ、１８ｂを形成しているので、エッチングの加工精度および加工速度を良くすることができる。
【００２４】
次に、図１１に示すように、コンタクトホール１６、１７、１８を含む上層層間絶縁膜１５の上面に、第１の短絡用配線２４の所定の部分に対応する部分に開口部３７ａを有するレジストパターン３７を形成する。次に、レジストパターン３７をマスクとして、ＣＦ４ガスを用いたＲＩＥドライエッチングを行なうことにより、第１の短絡用配線２４の所定の部分上における上層層間絶縁膜１５にコンタクトホール２６ａを形成する。
【００２５】
次に、図１２に示すように、同一のレジストパターン３７をマスクとして、ＢＨＦを用いたウェットエッチングを行なうことにより、第１の短絡用配線２４の所定の部分上における中間層間絶縁膜１４にコンタクトホール２６ｂを形成する。この後、レジストパターン３７を剥離する。
【００２６】
ここで、ＣＦ４ガスを用いたＲＩＥドライエッチングにより上層層間絶縁膜１５にコンタクトホール２６ａを形成するとき、窒化シリコンからなる上層層間絶縁膜１５のエッチレートが２０００〜６０００Å／分程度であるのに対し、酸化シリコンからなる中間層間絶縁膜１４のエッチレートが１００〜３００Å／分程度であり、エッチングの選択比が２０程度とかなり大きいため、上層層間絶縁膜１５のオーバーエッチング時間が１０〜３０秒程度であっても、中間層間絶縁膜１４の膜厚が１００〜５００Åであるので、中間層間絶縁膜１４がエッチングされてなくなることはなく、したがってＭｏからなる第１の短絡用配線２４がエッチングされることはない。また、この中間層間絶縁膜１４の膜厚は１００〜５００Åと薄く形成されているので、加工時間および加工精度での低下を小さく抑えることができる。
【００２７】
次に、図１３に示すように、各コンタクトホール１６、１７、１８、２６内を含む上層層間絶縁膜１５の上面に、スパッタ法によりＡｌ膜およびＩＴＯコンタクト用のＣｒ膜（またはＭｏ膜）を連続して成膜することにより、ソース・ドレイン電極等形成用金属膜３８を形成する。この場合、Ａｌ膜の膜厚は５０００Å程度であり、Ｃｒ膜の膜厚は５００Å程度である。次に、ソース・ドレイン電極等形成用金属膜３８をパターニングすることにより、図１に示すように、各コンタクトホール１６、１７、１８内およびその各近傍の上層層間絶縁膜１５の上面の各所定の箇所にソース・ドレイン電極１９、２０、２１を形成し、且つ、上層層間絶縁膜１５の上面の所定の箇所に第２の短絡用配線２５をコンタクトホール２６を介して第１の短絡用配線２４の所定の部分に接続させて形成する。
【００２８】
次に、ソース・ドレイン電極１９、２０、２１を含む上層層間絶縁膜１５の上面にプラズマＣＶＤ法により窒化シリコンからなるオーバーコート膜２２を膜厚２０００Å程度に成膜する。次に、ＮＭＯＳ薄膜トランジスタ３の一方のソース・ドレイン電極１９上におけるオーバーコート膜２２の所定の箇所にコンタクトホール２３を形成する。次に、オーバーコート膜２２の上面の所定の箇所に、スパッタ法により成膜された膜厚５００Å程度のＩＴＯ膜をパターニングすることにより、画素電極２をコンタクトホール２３を介してＮＭＯＳ薄膜トランジスタ３の一方のソース・ドレイン電極１９に接続させて形成する。かくして、図１に示す液晶表示素子が得られる。
【００２９】
なお、上記実施形態では、図９および図１０に示すように、ポリシリコン薄膜７、８のソース・ドレイン領域７ｃ、８ｃおよびポリシリコン薄膜９のソース・ドレイン領域９ｂ上における上層層間絶縁膜１５、中間層間絶縁膜１４およびゲート絶縁膜１０にコンタクトホール１６ａ、１７ａおよびコンタクトホール１６ｂ、１７ｂを形成した後に、図１１および図１２に示すように、第１の短絡用配線２４の所定の部分上における上層層間絶縁膜１５および中間層間絶縁膜１４にコンタクトホール２６ａ、２６ｂを形成した場合について説明したが、これに限定されるものではない。
【００３０】
例えば、上記実施形態とは逆に、図１１および図１２に示すように、第１の短絡用配線２４の所定の部分上における上層層間絶縁膜１５および中間層間絶縁膜１４にコンタクトホール２６ａ、２６ｂを形成した後に、図９および図１０に示すように、ポリシリコン薄膜７、８のソース・ドレイン領域７ｃ、８ｃおよびポリシリコン薄膜９のソース・ドレイン領域９ｂ上における上層層間絶縁膜１５、中間層間絶縁膜１４およびゲート絶縁膜１０にコンタクトホール１６ａ、１７ａおよびコンタクトホール１６ｂ、１７ｂを形成するようにしてもよい。
【００３１】
（第２実施形態）
第２実施形態では、第１実施形態よりさらに生産効率が高い方法を提供する。
第２実施形態の場合も、図２〜図８迄に示す製造方法は第１実施形態の場合と同様であり、中間層間絶縁膜１４上に上層層間絶縁膜１５を形成する。次に、図１４に示すように、ポリシリコン薄膜７、８のソース・ドレイン領域７ｃ、８ｃ、ポリシリコン薄膜９のソース・ドレイン領域９ｂおよび第１の短絡用配線２４の所定の部分に対応する部分に開口部３９ａを有するレジストパターン３９を形成する。次に、上述したＲＩＥドライエッチングにより、上層層間絶縁膜１５にソース・ドレイン領域７ｃ、８ｃ、９ｃに対応するコンタクトホール１６ａ、１７ａ、１８ａ、および第１の短絡用配線２４の所定の部分に対応するコンタクトホール２６ａを同時に形成する。
【００３２】
ここで、上層層間絶縁膜１５のエッチレートは２０００Å〜６０００Å／分であるのに対し、中間層間絶縁膜１４のエッチレートは１００Å〜３００Å／分であるので中間層間絶縁膜１４は残留させることは容易であり、選択比の小さいＭｏ等からなる第１の短絡用配線２４をエッチングしてしまうようなことはない。次に、バッファード沸酸等を用いたウエットエッチングにより、中間層間絶縁膜１４およびゲート絶縁膜１０に、ソース・ドレイン領域７ｃ、８ｃ、９ｃに対応するコンタクトホール１６ｂ、１７ｂ、１８ｂ、および第１の短絡用配線２４に対応するコンタクトホール２６ｂを形成する。このようにして図１４に示す状態とした後は、第１実施形態と同様な方法で薄膜トランジスタパネルを完成する。この第２実施形態の場合には、第１実施形態の場合に対してフォトリソグラフィ工程を１回少なくすることができるので、生産効率を一層向上し、製造コストを低減することができる。
【００３３】
なお、上記各実施形態においては、ポリシリコン薄膜７、８、９上にゲート絶縁膜（下層層間絶縁膜）１０および上層層間絶縁膜１５が形成され、第１の短絡用配線２４上に上層層間絶縁膜１５のみが形成されている場合で説明したが、これとは逆に第１の短絡用配線２４上に下層層間絶縁膜１０および上層層間絶縁膜１５が形成されポリシリコン薄膜７、８、９上に上層層間絶縁膜１５のみが形成されている場合にも適用可能である。また、その場合、下層層間絶縁膜１０または上層層間絶縁膜１５の一方または両者が複数層の層間絶縁膜で構成されていてもよい。また、ポリシリコン薄膜７、８、９のソース・ドレイン領域７ｃ、８ｃ、９ｃ上にソース・ドレイン電極を形成し、このソース・ドレイン電極上にコンタクトホールを形成する場合にも適用できる。
【００３４】
また、ゲート電極等形成用金属膜３３の材料は、Ｍｏ、Ｗおよびそれらの合金であるＭｏ−Ｗ、Ｍｏ−Ｃｒ等のハロゲン系（ＣＦ４、ＳＦ６、Ｃｌ２等）ガスを用いたＲＩＥドライエッチングでエッチング可能な材料であればよい。したがって、ゲート電極等形成用金属膜３３をパターニングするためのＲＩＥドライエッチングは、ＣＦ４のほかに、ＳＦ６、Ｃｌ２等のハロゲン系ガスを用いて行なってもよい。また、窒化シリコンからなる上層層間絶縁膜１５にコンタクトホールを形成するためのＲＩＥドライエッチングも、ＣＦ４のほかに、ＳＦ６、Ｃｌ２等のハロゲン系ガスを用いて行なってもよい。
【００３５】
また、上記実施形態では、第１の短絡用配線２４の所定の部分を露出させる場合について説明したが、これに限定されるものではない。例えば、ガラス基板１上の周辺にＮＭＯＳ薄膜トランジスタ４とＰＭＯＳ薄膜トランジスタ５とからなる駆動回路用のＣＭＯＳ薄膜トランジスタが設けられておらず、且つ、ガラス基板１上の周辺に駆動用の半導体チップが搭載されている場合には、ＮＭＯＳ薄膜トランジスタのゲート電極１１に接続されたゲートラインに接続された半導体チップ搭載用の接続パッドを露出させるようにしてもよい。
【００３６】
さらに、この発明は、アクティブマトリクス型の液晶表示素子に限らず、アクティブマトリクス型の有機ＥＬ（エレクトロルミネセンス）表示素子等の他の素子にも幅広く適用することができる。
【００３７】
【発明の効果】
以上説明したように、この発明によれば、薄膜トランジスタのソース・ドレイン領域または導体の一方を覆って、上層層間絶縁膜の膜厚より薄く且つ下層層間絶縁膜と同一材料からなる中間層間絶縁膜を介して下層層間絶縁膜とは異なる材料からなる上層層間絶縁膜を形成したので、上層層間絶縁膜にコンタクトホールを形成する際、加工速度または加工精度の面で最適なエッチング方法を適用することが可能となり、中間層間絶縁膜にコンタクトホールを形成する際に最適ではないが選択比が大きい他のエッチング方法を適用しても、生産効率または加工精度の向上を図ることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態としての製造方法により製造された液晶表示素子の一例の要部の断面図。
【図２】図１に示す液晶表示素子の製造に際し、当初の工程の断面図。
【図３】図２に続く工程の断面図。
【図４】図３に続く工程の断面図。
【図５】図４に続く工程の断面図。
【図６】図５に示す液晶表示素子の製造に際し、当初の工程の断面図。
【図７】図６に続く工程の断面図。
【図８】図７に続く工程の断面図。
【図９】図８に続く工程の断面図。
【図１０】図９に続く工程の断面図。
【図１１】図１０に続く工程の断面図。
【図１２】図１１に続く工程の断面図。
【図１３】図１２に続く工程の断面図。
【図１４】この発明の他の実施形態としての製造方法を説明するために示す断面図。
【符号の説明】
１ ガラス基板
２ 画素電極
３、４ ＮＭＯＳ薄膜トランジスタ
５ ＰＭＯＳ薄膜トランジスタ
６ 下地絶縁膜
７、８、９ ポリシリコン薄膜
１０ ゲート絶縁膜
１１、１２、１３ ゲート電極
１４ 中間層間絶縁膜
１５ 上層層間絶縁膜
１６、１７、１８ コンタクトホール
１９、２０、２１ ソース・ドレイン電極
２２ オーバーコート膜
２３ コンタクトホール
Claims (4)
- 薄膜トランジスタのソース・ドレイン領域に対応するコンタクトホールと前記薄膜トランジスタに電気的に接続される導体に対応するコンタクトホールを形成する薄膜トランジスタパネルの製造方法において、前記薄膜トランジスタのソース・ドレイン領域および前記導体の一方のみを覆う下層層間絶縁膜を形成し、前記薄膜トランジスタのソース・ドレイン領域および前記導体上に前記下層層間絶縁膜と同一材料からなる中間層間絶縁膜および前記下層層間絶縁膜とは異なる材料からなる上層層間絶縁膜を前記中間層間絶縁膜の膜厚が前記上層層間絶縁膜の膜厚より薄くなるように形成し、前記上層層間絶縁膜に第１のエッチング方法により前記薄膜トランジスタのソース・ドレイン領域および前記導体に対応するコンタクトホールを形成し、前記中間層間絶縁膜および前記下層層間絶縁膜に前記第１のエッチング方法とは異なる第２のエッチング方法により前記導体に対応するコンタクトホールおよび前記薄膜トランジスタのソース・ドレイン領域に対応するコンタクトホールを形成することを特徴とする薄膜トランジスタパネルの製造方法。
- 請求項１に記載の発明において、前記第１のエッチング方法はドライエッチングであり、前記第２のエッチング方法はウエットエッチングであることを特徴とする薄膜トランジスタパネルの製造方法。
- 請求項１に記載の発明において、前記上層層間絶縁膜に前記薄膜トランジスタのソース・ドレイン領域および前記導体に対応するコンタクトホールの形成は同時に行なうことを特徴とする薄膜トランジスタパネルの製造方法。
- 請求項１に記載の発明において、前記第１および第２のエッチング方法を用いて、前記薄膜トランジスタのソース・ドレイン領域に対応するコンタクトホールまたは前記導体に対応するコンタクトホールのいずれか一方を形成し、その後、前記第１および第２のエッチング方法を用いて、前記薄膜トランジスタのソース・ドレイン領域に対応するコンタクトホールおよび前記導体に対応するコンタクトホールの他方を形成することを特徴とする薄膜トランジスタパネルの製造方法。
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| WO2014121469A1 (zh) * | 2013-02-06 | 2014-08-14 | 深圳市柔宇科技有限公司 | 一种薄膜晶体管及其像素单元的制造方法 |
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