KR20120132130A - 박막트랜지스터 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 생산성 및 생산수율을 증대 또는 극대화할 수 있는 박막트랜지스터 및 그의 제조방법을 개시한다. 그의 제조방법은, 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 비정질 산화물 반도체로 이루어진 활성 층을 형성하는 단계와, 상기 게이트 전극 상부의 상기 활성 층 양측에 각각 소스 전극과 드레인 전극을 형성하는 단계를 포함한다. 상기 활성 층의 비정질 산화물 반도체는 금속 유전체로 도핑된 될 수 있다.
Description
본 발명은 박막트랜지스터 및 그의 제조방법에 관한 것으로, 전기적 특성과 저온 공정을 수행할 수 있는 박막트랜지스터 및 그의 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(LiquidCrystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다. 상기 액정표시장치는 크게 컬러필터(color filter) 기판과 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다. 상기 액정표시장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 비정질 실리콘 박막트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 스위칭소자로 사용하여 화소부의 액정을 구동하는 방식이다.
액정표시장치는 발광소자가 아니라 수광소자이며 밝기, 명암비(contrast ratio) 및 시야각 등에 기술적 한계가 있기 때문에 이러한 단점을 극복할 수 있는 새로운 디스플레이 소자에 대한 개발이 활발하게 전개되고 있다. 새로운 평판표시장치 중 하나인 유기전계발광소자(Organic Light Emitting Diode; OLED)는 자체발광형이기 때문에 액정표시장치에 비해 시야각과 명암비 등이 우수하며 백라이트(backlight)가 필요하지 않기 때문에 경량 박형이 가능하고, 소비전력 측면에서도 유리하다. 그리고, 직류 저전압 구동이 가능하고 응답속도가 빠르다는 장점이 있으며, 특히 제조비용 측면에서도 유리한 장점을 가지고 있다. 최근 유기전계발광 디스플레이의 대면적화에 관한 연구가 활발하게 진행되고 있으며, 이를 달성하기 위하여 유기전계발광소자의 구동 트랜지스터로서 정전류 특성을 확보하여 안정된 작동 및 내구성이 확보된 트랜지스터 개발이 요구되고 있다.
전술한 액정표시장치에 사용되는 비정질 실리콘 박막 트랜지스터는 저온 공정에서 제작할 수 있지만 이동도(mobility)가 매우 작고 정전류 테스트(constant current bias) 조건을 만족하지 않는다. 반면에 다결정 실리콘박막 트랜지스터는 높은 이동도와 만족스러운 정전류 테스트 조건을 가지는 반면에 균일한 특성 확보가 어려워 대면적화가 어렵고 고온 공정이 필요하다.
본 발명이 해결하고자 하는 과제는 생산성을 증대 또는 극대화할 수 있는 박막트랜지스터 및 그의 제조방법을 제공하는 데 있다.
그리고, 본 발명의 다른 과제는 생산수율을 증대 또는 극대화할 수 있는 박막트랜지스터 및 그의 제조방법을 제공하는 데 있다.
상기한 과제를 달성하기 위한 본 발명의 실시예에 따른 박막트랜지스터는, 기판; 상기 기판 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성되고, 비정질 산화물 반도체로 이루어진 활성 층; 및 상기 활성 층의 양측에 각각 형성된 소스 전극과, 드레인 전극을 포함한다. 여기서, 상기 활성층의 비정질 산화물 반도체는 금속 유전체로 도핑될 수 있다.
본 발명의 일 실시예에 따르면, 상기 금속 유전체는 산화탄탈륨, 산화텅스텐, 산화하프늄 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 비정질 산화물 반도체는 산화인듐주석을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 비정질 산화물 반도체는 약 4:1로 혼합된 산화인듐주석과 상기 산화탄탈륨을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 소스 전극 및 상기 드레인 전극 아래의 상기 활성 층 상에 형성된 보호막을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 박막트랜지스터의 제조방법은, 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 비정질 산화물 반도체로 이루어진 활성 층을 형성하는 단계; 및 상기 게이트 전극 상부의 상기 활성 층 양측에 각각 소스 전극과 드레인 전극을 형성하는 단계를 포함한다. 여기서, 상기 활성 층의 비정질 산화물 반도체는 금속 유전체로 도핑될 수 있다.
본 발명의 일 실시예에 따르면, 상기 비정질 산화물 반도체는 스퍼터링 방법 또는 원자층 증착방법으로 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 스퍼터링 방법은 불활성 기체에 1퍼센트에서 40퍼센트 미만의 산소의 분위기에서 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 비정질 산화물 반도체는 산화인듐주석을 포함하고, 상기 금속 유전체는 상기 스퍼터링 방법으로부터 상기 산화인듐주석과 동시에 형성되는 산화탄탈륨, 산화텅스텐, 또는 산화하프늄 중 적어도 하나를 포함하는 박막트랜지스터의 제조방법.
상술한 바와 같이, 본 발명의 과제 해결 수단에 따르면, 활성 층은 비정질 산화물 반도체를 포함할 수 있다. 비정질 산화물 반도체는 금속 유전체로 도핑된 산화인듐주석을 포함할 수 있다. 비정질 산화물 반도체는 비정질 실리콘에 비해 높은 이동도와 정전류 특성을 가질 수 있다. 또한, 비정질 산화물 반도체는 다결정 실리콘에 비해 낮은 300도에서의 저온 공정으로 형성될 수 있다. 따라서, 본 발명의 박막트랜지스터 및 그의 제조방법은 생산성 및 생산수율을 증대 또는 극대화할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 박막트랜지스터를 나타내는 단면도이다.
도 2는 본 발명의 실시예에 따른 박막트랜지스터의 게이트 전압의 변화에 따른 소스전극과 드레인 전극간의 소스/드레인 전압 및 드레인 전류의 변화를 나타내는 그래프들이다.
도 3 내지 도 6는 본 발명의 실시예에 따른 박막트랜지스터의 제조방법을 나타내는 공정 단면도들이다.
도 7은 불활성 기체와 산소의 혼합비에 따른 박막트랜지스터의 전압과 전류를 나타내는 그래프이다.
도 2는 본 발명의 실시예에 따른 박막트랜지스터의 게이트 전압의 변화에 따른 소스전극과 드레인 전극간의 소스/드레인 전압 및 드레인 전류의 변화를 나타내는 그래프들이다.
도 3 내지 도 6는 본 발명의 실시예에 따른 박막트랜지스터의 제조방법을 나타내는 공정 단면도들이다.
도 7은 불활성 기체와 산소의 혼합비에 따른 박막트랜지스터의 전압과 전류를 나타내는 그래프이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 박막트랜지스터를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 트랜지스터는 소스 전극(130)과 드레인 전극(150) 사이의 게이트 전극(170) 상부에 배치된 비정질 산화물 반도체의 활성 층(160)을 포함할 수 있다. 활성 층(160)은 게이트 전극(170)에 인가되는 게이트 전압에 의해 소스 전극(130)과 드레인 전극(150) 사이에 전자 또는 정공이 이동되는 채널을 형성할 수 있다. 활성 층(160)의 비정질 산화물 반도체는 산화탄탈륨, 산화텅스텐, 산화하프늄과 같은 금속 유전체가 도핑된 산화인듐주석을 포함할 수 있다. 예를 들어, 산화인듐주석과 산화탄탈륨은 약 4:1 정도의 혼합비를 가질 수 있다. 비정질 산화물 반도체는 비정질 실리콘에 비해 높은 약 10 cm2/Vs이상의 높은 전자 이동도를 가질 수 있다. 금속 유전체가 도핑된 산화인듐주석은 비정질 실리콘 또는 다결정 실리콘에 비해 높은 투명도를 가질 수 있다. 보호 층(140)은 활성 층(160) 상에 배치될 수 있다. 보호 층(140)은 산화알루미늄, 산화실리콘, 또는 질화실리콘 중 적어도 하나를 포함할 수 있다.
소스 전극(130) 및 드레인 전극(150)은 활성 층(160)의 양측 상에 각각 배치될 수 있다. 소스 전극(130) 및 드레인 전극은 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Gallium Zinc Oxide; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oxide; IGO), 산화인듐아연(Indium Zinc Oxide; IZO) 및 산화인듐(In2O3)으로 이루어지는 그룹으로부터 선택되는 하나 또는 2 이상의 조합으로 이루어진 투명 금속들을 포함할 수도 있다.
게이트 전극(170)은 게이트 절연막(120)에 의해 활성 층(160)으로부터 절연될 수 있다. 예컨대, 게이트 전극(170)은, 산화인듐주석(ITO), 산화갈륨아연(GZO), 산화인듐갈륨아연(IGZO), 산화인듐갈륨(IGO), 산화인듐아연(IZO) 및 산화인듐(In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합으로 이루어진 투명 금속들과, 텅스텐, 알루미늄, 구리, 등과 같은 도전성 금속들 중 하나를 포함할 수 있다. 기판(110)은 실리콘, 유리, 플라스틱을 포함할 수 있다.
게이트 절연막(120)은 산화알루미늄(Al2O3), 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소 화합물(Ba-Sr-Ti-O), 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 하나 또는 2 이상의 조합으로 이루어진 절연 유전체 또는 금속 유전체를 포함할 수 있다.
도 2는 본 발명의 실시예에 따른 박막트랜지스터의 게이트 전압의 변화에 따른 소스전극과 드레인 전극간의 소스/드레인 전압 및 드레인 전류의 변화를 나타내는 그래프들이다.
도 1 및 도 2를 참조하면, 본 발명의 트랜지스터는 게이트 전극(170)에 인가되는 게이트 전압(Vg)이 증가될 때, 소스 전극(130)과 드레인 전극(150)사이의 소스/드레인 전압(VDS)에 따라 드레인 전류(ID)는 증가될 수 있다. 여기서, 가로 축은 소스/드레인 전압(VDS)의 크기를 나타내고, 세로 축은 전류 밀도의 크기를 나타낸다. 약 5V정도의 소스/드레인 전압(VDS)이 인가되고, (VDS)게이트 전압(Vg)이 약 6V 내지 악 10V이 인가될 때, 소스/드레인 전압(VDS)과 드레인 전류(ID)는 일정한 기울기를 갖고 증가될 수 있다. 비정질 산화물 반도체는 비정질 실리콘에 비해 우수한 전기적인 특성을 가질 수 있다.
따라서, 본 발명의 실시예에 따른 박막트랜지스터는 생산성을 증대 또는 극대화할 수 있다. 도 1에 도시된 각 구성요소의 형상은 예시적인 것으로서, 도 1에서는 활성 층(160)하부에 게이트 전극(170)이 배치되는 바텀 게이트(bottom gate) 또는 스태거드(stacked) 형의 박막트랜지스터를 개시하였으나, 본 발명의 실시예는 활성 층(160) 상부에 게이트 전극(170)이 배치되는 탑 게이트(top gate) 또는 역스태거드(reverse stacked) 형의 박막트랜지스터를 포함할 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 박막트랜지스터의 제조방법을 설명하면 다음과 같다.
도 3 내지 도 6은 본 발명의 실시예에 따른 박막트랜지스터의 제조방법을 나타내는 공정 단면도들이다. 도 7은 불활성 기체와 산소의 혼합비에 따른 박막트랜지스터의 전압과 전류를 나타내는 그래프이다.
도 3을 참조하면, 기판(110) 상에 게이트 전극(170)을 형성한다. 게이트 전극(170)은 기판(110) 상에 증착되는 도전성 금속의 포토리소그래피 공정 또는 리프트 오프 공정으로 형성될 수 있다.
도 4를 설명하면, 게이트 전극(170)을 덮는 게이트 절연막(120)을 형성한다. 게이트 절연막(120)은 원자층증착법(ALD:Atomic Layer Deposition), 화학적기상증착(CVD: Chemical Vapor Deposition) 방법 또는 스퍼터링(sputtering) 방법으로 형성될 수 있다.
도 1 및 도 5를 참조하면, 게이트 전극(170) 상부의 게이트 절연막(120) 상에 활성 층(160)과 보호 층(140)을 형성한다. 활성 층(160)은 비정질 산화물 반도체를 포함할 수 있다. 보호 층(140)은 스퍼터링 공정 또는 급속열처리 공정으로 형성된 산화알루미늄, 산화실리콘, 또는 질화실리콘을 포함할 수 있다. 활성 층(160)의 비정질 산화물 반도체는 금속 유전체로 도핑된 산화인듐주석을 포함할 수 있다. 활성 층(160)과 보호 층(140)은 포토리소그래피 공정으로 패터닝될 수 있다. 활성 층(160)은 약 300℃이하의 스퍼터링 방법 또는 원자층증착 방법과 같은 저온 증착공정으로 형성될 수 있다. 저온 증착공정은 기판(110)에서 확산되는 불순물들로부터 활성 층(160)의 오염을 최소활 수 있다.
따라서, 본 발명의 실시예에 따른 박막트랜지스터의 제조방법은 생산수율을 증대 또는 극대화할 수 있다.
예컨대, 스퍼터링 방법은 대전된 불활성 기체에 충돌되는 금속 타깃으로부터 생성된 금속 입자들로 이루어진 박막을 기판(110) 상에 형성하는 방법이다. 금속 타깃은 인듐 플레이트와, 주석 플레이트와 탄탈륨 플레이트를 포함할 수 있다. 또한, 금속 타깃은 탄탈륨 플레이트 대신으로 텅스텐 플레이트, 또는 하프늄 플레이트를 포함할 수도 있다. 불활성 기체는 고주파 파워에 의해 대전될 수 있다. 고주파 파워는 약 30W 내지 약 50W정도의 에너지를 포함할 수 있다. 이때, 산화이듐주석과 산화 탄탈륨은 약 4:1 정도의 혼합비를 갖는 비정질 산화물 반도체로 형성될 수 있다. 비정질 산화물 반도체는 불활성 기체와 산소가 혼합된 분위기에서 획득될 수 있다.
도 6을 참조하면, 활성 층(160)의 양측에 소스 전극(130)과 드레인 전극(150)을 형성한다. 소스 전극(130)과 드레인 전극(150)은 활성 층(160)과 게이트 절연막(120)상에 증착되는 도전성 금속의 포토리소그래피 공정 또는 리프트 오프 공정으로 형성될 수 있다.
도 1 내지 도 7을 참조하면, 불활성 기체에 혼합되는 산소가 10%정도일 때, 약 -10V에서 약 20V까지의 게이트 전극(170) 및 소스 전극(130)간 전압(Vgs)변함에 따라 소스 전극(130)과 드레인 전극(150)간의 드레인 전류(Id)는 약 10-5A정도로 포화될 수 있다(a). 불활성 기체에 약 20%의 산소가 혼합될 때 소스 전극(130)과 드레인 전극(150)간의 드레인 전류(Id)는 약 10-6A정도에서 포화될 수 있다(b). 산화물 반도체는 불활성 기체에 대한 산소의 혼합비가 증가될수록 드레인 전류(Id)가 줄어들 수 있다. 산소는 불활성 기체에 약 1% 에서 40%미만 정도로 혼합될 수 있다. 상술한 바와 같이, 비정질 산화물 반도체는 산화탄탈륨, 산화텅스텐, 산화하프늄과 같은 절연체의 금속 유전체와, 투명한 도체의 산화인듐주석을 포함할 수 있다. 비정질 산화물 반도체는 저온 증착공정의 스퍼터링 방법으로 플라스틱 재질의 기판(110) 상에 형성될 수 있다. 또한, 비정질 산화물 반도체는 대면적의 기판(110)의 평탄하게 증착될 수 있다. 도시되지는 않았지만, 비정질 산화물 반도체는 약 200℃이상의 온도에서 열처리(annealing)될 수 있다. 따라서, 본 발명의 실시예에 따른 박막트랜지스터의 제조방법은 생산수율을 증대 또는 극대화할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판 120: 게이트 절연막
130: 소스 전극 140: 보호막
150: 드레인 전극 160: 활성 층
170: 게이트 전극
130: 소스 전극 140: 보호막
150: 드레인 전극 160: 활성 층
170: 게이트 전극
Claims (9)
- 기판;
상기 기판 상에 형성된 게이트 전극;
상기 게이트 전극 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성되고, 비정질 산화물 반도체로 이루어진 활성 층; 및
상기 활성 층의 양측에 각각 형성된 소스 전극과, 드레인 전극을 포함하되,
상기 활성층의 비정질 산화물 반도체는 금속 유전체로 도핑된 박막트랜지스터. - 제 1 항에 있어서,
상기 금속 유전체는 산화탄탈륨, 산화텅스텐, 또는 산화하프늄 중 적어도 하나를 포함하는 박막트랜지스터. - 제 2 항에 있어서,
상기 비정질 산화물 반도체는 산화인듐주석을 포함하는 박막트랜지스터. - 제 3 항에 있어서,
상기 비정질 산화물 반도체는 4:1로 혼합된 산화인듐주석과 상기 산화탄탈륨을 포함하는 박막트랜지스터. - 제 1 항에 있어서,
상기 소스 전극 및 상기 드레인 전극 아래의 상기 활성 층 상에 형성된 보호 층을 더 포함하는 박막트랜지스터. - 기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 비정질 산화물 반도체로 이루어진 활성 층을 형성하는 단계; 및
상기 게이트 전극 상부의 상기 활성 층 양측에 각각 소스 전극과 드레인 전극을 형성하는 단계를 포함하되,
상기 비정질 산화물 반도체는 금속 유전체로 도핑된 박막트랜지스터의 제조방법. - 제 6 항에 있어서,
상기 비정질 산화물 반도체는 스퍼터링 방법 또는 원자층 증착방법으로 형성되는 박막트랜지스터의 제조방법. - 제 7 항에 있어서,
상기 스퍼터링 방법은 불활성 기체에 1퍼센트에서 40퍼센트 미만의 산소의 분위기에서 수행되는 박막트랜지스터의 제조방법. - 제 8 항에 있어서,
상기 비정질 산화물 반도체는 산화인듐주석을 포함하고,
상기 금속 유전체는 상기 스퍼터링 방법으로부터 상기 산화인듐주석과 동시에 형성되는 산화탄탈륨, 산화텅스텐, 또는 산화하프늄 중 적어도 하나를 포함하는 박막트랜지스터의 제조방법.
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