KR100822270B1 - 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로서, 기판 상부에 형성된 게이트 전극과, 기판 상부에 게이트 전극을 감싸며 형성된 게이트 절연막과, 게이트 절연막 상부에 상호 이격되어 형성된 제1 소스 전극 및 제1 드레인 전극과, 제1 소스 전극 상부에 형성되며, 게이트 절연막으로부터 부상(浮上)된 제1 연장부를 가지는 제2 소스 전극과, 제1 드레인 전극 상부에 형성되고, 게이트 절연막으로부터 부상(浮上)된 제2 연장부를 가지며, 제2 소스 전극과 상호 이격되어 있는 제2 드레인 전극과, 게이트 절연막 상부의 제1 및 제2 소스 전극과 제1 및 제2 드레인 전극의 상호 이격된 영역에 형성된 반도체층을 포함하는 것을 특징으로 한다.
본 발명에 의하면 제2 소스 전극 및 제2 드레인 전극이 게이트 절연막으로부터 각각 부상되며 상호 이격된 제1 연장부 및 제2 연장부를 각각 가지도록 형성함으로써, 하부 게이트 구조를 갖는 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.
박막 트랜지스터, 전계효과 이동도, 전류 점멸비, 소스 전극, 드레인 전극
Description
도 1a는 상부 게이트 구조를 갖는 유기 박막 트랜지스터의 단면도.
도 1b는 하부 게이트/상부 컨택 구조를 갖는 유기 박막 트랜지스터의 단면도.
도 1c는 하부 게이트/하부 컨택 구조를 갖는 유기 박막 트랜지스터의 단면도.
도 2는 본 발명의 박막 트랜지스터의 구조를 나타낸 사시도.
도 3은 본 발명의 박막 트랜지스터의 구조를 나타낸 단면도.
도 4a는 종래의 하부 게이트/하부 컨택트 구조를 갖는 박막 트랜지스터의 전기적 특성을 나타낸 그래프.
도 4b는 본 발명의 부양된 소스/드레인 전극을 갖는 박막 트랜지스터의 전기적 특성을 나타낸 그래프.
도 5a 내지 도 5f는 본 발명의 박막 트랜지스터의 제조방법을 나타낸 사시도.
도 6a 및 도 6b는 제1 소스/드레인 전극층 상부에 제2 소스 전극 및 제2 드레인 전극이 형성된 상태를 나타낸 사시도 및 평면도.
도 7a 및 도 7b는 제1 소스/드레인 전극층을 1차 습식 식각한 상태를 나타낸 사시도 및 평면도.
도 8a 및 도 8b는 제1 소스/드레인 전극층을 2차 습식 식각한 상태를 나타낸 사시도 및 평면도.
도 9는 본 발명의 박막 트랜지스터의 구조를 나타낸 저면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 기판 110 : 게이트 전극
120 : 게이트 절연막 131 : 제1 소스 전극
135 : 제2 소스 전극 137 : 제1 연장부
141 : 제1 드레인 전극 145 : 제2 드레인 전극
147 : 제2 연장부 150 : 반도체층
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것이다.
정보화 사회로의 발전이 가속화되면서 사람들은 다양하고 방대한 각종 정보들을 접하게 되는데, 이러한 각종 정보를 영상으로 출력시켜 사람이 시각적으로 접할 수 있도록 해주는 장치가 디스플레이 장치이다.
종래에는 상기 디스플레이 장치로 음극선관(Cathode Ray Tube : CRT)이 주로 사용되었으나, 무게가 무겁고 부피가 클 뿐 아니라 전력 소모가 많은 문제점으로 인해, 최근에는 평판 디스플레이(Flat Panel Display : FPD)로 대체되고 있는 실정이다.
상기 평판 디스플레이로는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), FED(Field Emission Display), VFD(Vacuum Fluorescent Display), ELD(Electro Luminescence Display) 등이 있다.
평판 디스플레이 시장이 급속히 팽창함에 따라, 국내외 평판 디스플레이 제조업체들은 대면적화가 가능하면서, 공정 단가를 기존의 공정에 비해 현저히 낮출 수 있는 제조방법에 대해 많은 연구를 진행하고 있다.
특히, 다른 공정에 비해 고가의 장비 및 복잡한 프로세스가 요구되는 백플레인(Backplane)의 제조 공정에 있어서, 제조 단가를 낮추려는 연구가 활발히 진행되고 있다.
일반적으로 평판 디스플레이의 백플레인에는 박막 트랜지스터가 포함되는데, 박막 트랜지스터를 제조하기 위해서는 다수의 진공 증착 방법을 이용한 전극, 절연막, 반도체층의 증착 공정과 증착된 각 층을 원하는 형태로 패터닝하기 위한 포토리소그래피(Photo Lithography) 공정이 필요하다.
최근에는 이와 같이 복잡한 박막 트랜지스터의 제조 공정을 단순화하기 위해 잉크젯 프린팅 기술을 이용하여 박막 트랜지스터를 제조하는 연구가 진행되고 있다.
잉크젯 프린팅 기술은 기존의 진공증착 및 포토리소그래피 공정을 수행할 필요가 없으며, 원하는 물질을 기판상에 다양한 형상으로 인쇄할 수 있기 때문에, 공 정이 매우 간단해져서 기존의 기술에 비해 공정 단가를 현저히 낮출 수 있다는 장점이 있다.
한편, 근래 들어 기존의 실리콘 기반의 박막 트랜지스터 대신 유기 반도체를 활용한 유기 박막 트랜지스터(Organic Thin Film Transistor : OTFT)가 많은 관심을 받고 있다.
상기 유기 박막 트랜지스터는 실리콘 박막 트랜지스터(Si-TFT)와 구조적으로 거의 같은 형태로서, 반도체 영역에 실리콘(Si) 대신 유기물을 사용한다는 차이점이 있지만, 제작 공정 면에서 실리콘 박막 트랜지스터에 비하여 간단하고 비용이 저렴하다는 장점이 있다.
즉, 유기 박막 트랜지스터에 사용되는 대부분의 유기 반도체 물질은 일반적으로 유기 용매에 쉽게 녹기 때문에, 상기 잉크젯 프린팅 기술의 적용이 쉬워 제조 단가를 줄일 수 있게 된다.
일반적으로, 유기 박막 트랜지스터의 성능은 전계효과 이동도(Field Effect Mobility), 점멸비, 문턱전압 등으로 평가하고 있는데, 현재 비정질 실리콘(a-Si) 박막 트랜지스터의 성능에 거의 근접하고 있는 수준이다.
유기 박막 트랜지스터의 구조는 크게 상부 게이트(Top Gate) 구조와 하부 게이트(Bottom Gate) 구조로 나눌 수 있으며, 하부 게이트 구조는 소스/드레인 전극의 위치에 따라 상부 컨택(Top Contact) 구조와 하부 컨택(Bottom Contact) 구조로 나뉜다.
도 1은 유기 박막 트랜지스터의 구조를 나타낸 단면도로서, 도 1a는 상부 게이트 구조를 갖는 유기 박막 트랜지스터의 단면도이고, 도 1b는 하부 게이트/상부 컨택 구조를 갖는 유기 박막 트랜지스터의 단면도이며, 도 1c는 하부 게이트/하부 컨택 구조를 갖는 유기 박막 트랜지스터의 단면도이다.
도 1a를 참조하면, 상부 게이트 구조를 갖는 유기 박막 트랜지스터는 기판(10) 상부에 소스 전극(11) 및 드레인 전극(12)이 상호 이격되어 형성되어 있고, 상기 기판(10) 상부에 소스 전극(11) 및 드레인 전극(12)을 감싸며 유기 반도체층(13)이 형성되어 있고, 상기 유기 반도체층(13) 상부에 게이트 절연막(14)이 형성되어 있고, 상기 게이트 절연막(14) 상부에 게이트 전극(15)이 형성되어 이루어진다.
도 1b를 참조하면, 하부 게이트/상부 컨택 구조를 갖는 유기 박막 트랜지스터는 기판(20) 상부에 게이트 전극(21)이 형성되어 있고, 상기 기판(20) 상부에 상기 게이트 전극(21)을 감싸며 게이트 절연막(22)이 형성되어 있고, 상기 게이트 절연막(22) 상부에 유기 반도체층(23)이 형성되어 있고, 상기 유기 반도체층(23) 상부에 소스 전극(24) 및 드레인 전극(25)이 상호 이격되어 형성되어 이루어진다.
도 1c를 참조하면, 하부 게이트/하부 컨택 구조를 갖는 유기 박막 트랜지스터는 기판(30) 상부에 게이트 전극(31)이 형성되어 있고, 상기 기판(30) 상부에 상기 게이트 전극(31)을 감싸며 게이트 절연막(32)이 형성되어 있고, 상기 게이트 절연막(32) 상부에 소스 전극(33) 및 드레인 전극(34)이 상호 이격되어 형성되어 있 고, 상기 게이트 절연막(32) 상부에 상기 소스 전극(33) 및 드레인 전극(34)을 감싸며 유기 반도체층(35)이 형성되어 이루어진다.
여기서, 유기 박막 트랜지스터의 특성은 도 1b에서 도시한 바와 같이, 하부 게이트 구조에 소스 전극 및 드레인 전극이 상부 컨택 구조를 갖는 것이 가장 좋은 전기적 특성을 나타낸다.
도 1b의 하부 게이트/상부 컨택 구조를 갖는 유기 박막 트랜지스터는 전계효과 이동도의 경우, 도 1c의 하부 게이트/하부 컨택 구조를 갖는 유기 박막 트랜지스터보다 5배에서 10배 이상 뛰어나다.
그리고, 하부 게이트/상부 컨택 구조를 갖는 유기 박막 트랜지스터는 하부 게이트/하부 컨택 구조를 갖는 유기 박막 트랜지스터보다 낮은 접촉 저항(유기 반도체층과 소스 전극 및 드레인 전극과의 접촉 저항)을 갖기 때문에, 유기 박막 트랜지스터의 채널 길이가 줄어듦에 따라 나타나는 외적 전계효과 이동도(Extrinsic Field Effect Mobility)의 감소도 하부 게이트/하부 컨택 구조를 갖는 유기 박막 트랜지스터보다 더 작다.
즉, 도 1b 및 도 1c를 참조하면, 하부 게이트/상부 컨택 구조를 갖는 유기 박막 트랜지스터의 전하가 이동하는 면적(A)이 하부 게이트/하부 컨택 구조를 갖는 유기 박막 트랜지스터의 전하가 이동하는 면적(B)보다 넓기 때문에 낮은 접촉 저항을 가지며, 그로 인해 채널 길이를 줄였을 때 나타나는 외적 전계효과 이동도의 감소도 더 작게 된다.
하지만, 하부 게이트/상부 컨택 구조를 갖는 유기 박막 트랜지스터를 제조하 기 위해서는 소스 전극(24) 및 드레인 전극(25)을 유기 반도체층(23) 상부에 형성해야 하는데, 이때 일반적인 포토리소그래피를 이용한 전극 패터닝 공정이 수월하지 않다는 단점이 있다.
즉, 포토리소그래피 공정에 사용되는 자외선, 현상액, 포토레지스트, 아세톤 등이 상기 유기 반도체층(23)의 성질을 파괴시킨다는 문제점이 있다.
이러한 문제점을 해결하기 위해, 금속 섀도우 마스크(Metal Shadow Mask)를 이용하여 소스 전극 및 드레인 전극을 형성하는 방법이 제안되었는데, 이 방법은 섀도우 마스크의 미세화가 어려워 30㎛이하의 채널 길이를 형성하기가 힘들며, 섀도우 마스크와 기판과의 정렬 문제로 인해 공정 단가가 올라가고 수율이 떨어지는 문제점이 있다.
따라서, 하부 게이트/상부 컨택 구조를 갖는 유기 박막 트랜지스터는 주로 유기 반도체나 절연막의 기초적인 특성 평가에만 사용되며, 디스플레이나 센서 등의 응용 분야에서는 주로 하부 게이트/하부 컨택 구조를 갖는 유기 박막 트랜지스터를 사용하고 있다.
이상에서 살펴본 문제점을 해결하기 위해 안출된 본 발명의 목적은, 하부 게이트 구조를 갖는 박막 트랜지스터에 있어서, 제조 공정은 하부 컨택트 구조와 동일하게 하여 단채널을 갖도록 하고, 소스/드레인 전극의 구조는 상부 컨택트 구조를 가져 전기적 특성을 향상시키는 박막 트랜지스터 및 그 제조방법을 제공하는 데 있다.
본 발명의 박막 트랜지스터의 바람직한 실시예는, 기판 상부에 형성된 게이트 전극과, 상기 기판 상부에 상기 게이트 전극을 감싸며 형성된 게이트 절연막과, 상기 게이트 절연막 상부에 상호 이격되어 형성된 제1 소스 전극 및 제1 드레인 전극과, 상기 제1 소스 전극 상부에 형성되며, 상기 게이트 절연막으로부터 부상(浮上)된 제1 연장부를 가지는 제2 소스 전극과, 상기 제1 드레인 전극 상부에 형성되고, 상기 게이트 절연막으로부터 부상(浮上)된 제2 연장부를 가지며, 상기 제2 소스 전극과 상호 이격되어 있는 제2 드레인 전극과, 상기 게이트 절연막 상부의 상기 제1 및 제2 소스 전극과 상기 제1 및 제2 드레인 전극의 상호 이격된 영역에 형성된 반도체층을 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 박막 트랜지스터의 제조방법의 바람직한 실시예는, 기판 상부에 게이트 전극을 형성하는 단계와, 상기 기판 상부에 상기 게이트 전극을 감싸며 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상부에 제1 소스/드레인 전극층과 제2 소스/드레인 전극층을 순차적으로 형성하는 단계와, 상기 제2 소스/드레인 전극층을 패터닝하여, 상기 제1 소스/드레인 전극층 상부에 상호 이격되며, 지지부와 상기 지지부로부터 연장된 연장부로 이루어지는 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계와, 상기 제1 소스/드레인 전극층을 패터닝하여, 상기 제2 소스 전극 및 제2 드레인 전극의 지지부 하부에 상호 이격된 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계와, 상기 게이트 절연막 상부의 상기 제1 및 제2 소스 전극과 상기 제1 및 제2 드레인 전극의 상호 이격된 영역에 반도체층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 도 2 내지 도 9를 참조하여 본 발명의 박막 트랜지스터 및 그 제조방법에 대해 상세히 설명한다. 본 발명을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다.
도 2는 본 발명의 박막 트랜지스터의 구조를 나타낸 사시도이다.
이에 도시된 바와 같이, 기판(100) 상부에 형성된 게이트 전극(110)과, 상기 기판(100) 상부에 게이트 전극(110)을 감싸며 형성된 게이트 절연막(120)과, 상기 게이트 절연막(120) 상부에 상호 이격되어 형성된 제1 소스 전극(131) 및 제1 드레인 전극(141)과, 상기 제1 소스 전극(131) 상부에 형성되며, 상기 게이트 절연막(120)으로부터 부상되어 있는 제1 연장부(137)를 가지는 제2 소스 전극(135)과, 상기 제1 드레인 전극(141) 상부에 형성되고, 상기 게이트 절연막(120)으로부터 부상되어 있는 제2 연장부(147)를 가지며, 상기 제2 소스 전극(135)과 상호 이격되어 있는 제2 드레인 전극(145)과, 상기 게이트 절연막(120) 상부의 상기 제1 및 제2 소스 전극(131)(135)과 상기 제1 및 제2 드레인 전극(141)(145)의 상호 이격된 영역에 형성된 반도체층(150)으로 이루어진다.
여기서, 상기 기판(100)은 유리, 석영, 폴리에틸렌나프탈레이 트(Polyethylenenaphthalate), 폴리카보네이트(Polycarbonate), 폴리에틸렌테레프탈레이트(Polyethyleneterephthalate), 폴리카보네이트(Polycarbonate), 폴리아크릴레이트(Polyacrylate), 폴리이미드(Polyimide), 폴리에테르설폰(Polyethersulfone) 중에서 선택된 어느 하나의 물질로 이루어진다.
상기 게이트 전극(110)은 금(Au), 은(Ag), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt) 등의 금속 또는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 금속 산화물 등으로 이루어진다.
상기 게이트 절연막(120)은 실리콘 산화막, 실리콘 질화막, 알루미늄 산화막, 탄탈륨 산화막 등의 산화막 또는 폴리비닐페놀(Polyvinyl Phenol), 폴리비닐알콜(Polyvinyl Alchol), 폴리이미드(Polyimide) 등의 유기물로 이루어진다.
상기 제1 및 제2 소스 전극(131)(135)과 상기 제1 및 제2 드레인 전극(141)(145)은 금(Au), 은(Ag), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt) 등의 금속 또는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 금속 산화물 등으로 이루어진다.
이때, 상기 제1 소스 전극(131) 및 제1 드레인 전극(141)과 제2 소스 전극(135) 및 제2 드레인 전극(145)은 서로 다른 물질로 형성한다.
본 발명에서는 소스 전극 및 드레인 전극을 이중막으로 형성하는데, 이는 소스 전극 및 드레인 전극의 일부를 게이트 절연막(120)으로부터 부상시키기 위한 것 이다.
즉, 게이트 절연막(120) 상부에 제1 소스 전극(131) 및 제1 드레인 전극(141)을 상호 이격하여 형성하고, 상기 제1 소스 전극(131) 및 제1 드레인 전극(141) 상부에 상기 제2 소스 전극(135) 및 제2 드레인 전극(145)을 상호 이격하여 형성한 후, 제1 소스 전극(131) 및 제1 드레인 전극(141)의 일부를 제거하여 상기 제거된 제1 소스 전극(131) 및 제1 드레인 전극(141) 상부에 형성된 상기 제2 소스 전극(135) 및 제2 드레인 전극(145)을 게이트 절연막(120)으로부터 부상시킨다.
이 경우, 상기 제1 소스 전극(131) 및 제1 드레인 전극(141) 상부에 형성되는 제2 소스 전극(135) 및 제2 드레인 전극(145)은 상기 게이트 절연막(120)으로부터 부상된 제1 연장부(137) 및 제2 연장부(147)를 각각 가지게 된다.
상기 제1 소스 전극(131) 및 제1 드레인 전극(141)의 두께는 1㎚ ~ 500㎚로 형성하며, 특히 10㎚ ~ 100㎚의 두께로 형성하는 것이 바람직하다.
상기 제1 연장부(137) 및 제2 연장부(147)는 게이트 절연막(120)으로부터 상기 제1 소스 전극(131) 및 제1 드레인 전극(141)의 두께만큼 부상되게 된다.
상기 반도체층(150)은 실리콘(Si), 게르마늄(Ge), ZnO(Zinc Oxide), IZO(Indium Zinc Oxide) 등의 무기물 또는 펜타센(Pentacene) 계열, 폴리싸이오펜(Polythiophene) 계열, 테트라센(Tetracene) 계열 등의 유기물로 이루어진다.
만약, 상기 반도체층(150)으로 p형 반도체 물질을 사용하는 경우, 제1,2 소스 전극(131)(135) 및 제1,2 드레인 전극(141)(145)과 상기 반도체층(150)과의 접 촉 저항 또는 포텐셜 장벽(Potential Barrier)을 줄이기 위하여, 제1,2 소스 전극(131)(135) 및 제1,2 드레인 전극(141)(145)의 일함수(Work Function)가 반도체 물질의 가전자대(Valence Band) 혹은 유기 반도체의 경우 HOMO(Highest Occupied Molecular Orbit) 레벨과 근접한 일함수를 갖는 전극 물질을 사용하는 것이 바람직하다.
예를 들어, 반도체층(150)으로 p형 반도체 물질을 사용하는 경우, 상기 제1,2 소스 전극(131)(135) 및 제1,2 드레인 전극(141)(145)으로는 일함수가 약 5eV인 금, 백금, 니켈, ITO, IZO, NiO 등의 전극 물질을 사용하는 것이 바람직하다.
그리고, 상기 반도체층(150)으로 n형 반도체 물질을 사용하는 경우, 제1,2 소스 전극(131)(135) 및 제1,2 드레인 전극(141)(145)과 상기 반도체층(150)과의 접촉 저항 또는 포텐셜 장벽(Potential Barrier)을 줄이기 위하여, 제1,2 소스 전극(131)(135) 및 제1,2 드레인 전극(141)(145)의 일함수(Work Function)가 반도체 물질의 전도대(Conduction Band) 혹은 유기 반도체의 경우 LUMO(Lowest Unoccupied Molecular Orbit) 레벨과 근접한 일함수를 갖는 전극 물질을 사용하는 것이 바람직하다.
예를 들어, 반도체층(150)으로 n형 반도체 물질을 사용하는 경우, 상기 제1,2 소스 전극(131)(135) 및 제1,2 드레인 전극(141)(145)으로는 일함수가 약 2eV ~ 4eV인 알루미늄, 크롬, 칼슘 등의 전극 물질을 사용하는 것이 바람직하다.
본 발명의 박막 트랜지스터에 있어서, 채널 길이(Channel Length)는 1㎛ ~ 200㎛인 것이 바람직하고, 채널 폭(Channel Width)은 1㎛ ~ 500㎛인 것이 바람직하 다.
도 3은 본 발명의 박막 트랜지스터의 구조를 나타낸 단면도로서, 도 2에 도시된 박막 트랜지스터 구조 중 A-A'의 단면을 나타낸 도면이다.
도 2 및 도 3을 참조하면, 본 발명의 박막 트랜지스터는 제1 소스 전극(131) 및 제1 드레인 전극(141) 상부에 각각 형성되는 제2 소스 전극(135) 및 제2 드레인 전극(145)이 게이트 절연막(120)으로부터 각각 부상되며 상호 이격된 제1 연장부(137) 및 제2 연장부(147)를 가지도록 형성되어 있다.
이와 같이, 상기 제2 소스 전극(135) 및 제2 드레인 전극(145)이 게이트 절연막(120)으로부터 각각 부상되며 상호 이격된 제1 연장부(137) 및 제2 연장부(147)를 가지도록 형성함으로써, 하부 게이트 구조를 갖는 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.
즉, 상기 게이트 절연막(120)으로부터 부상된 제1 연장부(137) 및 제2 연장부(147)의 바닥면(C)(D)를 통해 전하의 이동 면적이 넓어짐으로써, 반도체층(150)과 제2 소스 전극(135) 및 제2 드레인 전극(145) 간의 접촉 저항이 줄어들게 되며, 그로 인해 전계효과 이동도 및 전류 점멸비 등의 전기적 특성이 향상된다.
다시 말하면, 본 발명은 제2 소스 전극(135) 및 제2 드레인 전극(145)의 일부를 게이트 절연막(120)으로부터 부상시켜 소스/드레인 전극이 상부 컨택트(Top Contact) 구조를 갖도록 함으로써, 박막 트랜지스터의 전기적 특성을 향상시키는 것이다.
도 4a는 종래의 하부 게이트/하부 컨택트 구조를 갖는 박막 트랜지스터의 전기적 특성을 나타낸 그래프이고, 도 4b는 본 발명의 부양된 소스/드레인 전극을 갖는 박막 트랜지스터의 전기적 특성을 나타낸 그래프이다.
이에 도시된 바와 같이, 종래의 하부 게이트/하부 컨택트 구조를 갖는 박막 트랜지스터에 있어서, 게이트-소스 전압(Gate-Source Voltage)이 0V ~ -40V 인 경우, 드레인 전류(Drain Current)는 10-9 ~ 10-7A 임을 알 수 있다.
그리고, 본 발명의 부양된 소스/드레인 전극을 갖는 박막 트랜지스터는 게이트-소스 전압이 0V ~ -40V 인 경우, 드레인 전류가 10-10 ~ 10-6A 임을 알 수 있는데, 이를 통해 본 발명의 박막 트랜지스터의 전계효과 이동도가 종래의 박막 트랜지스터에 비해 10배이상 향상된 것을 볼 수 있다.
또한, 본 발명의 부양된 소스/드레인 전극을 갖는 박막 트랜지스터의 경우, 전류 점멸비(Current On/Off Ratio)가 종래의 박막 트랜지스터에 비해 100배 이상 향상된 것을 볼 수 있다.
즉, 도 4a를 참조하면 최소 드레인 전류가 5×10-11 A이고, 최대 드레인 전류는 약 10-7A인데 반하여, 도 4b의 경우 최소 드레인 전류는 5×10-12 A이고, 최대 드레인 전류는 약 10-6A임을 알 수 있으며, 이를 통해 본 발명의 박막 트랜지스터의 전류 점멸비가 종래의 박막 트랜지스터에 비해 100배 이상 향상되었음을 알 수 있 다.
도 5a 내지 도 5f는 본 발명의 박막 트랜지스터의 제조방법을 나타낸 사시도이다.
이에 도시된 바와 같이, 기판(200) 상부에 게이트 전극(210)을 형성한다(도 5a).
즉, 먼저 기판(200) 상부에 게이트 전극 물질을 진공 증착, 화학 기상 증착(Chemical Vapor Deposition), 유기 기상 증착(Organic Vapor Phase Deposition), 스핀 코팅(Spin Coating), 잉크젯 프린팅(Ink Jet Printing), 오프셋 프린팅(Offset Printing) 등의 방법으로 형성한다.
여기서, 상기 게이트 전극 물질로는 금(Au), 은(Ag), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt) 등의 금속 또는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 금속 산화물 등을 사용할 수 있다.
그리고, 상기 게이트 전극 물질 상부에 포토레지스트를 도포하고 패턴화한 후, 패턴된 포토레지스트를 식각 마스크로 하여 상기 게이트 전극 물질을 식각함으로써, 상기 기판(200) 상부에 게이트 전극(210)을 형성한다.
다음으로, 상기 기판(200) 상부에 상기 게이트 전극(210)을 감싸며 게이트 절연막(220)을 형성한다(도 5b).
상기 게이트 절연막(220)은 실리콘 산화막, 실리콘 질화막, 알루미늄 산화막, 탄탈륨 산화막 등의 산화막 또는 폴리비닐페놀(Polyvinyl Phenol), 폴리비닐알콜(Polyvinyl Alchol), 폴리이미드(Polyimide) 등의 유기물로 이루어진다.
상기 게이트 절연막(220)은 상기 게이트 전극(210)을 이후에 형성될 소스/드레인 전극과 전기적으로 절연시키는 역할을 한다.
이어서, 상기 게이트 절연막(220) 상부에 제1 소스/드레인 전극층(230)과 제2 소스/드레인 전극층(240)을 순차적으로 형성한다(도 5c).
상기 제1 소스/드레인 전극층(230)과 제2 소스/드레인 전극층(240)은 금(Au), 은(Ag), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt) 등의 금속 또는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 금속 산화물 등으로 이루어진다.
이때, 상기 제1 소스/드레인 전극층(230)의 두께는 1㎚ ~ 500㎚로 형성하며, 특히 10㎚ ~ 100㎚의 두께로 형성하는 것이 바람직하다.
한편, 상기 제1 소스/드레인 전극층(230)과 제2 소스/드레인 전극층(240)은 동일한 금속 또는 금속 산화물로 이루어져서는 안되며, 서로 다른 종류의 물질로 형성한다.
이는 이후 공정에서 제1 소스/드레인 전극층(230)의 일부를 제거하여 제2 소스/드레인 전극층(240)을 게이트 절연막(220)으로부터 부상시킬 때, 상기 제1 소스 /드레인 전극층(230) 만을 식각하기 위한 선택성을 부여하기 위해서이다.
연이어, 상기 제2 소스/드레인 전극층(240)을 패터닝하여 상기 제1 소스/드레인 전극층(230) 상부에 상호 이격된 제2 소스 전극(250) 및 제2 드레인 전극(260)을 형성한다(도 5d).
이때, 형성되는 제2 소스 전극(250) 및 제2 드레인 전극(260)은 지지부(251)(261)와 상기 지지부(251)(261)에서 각각 연장된 제1 연장부(253) 및 제2 연장부(263)로 이루어진다.
다음으로, 상기 제1 소스/드레인 전극층(230)을 패터닝하여 상기 게이트 절연막(220) 상부에 상호 이격된 제1 소스 전극(270) 및 제1 드레인 전극(280)을 형성한다(도 5e).
즉, 습식 식각(Wet Etching)으로 상기 제1 소스/드레인 전극층(230)을 식각함으로써, 상기 제2 소스 전극(250) 및 제2 드레인 전극(260)의 지지부(251)(261)하부에 제1 소스 전극(270) 및 제1 드레인 전극(280)을 형성하고, 그 이외의 제1 소스/드레인 전극층(230)은 제거한다.
이 경우, 상기 제 1소스 전극(270) 및 제1 드레인 전극(280) 상부에 각각 형성된 제2 소스 전극(250)의 제1 연장부(253) 및 제2 드레인 전극(260)의 제2 연장부(263)는 상기 게이트 절연막(220)으로부터 일정 간격을 두고 부상(浮上)하게 된다.
이어서, 상기 게이트 절연막(220) 상부의 제1 및 제2 소스 전극(270)(250)과 제1 및 제2 드레인 전극(280)(260)의 상호 이격된 영역에 반도체층(290)을 형성한다(도 5f).
상기 반도체층(290)은 실리콘(Si), 게르마늄(Ge), ZnO(Zinc Oxide), IZO(Indium Zinc Oxide) 등의 무기물 또는 펜타센(Pentacene) 계열, 폴리싸이오펜(Polythiophene) 계열, 테트라센(Tetracene) 계열 등의 유기물로 이루어진다.
본 발명에 있어서, 상기 게이트 절연막(220), 제1 소스/드레인 전극층(230) , 제2 소스/드레인 전극층(240) 및 반도체층(290)은 진공 증착, 화학 기상 증착(Chemical Vapor Deposition), 유기 기상 증착(Organic Vapor Phase Deposition), 스핀 코팅(Spin Coating), 잉크젯 프린팅(Ink Jet Printing), 오프셋 프린팅(Offset Printing) 등의 방법으로 형성한다.
이와 같이, 본 발명의 경우 제조 공정은 하부 게이트/하부 컨택트 구조의 박막 트랜지스터의 제조 공정과 동일하기 때문에 수 ㎛이하의 단채널의 박막 트랜지스터의 제조가 가능하고, 소스/드레인 전극의 구조는 상부 컨택트 구조를 갖기 때문에 전기적 특성이 향상되는 장점이 있다.
즉, 소스/드레인 전극을 기존의 하부 게이트/하부 컨택트 구조의 제조 공정과 마찬가지로 반도체층을 형성하기 전에 게이트 절연막 상부에 형성하기 때문에 수 ㎛이하의 단채널을 가지는 박막 트랜지스터를 제조할 수 있다.
그리고, 제2 소스 전극 및 제2 드레인 전극의 일부를 게이트 절연막으로부터 일정 간격 부상시켜 소스/드레인 전극의 구조가 상부 컨택트 구조를 갖도록 형성하기 때문에 전기적 특성을 향상시킬 수 있다.
이하에서는, 본 발명의 소스/드레인 전극을 형성하는 과정을 좀더 자세히 설명하기로 한다. 도 6 내지 도 8은 본 발명의 게이트 절연막으로부터 부상된 소스/드레인 전극을 형성하는 과정을 나타낸 도면이다.
도 6a는 제1 소스/드레인 전극층 상부에 제2 소스 전극 및 제2 드레인 전극이 형성된 상태를 나타낸 사시도이고, 도 6b는 제1 소스/드레인 전극층 상부에 제2 소스 전극 및 제2 드레인 전극이 형성된 상태를 나타낸 평면도이다.
이에 도시된 바와 같이, 제1 소스/드레인 전극층(230) 상부에 제2 소스 전극(250) 및 제2 드레인 전극(260)이 상호 이격되어 형성되어 있으며, 상기 제2 소스 전극(250) 및 제2 드레인 전극(260)은 각각 지지부(251)(261)와 상기 지지부(251)(261)에서 연장된 연장부(253)(263)로 이루어진다.
여기서, 상기 지지부(251)(261)의 폭(W2)은 상기 연장부(253)(263)의 폭(W1)보다 넓게 형성하여야 한다.
즉, 상기 지지부(251)(261)는 이후 공정 수행 결과 상기 연장부(253)(263)가 게이트 절연막(220)으로부터 부상되도록 상기 연장부(253)(263)를 지지하는 부분이므로 상기 연장부(253)(263)의 폭(W1)보다 넓게 형성하여, 이후의 1차 습식 식각 및 2차 습식 식각 공정 후에도 제거되지 않고 남아있도록 한다.
도 7a는 제1 소스/드레인 전극층을 1차 습식 식각한 상태를 나타낸 사시도이고, 도 7b는 제1 소스/드레인 전극층을 1차 습식 식각한 상태를 나타낸 평면도이다.
이에 도시된 바와 같이, 제1 소스/드레인 전극층(230)을 1차 습식 식각하여 제1 소스/드레인 전극층(230)이 제2 소스 전극(250) 및 제2 드레인 전극(260)과 동일한 패턴을 갖도록 한다.
이때, 상기 제1 소스/드레인 전극층(230)의 식각 시간을 조절하면, 상기 제1 소스/드레인 전극층(230)이 제2 소스 전극(250) 및 제2 드레인 전극(260)과 동일한 패턴을 갖도록 할 수 있다.
도 8a는 제1 소스/드레인 전극층을 2차 습식 식각한 상태를 나타낸 사시도이고, 도 8b는 제1 소스/드레인 전극층을 2차 습식 식각한 상태를 나타낸 평면도이다.
이에 도시된 바와 같이, 제1 소스/드레인 전극층(230)을 2차 습식 식각하여 상기 제2 소스 전극(250) 및 제2 드레인 전극(260)의 지지부(251)(261)하부에 제1 소스 전극(270) 및 제1 드레인 전극(280)을 형성한다.
즉, 도 8b에 도시된 바와 같이, 상기 연장부(253)(263)의 폭(W1)에 해당하는 부분이 모두 식각되도록 제1 소스/드레인 전극층(230)의 식각 시간을 추가로 설정하여 2차 습식 식각한다.
그러면, 상기 제2 소스 전극(250) 및 제2 드레인 전극(260)의 지지부(251)(261)하부에만 제1 소스/드레인 전극층(230)이 남게 되어 제 1소스 전극(270) 및 제1 드레인 전극(280)을 형성하게 되고, 그 이외의 제1 소스/드레인 전극층(230)은 제거된다.
이때, 상기 제2 소스 전극(250) 및 제2 드레인 전극(260)의 연장부(253)(263)는 상기 게이트 절연막(220)으로부터 일정 간격을 두고 부상(浮上)하게 된다.
도 9는 본 발명의 박막 트랜지스터의 구조를 나타낸 저면도이다.
이에 도시된 바와 같이, 제1 소스 전극(310) 및 제1 드레인 전극(320)의 가장자리에 제2 소스 전극(330) 및 제2 드레인 전극(340)이 나타난 것을 볼 수 있는데, 이는 제1 소스 전극(310) 및 제1 드레인 전극(320)이 2차 습식 식각으로 인하여 가장자리 부분이 일부 제거되었기 때문이다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다.
그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정 해져야 한다.
이상에서 살펴본 바와 같이, 본 발명에 의하면 제2 소스 전극 및 제2 드레인 전극이 게이트 절연막으로부터 각각 부상되며 상호 이격된 제1 연장부 및 제2 연장부를 각각 가지도록 형성함으로써, 하부 게이트 구조를 갖는 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.
즉, 상기 게이트 절연막으로부터 부상된 제1 연장부 및 제2 연장부의 바닥면을 통해 전하의 이동 면적을 넓힘으로써, 반도체층과 제2 소스 전극 및 제2 드레인 전극 간의 접촉 저항을 감소시켜 전기적 특성이 향상된다.
그리고, 본 발명에 의하면 제조 공정이 하부 게이트/하부 컨택트 구조의 박막 트랜지스터의 제조 공정과 동일하기 때문에 수 ㎛이하의 단채널의 박막 트랜지스터의 제조가 가능하며, 소스/드레인 전극의 구조는 상부 컨택트 구조를 갖기 때문에 전계효과 이동도 및 전류 점멸비 등의 특성이 향상된다.
Claims (14)
- 기판 상부에 형성된 게이트 전극;상기 기판 상부에 상기 게이트 전극을 감싸며 형성된 게이트 절연막;상기 게이트 절연막 상부에 상호 이격되어 형성된 제1 소스 전극 및 제1 드레인 전극;상기 제1 소스 전극 상부에 형성되며, 상기 게이트 절연막으로부터 부상(浮上)된 제1 연장부를 가지는 제2 소스 전극;상기 제1 드레인 전극 상부에 형성되고, 상기 게이트 절연막으로부터 부상(浮上)된 제2 연장부를 가지며, 상기 제2 소스 전극과 상호 이격되어 있는 제2 드레인 전극; 및상기 게이트 절연막 상부의 상기 제1 및 제2 소스 전극과 상기 제1 및 제2 드레인 전극의 상호 이격된 영역에 형성된 반도체층을 포함하여 이루어지는 박막 트랜지스터.
- 제1항에 있어서,상기 기판은 유리, 석영, 폴리이미드(Polyimide), 폴리에틸렌나프탈레이트(Polyethylenenaphthalate), 폴리카보네이트(Polycarbonate), 폴리에틸렌테레프탈레이트(Polyethyleneterephthalate), 폴리카보네이트(Polycarbonate), 폴리아크 릴레이트(Polyacrylate), 폴리에테르설폰(Polyethersulfone) 중에서 선택된 어느 하나의 물질로 이루어지는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서,상기 게이트 절연막은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 탄탈륨 산화물 중에서 선택된 어느 하나의 산화물 또는 폴리비닐페놀(Polyvinyl Phenol), 폴리비닐알콜(Polyvinyl Alchol), 폴리이미드(Polyimide) 중에서 선택된 어느 하나의 유기물인 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서,상기 제1 및 제2 소스 전극과 상기 제1 및 제2 드레인 전극은 금(Au), 은(Ag), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt) 중에서 선택된 어느 하나의 금속 또는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 중에서 선택된 어느 하나의 금속 산화물로 이루어지는 것을 특징으로 하는 박막 트랜지스터.
- 제4항에 있어서,상기 제1 소스 전극 및 제1 드레인 전극과 상기 제2 소스 전극 및 제2 드레인 전극은 서로 다른 금속 및 금속 산화물로 이루어지는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서,상기 반도체층은 실리콘(Si), 게르마늄(Ge), ZnO(Zinc Oxide), IZO(Indium Zinc Oxide) 중에서 선택된 어느 하나의 무기물 또는 펜타센(Pentacene) 계열, 폴리싸이오펜(Polythiophene) 계열, 테트라센(Tetracene) 계열 중에서 선택된 어느 하나의 유기물로 이루어지는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서,상기 제1 소스 전극 및 제1 드레인 전극의 두께는 10㎚ ~ 100㎚인 것을 특징으로 하는 박막 트랜지스터.
- 삭제
- 기판 상부에 게이트 전극을 형성하는 단계;상기 기판 상부에 상기 게이트 전극을 감싸며 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상부에 제1 소스/드레인 전극층과 제2 소스/드레인 전극층을 순차적으로 형성하는 단계;상기 제2 소스/드레인 전극층을 패터닝하여, 상기 제1 소스/드레인 전극층 상부에 상호 이격되며, 지지부와 상기 지지부로부터 연장된 연장부로 이루어지는 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계;상기 제1 소스/드레인 전극층을 패터닝하여, 상기 제2 소스 전극 및 제2 드레인 전극의 지지부 하부에 상호 이격된 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계; 및상기 게이트 절연막 상부의 상기 제1 및 제2 소스 전극과 상기 제1 및 제2 드레인 전극의 상호 이격된 영역에 반도체층을 형성하는 단계를 포함하여 이루어지는 박막 트랜지스터의 제조방법.
- 제9항에 있어서,제1 소스/드레인 전극층 및 제2 소스/드레인 전극층은 금(Au), 은(Ag), 크 롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt) 중에서 선택된 어느 하나의 금속 또는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 중에서 선택된 어느 하나의 금속 산화물로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제10항에 있어서,상기 제1 소스/드레인 전극층 및 제2 소스/드레인 전극층은 서로 다른 금속 및 금속 산화물로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제9항에 있어서,상기 제1 소스/드레인 전극층은 10㎚ ~ 100㎚의 두께로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제9항에 있어서,상기 게이트 전극, 게이트 절연막, 제1 소스/드레인 전극층, 제2 소스/드레인 전극층 및 반도체층은 진공 증착, 화학 기상 증착(Chemical Vapor Deposition), 유기 기상 증착(Organic Vapor Phase Deposition), 스핀 코팅(Spin Coating), 잉크 젯 프린팅(Ink Jet Printing), 오프셋 프린팅(Offset Printing) 중에서 선택된 어느 하나의 방법에 의해 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제9항에 있어서,상기 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계는,상기 제1 소스/드레인 전극층이 제2 소스 전극 및 제2 드레인 전극의 지지부와 연장부의 하부에만 존재하도록 상기 제1 소스/드레인 전극층을 1차 습식 식각하는 단계; 및상기 제1 소스/드레인 전극층이 상기 제2 소스 전극 및 제2 드레인 전극의 지지부 하부에만 존재하도록 제1 소스/드레인 전극층을 2차 습식 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014175551A1 (ko) * | 2013-04-24 | 2014-10-30 | 순천대학교 산학협력단 | 이종접합 전계효과 트랜지스터 및 그 제조방법 |
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2006
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