KR20090022327A - 어레이 기판 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 어레이 기판 및 이의 제조 방법에 관한 것으로, 어레이 기판은 기판상에 배치된 게이트 전극, 상기 게이트 전극를 포함하는 상기 기판상에 배치된 게이트 절연막, 상기 게이트 절연막상에 서로 이격되어 배치된 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극상에 각각 배치된 제 1 및 제 2 오믹 콘택 패턴, 상기 제 1 및 제 2 오믹 콘택 패턴상에 연장되어 배치된 나노 반도체, 상기 나노 반도체를 포함하는 상기 기판상에 배치되며, 상기 제 2 오믹 콘택 패턴의 일부를 노출하는 보호 패턴 및 상기 보호 패턴상에 상기 제 2 오믹 콘택 패턴과 전기적으로 연결된 화소 전극을 포함한다.
어레이 기판, 나노 반도체, 전계, 어레이, 오믹 콘택
Description
어레이 기판에 관한 것으로, 더욱 구체적으로 균일한 전기적 특성을 갖는 나노 트랜지스터들을 갖는 어레이 기판 및 이의 제조 방법에 관한 것이다.
정보통신 기술의 급격한 발달로 인해 표시 장치에 대한 요구치가 증가하고 있다. 이에 대응하여 해상도 및 동영상 구현에 우수한 특성을 부여할 수 있는 박막 트랜지스터(Thin Film Transistor; TFT)를 구비하는 어레이 기판을 이용한 표시 장치가 등장하게 되었다. 이와 같은 박막 트랜지스터는 표시 장치의 소비 전력을 낮출 수 있을 뿐만 아니라 대면적의 표시 장치를 제조하는데 더욱 유리하다.
박막트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 반도체 패턴을 포함한다.
반도체 패턴은 무기 반도체 패턴 또는 유기 반도체 패턴 중 어느 하나일 수 있다. 무기 반도체 패턴은 일반적으로 비정질 실리콘(a-Si) 또는 폴리 실리콘(p- Si) 중 어느 하나로 이루어질 수 있다. 무기 반도체 패턴은 고가의 증착 장치를 이용하여 박막을 형성하고 에칭 공정을 수행해서 형성하므로, 공정 단가가 상승할 수 있다. 특히, 비정질 실리콘보다 전하이동도가 높은 폴리 실리콘으로 형성하는 경우에 소자의 특성을 향상시킬 수 있으나, 결정화 공정이 고온에서 이루어지는바 많은 문제점이 초래될 수 있다. 또한, 균일한 폴리 실리콘층을 형성하는데 고도의 기술을 필요로 한다. 이와 달리, 유기 반도체 패턴은 제조 공정이 용이하고 플렉서블 표시 장치에 이용할 수 있다는 장점이 있다. 그러나, 유기 반도체 패턴 무기 반도체 패턴보다 전하이동도가 낮아 온 전류 레벨(on current level)을 증가시키기 위해 박막 트랜지스터의 크기가 커지는 단점이 있다. 표시장치 내에서 박막 트랜지스터의 크기가 커지면 단위 화소 내에서 화소전극이 차지하는 영역이 작아지게 되고, 그로 인해 개구율이 감소하는 문제가 발생한다.
최근 이러한 문제를 해결할 수 있는 나노 트랜지스터로 제조된 표시장치가 대두되고 있다. 나노 트랜지스터는 나노 와이어나 나노 튜브와 같은 나노 물질로 이루어진 반도체 패턴, 반도체 패턴 상에 서로 이격되어 배치된 소스/드레인 전극을 포함한다. 여기서, 반도체 패턴은 증착공정이 아닌 코팅방법과 같은 습식 공정에 의해 쉽게 형성할 수 있어 제조가 용이하며, 나노 물질을 이용한 소자의 특성 또한 우수하다.
나노 트랜지스터는 어레이 기판에 다수 개로 배치되어 있다. 이때, 다수의 나노 트랜지스터들은 동일한 전기적 특성을 가지기 위해서, 반도체 패턴을 이루는 나노 물질은 일정한 방향으로 정렬되어 있는 것이 바람직하다. 이로써, 다수의 나 노 트랜지스터를 채용하는 표시장치에 있어서, 각 단위화소에 배치된 각 나노 트랜지스터의 균일한 전기적 특성을 확보하여 균일한 화질을 갖는 표시장치를 얻을 수 있다.
그러나, 나노 물질을 일정한 방향으로 정렬하는 공정이 어려워 양산에 적용하기 어려울 뿐더러, 나노 트랜지스터들이 불균일한 전기적 특성을 갖는 문제점이 있었다. 또한, 표시장치에 실리콘을 나노 반도체를 대체할 경우, 양산에 적용하기 위해 새로운 제조 장비를 구축해야 하므로 설비 투자가 증가하는 문제점이 있다.
본 발명의 하나의 과제는 균일한 전기적 특성을 갖는 나노 반도체를 구비하는 트랜지스터들을 포함하는 어레이 기판을 제공함에 있다.
본 발명의 다른 하나의 과제는 종래의 장비를 이용하여 양산에 적용할 수 있는 상기 어레이 기판의 제조 방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 어레이 기판을 제공한다. 상기 어레이 기판은 기판상에 배치된 게이트 전극, 상기 게이트 전극를 포함하는 상기 기판상에 배치된 게이트 절연막, 상기 게이트 절연막상에 서로 이격되어 배치된 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극상에 각각 배치된 제 1 및 제 2 오믹 콘택 패턴, 상기 제 1 및 제 2 오믹 콘택 패턴상에 연장되며 배치된 나노 반도체, 상기 나노 반도체를 포함하는 상기 기판상에 배치되며, 상기 제 2 오믹 콘택 패턴의 일부를 노출하는 보호 패턴, 및 상기 보호 패턴상에 상기 제 2 오믹 콘택 패턴과 전기적으로 연결된 화소 전극을 포함한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 상기 어레이 기판의 제조 방법을 제공한다. 상기 제조 방법은 기판상에 게이트 전극을 형성하는 단계, 상기 게이트 전극를 포함하는 상기 기판상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 서로 마주하는 소스 전극, 드레인 전극과, 상기 소스 전극 및 상기 드레인 전극상에 각각 배치된 제 1 및 제 2 오믹 콘택 패턴을 형성하는 단계, 상기 제 1 및 제 2 오믹 콘택 패턴의 각 일부에 전기적으로 접촉된 나노 반도체를 형성하는 단계, 상기 제 2 오믹 콘택 패턴의 일부를 노출하며, 상기 나노 반도체를 포함하는 상기 기판상에 보호 패턴을 형성하는 단계, 및 상기 보호 패턴상에 상기 제 2 오믹 콘택 패턴과 전기적으로 연결된 화소 전극을 형성하는 단계를 포함한다.
본 발명은 전계를 이용하여 나노 물질을 균일하게 배열시킴에 따라 어레이 기판상에 균일한 전기적 특성을 갖는 다수 개의 트랜지스터들을 포함하는 어레이 기판을 제공할 수 있다.
또한, 본 발명은 소스 전극 및 드레인 전극과 나노 반도체 사이에 각각 제 1 및 제 2 오믹 콘택 패턴을 구비하여, 소스 전극 및 드레인 전극과 나노 반도체의 전기적 및 물리적 접촉 특성을 향상시켜, 전기적 특성이 우수한 트랜지스터를 구비하는 어레이 기판을 제공할 수 있다.
또한, 본 발명의 제 1 및 제 2 오믹 콘택 패턴은 소스 전극 및 드레인 전극을 형성하는 마스크 공정에서 형성함에 따라, 별도의 마스크 공정을 추가하지 않아도 된다.
또한, 본 발명은 소스 전극 및 드레인 전극 상에 각각 보조 소스 전극 및 보조 드레인 전극을 구비하여, 드레인 전극과 화소 전극간의 전기적 접촉 면적을 향상시켜 드레인 전극과 화소 전극간의 전기적 접촉 특성을 향상시킬 수 있다.
또한, 본 발명은 기존의 액정표시장치를 제조하는 공정과 유사함에 따라, 이미 설치된 제조 장비를 통해 나노 반도체를 구비하는 트랜지스터를 이용하여 표시장치를 제조할 수 있어, 설비 투자비를 줄일 수 있다.
이하, 본 발명의 실시예들은 어레이 기판의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 및 도 1b들은 본 발명의 제 1 실시예에 따른 어레이 기판을 설명하기 위해 도시한 도면들이다. 도 1a는 본 발명의 제 1 실시예에 따른 어레이 기판의 평면도이고, 도 1b는 도 1a에 도시된 I-I'선을 따라 절단한 단면도이다.
도 1a 및 도 1b들을 참조하면, 각 화소가 정의된 기판(100)이 배치되어 있다. 상기 각 화소는 서로 교차하는 다수의 게이트 배선(101) 및 데이터 배선(102)에 의해 정의될 수 있다. 이때, 게이트 배선(101)과 데이터 배선(102)은 그 사이에 개재된 게이트 절연막(110)에 의해 서로 절연되어 있다. 각 화소(104)는 게이트 배선(101) 및 데이터 배선(102)의 배열 및 형태에 따라 다양한 형태로 배열될 수 있다. 예를 들어, 데이터 배선(101) 및 게이트 배선(102)이 직교할 경우, 각 화소(104)는 사각형 또는 직사각형의 형태를 가질 수 있다.
각 화소(104)에 트랜지스터(150)가 배치되어 있다. 트랜지스터(150)는 상기 전기적 신호에 따라 각 화소를 온/오프(on/off)하는 스위칭 소자로써 사용될 수 있다. 여기서, 본 발명의 실시예에서는 각 화소(104)에 하나의 트랜지스터(150)가 배치되어 있는 것으로 도시 및 설명하였으나, 이에 한정되지 않는다. 즉, 각 화소에 적어도 2개 이상의 트랜지스터들이 배치될 수도 있다. 예를 들어, 트랜지스터(150)는 상기 전기적 신호에 따라 각 화소를 온/오프(on/off)하는 스위칭 소자와 상기 스위칭 소자에 의해 각 화소를 구동하는 구동 소자를 포함할 수 있다.
트랜지스터(150)는 게이트 전극(111), 게이트 절연막(110), 소스 전극(112), 드레인 전극(113) 및 제 1 및 제 2 오믹 콘택 패턴(114, 115) 및 나노 반도체(116) 를 포함할 수 있다.
자세하게, 기판(100)상에 게이트 배선(101)과 전기적으로 연결된 게이트 전극(111)이 배치되어 있다. 게이트 전극(111)은 게이트 배선(101)의 일부로부터 인출되어 있을 수 있다. 즉, 게이트 전극(111)과 게이트 배선(101)은 일체로 이루어져 있을 수 있다.
게이트 전극(111)을 포함하는 기판(100)상에 게이트 절연막(110)이 배치되어 있다. 게이트 절연막(110)은 무기 절연막으로 형성될 수 있다. 예를 들어, 무기절연막은 실리콘 산화막 또는 실리콘 질화막일 수 있다.
게이트 절연막(110)상에 마주하는 소스 전극(112) 및 드레인 전극(113)이 배치되어 있다. 여기서, 트랜지스터의 전기적 특성은 상기 채널 영역의 너비의 증가에 따라 향상될 수 있다. 이로써, 트랜지스터의 전기적 특성을 향상시키기 위해, 드레인 전극(113)은 U 자형을 가지고, 소스 전극(112)은 드레인 전극(113)에 삽입시켜, 채널 영역의 너비를 넓힐 수 있다. 소스 전극(112) 및 드레인 전극(113)은 다양한 형태로 설계될 수 있으며, 본 발명의 실시예에서 한정하는 것은 아니다. 소스 전극(112)은 데이터 배선(102)으로부터 인출되어 형성될 수 있다.
소스 전극(112) 및 드레인 전극(113)상에 각각 제 1 및 제 2 오믹 콘택 패턴(122, 123)이 배치되어 있다. 제 1 및 제 2 오믹 콘택 패턴(122, 123)과 소스 전극(112) 및 드레인 전극(113)은 각각 대응된 면적을 가질 수 있다. 이에 더하여, 데이터 배선(102)상에 제 1 오믹 콘택 패턴(121)이 더 연장되어 있을 수 있다. 소스 전극(112)과 드레인 전극(113)은 Cr, Ni, W, Au, Al, Cu, Ag, Mo, AlNd 및 이들 의 합금 또는 이들의 적층으로부터 형성될 수 있다. 제 1 및 제 2 오믹 콘택 패턴(122, 123)은 소스 전극(112) 및 드레인 전극(113)과 후술 될 나노 반도체(116)간의 전기적 및 물리적 접촉 특성을 향상시킨다. 즉, 제 1 및 제 2 오믹 콘택 패턴(122, 123)은 소스 전극(112) 및 드레인 전극(113)과 후술될 나노 반도체(116)간의 접촉 저항을 낮추어, 안정한 오믹 콘택 특성을 얻을 수 있다. 또한, 제 1 및 제 2 오믹 콘택 패턴(122, 123)은 소스 전극(112) 및 드레인 전극(113)과 후술될 나노 반도체(116)간의 접착력을 향상시켜, 소스 전극(112) 및 드레인 전극(113)으로부터 나노 반도체(116)가 필링(peeling) 되는 것을 방지할 수 있다.
제 1 및 제 2 오믹 콘택 패턴(122, 123)은 나노 반도체 패턴(116)의 일함수와 밀접한 관계를 가진다. 이에 따라, 제 1 및 제 2 오믹 콘택 패턴(122, 123)은 나노 반도체 패턴(116)의 재질에 따라 선택될 수 있다. 예를 들면, 나노 반도체 패턴(116)이 n형일 경우, 나노 반도체 패턴(116)의 일함수는 제 1 및 제 2 오믹 콘택 패턴(122, 123)에 비해 높아야 한다. 이로써, 나노 반도체 패턴(116)이 ZnO 또는 GaN으로 형성될 경우, 제 1 및 제 2 오믹 콘택 패턴(122, 123)의 형성 재질은 Ti 또는 ITO 중 적어도 어느 하나로 이루어질 수 있다. 또한, 나노 반도체 패턴(116)이 탄소나노 튜브로 형성될 경우, 제 1 및 제 2 오믹 콘택 패턴(122, 123)의 형성 재질은 Pd 또는 Au일 수 있다. 이와 달리, 나노 반도체 패턴(116)이 P형일 경우, 나노 반도체 패턴(116)의 일함수는 제 1 및 제 2 오믹 콘택 패턴(122, 123)에 비해 낮아야 한다.
제 1 및 제 2 오믹 콘택 패턴(122, 123)상에 나노 반도체(116)가 배치되어 있다. 즉, 나노 반도체(116)의 일단은 제 1 오믹 콘택 패턴(122)의 일부와 접촉되며, 나노 반도체(116)의 타단은 제 2 오믹 콘택 패턴(123)의 일부와 접촉되어 있다. 나노 반도체(116)는 나노 선 또는 나노 튜브로 형성되어 있을 수 있다. 나노 반도체(116)는 폴리실리콘과 대등하거나 더욱 우수한 전기적 특성을 얻을 수 있을 뿐만 아니라, 용이한 습식공정을 통해 형성할 수 있다. 나노 반도체(116)는 자성체이며 쌍극자인 나노 물질로 이루어져 있을 수 있다. 예를 들면, 나노 물질은 C, Si, GaN, ZnO 및 Al2O3 중 어느 하나일 수 있다.
이로써, 나노 반도체(116)와 소스 및 드레인 전극(112, 113) 사이에 제 1 및 제 2 오믹 콘택 패턴(122, 123)을 개재하여, 나노 반도체(116)와 소스 및 드레인 전극(112, 113)간의 향상된 전기적 및 물리적 접촉 특성을 가질 수 있다. 따라서, 각 화소(104)에 안정적이며 전기적 특성이 우수한 트랜지스터(150)가 배치될 수 있다.
트랜지스터(150)를 포함하는 기판(100)상에 보호 패턴(120)이 배치되어 있다. 보호 패턴(120)은 제 2 오믹 콘택 패턴(123)의 일부를 노출하는 콘택홀을 구비한다.
상기 콘택홀에 의해 노출된 제 2 오믹 콘택 패턴(123)과 전기적으로 연결된 화소 전극(115)이 보호막(120)상에 배치되어 있다. 이로써, 화소 전극(115)은 드레인 전극(113)과 전기적으로 연결된다.
이에 더하여, 도면에는 도시되지 않았으나, 기판(100)의 적어도 일측에 게이트 배선(101)의 끝단과 데이터 배선(102)의 끝단에 각각 연결된 패드부가 배치되어 있다. 패드부는 외부 구동회로부, 예를 들면 TCP와 접촉되어 게이트 배선(101)과 데이터 배선(102)으로 각각 전기적 신호를 인가한다.
따라서, 본 발명의 제 1 실시예에 따른 어레이 기판은 제 1 및 제 2 오믹 콘택 패턴을 구비하여 트랜지스터의 전기적 특성을 향상시킬 수 있다. 이에 따라, 어레이 기판을 통해 우수한 전기적 특성, 예컨대 소비 전력 및 구동전압을 낮추고 향상된 수명을 갖는 표시장치를 제조할 수 있다.
또한, 상기 트랜지스터는 종래 액정표시장치의 박막트랜지스터와 유사한 구조로 설계됨에 따라, 상기 트랜지스터는 종래의 액정표시장치를 제조하는 장비를 통해 용이하게 제조될 수 있다.
도 2는 본 발명의 제 2 실시예에 따른 어레이 기판의 단면도이다. 제 2 실시예는 보조 소스 전극 및 보조 드레인 전극을 제외하고 앞서 설명한 제 1 실시예의 어레이 기판과 동일한 구성요소를 가진다. 따라서, 제 2 실시예는 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 제 1 실시예와 반복되는 설명은 생략하여 기술한다.
도 2를 참조하면, 기판(100)상의 각 화소(도 1a의 104)에 트랜지스터(150)가 배치되어 있다. 트랜지스터(150)는 기판(100)상에 배치된 게이트 전극(111), 게이트 절연막(110), 소스 전극(112), 드레인 전극(113), 제 1 및 제 2 오믹 콘택 패턴(122, 123), 나노 반도체(116), 보호 패턴(120) 및 화소 전극(115)을 포함한다.
제 1 및 제 2 오믹 콘택 패턴(122, 123)상에 보조 소스 전극(132) 및 보조 드레인 전극(133)이 배치되어 있다. 이때, 보조 소스 전극(132) 및 보조 드레인 전극(133)은 각각 나노 반도체(116)의 일부와 접촉될 수 있다. 즉, 상기 나노 반도체(116)의 일단은 제 1 오믹 콘택 패턴(122)과 상기 보조 소스 전극(132)사이에 개재되고, 상기 나노 반도체(116)의 타단은 제 2 오믹 콘택 패턴(123)과 상기 보조 드레인 전극(133)사이에 개재된다. 이로써, 보조 소스 전극(132) 및 보조 드레인 전극(133)은 나노 반도체(113)와 제 1 및 제 2 오믹 콘택 패턴(122, 123)의 접촉 면적을 향상시켜, 결과적으로 나노 반도체(113)와 소스 전극(111) 및 드레인 전극(112)간의 전기적 접촉 특성을 향상시킬 수 있다.
보조 소스 전극(132) 및 보조 드레인 전극(133)은 금속으로 이루어질 수 있다. 예를 들면, 보조 소스 전극(132) 및 보조 드레인 전극(133)은 Cr, Ni, W, Au, Al, Cu, Ag, Mo, AlNd 및 이들의 합금 또는 이들의 적층으로부터 형성될 수 있다.
따라서, 본 발명의 제 2 실시예에 따른 어레이 기판은 보조 소스 전극 및 보조 드레인 전극을 구비하여 소스 및 드레인 전극과 나노 반도체의 전기적 접촉 특성을 향상시킴에 따라 어레이 기판의 구동 안정성을 향상시킬 수 있다.
도 3은 본 발명의 제 3 실시예에 따른 어레이 기판의 단면도이다. 제 3 실시예는 보조 제 1 및 제 2 오믹 콘택 패턴을 제외하고 앞서 설명한 제 2 실시예의 어레이 기판과 동일한 구성요소를 가진다. 따라서, 제 3 실시예에서 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 제 2 실시예와 반복되는 설명은 생략하여 기술한다.
도 3을 참조하면, 기판(100)상의 각 화소(도 1a의 104)에 트랜지스터(150)가 배치되어 있다. 트랜지스터(150)는 기판(100)상에 배치된 게이트 전극(111), 게이트 절연막(110), 소스 전극(112), 드레인 전극(113), 제 1 및 제 2 오믹 콘택 패턴(122, 123), 나노 반도체(116), 보조 소스 전극(132), 보조 드레인 전극(133), 보호 패턴(120) 및 화소 전극(115)을 포함한다.
보조 소스 전극(132) 및 보조 드레인 전극(133) 하부에 각각 보조 제 1 및 제 2 오믹 콘택 패턴(142, 143)이 배치되어 있다. 보조 제 1 및 제 2 오믹 콘택 패턴(142, 143)은 보조 소스 전극(132) 및 보조 드레인 전극(133)과 대등한 면적을 가질 수 있다. 보조 제 1 및 제 2 오믹 콘택 패턴(142, 143)은 보조 소스 전극(132) 및 보조 드레인 전극(133)과 나노 반도체 (114)의 접촉 저항을 낮출 수 있는 재질로 이루어질 수 있다. 예를 들면, 보조 제 1 및 제 2 오믹 콘택 패턴(142, 143)은 ITO, Ti, Pd 및 Au 중 적어도 어느 하나로 형성되어 있다. 보조 소스 전극(132) 및 보조 드레인 전극(133)과 나노 반도체 (114)의 안정한 오믹 콘택을 이룰 수 있다.
따라서, 본 발명의 제 3 실시예에 따른 어레이 기판은 보조 제 1 및 제 2 오믹 콘택 패턴(142, 143)을 구비하여, 보조 소스 전극(132) 및 보조 드레인 전극(133)과 나노 반도체 (114)의 오믹 콘택을 이룰 수 있어, 트랜지스터의 전기적 특성을 더욱 향상시킬 수 있다.
도 4a 내지 도 4e들은 본 발명의 제 4 실시예에 따른 어레이 기판의 제조 방 법을 설명하기 위해 도시한 평면도들이다.
도 5a 내지 도 5e들은 도 4a 내지 도 4e들에 각각 도시된 Ⅱ-Ⅱ'선을 따라 절단한 단면도들이다.
도 4a 및 도 5a들을 참조하면, 기판(100)상에 게이트 배선(101)과 게이트 배선(101)으로부터 인출된 게이트 전극(111)을 형성한다.
이후, 게이트 배선(101) 및 게이트 전극(111)을 포함하는 기판(100)상에 게이트 절연막(110)을 형성한다. 게이트 절연막(110)은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 게이트 절연막(110)은 화학기상증착법을 통해 형성할 수 있다.
이후, 게이트 절연막(110)상에 도전막 및 오믹층을 순차적으로 형성한 후, 상기 도전막 및 오믹층을 식각하여 데이터 배선(102), 어레이 배선(106), 소스 전극(112), 드레인 전극(113), 제 1 및 제 2 오믹 콘택 패턴(122, 123)을 형성한다. 여기서, 데이터 배선(101) 및 어레이 배선(106)상에 각각 제 1 및 제 2 오믹 콘택 패턴(122, 123)의 연장부(106a)들이 각각 더 형성될 수 있다.
상기 도전막은 Cr, Ni, W, Au, Al, Cu, Ag, Mo, AlNd 및 이들의 합금 또는 이들의 적층으로부터 형성될 수 있다. 상기 오믹층은 ITO, Ti, Pd 및 Au 중 적어도 어느 하나로 형성되어 있다
데이터 배선(102) 및 어레이 배선(106)은 서로 평행하며, 서로 일정 간격으로 이격되어 있다. 소스 전극(112)은 데이터 배선(102)과 전기적으로 연결되어 있으며, 드레인 전극(113)은 어레이 배선(106)과 전기적으로 연결되어 있다. 이때, 소스 전극(112)과 드레인 전극(113)은 일정 간격을 가지며, 서로 마주하고 있다.
도 4b 및 도 5b를 참조하면, 데이터 배선(102) 및 어레이 배선(106)을 포함하는 기판(100)상에 나노물질 분산 용액(140)을 도포한다. 예컨대, 나노물질 분산용액(140)은 나노물질(140a) 및 나노물질(140a)이 안정적으로 분산된 용매(140b)를 포함할 수 있다. 나노 물질(140a)은 나노 와이어 또는 나노선일 수 있다. 용매(140b)는 휘발성이 뛰어난 극성 용매일 수 있다. 예를 들면, 용매(140b)는 알콜계 용매 또는 물일 수 있다. 나노물질 분산 용액(140)을 도포하는 방식의 예로서는 스프레이 코팅법, 스핀 코팅법, 슬릿 코팅법, 딥 코팅법 및 잉크젯 프린팅법등일 수 있다.
도 4c 및 도 5c들을 참조하면, 데이터 배선(101) 및 어레이 배선(106) 중 어느 하나에 외부 전압을 인가하여, 데이터 배선(101)과 어레이 배선(106)사이에 전계를 형성한다. 상기 전계의 방향은 데이터 배선(101) 및 어레이 배선(106)과 수직한 방향을 가진다. 이때, 나노물질(140a)은 전기적으로 분극되어, 상기 전계의 방향과 평행하는 방향으로 배열된다.
이후, 나노물질(140a)이 배열된 기판(100)상에 잔류하는 용매(140b)를 제거하는 건조 공정을 수행하여, 소스 전극(112) 및 드레인 전극(113)상에 배치된 나노 반도체(116)를 형성한다.
소스 전극(112) 및 드레인 전극(113)상을 제외한 다른 영역에 배치된 나노 물질(140a)은 후속 공정에서 선택적으로 제거될 수 있다. 그러나, 상기 건조 공정을 수행하기 전에 나노물질(140a)이 배열된 기판(100)을 세정하여, 소스 전극(112) 및 드레인 전극(113)상을 제외한 다른 영역에 배치된 나노 물질(140a)을 더 청결하게 제거할 수 있다. 세정하는 단계에서, 소스 전극(112) 및 드레인 전극(113)상에 접촉된 나노 물질(140a)은 제거되지 않는다. 세정은 워싱(washing) 및 소프트 소닉케이션(soft sonication) 중 어느 하나의 방식을 통해 수행될 수 있다.
도 4d 및 도 5d들을 참조하면, 어레이 배선(106)을 제거한다. 어레이 배선(106)을 제거하기 위해, 먼저 나노 반도체 패턴(113)을 포함하는 기판(100)상에 포토레지스트 패턴(미도시함)을 형성한다. 포토레지스트 패턴은 어레이 배선(106)을 노출하는 개구를 가진다. 이후, 포토레지스트 패턴을 식각 마스크로 사용하여, 어레이 배선(106)을 제거한 후, 포토레지스트 패턴을 제거한다.
따라서, 기판(100)상에 게이트 전극(111), 소스 전극(112), 드레인 전극(113), 제 1 및 제 2 오믹 콘택 패턴(122, 123) 및 나노 반도체(116)를 포함하는 트랜지스터(150)를 형성할 수 있다.
도 4e 및 도 5e들을 참조하면, 트랜지스터(150)를 포함하는 기판(100)상에 보호 패턴(120)을 형성한다. 보호 패턴(120)을 형성하기 위해, 나노 반도체(116)를 포함하는 기판(100)상에 보호막을 형성한 후, 상기 보호막의 일부를 식각하여 콘택홀을 갖는 보호 패턴(120)을 형성할 수 있다. 상기 콘택홀은 제 2 오믹 콘택 패턴(123)의 일부를 노출한다. 이후, 보호 패턴(120)상에 제 2 오믹 콘택 패턴(123)과 전기적으로 연결된 도전막을 형성한 후, 상기 도전막을 식각하여 제 2 오믹 콘택 패턴(123)과 전기적으로 연결된 화소 전극(115)을 형성한다. 즉, 화소전극(115)은 드레인 전극(113)과 전기적으로 연결된다.
따라서, 본 발명의 제 4 실시예에서는 일정한 방향을 갖는 전계를 형성하고, 상기 전계를 이용하여 나노물질을 일정한 방향으로 배열함에 따라, 균일한 특성을 갖는 트랜지스터를 형성할 수 있다.
또한, 제 1 및 제 2 오믹 콘택 패턴은 소스 전극 및 드레인 전극의 형성하는 공정에서 형성됨에 따라 별도의 마스크 공정을 추가하지 않아도 된다. 이로써, 별도의 공정을 추가하지 않고, 소스 전극 및 드레인 전극과 나노 반도체간의 안정한 오믹 콘택을 이룰 수 있다.
또한, 본 발명의 어레이 기판을 제조하는 공정에서 나노물질의 배열을 위한 어레이 배선은 데이터 배선을 형성하는 공정에서 형성되므로, 새로운 마스크를 제작하는 것을 제외하고 종래의 액정표시장치를 제조하는 제조 장비를 거의 이용할 수 있다. 이로써, 표시장치에 나노 반도체를 구비하는 트랜지스터를 구비하기 위해 별도의 제조 장비를 새롭게 구축할 필요가 없다.
도 6a 내지 도 6c들은 본 발명의 제 5 실시예에 따른 어레이 기판의 제조 방법을 설명하기 위해 도시한 평면도들이다.
도 7a 내지 도 7c들은 도 6a 내지 도 6c들에 각각 도시된 Ⅲ-Ⅲ'선을 따라 절단한 단면도들이다.
본 발명의 제 5 실시예에서 보조 소스 전극 및 보조 드레인 전극을 형성하는 것을 제외하고, 앞서 설명한 제 4 실시예의 제조 방법과 동일하다. 따라서, 제 5실시예는 앞서 설명한 제 4 실시예와 반복되는 설명은 생략하여 기술하며, 동일한 참 조번호는 동일한 구성요소를 지칭한다.
도 6a 및 도 7a들을 참조하면, 기판(100)상에 게이트 배선(101) 및 게이트 전극(111)을 형성한다. 이후, 게이트 배선(101)과 게이트 전극(111)을 포함하는 기판(100)상에 게이트 절연막을 형성한다.
이후, 소스 전극(112), 드레인 전극(113), 제 1 및 제 2 오믹 콘택 패턴(122, 123)을 형성한다. 이와 동시에, 소스 전극(112)과 전기적으로 연결된 데이터 배선(102)과, 데이터 배선(102)과 평행하는 어레이 배선(106)을 형성한다. 이후, 나노물질 분산용액을 데이터 배선(102) 및 어레이 배선(106)을 포함하는 기판(100)상에 도포한 후, 데이터 배선(102) 및 어레이 배선(106) 중 어느 하나에 외부 전압을 인가하여 나노 물질을 배열시킨다. 어레이 배선(106)상에는 제 2 오믹 콘택 패턴(123)가 연장된 연장부(106a)가 더 형성될 수 있다.
이후, 배열된 나노물질을 건조하여, 소스 전극(112) 및 드레인 전극(113)상에 배치된 나노 반도체 (114)를 형성한다.
도 6b 및 도 7b들을 참조하면, 나노 반도체(113)를 포함하는 기판(100) 상에 도전막 및 일정한 패턴을 갖는 포토레지스트 패턴을 형성한다.
이후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여, 상기 도전막을 식각하여 보조 소스 전극(132) 및 보조 드레인 전극(133)을 형성한다. 보조 소스 전극(132) 및 보조 드레인 전극(133)은 나노 반도체(113)의 양 단부와 제 1 및 제 2 오믹 콘택 패턴(122, 123)상에 각각 배치된다. 이후, 어레이 배선(106)을 제거한 후, 상기 포토레지스트 패턴을 제거한다.
도 6c 및 도 7c들을 참조하면, 보조 소스 전극(132) 및 보조 드레인 전극(133)을 포함하는 기판상에 보조 드레인 전극(133)의 일부를 노출하는 콘택홀을 구비하는 보호 패턴(120)을 형성한다. 이후, 보호 패턴(120)상에 보조 드레인 전극(133)과 전기적으로 연결된 화소 전극(115)을 형성한다.
따라서, 본 발명의 제 5 실시예에서 동일한 마스크를 이용하여 보조 소스 전극 및 보조 드레인 전극을 형성하고 어레이 배선을 제거함에 따라 별도의 마스크 공정을 추가하지 않고 제 1 및 제 2 오믹 콘택 패턴과 나노 반도체의 전기적 접촉 특성을 향상시킬 수 있는 보조 소스 전극 및 보조 드레인 전극을 형성할 수 있다.
도 8a 내지 도 8c들은 본 발명의 제 6 실시예에 따른 어레이 기판의 제조 방법을 설명하기 위해 도시한 단면도들이다.
본 발명의 제 6 실시예에서 보조 제 1 및 제 2 오믹 콘택 패턴을 형성하는 것을 제외하고, 앞서 설명한 제 5 실시예의 제조 방법과 동일하다. 따라서, 제 6 실시예는 앞서 설명한 제 5 실시예와 반복되는 설명은 생략하여 기술하며, 동일한 참조번호는 동일한 구성요소를 지칭한다.
도 8a를 참조하면, 기판(100)상에 게이트 전극(111), 게이트 절연막(110), 소스 전극(112), 드레인 전극(113), 제 1 및 제 2 오믹 콘택 패턴(122, 123)을 형성한다. 이후, 데이터 배선과 어레이 배선을 이용한 전계를 이용하여, 나노 반도체(116)를 형성한다.
도 8b를 참조하면, 나노 반도체를 포함하는 기판상에 보조 오믹층, 도전막 및 포토레지스트 패턴을 형성한다.
이후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여, 보조 오믹층 및 도전막을 식각하여 보조 제 1 및 제 2 오믹 콘택 패턴(142, 143), 보조 소스 전극(132) 및 보조 드레인 전극(133)을 형성한다. 이후, 어레이 배선을 식각한 후, 상기 포토레지스트 패턴을 제거한다.
도 8c를 참조하면, 보조 드레인 전극(133)의 일부를 노출하는 콘택홀을 구비하는 보호 패턴(120)과, 보호 패턴(120)상에 보조 드레인 전극(133)과 전기적으로 연결된 화소 전극(115)을 형성한다.
따라서, 본 발명의 제 6 실시예에서, 보조 제 1 및 제 2 오믹 콘택 패턴, 보조 소스 전극 및 보조 드레인 전극의 형성과 어레이 배선의 제거는 동일한 마스크를 이용할 수 있다. 이에 따라, 공정은 단순화시키며, 트랜지스터의 전기적 특성을 향상시킬 수 있다.
이하, 본 발명의 실시예에 따른 트랜지스터의 전기적 특성을 관찰하였다. 여기서, 트랜지스터의 나노 반도체는 ZnO의 나노 와이어로 형성하였고, 소스 전극 및 드레인 전극은 Au로 형성하였으며, 제 1 및 제 2 오믹 콘택패턴은 Ti로 형성하였다.
도 9는 본 발명의 실시예에 따른 트랜지스터의 I-V 특성을 도시한 그래프이다.
도 9를 참조하면, 나노 반도체와 소스 전극 및 드레인 전극사이에 접촉 저항을 낮출 수 있는 제 1 및 제 2 오믹 콘택패턴을 개재함에 따라, 트랜지스터는 오믹 특성을 얻을 수 있었다. 따라서, 나노 반도체와 소스 전극 및 드레인 전극사이에 제 1 및 제 2 오믹 콘택패턴을 개재하여, 나노 반도체를 구비하는 트랜지스터는 우수한 전기적 특성을 가짐을 확인할 수 있었다.
도 1a는 본 발명의 제 1 실시예에 따른 어레이 기판의 평면도이다.
도 1b는 도 1a에 도시된 I-I'선을 따라 절단한 단면도이다.
도 2는 본 발명의 제 2 실시예에 따른 어레이 기판의 단면도이다.
도 3은 본 발명의 제 3 실시예에 따른 어레이 기판의 단면도이다.
도 4a 내지 도 4e들은 본 발명의 제 4 실시예에 따른 어레이 기판의 제조 방법을 설명하기 위해 도시한 평면도들이다.
도 5a 내지 도 5e들은 도 4a 내지 도 4e들에 각각 도시된 Ⅱ-Ⅱ'선을 따라 절단한 단면도들이다.
도 6a 내지 도 6c들은 본 발명의 제 5 실시예에 따른 어레이 기판의 제조 방법을 설명하기 위해 도시한 평면도들이다.
도 7a 내지 도 7c들은 도 6a 내지 도 6c들에 각각 도시된 Ⅲ-Ⅲ'선을 따라 절단한 단면도들이다.
도 8a 내지 도 8c들은 본 발명의 제 6 실시예에 따른 어레이 기판의 제조 방법을 설명하기 위해 도시한 단면도들이다.
도 9는 본 발명의 실시예에 따른 트랜지스터의 I-V 특성을 도시한 그래프이다.
(도면의 주요 부분에 대한 참조 부호의 설명)
100 : 기판 101 : 게이트 배선
102 : 데이터 배선 106 : 어레이 배선
111 : 게이트 전극 112 : 소스 전극
113 : 드레인 전극 115 : 화소 전극
122 : 제 1 오믹 콘택 패턴 123 : 제 2 오믹 콘택 패턴
132 : 보조 소스 전극 133 : 보조 드레인 전극
142 : 보조 제 1 오믹 콘택 패턴
143 : 보조 제 2 오믹 콘택 패턴
Claims (13)
- 기판상에 배치된 게이트 전극;상기 게이트 전극를 포함하는 상기 기판상에 배치된 게이트 절연막;상기 게이트 절연막상에 서로 이격되어 배치된 소스 전극 및 드레인 전극;상기 소스 전극 및 상기 드레인 전극상에 각각 배치된 제 1 및 제 2 오믹 콘택 패턴;상기 제 1 및 제 2 오믹 콘택 패턴상에 연장되어 배치된 나노 반도체;상기 나노 반도체를 포함하는 상기 기판상에 배치되며, 상기 제 2 오믹 콘택 패턴의 일부를 노출하는 보호 패턴; 및상기 보호 패턴상에 상기 제 2 오믹 콘택 패턴과 전기적으로 연결된 화소 전극을 포함하는 어레이 기판.
- 제 1 항에 있어서,상기 나노 반도체의 일단부와 상기 제 1 오믹 콘택 패턴상에 배치된 보조 소스 전극; 및상기 나노 반도체의 타단부와 상기 제 2 오믹 콘택 패턴상에 배치된 보조 드레인 전극을 더 포함하는 것을 특징으로 하는 어레이 기판.
- 제 2 항에 있어서,상기 보조 소스 전극 하부에 배치된 보조 제 1 오믹 콘택 패턴; 및상기 보조 드레인 전극 하부에 배치된 보조 제 2 오믹 콘택 패턴을 더 포함하는 것을 특징으로 하는 어레이 기판.
- 제 1 항에 있어서,상기 제 1 및 제 2 오믹 콘택 패턴과 상기 소스 전극 및 상기 드레인 전극은 각각 대응된 면적을 갖는 것을 특징으로 하는 어레이 기판.
- 제 1 항에 있어서,상기 제 1 및 제 2 오믹 콘택 패턴은 Ti, ITO, Pd 및 Au 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 어레이 기판.
- 기판상에 게이트 전극을 형성하는 단계;상기 게이트 전극를 포함하는 상기 기판상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 서로 마주하는 소스 전극, 드레인 전극과, 상기 소스 전극 및 상기 드레인 전극상에 각각 배치된 제 1 및 제 2 오믹 콘택 패턴을 형성하는 단계;상기 제 1 및 제 2 오믹 콘택 패턴의 각 일부에 전기적으로 접촉된 나노 반도체를 형성하는 단계;상기 제 2 오믹 콘택 패턴의 일부를 노출하며, 상기 나노 반도체를 포함하는 상기 기판상에 보호 패턴을 형성하는 단계; 및상기 보호 패턴상에 상기 제 2 오믹 콘택 패턴과 전기적으로 연결된 화소 전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 6 항에 있어서,상기 소스 전극, 상기 드레인 전극, 상기 제 1 및 제 2 오믹 콘택 패턴을 형성하는 단계에서 상기 드레인 전극과 전기적으로 연결된 데이터 배선과 상기 데이터 배선과 평행하는 어레이 배선을 더 형성하는 것을 특징으로 하는 어레이 기판의 제조 방법.
- 제 7 항에 있어서,상기 나노 반도체를 형성하는 단계는상기 데이터 배선 및 상기 어레이 배선을 포함하는 상기 기판상에 나노물질 분산 용액을 코팅하는 단계;상기 데이터 배선 및 상기 어레이 배선중 어느 하나의 배선에 외부 전압을 인가하여 상기 나노물질을 배열하는 단계; 및상기 나노물질이 배열된 상기 기판을 건조하는 단계를 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
- 제 8 항에 있어서,상기 나노물질을 배열하는 단계와 상기 기판을 건조하는 단계 사이에 상기 나노물질이 배열된 상기 기판을 세정하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
- 제 8 항에 있어서,상기 기판을 건조하는 단계 이후에 상기 어레이 배선을 제거하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
- 제 8 항에 있어서,상기 기판을 건조하는 단계 이후에,상기 나노 반도체의 일단부와 상기 제 1 오믹 콘택 패턴상에 배치된 보조 소스 전극과 상기 나노 반도체의 타단부와 상기 제 2 오믹 콘택 패턴상에 배치된 보조 드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
- 제 8 항에 있어서,상기 보조 소스 전극 및 상기 보조 드레인 전극 하부에 각각 보조 제 1 및 제 2 오믹콘택 패턴이 더 형성되는 것을 특징으로 하는 어레이 기판의 제조 방법.
- 제 8 항에 있어서,상기 보조 소스 전극 및 상기 보조 드레인 전극을 형성하는 단계에서 상기 어레이 배선이 제거되는 것을 특징으로 하는 어레이 기판의 제조 방법.
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