JP2013165175A - 三次元構造を有する薄膜トランジスタ及びその製造方法 - Google Patents
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Abstract
【課題】基板の主面に対して縦方向の側壁面に沿って半導体層が設けられた構造を有し、ゲート電極と、ソース及びドレイン電極間の寄生容量が最小限に低減された薄膜トランジスタを提供する。
【解決手段】絶縁性の基板１と、基板の主面１ａに対する凸面を形成し、主面に対して縦方向の側壁面２ａを有する段差構造部２と、側壁面に沿って設けられたゲート電極層３と、ゲート電極層を被覆するように設けられたゲート絶縁体層４と、ゲート絶縁体層上の少なくとも側壁面に沿った領域に設けられた半導体層５と、段差構造部の上部及び基板上の段差構造部を除く領域のうちの一方に配置されたソース電極６、及び他方に配置されたドレイン電極７とを備え、ソース電極及びドレイン電極は、側壁面の上下端部の部位で、各々半導体層と接続されるように形成されている。
【選択図】図１Ａ
【解決手段】絶縁性の基板１と、基板の主面１ａに対する凸面を形成し、主面に対して縦方向の側壁面２ａを有する段差構造部２と、側壁面に沿って設けられたゲート電極層３と、ゲート電極層を被覆するように設けられたゲート絶縁体層４と、ゲート絶縁体層上の少なくとも側壁面に沿った領域に設けられた半導体層５と、段差構造部の上部及び基板上の段差構造部を除く領域のうちの一方に配置されたソース電極６、及び他方に配置されたドレイン電極７とを備え、ソース電極及びドレイン電極は、側壁面の上下端部の部位で、各々半導体層と接続されるように形成されている。
【選択図】図１Ａ
Description
本発明は、薄膜半導体からなる活性層を備えた薄膜トランジスタに関し、特に、高速応答性能の改善に適した三次元の素子構造を有する薄膜トランジスタ及びその製造方法に関する。
薄膜トランジスタの一例である有機半導体層を用いた有機トランジスタは、低環境負荷で簡単に製造できる利点を有する。しかも、有機半導体のキャリア移動度は実用上十分なレベルに達しているので、さらに、総合的に有機トランジスタの高速応答性能を向上させることが望まれている。薄膜トランジスタの応答性能を向上させるためには、短いチャネル長の条件で高移動度を得るとともに、ゲート寄生容量を低減することが重要である。
しかし、短チャネル化とともに、電極部分での接触抵抗やチャネル部分以外の寄生容量の影響をより受けやすくなるため、現在までに報告されている応答性能は、１０ｋＨｚ〜２ＭＨｚ程度までの低い値にとどまっている。
例えば特許文献１に開示された有機薄膜トランジスタは、基板上にソース電極、第１の有機半導体層、ゲート電極、第２の有機半導体層、ドレイン電極の順に積層した構造を有する。ゲート電極とドレイン電極の平面パターン形状を、開口部を有する同一平面パターン形状とする。これにより、短チャネル化した構造を容易に得ることができる。
また、特許文献２には、縦型電界効果トランジスタとして、ソース電極層、半導体層及びドレイン電極層が順次積層され、それらの層の一方の側壁に接するように垂直方向に立てて設けたゲート絶縁体層及びゲート電極層を有する構造が開示されている。この構造により、短チャネル化され実効的電界移動度を向上させた半導体装置を低コストで製造可能とされている。
また、特許文献３には有機ＦＥＴとして、基板上にゲート電極を立設し、同じく基板上に有機半導体から成るキャリヤ移動層を積層した構成が開示されている。キャリヤ移動層は、絶縁膜を介してゲート電極に接する。そして、キャリヤ移動層の上下にソース電極層とドレイン電極層を積層する。この構造によれば、チャネル長が膜厚であるためキャリヤの移動距離を短くすることができ、また、キャリヤ移動層とソース／ドレイン電極との接触面積を非常に大きくすることができるので、キャリヤ移動度の低いアモルファス有機半導体を用いても、十分スイッチング速度の大きいＦＥＴとなる、とされている。
しかしながら、上記従来例の構成では、いずれも効果は限定的であったり、移動度が十分ではなかったり、Ｏｎ／Ｏｆｆ比が低下してしまう等の別の課題が生じ、他特性とのトレードオフの関係でしか短チャネル化の効果が得られない。
また、短チャネル化が可能な縦型の薄膜トランジスタの他の例として、特許文献４には、図１０に示すような構造が開示されている。このトランジスタは、導電性のＳｉ基板１０１に形成された複数の凸部１０１ａ及び凹部１０１ｂからなる凹凸表面に作製される。Ｓｉ基板１０１の凹凸表面上に絶縁層１０２が設けられ、凸部１０１ａの側壁面領域の絶縁層１０２の表面上に半導体層１０３が設けられて、半導体チャンネル部を形成する。Ｓｉ基板１０１の凸部１０１ａがゲート電極として機能する。
凹部１０１ｂの底部にはドレイン電極１０４が設けられ、凸部１０１ａの上面にはソース電極１０５が設けられている。Ｓｉ基板１０１にゲート電圧を印加すると、各々の凸部１０１ａがゲート電極として作用し、各凸部１０１ａ毎の半導体層１０３が一体となった伝導チャンネルとして機能する。
この構成によれば、凸部１０１ａを極めて低い高さに形成することが可能であり、縦型のチャネルを形成する半導体層１０３によるチャネル長を、容易に短くすることが可能である。また、半導体層１０３が凸部１０１ａの側壁面に沿って形成されることにより、良好な特性を得ることが容易である。
しかし、特許文献４に開示された構造の場合、Ｓｉ基板１０１は、ドレイン電極１０４及びソース電極１０５と互いに平行に対面しているため、凸部１０１ａをゲート電極として機能させようとすると、対面する面積に応じた大きな寄生容量が作用することになる。これが、応答性能を向上させるための障害となる。
従って、本発明は、基板の主面に対して縦方向の側壁面に沿って半導体層が設けられた構造を有し、ゲート電極と、ソース及びドレイン電極間の寄生容量が最小限に低減された三次元構造を有する薄膜トランジスタを提供することを目的とする。
また、本発明は、そのような薄膜トランジスタを作製するためのゲート電極を容易かつ効果的に形成することが可能な薄膜トランジスタの製造方法を提供することを目的とする。
上記課題を解決するために、本発明の薄膜トランジスタは、絶縁性の基板と、前記基板の主面に対する凸面を形成し、前記主面に対して縦方向の側壁面を有する段差構造部と、前記側壁面に沿って設けられたゲート電極層と、前記ゲート電極層を被覆するように設けられたゲート絶縁体層と、前記ゲート絶縁体層上の少なくとも前記側壁面に沿った領域に設けられた半導体層と、前記段差構造部の上部及び前記基板上の前記段差構造部を除く領域のうちの一方に配置されたソース電極、及び他方に配置されたドレイン電極とを備え、前記ソース電極及び前記ドレイン電極は、前記側壁面の上下端部の部位で、各々前記半導体層と接続されるように形成されていることを特徴とする。
本発明の薄膜トランジスタの製造方法は、上記構成の薄膜トランジスタを製造する方法である。
第１の製造方法は、前記段差構造部が設けられた前記基板の上面の全領域に亘って電極膜を形成する工程と、前記電極膜の全面にレジスト膜を形成する工程と、前記レジスト膜のうち、前記側壁面以外の前記基板の主面に平行な領域である平面部分に形成された前記レジスト膜を除去する工程と、残された前記レジスト膜をマスクとして前記側壁面に電極膜を残した状態で前記電極膜の一部を除去することにより前記ゲート電極層を形成する工程と、その後、前記レジスト膜を全て除去する工程と、形成された前記ゲート電極層を被覆するようにゲート絶縁体層を設ける工程と、前記ゲート絶縁体層の上に、前記半導体層と、前記ソース及びドレイン電極とを順次、または前記ソース及びドレイン電極と、前記半導体層とを順次形成する工程とを備える。
第２の製造方法は、電極膜を形成するための塗布溶液を前記段差構造部の前記側壁面に沿って塗布することにより前記ゲート電極層を形成する工程と、形成された前記ゲート電極層を被覆するようにゲート絶縁体層を設ける工程と、前記ゲート絶縁体層の上に、前記半導体層と、前記ソース及びドレイン電極とを順次、または前記ソース及びドレイン電極と、前記半導体層とを順次形成する工程とを備える。前記ゲート電極層を形成する工程は、前記側壁面での前記塗布溶液の溶媒に対する親和性を高くする表面処理工程と、前記基板の主面に平行な領域である平面部分において前記塗布溶媒に対する撥液性を高くする表面処理工程と、前記親和性を高くする表面処理工程及び前記撥液性を高くする表面処理工程を施した後に、前記塗布溶液を前記段差構造部の側壁面に密着させる工程とを備える。
上記構成の薄膜トランジスタによれば、縦方向の側壁面に沿って設けられた半導体層により、微細加工技術の加工分解能の限界を超えた短チャネルデバイスを形成できる。しかも、ゲート電極が実質的に側壁面に沿った領域にのみ形成され、ソース及びドレイン電極に対して平行ではなく垂直に配置されるので、ゲート電極に起因する寄生容量が格別に低減され、トランジスタの応答速度が飛躍的に向上する。
薄膜トランジスタの第１の製造方法によれば、平面部分と側壁面におけるレジスト膜の除去容易性の違いを利用して、ゲート電極を、側壁面に沿った領域のみに容易に形成可能である。
また、薄膜トランジスタの第２の製造方法によれば、側壁面と平面部分の、塗布溶液の溶媒に対する親和性と撥液性を操作する処理により、塗布溶液を側壁面のみに塗布して、ゲート電極を、側壁面に沿った領域のみに容易に形成可能である。
本発明は、上記構成を基本として、以下のような態様をとることができる。
すなわち、上記構成の薄膜トランジスタにおいて、前記ソース電極及び前記ドレイン電極は、前記半導体層上に積層されることにより前記半導体層と接続されている構成とすることができる。あるいは、前記半導体層が、前記ソース電極及び前記ドレイン電極の上に積層されることにより前記ソース電極及び前記ドレイン電極と接続されている構成とすることができる。
また、前記段差構造部の前記側壁面は、前記基板の前記主面に対して７０°〜９０°の範囲の角度を形成している構成とすることができる。
また、１個のトランジスタ素子構造が複数の前記段差構造部により形成され、複数の前記段差構造部は、細長い直方体形状であって相互間に平行な複数本の溝を形成するように配置され、各々の前記段差構造部に設けられた前記ゲート電極層の群は、相互に接続されて一体のゲート電極として機能し、各々の前記段差構造部の上部、及び前記主面上部に設けられた前記ソース電極またはドレイン電極の群はそれぞれ、相互に接続されて一体の電極として機能するように構成することができる。
また、上記薄膜トランジスタの第１の製造方法において、前記レジスト膜としてフォトレジスト膜を形成し、前記平面部分に形成された前記レジスト膜を除去する工程を、前記基板の真上方向から所定の露光時間で露光を行い、その後、現像することにより行い、前記所定の露光時間を、前記平面部分の前記フォトレジスト膜が現像により全て除去可能な範囲のうちの最短の露光時間から、前記側壁面の前記フォトレジスト膜も現像により除去される露光時間までの範囲内に設定することができる。
あるいは、前記平面部分に形成された前記レジスト膜を除去する工程を、前記基板に垂直な方向からの所定時間のドライエッチングにより行い、前記所定の時間を、前記平面部分の前記フォトレジスト膜を全て除去可能な範囲のうちの最短時間から、前記側壁面の前記フォトレジスト膜もエッチングされる時間までの範囲内に設定することができる。
あるいは、前記レジスト膜を形成する工程を、炭素を含むガスを含むプラズマを前記電極膜の表面に供給することにより前記電極膜の全面にエッチング耐性向上層を形成することにより行い、前記平面部分に形成された前記レジスト膜を除去する工程は、前記エッチング耐性向上層に対して、前記基板にバイアス電圧を印加しながら前記基板に垂直な方向からドライエッチングすることにより行うことができる。
あるいは、前記平面部分に形成された前記レジスト膜を除去する工程は、前記レジスト膜の表面にエッチング耐性向上層を形成する工程と、前記エッチング耐性向上層が形成された前記レジスト膜に対して、前記基板にバイアス電圧を印加しながら前記基板に垂直な方向からドライエッチングを行う工程とを含むことができる。
この場合、前記エッチング耐性向上層を形成する工程を、炭素を含むガスを含むプラズマを前記レジスト膜の表面に供給することにより行うことができる。
また、上記薄膜トランジスタの第３の製造方法において、前記親和性を高くする表面処理工程を、前記塗布溶液の溶媒と親和性の高い自己組織化膜（Ａ）を前記段差構造部の全面に形成し、真上方向からＵＶ光を照射することによって前記平面部分の自己組織化膜（Ａ）の結合を切ることにより行い、前記撥液性を高くする表面処理工程を、前記溶媒に対する撥液性が高い自己組織化膜（Ｂ）を前記平面部分のみに形成することにより行うことができる。
以下、本発明の実施の形態について図面を参照しながら説明する。
＜実施の形態１＞
図１Ａは、本発明の実施の形態１における三次元構造を有する薄膜トランジスタを示す断面図である。図１Ｂは、同薄膜トランジスタの平面図、図１Ｃは斜視図である。図１Ａの断面図は、図１ＢのＡ−Ａ線に沿った断面を示したものである。
図１Ａは、本発明の実施の形態１における三次元構造を有する薄膜トランジスタを示す断面図である。図１Ｂは、同薄膜トランジスタの平面図、図１Ｃは斜視図である。図１Ａの断面図は、図１ＢのＡ−Ａ線に沿った断面を示したものである。
この薄膜トランジスタは、絶縁性の基板１上に形成される。基板１上には、その主面１ａに対する凸平面を形成するように、段差構造部２が設けられている。段差構造部２の上面は、基板１の主面１ａと平行である。段差構造部２の段差部には、主面１ａに対して縦方向となった側壁面２ａが形成されている。側壁面２ａに沿って、ゲート電極層３が設けられている。ゲート電極層３は、図１Ｂ、１Ｃに明瞭に示されるように、側壁面２ａに沿った一部分から基板１の主面１ａ上に延在する引出し電極部３ａを有する。
ゲート絶縁体層４が、ゲート電極層３を被覆して、段差構造部２の上面、及び基板１の主面１ａの段差構造部２を包囲する所定の領域に亘って設けられている。従って、ゲート絶縁体層４は、側壁面２ａに沿った縦表面の部分を有する。引出し電極部３ａの先端部は、ゲート絶縁体層４から露出している。
ゲート絶縁体層４上には、半導体層５が設けられている。半導体層５が配置される平面範囲は、ゲート絶縁体層４の平面領域内であって、段差構造部２の上面、及び基板１の主面１ａの段差構造部２を包囲する領域に亘るように設定されている。
さらに、基板１上の段差構造部２を除く領域の半導体層５上に、ソース電極６が設けられ、段差構造部２上の半導体層５上に、ドレイン電極７が設けられている。これにより、ソース電極６及びドレイン電極７は、側壁面２ａの上下端部の部位で各々半導体層５と接続された状態となっている。なお、図１Ｂにおいては、ドレイン電極７の平面形状が紛らわしいため、ドレイン電極７の平面領域内にドットを付与して見易くしている。ソース電極６及びドレイン電極７を設ける部位は、段差構造部２の平面形状における、引出し電極部３ａが配置された部位を避けて設定されている。
上記構成の薄膜トランジスタでは、半導体層５の側壁面２ａに沿った領域が伝導チャネルとなる。従って、チャネル長は、段差構造部２の厚さに対応する。段差構造部２の厚さは十分に薄くすることが可能であるため、チャネル長を十分に短くすることが可能である。これにより、フォトリソグラフィ等の微細加工技術の加工分解能の限界を超えた短チャネルデバイスを作製可能である。
しかも、ゲート電極層３は、実質的に、チャネルに対応する範囲である側壁面２ａに沿った領域にのみ設けられている。そのため、ゲート電極層３と、ドレイン電極７及びソース電極６は互いに直交する関係に配置されて、互いに平行な面的に対向する領域を持たない。これにより、ゲート電極層３による寄生容量を非常に小さくすることができ、高速応答性能が飛躍的に向上する。
なお、ゲート電極層３から延在する引出し電極部３ａが設けられているが、上述のとおり、ソース電極６及びドレイン電極７が引出し電極部３ａを避けて配置されているため、引出し電極部３ａがそれらの電極と面的に対向する領域は存在しない。引出し電極部３ａに対するソース電極６及びドレイン電極７の位置関係は、電極間の静電容量が無視できる程度に小さくできる範囲に設定可能である。但し、ゲート電極層３からの引出電極は、上記のような構成に限られない。周知の技術により、引出電極を、ソース電極６及びドレイン電極７との間に面的に対向する領域を持たないように構成することは容易である。
また、基板１の主面１ａ、及び段差構造部２の上面には、ソース・ドレイン電極６、７の薄膜のみが形成されるため、透明度の高いトランジスタ素子を容易に作製できる。
なお、上記構成の薄膜トランジスタでは、段差構造部２は、全体的に平坦な基板１の主面１ａ上に別体の要素として形成されているが、これに限られることはない。すなわち、図２に示すように、基板１の上部に一体的に段差構造部１ｂを形成し、その側壁面１ｃに沿って、上記構成と同様、ゲート電極層３、ゲート絶縁体層４、及び半導体層５が形成された構成を採ることもできる。
また、半導体層５に対するソース電極６及びドレイン電極７の配置を、上記構成のトップコンタクト形に代えて、図３のようにボトムコンタクト形とすることもできる。すなわち、基板１上の段差構造部２を除く領域のゲート絶縁体層４上にソース電極６が設けられ、段差構造部２上のゲート絶縁体層４上に、ドレイン電極７が設けられる。そして、ソース電極６及びドレイン電極７の上部に半導体層５が設けられる。
さらに、段差構造部２あるいは段差構造部１ｂの側壁面２ａ、１ｃは、基板１の主面１ａに対して直交する形態ではなく、多少のテーパを有する形態とすることもできる。特に、図４に示すように、基板８の主面８ａに対して、段差構造部８ｂの側壁面８ｃが逆テーパを形成する形態は、ソース・ドレイン電極６、７の形成に採用される工程によっては、有利である。すなわち、後述するように、ソース・ドレイン電極６、７を真上からの蒸着により同時に形成する工程では、側壁面８ｃが逆テーパを有することにより、両電極が短絡した状態に形成されることを容易に回避可能である。ここで、逆テーパとは、側壁面８ｃおよび主面８ａの表面側の間で成す角度が鋭角であることを意味する。逆テーパの角度は、７０°〜９０°の範囲とすれば、良好な素子構造を得ることができる。但し、ソース・ドレイン電極６、７を形成する方法が異なる場合は、必ずしも逆テーパ形状にする必要はない。
＜実施の形態２＞
実施の形態２における薄膜トランジスタの製造方法について、図５Ａ〜５Ｅを参照して説明する。本実施の形態は、図１Ａ〜１Ｃに示した構成の薄膜トランジスタを対象として記載されるが、基本的には、他の構成例に対しても同様に適用可能である。なお、この製造方法は、ゲート電極層３を、段差構造部２の側壁面２ａのみに形成する工程に特徴があり、他の工程には周知の方法を容易に適用できるので、主として当該工程について説明する。
実施の形態２における薄膜トランジスタの製造方法について、図５Ａ〜５Ｅを参照して説明する。本実施の形態は、図１Ａ〜１Ｃに示した構成の薄膜トランジスタを対象として記載されるが、基本的には、他の構成例に対しても同様に適用可能である。なお、この製造方法は、ゲート電極層３を、段差構造部２の側壁面２ａのみに形成する工程に特徴があり、他の工程には周知の方法を容易に適用できるので、主として当該工程について説明する。
先ず、図５Ａに示すように、絶縁性の基板１の上面に段差構造部２を作製した後、段差構造部２を含む基板１の表面領域の全てに電極膜１０を形成する。電極膜の形成方法としては、スパッタリング、蒸着、ＣＶＤ(Chemical vapor deposition)等のドライプロセスや、スピンコート、ディップコート、印刷法などの塗布プロセス等、電極材料からなる膜を形成可能な任意の方法を用いることができる。
電極膜１０を作製後、全面にスパッタリングに対する保護のためのレジスト膜１１として、フォトレジスト膜を塗布し、さらに、図１Ａ、１Ｂに示した引出し電極部３ａに対応する領域を覆うマスク１２を配置して、基板１の真上方向から露光して現像する。露光条件を適切に調整することにより、図５Ｂに示すように、平面部分に形成されたレジスト膜１１が除去され、かつ段差構造部２の側壁面２ａに形成されたレジスト膜１１は除去されずに残る。但し、マスク１２の領域のレジスト膜１１も残ることは言うまでもない。なお、平面部分とは、基板１の主面１ａの方向と平行な上面領域を意味し、主面１ａ及び段差構造部２の上面を含む。
適切な露光条件の設定について、図６を参照して説明する。同図は、露光時間（ｓ：横軸）に対するフォトレジスト膜の現像厚さ（μｍ：縦軸）の関係を示す。現像厚さは、現像時間を一定にして露光時間を変化させたときの、平面部分のフォトレジスト膜を現像（により除去）可能な厚さである。図中、露光時間Ｌｅは、平面部分の膜が全て現像可能なうちの最短の露光時間（限界露光条件）を示す。露光時間Ｕｅは、側壁面２ａが現像され始める条件を示す。
このような関係を求めておき、限界露光条件の露光時間Ｌｅから、側壁面２ａも現像される露光時間Ｕｅまでの範囲で露光時間を設定する。露光条件の設定を行う際は、実際に用いる基板１、及び段差構造部２の材料を用い、その上にフォトレジストを塗布した条件下で測定を行う。
図６の例は、膜厚が０．９μｍのフォトレジストを使用し、限界露光条件が露光時間１．２ｓｅｃの場合である。側壁面２ａが現像され始めるのは、露光時間Ｕｅ＝２．４ｓｅｃ以上の露光条件の場合である。従って、露光時間＝１．２〜２．４ｓｅｃの条件Ａで示した範囲であれば、側壁面２ａのみにフォトレジストを残し、平面部分のフォトレジストを除去することができる。これに対して、露光時間Ｕｅ＝２．４ｓｅｃ以上の条件Ｂの場合、側壁面２ａもレジスト膜１１が除去されてしまい、所望の効果を得ることができない。この露光条件は、用いるレジストの種類等によって大きく変わるものであるため、用いるレジストに応じて最適化する必要がある。
この後、ウェットエッチングやドライエッチング等の手法により、レジスト膜１１で覆われていない平面部分の電極膜１０を除去する。最後に、レジスト膜１１をアセトン等により除去して、図５Ｃに示すように、実質的に段差構造部２の側壁面２ａにのみ形成された所望のゲート電極層３の構造を得ることができる。この状態の斜視図を図５Ｄに示す。
更に図５Ｅに示すように、形成されたゲート電極層３を被覆するようにゲート絶縁体層４を形成する。その後、ゲート絶縁体層４の上に、先ず半導体層５を形成し、次にソース電極６及びドレイン電極７を形成して、図１Ａに示した構造が完成する。図３に示した構成の場合は、ゲート絶縁体層４の上に、先ずソース電極６及びドレイン電極７を形成し、次に半導体層５を形成する。
ソース及びドレイン電極６、７を形成する工程としては、基板１に対して真上方向から電極材料を真空蒸着することにより、段差構造部２の上部と下部に同時に電極膜を形成する。段差構造部２の上部と下部に形成された電極膜は隔離されて形成され、これによって電気的な絶縁性を保つことが可能である。この場合、上述のように、側壁面２ａが主面１ａに対して逆テーパを形成していると、電気的な絶縁性をより確保し易くなる。さらに電極膜を図１Ｂに示すようにパターニングすることにより、それぞれをドレイン電極７、ソース電極６として用いることができる。ソース電極６、ドレイン電極７は逆の配置とすることも可能であるが、半導体層５を形成する有機半導体へのキャリア注入特性が有利になる方を選択するとよい。
以上のような製造方法において、段差構造部２の側壁面２ａのみにゲート電極層３を形成する工程は、基本的には以下の工程を含む。なお、レジスト膜１１は、エッチングに対する保護膜であればよく、後述の方法からも明らかなように、必ずしもフォトレジスト膜である必要はない。
（１）段差構造部２が設けられた基板１の上面の全領域に亘って電極膜１０を形成する。
（２）電極膜１０の全面にレジスト膜１１を形成する。
（３）レジスト膜１１のうち、側壁面２ａ以外の基板１の主面１ａに平行な領域である平面部分に形成されたレジスト膜１１を除去する。
（４）残されたレジスト膜１１をマスクとして側壁面１ａに電極膜１０を残した状態で電極膜１０の一部を除去することによりゲート電極層３を形成する。
（５）その後、レジスト膜１１を全て除去する。
（１）段差構造部２が設けられた基板１の上面の全領域に亘って電極膜１０を形成する。
（２）電極膜１０の全面にレジスト膜１１を形成する。
（３）レジスト膜１１のうち、側壁面２ａ以外の基板１の主面１ａに平行な領域である平面部分に形成されたレジスト膜１１を除去する。
（４）残されたレジスト膜１１をマスクとして側壁面１ａに電極膜１０を残した状態で電極膜１０の一部を除去することによりゲート電極層３を形成する。
（５）その後、レジスト膜１１を全て除去する。
この基本的な工程において、上述のような、レジスト膜１１としてフォトレジスト膜を用いて露光、現像を行う方法に代えて、以下のような方法を用いることができる。なお、引出し電極部３ａを形成するために必要な工程については省略して説明する。
すなわち、図５Ａに示したように、電極膜１０を表面全面に形成し、この表面全体にレジスト膜１１を形成する過程までは、上述の方法と同様である。この後、基板１に垂直な方向からのドライエッチングにより、平面部分のレジスト膜１１のみを除去する。この場合も、エッチング時間を、平面部分のレジスト膜１１の除去が可能な最短の時間から、段差構造部２部分もエッチングされる時間までの範囲内に設定する。この後は、上述の方法と同様に、レジスト膜１１で覆われていない平面部分の電極膜１０を除去し、最後にレジスト膜１１をアセトン等により除去して、所望の構造を得ることができる。
この方法において、レジスト膜１１として、通常用いられる材料及び成膜方法に代えて、次のような膜を形成することができる。すなわち、例えば、Ｃ４Ｆ８、ＣＦ４、ＣＨＦ３等の炭素を含むガスを含むプラズマを、基板１及び段差構造部２に形成された電極膜１０の表面に供給することにより、基板１及び段差構造部２の表面にＣ、Ｆを主成分とするポリマー（フッ素系高分子）の膜を作製する。このフッ素系高分子の膜は、側壁部２ａでの電極膜１０のエッチングされ難さを向上させるためのエッチング耐性向上層として機能するので、これをレジスト膜１１として用いる。
レジスト膜１１としてエッチング耐性向上層を作製後、基板１にバイアスを印加して、ＳＦ３等を含むエッチングガスで垂直方向にエッチングを行うと、平面部分のエッチング耐性向上層（レジスト膜１１）が主にエッチングされ、側壁面２ａに形成されたエッチング耐性向上層はエッチングされ難い。この手法を用いる場合、平面部分と側壁面とのエッチングレートの選択制をより高めることができるため、より精密に側壁面２ａにレジスト膜１１を残すことができる。残されたレジスト膜１１をマスクとして電極膜１０の一部を除去する。
この垂直エッチングの工程における、エッチング耐性向上層からなるレジスト膜１１を形成する工程と、基板１にバイアス電圧を印加しながらの垂直エッチングの工程の組合わせは、少なくとも１回行うが、要求されるレジスト膜１１の膜厚等に応じて複数回繰り返すこともできる。
また、通常用いられる材料及び成膜方法によるレジスト膜に、上述のようなエッチング耐性向上層を積層してレジスト膜１１として用いることもできる。すなわち、まず、通常用いられるレジスト膜を基板１及び段差構造部２の表面に形成した後、形成されたレジスト膜の表面に、例えば、Ｃ４Ｆ８、ＣＦ４、ＣＨＦ３等の炭素を含むガスを含むプラズマを供給することにより、レジスト膜の表面にＣ、Ｆを主成分とするポリマーからなるエッチング耐性向上層が積層されたレジスト膜１１が作製される。
その後、基板１にバイアスを印加して、ＳＦ３等を含むエッチングガスで垂直方向にエッチングを行うと、平面部分のレジスト膜１１が主にエッチングされ、側壁面２ａに形成されたレジスト膜１１はエッチングされ難い。この手法を用いる場合、平面部分と側壁面とのエッチングレートの選択制をより高めることができるため、より精密に側壁面２ａにレジスト膜１１を残すことができる。
ゲート絶縁体層４は、以下の工程により、側壁面２ａのみに形成することもできる。この工程では、ゲート電極層３を側壁面２ａのみに形成した後、その表面を既述の方法により改質してゲート絶縁体層４を作製する。例えば陽極酸化、Ｏ２ガス等を用いたアッシング、プラズマオゾン処理、ＵＶ光の照射等の方法を用いて、ゲート電極層３のごく表面のみを絶縁体に改質させることができる。具体的には、例えばゲート電極層がＡｌの場合、陽極酸化によりその表面にアルミナ膜を３〜１００ｎｍ程度と、絶縁性が十分確保可能な膜厚で形成し、ゲート絶縁体として用いることができる。表面改質膜の材料は、窒化膜、フッ素処理によるフッ化膜、など、絶縁性を保つことができ、かつその上に形成した有機半導体中でのキャリア移動度が良好に確保できる材料であれば何であってもよい。
また、ソース・ドレイン電極６、７を、上述の真空蒸着に代えて、塗布法により形成することもできる。すなわち、図１Ａ等に示したトップコンタクト形の場合は半導体層５を作製した後、或いはボトムコンタクト形の場合はソース・ドレイン電極６、７を作製する直前に、フッ素系の自己組織化膜、フッ素コーティング材、離型材等を用いて、段差構造部２の表面全体にフッ素処理を行う。その後、基板１に対して真上方向から平行にＵＶ光を入射し、フッ素処理膜の表面を改質することにより、平面部分での表面において、電極塗布用溶液との濡れ性が向上するように改質され、段差構造部２の側壁面２ａは改質されない。この後、ソース・ドレイン電極６、７作製用の溶液を塗布すると、溶液は平面部分に濡れ、側壁面２ａには濡れないため、段差構造部２の上下部にソース・ドレイン電極６、７を作製することができる。
フッ素材料を用いて側壁面２ａと平面部分での接触角差を生じさせる工程の別の例として、フッ素系レジストを用いる方法をとることができる。上記のフッ素処理を行う工程の代わりに、まず段差構造部２全体にフッ素系レジストを塗布し、露光時間を、平面部分のレジストを露光・現像可能な最短の時間から、側壁面２ａのレジストも露光・現像されるまでの時間の間に設定する。この場合、現像後に、側壁面２ａはフッ素系レジストで保護され、平面部分はフッ素系レジストが除去された状態とすることができる。後は上記工程と同様に、ソース・ドレイン電極作製用の溶液を塗布すると、溶液は平面部分に濡れ、側壁面２ａには濡れないため、段差構造部２の上下部にソース・ドレイン電極６、７を作製することができる。
以上の方法に限らず、段差構造部２の側壁面２ａと、平面部分との適切な接触角差が生じる工程であれば、任意の方法を採用することができる。
基板１あるいは段差構造部２を作製するための材料としては、絶縁体であって上記構成に適した形状の段差構造部２を形成できるものであれば任意のものを使用することができる。例えば、ガラス等の酸化物をエッチングしたもの、フォトレジスト、或いは２層以上のフォトレジストを積層したもの等を用いることができる。
半導体薄膜５の材料としては、有機半導体、アモルファス酸化物半導体等、薄膜に形成して、移動度等について良好な特性が得られるものであれば、どのようなものを用いてもよい。
＜実施の形態３＞
実施の形態３における薄膜トランジスタの製造方法について、図７を参照して説明する。本実施の形態は、実施の形態１に記載された薄膜トランジスタの構成におけるゲート電極層３を、段差構造部２の側壁面２ａのみに形成するための工程の、実施の形態２の方法に対する別法である。他の工程については、実施の形態２と同様に行うことができる。
実施の形態３における薄膜トランジスタの製造方法について、図７を参照して説明する。本実施の形態は、実施の形態１に記載された薄膜トランジスタの構成におけるゲート電極層３を、段差構造部２の側壁面２ａのみに形成するための工程の、実施の形態２の方法に対する別法である。他の工程については、実施の形態２と同様に行うことができる。
本実施の形態の製造方法では、電極膜を形成するための塗布溶液を段差構造部２の側壁面２ａに沿って塗布することによりゲート電極層３を形成する。この工程は、下記の工程を含む。
（１）側壁面２ａでの塗布溶液の溶媒に対する親和性を高くする表面処理工程。
（２）基板１の主面１ａに平行な領域である平面部分において塗布溶媒に対する撥液性を高くする表面処理工程。
（３）上記２つの表面処理工程を施した後に、塗布溶液を段差構造部２の側壁面２ａに密着させる工程。
（１）側壁面２ａでの塗布溶液の溶媒に対する親和性を高くする表面処理工程。
（２）基板１の主面１ａに平行な領域である平面部分において塗布溶媒に対する撥液性を高くする表面処理工程。
（３）上記２つの表面処理工程を施した後に、塗布溶液を段差構造部２の側壁面２ａに密着させる工程。
例えば、親和性を高くする表面処理を、塗布溶液の溶媒と親和性の高い自己組織化膜（Ａ）を形成し、平面部分の自己組織化膜（Ａ）の結合を切ることにより行う。また、撥液性を高くする表面処理工程を、前記溶媒に対する撥液性が高い自己組織化膜（Ｂ）を平面部分のみに形成することにより行う。
より具体的には、先ず図７に示すように、自己組織化膜（Ａ）１３を段差構造部２の全面に形成する。その後、真上方向からＵＶ光を照射することによって、平面部分の自己組織化膜（Ａ）１３の結合を切る。この後、再度フッ素系自己組織膜などの、塗布溶媒に対する撥液性が高い自己組織化膜（Ｂ）１４を平面部分に作製する。例えば、段差構造部２全体を撥液性の高い自己組織化膜（Ｂ）１４の蒸気中に保つと、既に自己組織化膜（Ａ）１３が形成されている側壁面２ａには膜が形成されず、平面部分のみの撥液性を高くすることができる。
この後、ゲート電極層３を形成するための溶液を段差構造部２の側壁面に密着させることにより、側壁面２ａのみにゲート電極層３を形成することができる。この方法においては、段差構造部２を形成する材料としては、その表面に自己組織化膜（Ａ）、及び（Ｂ）を形成可能な高分子や酸化物等を用いる。自己組織化膜（Ａ）としては、アルキル鎖や先端にフェニル基を有する材料等、自己組織化膜（Ｂ）としては、フッ素を含む材料等を用いることができる。
＜実施の形態４＞
図８Ａは、実施の形態４における三次元構造を有する薄膜トランジスタの斜視図、図８Ｂは、図８ＡにおけるＢ−Ｂ線に沿った断面図である。本実施の形態は、図１Ａ〜１Ｃに示した実施の形態１における薄膜トランジスタの構成を、チャネル幅を拡大するための構成に適用したことを特徴とする。従って、実施の形態１と同様の要素については、同一の参照番号を付して説明する。
図８Ａは、実施の形態４における三次元構造を有する薄膜トランジスタの斜視図、図８Ｂは、図８ＡにおけるＢ−Ｂ線に沿った断面図である。本実施の形態は、図１Ａ〜１Ｃに示した実施の形態１における薄膜トランジスタの構成を、チャネル幅を拡大するための構成に適用したことを特徴とする。従って、実施の形態１と同様の要素については、同一の参照番号を付して説明する。
図８Ａは、１個の薄膜トランジスタ２０の素子構造を示す。絶縁性の基板２１上に櫛型構造部２２が形成されている。櫛型構造部２２は、細長い直方体形状の複数の凸条２２ａを有し、凸条２２ａの間に平行な複数本の溝２２ｂが形成されている。複数の凸条２２ａは、一方の端部で連結されて、櫛型形状となっている。
図８Ｂに示すように、凸条２２ａは、段差構造部２３に素子構成用の膜が形成されたものである。すなわち、実施の形態１における段差構造部２に相当する要素である段差構造部２３が、複数本設けられている。段差構造部２３の各々に対して、実施の形態１と同様の素子構造が形成されている。
すなわち、側壁面２３ａに沿ってゲート電極層３が設けられ、ゲート電極層３を被覆するようにゲート絶縁体層４が設けられている。ゲート絶縁体層４上の少なくとも側壁面２３ａに沿った領域に、半導体層５が設けられている。さらに、基板２１上の段差構造部２３を除く領域にソース電極６が配置され、段差構造部２３の上部にドレイン電極７が配置されている。
各々の段差構造部２３に対して設けられたゲート電極層３、ソース電極６及びドレイン電極７は、それぞれ、凹凸構造部２２の周縁部において結合されて、一個のゲート電極層３、ソース電極６及びドレイン電極７として機能する。
この薄膜トランジスタでは、ゲート電極層３にゲート電圧を印加したときに、各々の段差構造部２３の側壁面２３ａに位置する半導体層５に一斉に電界が作用する。それにより、複数の半導体層５の各々にチャネルが形成される。従って、複数の側壁面２３ａに沿った半導体層５の全てが結合された幅のチャネルが動作し、ソース電極６とドレイン電極７の間で大きな電流を制御することが可能である。なお、この構成を、図２〜４に示した薄膜トランジスタの構成に適用することも可能である。
図９は、図８Ａ、８Ｂに示した構成の薄膜トランジスタ２０を複数個、アレイ状に設けた半導体装置の一部を示す斜視図である。このようなアレイ構造は、例えば、有機ＥＬディスプレイにおける有機ＥＬ素子の駆動に用いることができる。但し、図９には有機ＥＬ素子の図示は省略し、配線も概念的に示すのみであって、実際の構造とは異なる。上記構成の凹凸構造部２２を有する薄膜トランジスタ２０が、マトリクス状に配列された複数本の電源ライン２４とデータライン２５の各交点の画素ごとに配置され、各画素の有機ＥＬ素子（図示せず）に接続されている。
本発明の薄膜トランジスタは、ゲート電極に起因する寄生容量が最小限に低減され、トランジスタの応答速度が飛躍的に向上するので、有機ＥＬディスプレイ等に用いるのに鉱好適である。
１、８、２１ 基板
１ａ、８ａ 主面
１ｂ、２、８ｂ、２３ 段差構造部
１ｃ、２ａ、８ｃ 側壁面
３ ゲート電極層
３ａ 引出し電極部
４ ゲート絶縁体層
５ 半導体層
６ ソース電極
７ ドレイン電極
１０ 電極膜
１１ レジスト膜
１２ マスク
１３ 自己組織化膜（Ａ）
１４ 自己組織化膜（Ｂ）
２０ 薄膜トランジスタ
２２ 凹凸構造部
２２ａ 凸条
２２ｂ 溝
２３ 段差構造部
２３ａ 側壁面
２４ 電源ライン
２５ データライン
１ａ、８ａ 主面
１ｂ、２、８ｂ、２３ 段差構造部
１ｃ、２ａ、８ｃ 側壁面
３ ゲート電極層
３ａ 引出し電極部
４ ゲート絶縁体層
５ 半導体層
６ ソース電極
７ ドレイン電極
１０ 電極膜
１１ レジスト膜
１２ マスク
１３ 自己組織化膜（Ａ）
１４ 自己組織化膜（Ｂ）
２０ 薄膜トランジスタ
２２ 凹凸構造部
２２ａ 凸条
２２ｂ 溝
２３ 段差構造部
２３ａ 側壁面
２４ 電源ライン
２５ データライン
Claims (13)
- 絶縁性の基板と、
前記基板の主面に対する凸面を形成し、前記主面に対して縦方向の側壁面を有する段差構造部と、
前記側壁面に沿って設けられたゲート電極層と、
前記ゲート電極層を被覆するように設けられたゲート絶縁体層と、
前記ゲート絶縁体層上の少なくとも前記側壁面に沿った領域に設けられた半導体層と、
前記段差構造部の上部及び前記基板上の前記段差構造部を除く領域のうちの一方に配置されたソース電極、及び他方に配置されたドレイン電極とを備え、
前記ソース電極及び前記ドレイン電極は、前記側壁面の上下端部の部位で、各々前記半導体層と接続されるように形成されていることを特徴とする三次元構造を有する薄膜トランジスタ。 - 前記ソース電極及び前記ドレイン電極は、前記半導体層上に積層されることにより前記半導体層と接続されている請求項１に記載の薄膜トランジスタ。
- 前記半導体層が、前記ソース電極及び前記ドレイン電極の上に積層されることにより前記ソース電極及び前記ドレイン電極と接続されている請求項１に記載の薄膜トランジスタ。
- 前記段差構造部の前記側壁面は、前記基板の前記主面に対して７０°〜９０°の範囲の角度を形成している請求項１に記載の薄膜トランジスタ。
- １個のトランジスタ素子構造が複数の前記段差構造部により形成され、
複数の前記段差構造部は、細長い直方体形状であって相互間に平行な複数本の溝を形成するように配置され、
各々の前記段差構造部に設けられた前記ゲート電極層の群は、相互に接続されて一体のゲート電極として機能し、
各々の前記段差構造部の上部、及び前記主面上部に設けられた前記ソース電極またはドレイン電極の群はそれぞれ、相互に接続されて一体の電極として機能するように構成された請求項１に記載の薄膜トランジスタ。 - 請求項１〜５のいずれかに記載の薄膜トランジスタを製造する方法であって、
前記段差構造部が設けられた前記基板の上面の全領域に亘って電極膜を形成する工程と、
前記電極膜の全面にレジスト膜を形成する工程と、
前記レジスト膜のうち、前記側壁面以外の前記基板の主面に平行な領域である平面部分に形成された前記レジスト膜を除去する工程と、
残された前記レジスト膜をマスクとして前記側壁面に電極膜を残した状態で前記電極膜の一部を除去することにより前記ゲート電極層を形成する工程と、
その後、前記レジスト膜を全て除去する工程と、
形成された前記ゲート電極層を被覆するようにゲート絶縁体層を設ける工程と、
前記ゲート絶縁体層の上に、前記半導体層と、前記ソース及びドレイン電極とを順次、または前記ソース及びドレイン電極と、前記半導体層とを順次形成する工程とを備えたことを特徴とする薄膜トランジスタの製造方法。 - 前記レジスト膜としてフォトレジスト膜を形成し、
前記平面部分に形成された前記レジスト膜を除去する工程を、前記基板の真上方向から所定の露光時間で露光を行い、その後、現像することにより行い、
前記所定の露光時間を、前記平面部分の前記フォトレジスト膜が現像により全て除去可能な範囲のうちの最短の露光時間から、前記側壁面の前記フォトレジスト膜も現像により除去される露光時間までの範囲内に設定する請求項６に記載の薄膜トランジスタの製造方法。 - 前記平面部分に形成された前記レジスト膜を除去する工程を、前記基板に垂直な方向からの所定時間のドライエッチングにより行い、
前記所定の時間を、前記平面部分の前記フォトレジスト膜を全て除去可能な範囲のうちの最短時間から、前記側壁面の前記フォトレジスト膜もエッチングされる時間までの範囲内に設定する請求項６に記載の薄膜トランジスタの製造方法。 - 前記レジスト膜を形成する工程を、炭素を含むガスを含むプラズマを前記電極膜の表面に供給することにより前記電極膜の全面にエッチング耐性向上層を形成することにより行い、
前記平面部分に形成された前記レジスト膜を除去する工程は、前記エッチング耐性向上層に対して、前記基板にバイアス電圧を印加しながら前記基板に垂直な方向からドライエッチングすることにより行う請求項６に記載の薄膜トランジスタの製造方法。 - 前記平面部分に形成された前記レジスト膜を除去する工程は、
前記レジスト膜の表面にエッチング耐性向上層を形成する工程と、
前記エッチング耐性向上層が形成された前記レジスト膜に対して、前記基板にバイアス電圧を印加しながら前記基板に垂直な方向からドライエッチングを行う工程とを含む請求項６に記載の薄膜トランジスタの製造方法。 - 前記エッチング耐性向上層を形成する工程を、炭素を含むガスを含むプラズマを前記レジスト膜の表面に供給することにより行う請求項１０に記載の薄膜トランジスタの製造方法。
- 請求項１〜５のいずれかに記載の薄膜トランジスタを製造する方法であって、
電極膜を形成するための塗布溶液を前記段差構造部の前記側壁面に沿って塗布することにより前記ゲート電極層を形成する工程と、
形成された前記ゲート電極層を被覆するようにゲート絶縁体層を設ける工程と、
前記ゲート絶縁体層の上に、前記半導体層と、前記ソース及びドレイン電極とを順次、または前記ソース及びドレイン電極と、前記半導体層とを順次形成する工程とを備え、
前記ゲート電極層を形成する工程は、
前記側壁面での前記塗布溶液の溶媒に対する親和性を高くする表面処理工程と、
前記基板の主面に平行な領域である平面部分において前記塗布溶媒に対する撥液性を高くする表面処理工程と、
前記親和性を高くする表面処理工程及び前記撥液性を高くする表面処理工程を施した後に、前記塗布溶液を前記段差構造部の側壁面に密着させる工程とを備えることを特徴とする薄膜トランジスタの製造方法。 - 前記親和性を高くする表面処理工程を、前記塗布溶液の溶媒と親和性の高い自己組織化膜（Ａ）を前記段差構造部の全面に形成し、真上方向からＵＶ光を照射することによって前記平面部分の自己組織化膜（Ａ）の結合を切ることにより行い、
前記撥液性を高くする表面処理工程を、前記溶媒に対する撥液性が高い自己組織化膜（Ｂ）を前記平面部分のみに形成することにより行う請求項１２に記載の薄膜トランジスタの製造方法。
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