JPS60107861A - Mos型半導体装置 - Google Patents
Mos型半導体装置Info
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- JPS60107861A JPS60107861A JP21567583A JP21567583A JPS60107861A JP S60107861 A JPS60107861 A JP S60107861A JP 21567583 A JP21567583 A JP 21567583A JP 21567583 A JP21567583 A JP 21567583A JP S60107861 A JPS60107861 A JP S60107861A
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- Japan
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- gate electrode
- semicylindrical
- metals
- stage recess
- insulating film
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はMO8型半導体装置に関するものである。
従来MO8型半導体装置においてゲート電極はゲート絶
縁膜の土に面状に設けられている。ところで、MOS・
ICにおいて速度を速くするにはチャンネル部分の長さ
Li短かくするが、チーヤンネルの幅wを広くとるがす
ればよいことが知られている。しかしチャンネルの長さ
Lは、余り小さくするとソース領域とドレイン領域とが
近接しすぎてパンチスルーがおき、いゎゆゐショートチ
ーヤンネル効果が生じるおそれがある。したがってLを
小さくすることについては制約がある。他方チャンネル
の幅wを犬キくすると−っのトランジスタの占める面積
が大きくなり、高集積化の要求に反することになる。
縁膜の土に面状に設けられている。ところで、MOS・
ICにおいて速度を速くするにはチャンネル部分の長さ
Li短かくするが、チーヤンネルの幅wを広くとるがす
ればよいことが知られている。しかしチャンネルの長さ
Lは、余り小さくするとソース領域とドレイン領域とが
近接しすぎてパンチスルーがおき、いゎゆゐショートチ
ーヤンネル効果が生じるおそれがある。したがってLを
小さくすることについては制約がある。他方チャンネル
の幅wを犬キくすると−っのトランジスタの占める面積
が大きくなり、高集積化の要求に反することになる。
この発明はゲート電極を筒状に形成し、筒内の半導体部
分をチャンネルとすることにより、高集積化t1511
1害することなく、高速化′kにがることができるMO
8型半導体装置を提供するものである。
分をチャンネルとすることにより、高集積化t1511
1害することなく、高速化′kにがることができるMO
8型半導体装置を提供するものである。
本発明の実施例を製造工程會追って説明する。
第1図示のようにシリコン基板1に−R目(D 凹部2
およびその中にさらに2段目の凹部3才設ける。深さに
一段目の凹部2がシリコン基板1がら約05μ、2段目
の凹部3が前記一段目の四部2からさらに0.2〜0.
3μ程となっている。このような凹部2.5?設けたシ
リコン基板1に酸素イオンを打込む。シリコン基板1の
表面から0.1〜03μのところに酸素イオン層4が出
来る、つぎにシリコン基板1の凹部6にスパッタリング
により0.2μ〜0.3μの厚さでモリブデン5ヶ設け
る。
およびその中にさらに2段目の凹部3才設ける。深さに
一段目の凹部2がシリコン基板1がら約05μ、2段目
の凹部3が前記一段目の四部2からさらに0.2〜0.
3μ程となっている。このような凹部2.5?設けたシ
リコン基板1に酸素イオンを打込む。シリコン基板1の
表面から0.1〜03μのところに酸素イオン層4が出
来る、つぎにシリコン基板1の凹部6にスパッタリング
により0.2μ〜0.3μの厚さでモリブデン5ヶ設け
る。
このモリブデン5は両端に立上56.7.y形成した断
面U字状のものである(第2A図、第2B図)、これを
窒素雰囲気中でアニールすると、モリブデン5は拡散し
てモリブデンシリサイド8となる。
面U字状のものである(第2A図、第2B図)、これを
窒素雰囲気中でアニールすると、モリブデン5は拡散し
てモリブデンシリサイド8となる。
また酸素イオン層4のところが810.の酸化lI@9
と々す、モリブデンシリサイド8の周りにも酸化膜9が
形成され、モリブデン5ケ設ド8はシリコン基板1と非
接触に保たれる(第3図A、$3図B)。つぎに酸素雰
囲気で加熱して表面に酸化膜を形成し、エツチングで上
記モリブデンシリサイド8の表面に酸化膜10を形成す
る(第4図A・第4図B)。このような処理の後上記凹
部にエビタキシーヤル戚長でシリコンの半導体11を形
成する。そして上記モリブデンシリサイド8の両立上上
りの内側の酸化膜10と連らなる位置に酸化膜12を形
成する(第5A図、第5B図)。この′酸化膜10の上
に、上記モリブデンシリサイド8と連続的にスパッタリ
ングでモリブデンシリサイド13七形成し、その土を酸
化膜14で被頃する(第6A図、第6B図)。モリブデ
ンシリサイド8とモリブデンシリサイド15とは連続的
に形成され筒状のゲート電極15となり、またその内側
の酸化膜10と酸化膜12とはゲート絶縁膜16となる
。つぎに上記エビタキシーヤル層11に、上記酸化膜1
4をマスクとして利用してイオンを打込んで、ソース領
域17およびドレイン領域18をつくる。この上に酸化
膜19.アルミ配線20゜PSG保護膜21″fe設け
てMO8型半導体装置を完成する。半導体11の筒状の
ゲート電極15内の部分にチャンネルとして作用するこ
とになる(第7A図、第7B図)。
と々す、モリブデンシリサイド8の周りにも酸化膜9が
形成され、モリブデン5ケ設ド8はシリコン基板1と非
接触に保たれる(第3図A、$3図B)。つぎに酸素雰
囲気で加熱して表面に酸化膜を形成し、エツチングで上
記モリブデンシリサイド8の表面に酸化膜10を形成す
る(第4図A・第4図B)。このような処理の後上記凹
部にエビタキシーヤル戚長でシリコンの半導体11を形
成する。そして上記モリブデンシリサイド8の両立上上
りの内側の酸化膜10と連らなる位置に酸化膜12を形
成する(第5A図、第5B図)。この′酸化膜10の上
に、上記モリブデンシリサイド8と連続的にスパッタリ
ングでモリブデンシリサイド13七形成し、その土を酸
化膜14で被頃する(第6A図、第6B図)。モリブデ
ンシリサイド8とモリブデンシリサイド15とは連続的
に形成され筒状のゲート電極15となり、またその内側
の酸化膜10と酸化膜12とはゲート絶縁膜16となる
。つぎに上記エビタキシーヤル層11に、上記酸化膜1
4をマスクとして利用してイオンを打込んで、ソース領
域17およびドレイン領域18をつくる。この上に酸化
膜19.アルミ配線20゜PSG保護膜21″fe設け
てMO8型半導体装置を完成する。半導体11の筒状の
ゲート電極15内の部分にチャンネルとして作用するこ
とになる(第7A図、第7B図)。
なお製造方法は上記のものに限らないことはいうまでも
ない。
ない。
以上のように本発明においては、ゲート電極が筒状に形
成され、その内側にゲート絶縁膜が形成され、さらに筒
内の半導体がチーヤンネルとして作用するので、チャン
ネルの幅Wが大きくなったと同じことになり、高集積化
を妨げずに高速化勿はかることができる。
成され、その内側にゲート絶縁膜が形成され、さらに筒
内の半導体がチーヤンネルとして作用するので、チャン
ネルの幅Wが大きくなったと同じことになり、高集積化
を妨げずに高速化勿はかることができる。
図面は本発明の実施例を示し、第1図は凹部を形成した
シリコン基板の要部斜視図%再2A〜記zA図はそれぞ
れ、第1図A−A線における製造工程説明図、第2B−
第7B図はそれぞれ第1図B−B線における製造工程説
明図である、15・・・ゲート電極 16・・・ゲート
絶縁膜17・・・ソース領域 18・・・ドレイン領域
以 上 特許出顧へ 株式会社 14工合 代理人 弁理士 最 上 務 第1図 第5A図 第5B図 手続補正書(方式) %式% 1 事件の表示 昭和58年 特許願 第215675号2 発明の名称 MO8型半導体装置 3 補正をする者 日本プレシジョン・サーキツツ 株式会社ノ104東京
都中央区京橋二丁目6番21号株式会社服部セイコー内
) 5 補正命令の日付 昭和59年 2月28日 (発送日) 6 補正の対象 明1llll書の図面の簡単な説明の欄7 補正の内容 (1)明m瘤第5頁第8行〜第11行 「第2A〜第7Δ図は・・・・・・・・・である。」を
つぎのとおり補正する。 「第2A図、第3A図、第4A図、第5A図、第6A図
および第7A図は第1図示のシリコン基板をA−AMで
見た状態での製造工程説明図、第2B図、第3B図、第
4B図、第5B図、第6B図および第7B図は第1図示
のシリコン基板をB−B線で見た状態での製造工程説明
図である。」以 上
シリコン基板の要部斜視図%再2A〜記zA図はそれぞ
れ、第1図A−A線における製造工程説明図、第2B−
第7B図はそれぞれ第1図B−B線における製造工程説
明図である、15・・・ゲート電極 16・・・ゲート
絶縁膜17・・・ソース領域 18・・・ドレイン領域
以 上 特許出顧へ 株式会社 14工合 代理人 弁理士 最 上 務 第1図 第5A図 第5B図 手続補正書(方式) %式% 1 事件の表示 昭和58年 特許願 第215675号2 発明の名称 MO8型半導体装置 3 補正をする者 日本プレシジョン・サーキツツ 株式会社ノ104東京
都中央区京橋二丁目6番21号株式会社服部セイコー内
) 5 補正命令の日付 昭和59年 2月28日 (発送日) 6 補正の対象 明1llll書の図面の簡単な説明の欄7 補正の内容 (1)明m瘤第5頁第8行〜第11行 「第2A〜第7Δ図は・・・・・・・・・である。」を
つぎのとおり補正する。 「第2A図、第3A図、第4A図、第5A図、第6A図
および第7A図は第1図示のシリコン基板をA−AMで
見た状態での製造工程説明図、第2B図、第3B図、第
4B図、第5B図、第6B図および第7B図は第1図示
のシリコン基板をB−B線で見た状態での製造工程説明
図である。」以 上
Claims (1)
- 【特許請求の範囲】 m ゲート電極全筒状に形成したことを%徴とす6 M
OS 11i9半導体装{鉦。 (2) ゲート電極全筒状に形成し、上記ゲート電極の
表面を酸化膜で被覆して上記筒状の内周面會ゲート絶縁
膜とし、上記ゲート電極の筒内の半導体部分をチャンネ
ルとし、上記筒状のゲート電極の開口部の両外側の半導
体部分音それぞれソース領域およびドレイン領域とした
特許請求の範囲第1項のMO8型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21567583A JPS60107861A (ja) | 1983-11-16 | 1983-11-16 | Mos型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21567583A JPS60107861A (ja) | 1983-11-16 | 1983-11-16 | Mos型半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60107861A true JPS60107861A (ja) | 1985-06-13 |
Family
ID=16676298
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21567583A Pending JPS60107861A (ja) | 1983-11-16 | 1983-11-16 | Mos型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60107861A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0354865A (ja) * | 1989-07-24 | 1991-03-08 | Sharp Corp | 薄膜電界効果トランジスタ及びその製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6017964A (ja) * | 1983-07-11 | 1985-01-29 | Toshiba Corp | 半導体装置 |
-
1983
- 1983-11-16 JP JP21567583A patent/JPS60107861A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6017964A (ja) * | 1983-07-11 | 1985-01-29 | Toshiba Corp | 半導体装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0354865A (ja) * | 1989-07-24 | 1991-03-08 | Sharp Corp | 薄膜電界効果トランジスタ及びその製造方法 |
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