JPS60107861A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPS60107861A JPS60107861A JP21567583A JP21567583A JPS60107861A JP S60107861 A JPS60107861 A JP S60107861A JP 21567583 A JP21567583 A JP 21567583A JP 21567583 A JP21567583 A JP 21567583A JP S60107861 A JPS60107861 A JP S60107861A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＭＯ８型半導体装置に関するものである。
従来ＭＯ８型半導体装置においてゲート電極はゲート絶
縁膜の土に面状に設けられている。ところで、ＭＯＳ・
ＩＣにおいて速度を速くするにはチャンネル部分の長さ
Ｌｉ短かくするが、チーヤンネルの幅ｗを広くとるがす
ればよいことが知られている。しかしチャンネルの長さ
Ｌは、余り小さくするとソース領域とドレイン領域とが
近接しすぎてパンチスルーがおき、いゎゆゐショートチ
ーヤンネル効果が生じるおそれがある。したがってＬを
小さくすることについては制約がある。他方チャンネル
の幅ｗを犬キくすると−っのトランジスタの占める面積
が大きくなり、高集積化の要求に反することになる。
縁膜の土に面状に設けられている。ところで、ＭＯＳ・
ＩＣにおいて速度を速くするにはチャンネル部分の長さ
Ｌｉ短かくするが、チーヤンネルの幅ｗを広くとるがす
ればよいことが知られている。しかしチャンネルの長さ
Ｌは、余り小さくするとソース領域とドレイン領域とが
近接しすぎてパンチスルーがおき、いゎゆゐショートチ
ーヤンネル効果が生じるおそれがある。したがってＬを
小さくすることについては制約がある。他方チャンネル
の幅ｗを犬キくすると−っのトランジスタの占める面積
が大きくなり、高集積化の要求に反することになる。
この発明はゲート電極を筒状に形成し、筒内の半導体部
分をチャンネルとすることにより、高集積化ｔ１５１１
１害することなく、高速化′ｋにがることができるＭＯ
８型半導体装置を提供するものである。
分をチャンネルとすることにより、高集積化ｔ１５１１
１害することなく、高速化′ｋにがることができるＭＯ
８型半導体装置を提供するものである。
本発明の実施例を製造工程會追って説明する。
第１図示のようにシリコン基板１に−Ｒ目（Ｄ 凹部２
およびその中にさらに２段目の凹部３才設ける。深さに
一段目の凹部２がシリコン基板１がら約０５μ、２段目
の凹部３が前記一段目の四部２からさらに０．２〜０．
３μ程となっている。このような凹部２．５？設けたシ
リコン基板１に酸素イオンを打込む。シリコン基板１の
表面から０．１〜０３μのところに酸素イオン層４が出
来る、つぎにシリコン基板１の凹部６にスパッタリング
により０．２μ〜０．３μの厚さでモリブデン５ヶ設け
る。
およびその中にさらに２段目の凹部３才設ける。深さに
一段目の凹部２がシリコン基板１がら約０５μ、２段目
の凹部３が前記一段目の四部２からさらに０．２〜０．
３μ程となっている。このような凹部２．５？設けたシ
リコン基板１に酸素イオンを打込む。シリコン基板１の
表面から０．１〜０３μのところに酸素イオン層４が出
来る、つぎにシリコン基板１の凹部６にスパッタリング
により０．２μ〜０．３μの厚さでモリブデン５ヶ設け
る。
このモリブデン５は両端に立上５６．７．ｙ形成した断
面Ｕ字状のものである（第２Ａ図、第２Ｂ図）、これを
窒素雰囲気中でアニールすると、モリブデン５は拡散し
てモリブデンシリサイド８となる。
面Ｕ字状のものである（第２Ａ図、第２Ｂ図）、これを
窒素雰囲気中でアニールすると、モリブデン５は拡散し
てモリブデンシリサイド８となる。
また酸素イオン層４のところが８１０．の酸化ｌＩ＠９
と々す、モリブデンシリサイド８の周りにも酸化膜９が
形成され、モリブデン５ケ設ド８はシリコン基板１と非
接触に保たれる（第３図Ａ、＄３図Ｂ）。つぎに酸素雰
囲気で加熱して表面に酸化膜を形成し、エツチングで上
記モリブデンシリサイド８の表面に酸化膜１０を形成す
る（第４図Ａ・第４図Ｂ）。このような処理の後上記凹
部にエビタキシーヤル戚長でシリコンの半導体１１を形
成する。そして上記モリブデンシリサイド８の両立上上
りの内側の酸化膜１０と連らなる位置に酸化膜１２を形
成する（第５Ａ図、第５Ｂ図）。この′酸化膜１０の上
に、上記モリブデンシリサイド８と連続的にスパッタリ
ングでモリブデンシリサイド１３七形成し、その土を酸
化膜１４で被頃する（第６Ａ図、第６Ｂ図）。モリブデ
ンシリサイド８とモリブデンシリサイド１５とは連続的
に形成され筒状のゲート電極１５となり、またその内側
の酸化膜１０と酸化膜１２とはゲート絶縁膜１６となる
。つぎに上記エビタキシーヤル層１１に、上記酸化膜１
４をマスクとして利用してイオンを打込んで、ソース領
域１７およびドレイン領域１８をつくる。この上に酸化
膜１９．アルミ配線２０゜ＰＳＧ保護膜２１″ｆｅ設け
てＭＯ８型半導体装置を完成する。半導体１１の筒状の
ゲート電極１５内の部分にチャンネルとして作用するこ
とになる（第７Ａ図、第７Ｂ図）。
と々す、モリブデンシリサイド８の周りにも酸化膜９が
形成され、モリブデン５ケ設ド８はシリコン基板１と非
接触に保たれる（第３図Ａ、＄３図Ｂ）。つぎに酸素雰
囲気で加熱して表面に酸化膜を形成し、エツチングで上
記モリブデンシリサイド８の表面に酸化膜１０を形成す
る（第４図Ａ・第４図Ｂ）。このような処理の後上記凹
部にエビタキシーヤル戚長でシリコンの半導体１１を形
成する。そして上記モリブデンシリサイド８の両立上上
りの内側の酸化膜１０と連らなる位置に酸化膜１２を形
成する（第５Ａ図、第５Ｂ図）。この′酸化膜１０の上
に、上記モリブデンシリサイド８と連続的にスパッタリ
ングでモリブデンシリサイド１３七形成し、その土を酸
化膜１４で被頃する（第６Ａ図、第６Ｂ図）。モリブデ
ンシリサイド８とモリブデンシリサイド１５とは連続的
に形成され筒状のゲート電極１５となり、またその内側
の酸化膜１０と酸化膜１２とはゲート絶縁膜１６となる
。つぎに上記エビタキシーヤル層１１に、上記酸化膜１
４をマスクとして利用してイオンを打込んで、ソース領
域１７およびドレイン領域１８をつくる。この上に酸化
膜１９．アルミ配線２０゜ＰＳＧ保護膜２１″ｆｅ設け
てＭＯ８型半導体装置を完成する。半導体１１の筒状の
ゲート電極１５内の部分にチャンネルとして作用するこ
とになる（第７Ａ図、第７Ｂ図）。
なお製造方法は上記のものに限らないことはいうまでも
ない。
ない。
以上のように本発明においては、ゲート電極が筒状に形
成され、その内側にゲート絶縁膜が形成され、さらに筒
内の半導体がチーヤンネルとして作用するので、チャン
ネルの幅Ｗが大きくなったと同じことになり、高集積化
を妨げずに高速化勿はかることができる。
成され、その内側にゲート絶縁膜が形成され、さらに筒
内の半導体がチーヤンネルとして作用するので、チャン
ネルの幅Ｗが大きくなったと同じことになり、高集積化
を妨げずに高速化勿はかることができる。
図面は本発明の実施例を示し、第１図は凹部を形成した
シリコン基板の要部斜視図％再２Ａ〜記ｚＡ図はそれぞ
れ、第１図Ａ−Ａ線における製造工程説明図、第２Ｂ−
第７Ｂ図はそれぞれ第１図Ｂ−Ｂ線における製造工程説
明図である、１５・・・ゲート電極 １６・・・ゲート
絶縁膜１７・・・ソース領域 １８・・・ドレイン領域
以 上 特許出顧へ 株式会社 １４工合 代理人 弁理士 最 上 務 第１図 第５Ａ図 第５Ｂ図 手続補正書（方式） ％式％ １ 事件の表示 昭和５８年 特許願 第２１５６７５号２ 発明の名称 ＭＯ８型半導体装置 ３ 補正をする者 日本プレシジョン・サーキツツ 株式会社ノ１０４東京
都中央区京橋二丁目６番２１号株式会社服部セイコー内
） ５ 補正命令の日付 昭和５９年 ２月２８日 （発送日） ６ 補正の対象 明１ｌｌｌｌ書の図面の簡単な説明の欄７ 補正の内容 （１）明ｍ瘤第５頁第８行〜第１１行 「第２Ａ〜第７Δ図は・・・・・・・・・である。」を
つぎのとおり補正する。 「第２Ａ図、第３Ａ図、第４Ａ図、第５Ａ図、第６Ａ図
および第７Ａ図は第１図示のシリコン基板をＡ−ＡＭで
見た状態での製造工程説明図、第２Ｂ図、第３Ｂ図、第
４Ｂ図、第５Ｂ図、第６Ｂ図および第７Ｂ図は第１図示
のシリコン基板をＢ−Ｂ線で見た状態での製造工程説明
図である。」以 上
シリコン基板の要部斜視図％再２Ａ〜記ｚＡ図はそれぞ
れ、第１図Ａ−Ａ線における製造工程説明図、第２Ｂ−
第７Ｂ図はそれぞれ第１図Ｂ−Ｂ線における製造工程説
明図である、１５・・・ゲート電極 １６・・・ゲート
絶縁膜１７・・・ソース領域 １８・・・ドレイン領域
以 上 特許出顧へ 株式会社 １４工合 代理人 弁理士 最 上 務 第１図 第５Ａ図 第５Ｂ図 手続補正書（方式） ％式％ １ 事件の表示 昭和５８年 特許願 第２１５６７５号２ 発明の名称 ＭＯ８型半導体装置 ３ 補正をする者 日本プレシジョン・サーキツツ 株式会社ノ１０４東京
都中央区京橋二丁目６番２１号株式会社服部セイコー内
） ５ 補正命令の日付 昭和５９年 ２月２８日 （発送日） ６ 補正の対象 明１ｌｌｌｌ書の図面の簡単な説明の欄７ 補正の内容 （１）明ｍ瘤第５頁第８行〜第１１行 「第２Ａ〜第７Δ図は・・・・・・・・・である。」を
つぎのとおり補正する。 「第２Ａ図、第３Ａ図、第４Ａ図、第５Ａ図、第６Ａ図
および第７Ａ図は第１図示のシリコン基板をＡ−ＡＭで
見た状態での製造工程説明図、第２Ｂ図、第３Ｂ図、第
４Ｂ図、第５Ｂ図、第６Ｂ図および第７Ｂ図は第１図示
のシリコン基板をＢ−Ｂ線で見た状態での製造工程説明
図である。」以 上
Claims (1)
- 【特許請求の範囲】 ｍ ゲート電極全筒状に形成したことを％徴とす６ Ｍ
ＯＳ １１ｉ９半導体装｛鉦。 （２） ゲート電極全筒状に形成し、上記ゲート電極の
表面を酸化膜で被覆して上記筒状の内周面會ゲート絶縁
膜とし、上記ゲート電極の筒内の半導体部分をチャンネ
ルとし、上記筒状のゲート電極の開口部の両外側の半導
体部分音それぞれソース領域およびドレイン領域とした
特許請求の範囲第１項のＭＯ８型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21567583A JPS60107861A (ja) | 1983-11-16 | 1983-11-16 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21567583A JPS60107861A (ja) | 1983-11-16 | 1983-11-16 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60107861A true JPS60107861A (ja) | 1985-06-13 |
Family
ID=16676298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21567583A Pending JPS60107861A (ja) | 1983-11-16 | 1983-11-16 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60107861A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0354865A (ja) * | 1989-07-24 | 1991-03-08 | Sharp Corp | 薄膜電界効果トランジスタ及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6017964A (ja) * | 1983-07-11 | 1985-01-29 | Toshiba Corp | 半導体装置 |
-
1983
- 1983-11-16 JP JP21567583A patent/JPS60107861A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6017964A (ja) * | 1983-07-11 | 1985-01-29 | Toshiba Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0354865A (ja) * | 1989-07-24 | 1991-03-08 | Sharp Corp | 薄膜電界効果トランジスタ及びその製造方法 |
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