JPS6249667A - Ｎチヤンネルｍｏｓトランジスタおよびその製造方法 - Google Patents
Ｎチヤンネルｍｏｓトランジスタおよびその製造方法Info
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- JPS6249667A JPS6249667A JP61140430A JP14043086A JPS6249667A JP S6249667 A JPS6249667 A JP S6249667A JP 61140430 A JP61140430 A JP 61140430A JP 14043086 A JP14043086 A JP 14043086A JP S6249667 A JPS6249667 A JP S6249667A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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-
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は突き抜は効果を制限したＮチャンネルＭＯ５）
ランジスタおよびその製造方法に関するものである。
ランジスタおよびその製造方法に関するものである。
突き抜は効果とは、ソースとドレイン領域との間の直接
伝導を意味する。この直接伝導はトランジスタにとって
供給電圧が大きすぎるとき、ソースおよびドレインに近
いインプラントゾ−ンの相互作用によって生ずる。
伝導を意味する。この直接伝導はトランジスタにとって
供給電圧が大きすぎるとき、ソースおよびドレインに近
いインプラントゾ−ンの相互作用によって生ずる。
現在の傾向は、相対的に高い供給電圧（５ボルト）を保
持するためにきわめて小さなＮチャンネルトランジスタ
（１，５μｍ）を用いることである。
持するためにきわめて小さなＮチャンネルトランジスタ
（１，５μｍ）を用いることである。
通常の構造と方法で作られたこの大きさのトランジスタ
（ＮＭＯ５Ｌタイプ）は、供給電圧に近い突き抜は電圧
を持っている。したがって、突き抜けの発生する可能性
がきわめて高い。
（ＮＭＯ５Ｌタイプ）は、供給電圧に近い突き抜は電圧
を持っている。したがって、突き抜けの発生する可能性
がきわめて高い。
この情況は、サブストレート中のドープ濃度を増加する
ことで改善することができない。その理由は、他の見地
からＭＯＳデバイスにとって有害な影響が現れることが
知られているからで−ある。
ことで改善することができない。その理由は、他の見地
からＭＯＳデバイスにとって有害な影響が現れることが
知られているからで−ある。
一つの知られた妥協的解決は、サブストレートの残りの
部分はそのままにしてジヨイントの間、ソースおよびド
レイン領域の間のゾーン中だけＰドーピングを増加する
ことである。これは、所望の深さの層を高い濃度に上げ
るために２つの異なるエネルギで、ボロンを特別に２回
のインプラントを行なうことである。しかしながら、こ
れは、基本的に不満足な解決策である。
部分はそのままにしてジヨイントの間、ソースおよびド
レイン領域の間のゾーン中だけＰドーピングを増加する
ことである。これは、所望の深さの層を高い濃度に上げ
るために２つの異なるエネルギで、ボロンを特別に２回
のインプラントを行なうことである。しかしながら、こ
れは、基本的に不満足な解決策である。
何故なら、もし、高ドープ表面層が余りに薄いと、サブ
ストレートのひかえ目にドープした部分、（それは可能
な相互作用および深い所で突き抜は電流の通路となる）
に広いエンプティゾーンを含ませることができない。も
し、高濃度ゾーンを深くすると、高くドープしたサブス
トレートの使用を妨げるという欠点に戻ることになる。
ストレートのひかえ目にドープした部分、（それは可能
な相互作用および深い所で突き抜は電流の通路となる）
に広いエンプティゾーンを含ませることができない。も
し、高濃度ゾーンを深くすると、高くドープしたサブス
トレートの使用を妨げるという欠点に戻ることになる。
又、ソースおよびドレイン領域の周囲のＰドープの濃度
を高くし、従ってＤ−ＭＯＳタイプ構造を作り、２つの
領域の間で相互作用が起させることも知られている。し
かしながら、この場合は異なるＰドーピングで隣接する
２つの結合領域の間の表面形成がある。この異なるＰド
ーピングは、制御電圧およびしきい値電圧決定問題を起
す。
を高くし、従ってＤ−ＭＯＳタイプ構造を作り、２つの
領域の間で相互作用が起させることも知られている。し
かしながら、この場合は異なるＰドーピングで隣接する
２つの結合領域の間の表面形成がある。この異なるＰド
ーピングは、制御電圧およびしきい値電圧決定問題を起
す。
この技術の状態にかんがみ、本発明の目的は、突き抜は
効果の著しい制限、叩ち公知の解決策の欠点を持たない
で、しかもソースおよびドレイン領域間を直接に導通す
るための開始電圧を高くすることを可能としたＮチャン
ネルＭＯＳトランジスタを提供することにある。
効果の著しい制限、叩ち公知の解決策の欠点を持たない
で、しかもソースおよびドレイン領域間を直接に導通す
るための開始電圧を高くすることを可能としたＮチャン
ネルＭＯＳトランジスタを提供することにある。
（発明の構成）
本発明によれば、前記目的は、低いＰドーピングおよび
前記サブストレートの表面ゾーンによって分けられたＮ
ドーピングのソースおよびドレインの２つの領域から成
り、Ｎチャンネルがソースおよびドレインの前記２つの
領域および前記領域の囲りの深いゾーンの間のサブスト
レートの前記表面ゾーンが高濃度Ｐドーピングがインプ
ラントされていることを特徴とするＮチャンネルＭＯＳ
トランジスタによって達成される。
前記サブストレートの表面ゾーンによって分けられたＮ
ドーピングのソースおよびドレインの２つの領域から成
り、Ｎチャンネルがソースおよびドレインの前記２つの
領域および前記領域の囲りの深いゾーンの間のサブスト
レートの前記表面ゾーンが高濃度Ｐドーピングがインプ
ラントされていることを特徴とするＮチャンネルＭＯＳ
トランジスタによって達成される。
本発明のデバイスは、その表面に、ソースおよびドレイ
ンの間のサブストレートゾーンに均一なＰドープ濃度を
有し、しかも拡張されたインプラントゾーンとするため
に、ソースおよびドレイン領域の周囲を高濃度Ｐドープ
としたゾーンを有している。
ンの間のサブストレートゾーンに均一なＰドープ濃度を
有し、しかも拡張されたインプラントゾーンとするため
に、ソースおよびドレイン領域の周囲を高濃度Ｐドープ
としたゾーンを有している。
又、前記本発明のＮチャンネルＭＯＳトランジスタを製
造する方法は、フィールド酸化物（２）で上を覆った低
Ｐ″″ ドーピングしたサブストレーＨ１）を用意し、
前記サブストレート（１）の表面部分に高濃度Ｐドープ
（７）をインプラントし、Ｐドーピングした前記サブス
トレート部分の中央ゾーン上にゲート領域（８）を重ね
、前記ゲート領域（８）の横、かつサブストレートの前
記表面部分中のＰドープ（７）の前記インプラントの下
方にドープＰ（９）の深いインプラントを行ない、サブ
ストレートの前記中央ゾーン、かつＰドープの前記深い
インプラントの上にＮドープ（１０，１１）をインプラ
ントすることを特徴とするものである。
造する方法は、フィールド酸化物（２）で上を覆った低
Ｐ″″ ドーピングしたサブストレーＨ１）を用意し、
前記サブストレート（１）の表面部分に高濃度Ｐドープ
（７）をインプラントし、Ｐドーピングした前記サブス
トレート部分の中央ゾーン上にゲート領域（８）を重ね
、前記ゲート領域（８）の横、かつサブストレートの前
記表面部分中のＰドープ（７）の前記インプラントの下
方にドープＰ（９）の深いインプラントを行ない、サブ
ストレートの前記中央ゾーン、かつＰドープの前記深い
インプラントの上にＮドープ（１０，１１）をインプラ
ントすることを特徴とするものである。
又、前記発明方法の変形として低ドーブドレイン（ＬＤ
Ｄ） トランジスタを得る方法は、ゲート領域（８）
を形成した後に、該ゲート領域（８）の横にスペーサ（
１２）を形成し、該スペーサ（１２）の横、かつＰドー
プの深いインプラント（９）のサブストレート（１）中
にＮ十のインプラント（１３）を行なうことを特徴とす
るものである。
Ｄ） トランジスタを得る方法は、ゲート領域（８）
を形成した後に、該ゲート領域（８）の横にスペーサ（
１２）を形成し、該スペーサ（１２）の横、かつＰドー
プの深いインプラント（９）のサブストレート（１）中
にＮ十のインプラント（１３）を行なうことを特徴とす
るものである。
添付の図面を対照して、以下に実施例によって本発明の
詳細な説明する。
詳細な説明する。
第１図〜第６図は、通常の構成で本発明に′より突き抜
は効果の必要な制限をしたＮチャンネルＭＯＳトランジ
スタを形成する方法の各ステップを示しており、第７図
および第８図は前記要件を具えたＬＤＤ ）ランジスタ
を形成するために上記方法を変形した実施例を示す。
は効果の必要な制限をしたＮチャンネルＭＯＳトランジ
スタを形成する方法の各ステップを示しており、第７図
および第８図は前記要件を具えたＬＤＤ ）ランジスタ
を形成するために上記方法を変形した実施例を示す。
第１図に示す低Ｐ−ドーピングのサブストレート１は、
予備的に酸化ケイ素層２および窒化ケイ素層３でデポジ
ットされている。
予備的に酸化ケイ素層２および窒化ケイ素層３でデポジ
ットされている。
エツチング手段および特定のフォトエツチングによるマ
スクの助けで形成された酸化物−窒化物の２重の層２−
３は、第２図に十記号によって示されたインシュレーテ
ィングボロンをインプラントしたわきの部分の制限され
た領域に限定されている。
スクの助けで形成された酸化物−窒化物の２重の層２−
３は、第２図に十記号によって示されたインシュレーテ
ィングボロンをインプラントしたわきの部分の制限され
た領域に限定されている。
次いで、フィールド酸化、残留窒化物の除去およびゲー
ト酸化が、第３図に示す構造を得るために行なわれる。
ト酸化が、第３図に示す構造を得るために行なわれる。
その構造はインシュレーティングインプラント４および
フィールド酸化物と呼ばれる拡張した領域６を伴った酸
化ケイ素の層５を持つ低Ｐ−ドーピングサブストレート
１から成るものである。
フィールド酸化物と呼ばれる拡張した領域６を伴った酸
化ケイ素の層５を持つ低Ｐ−ドーピングサブストレート
１から成るものである。
次いで、フィールド酸化物６の間のサブストレート１の
ゾーンは、チャンネルボロン７ （高濃度Ｐドーピング
）のインプラントおよびポリシリコンの層８のデポジッ
トが行なわれる。（第４図） 第５図に示すように、エツチングおよび所定のフォトレ
ジストマスキングの助けで、ポリシリコン８は、図に示
すように残されたポリシリコン８に限定された中央のゲ
ート領域の外側が除去され、そして酸化物領域６はサブ
ストレートｌ中に深（しみ込む高エネルギかつ高濃度ボ
ロン９ （Ｐドーピング）のインプラントが行なわれ
る。インプラントエネルギは、先に行なったインプラン
ト７よりも深く達するような方法が選ばれる。
ゾーンは、チャンネルボロン７ （高濃度Ｐドーピング
）のインプラントおよびポリシリコンの層８のデポジッ
トが行なわれる。（第４図） 第５図に示すように、エツチングおよび所定のフォトレ
ジストマスキングの助けで、ポリシリコン８は、図に示
すように残されたポリシリコン８に限定された中央のゲ
ート領域の外側が除去され、そして酸化物領域６はサブ
ストレートｌ中に深（しみ込む高エネルギかつ高濃度ボ
ロン９ （Ｐドーピング）のインプラントが行なわれ
る。インプラントエネルギは、先に行なったインプラン
ト７よりも深く達するような方法が選ばれる。
最後に再び前記領域の間に、ヒ素のインプラントがソー
スおよびドレイン領域１０および１１を形成するために
行なわれ、第６図に示されている構造が作られる。
スおよびドレイン領域１０および１１を形成するために
行なわれ、第６図に示されている構造が作られる。
この構造によればソースおよびドレインの２つの領域１
０および１１の間のサブストレートのゾーン７は、高い
Ｐドーピングを持ち、そして前記領域１０および１１の
周囲のゾーン７は、同様の方法でドープされる。これは
突き抜は効果を制限し、又同時に正規的電気特性の保存
、特にしきい値電圧の制御と設定を確実にする。
０および１１の間のサブストレートのゾーン７は、高い
Ｐドーピングを持ち、そして前記領域１０および１１の
周囲のゾーン７は、同様の方法でドープされる。これは
突き抜は効果を制限し、又同時に正規的電気特性の保存
、特にしきい値電圧の制御と設定を確実にする。
第６図に示されたトランジスタは、第４図のステップま
では従来の方法によって得られた後のプロセスの後に得
られる。そしてこれに続く新規な段階は、本発明にした
がって導入された突き抜は効果の制限は別として、基本
的には従来のタイプのＮチャンネルＭＯＳトランジスタ
での構成のものである。
では従来の方法によって得られた後のプロセスの後に得
られる。そしてこれに続く新規な段階は、本発明にした
がって導入された突き抜は効果の制限は別として、基本
的には従来のタイプのＮチャンネルＭＯＳトランジスタ
での構成のものである。
しかしながら、ＬＤＤ （低ドープのドレイン）トラン
ジスタに本発明の原理を応用することができる。第６図
に示された段階の後、このＬＤＤトランジスタは他の高
濃度ヒ素プランテーション１３（Ｎ”）を実行する側で
、酸化ケイ素側スペーサ１２（第７図）を持つ。この方
法で第８図に示される最終構造が得られる。
ジスタに本発明の原理を応用することができる。第６図
に示された段階の後、このＬＤＤトランジスタは他の高
濃度ヒ素プランテーション１３（Ｎ”）を実行する側で
、酸化ケイ素側スペーサ１２（第７図）を持つ。この方
法で第８図に示される最終構造が得られる。
図を参照して説明した方法は、ＣＭＯ３技術におけるＮ
チャンネルトランジスタを得るために完全に適用可能で
あって、その際第５〜６図に示した本発明方法の主なス
テップがすべて適用できる。
チャンネルトランジスタを得るために完全に適用可能で
あって、その際第５〜６図に示した本発明方法の主なス
テップがすべて適用できる。
本発明によるデバイスは、前記説明の２つの公知の解決
策の示唆する特定かつ有利な結合の所産であることは明
らかである。本件では、ソ−スおよびドレイン領域間の
ゾーンの深い所に前記高濃度のドープを施すことによっ
て、前記領域の囲りの前記の高いドープ濃度がチャンネ
ル領域中の表面濃度が変ったり不均一となったりするこ
とから防いでいる。それ故、しきい値電圧は、具合よく
限界を定めることができ、かつ、容易に制御することが
できる。
策の示唆する特定かつ有利な結合の所産であることは明
らかである。本件では、ソ−スおよびドレイン領域間の
ゾーンの深い所に前記高濃度のドープを施すことによっ
て、前記領域の囲りの前記の高いドープ濃度がチャンネ
ル領域中の表面濃度が変ったり不均一となったりするこ
とから防いでいる。それ故、しきい値電圧は、具合よく
限界を定めることができ、かつ、容易に制御することが
できる。
本発明によるデバイスの革新的特徴は、従来のトランジ
スタに役立つばかりでなく、又よく使われる低ドープド
レイン（ＬＤＤ））ランジスタに役立つものである。こ
のことは、本発明の応用分野をかなり広くすることを可
能とする。
スタに役立つばかりでなく、又よく使われる低ドープド
レイン（ＬＤＤ））ランジスタに役立つものである。こ
のことは、本発明の応用分野をかなり広くすることを可
能とする。
第１図〜第６図は一実施例によるＮチャンネル領域中）
ランジスタを形成する各段階を示す図、第７〜８図はＬ
ＤＤ ）ランジスタを形成するための変形実施例を示す
図である。 １・・・サブストレート、２・・・フィールド酸化物、
７・・・表面ゾーン、８・・・ゲート領域、９・・・深
いゾーン、１０．１１・・・ソースおよびドレインの２
つの＋ 領域、１２・・・スペーサ、１３・・・Ｎ ドープのイ
ンプラント。
ランジスタを形成する各段階を示す図、第７〜８図はＬ
ＤＤ ）ランジスタを形成するための変形実施例を示す
図である。 １・・・サブストレート、２・・・フィールド酸化物、
７・・・表面ゾーン、８・・・ゲート領域、９・・・深
いゾーン、１０．１１・・・ソースおよびドレインの２
つの＋ 領域、１２・・・スペーサ、１３・・・Ｎ ドープのイ
ンプラント。
Claims (1)
- 【特許請求の範囲】 １、サブストレート（１）が低Ｐドーピングされており
、前記サブストレート（１）の表面ゾーン（７）から分
離されたＮドーピングしたソースとドレインとの２つの
領域（１０、１１）を有し、Ｎチャンネルが前記ドレイ
ン領域（１０、１１）の間のサブストレート（１）の表
面ゾーン（７）と、前記領域（１０、１１）の周囲に深
いゾーン（９）共に高い濃度のＰドーピングでインプラ
ントされていることを特徴とするＮチャンネルＭＯＳト
ランジスタ。 ２、フィールド酸化物（２）で上を覆った低Ｐ＾−ドー
ピングしたサブストレート（１）を用意し、前記サブス
トレート（１）の表面部分に高濃度Ｐドープ（７）をイ
ンプラントし、Ｐドーピングした前記サブストレート部
分の中央ゾーン上にゲート領域（８）を重ね、前記ゲー
ト領域（８）の横、かつサブストレートの前記表面部分
中のＰドープ（７）の前記インプラントの下方にドープ
Ｐ（９）の深いインプラントを行ない、サブストレート
の前記中央ゾーン、かつＰドープの前記深いインプラン
トの上にＮドープ（１０、１１）をインプラントするこ
とを特徴とするＮチャンネルＭＯＳトランジスタの製造
方法。 ３、ゲート領域（８）を形成した後に、該ゲート領域（
８）の横にスペーサ（１２）を形成し、該スペーサ（１
２）の横、かつＰドープ（９）の深いインプラントのサ
ブストレート（１）中にＮ＾＋のインプラント（１３）
を行なうことを特徴とする特許請求の範囲第２項に記載
のＮチャンネルＭＯＳトランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT21201A/85 | 1985-06-19 | ||
| IT8521201A IT1214615B (it) | 1985-06-19 | 1985-06-19 | Transistore mos a canale n con limitazione dell'effetto di perforazione (punch-through) erelativo processo di formazione. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6249667A true JPS6249667A (ja) | 1987-03-04 |
Family
ID=11178292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61140430A Pending JPS6249667A (ja) | 1985-06-19 | 1986-06-18 | Ｎチヤンネルｍｏｓトランジスタおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0209166B1 (ja) |
| JP (1) | JPS6249667A (ja) |
| DE (1) | DE3666645D1 (ja) |
| IT (1) | IT1214615B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012516556A (ja) * | 2009-01-30 | 2012-07-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 減少させられたゲート電極ピッチを有する非対称トランジスタのための段階的なウエル注入 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254537A (ja) * | 1988-08-18 | 1990-02-23 | Seiko Epson Corp | 半導体装置及び半導体装置の製造方法 |
| KR0139773B1 (ko) * | 1992-08-11 | 1998-06-01 | 사또오 후미오 | 반도체 집적 회로 장치 및 그 제조 방법 |
| US5371394A (en) * | 1993-11-15 | 1994-12-06 | Motorola, Inc. | Double implanted laterally diffused MOS device and method thereof |
| WO2010086153A1 (en) * | 2009-01-30 | 2010-08-05 | Advanced Micro Devices, Inc | Graded well implantation for asymmetric transistors having reduced gate electrode pitches |
Citations (2)
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