JPH0430437A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0430437A JPH0430437A JP13645690A JP13645690A JPH0430437A JP H0430437 A JPH0430437 A JP H0430437A JP 13645690 A JP13645690 A JP 13645690A JP 13645690 A JP13645690 A JP 13645690A JP H0430437 A JPH0430437 A JP H0430437A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（り産業上の利用分野
本発明は半導体装置の製造方法に関するものであり、さ
らに詳しく言えば、ポリサイド構造のゲート電極層を有
するＬＤＤ構造ＭＯ５）−ランジスタの製造方法に関す
るものである。
らに詳しく言えば、ポリサイド構造のゲート電極層を有
するＬＤＤ構造ＭＯ５）−ランジスタの製造方法に関す
るものである。
（ロ）従来の技術
近年ＩＭビットダイナミックＲＡＭ等の高集積ＬＳＩに
おいて用いられるＭＯＳトランジスタのチャンネル長は
１μｍ程度に微細化されている。
おいて用いられるＭＯＳトランジスタのチャンネル長は
１μｍ程度に微細化されている。
このような微細化ＭＯＳトランジスタでは、短チャンネ
ル効果の防止のためにいわゆるＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ ）構造が用いられるととも
に、高速動作を可能とするためにゲート電極にはポリサ
イド構造（ポリシリコン層の上に高融点金属シリサイド
層を積層したもの）を用いて、ゲート電極層を低抵抗化
している。
ル効果の防止のためにいわゆるＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ ）構造が用いられるととも
に、高速動作を可能とするためにゲート電極にはポリサ
イド構造（ポリシリコン層の上に高融点金属シリサイド
層を積層したもの）を用いて、ゲート電極層を低抵抗化
している。
この種のＭＯＳトランジスタの製造方法は、たとえば、
特開昭６３−２３７５６６号公報に開示されるものがあ
り、これを第２図Ａ乃至第２図りに示して説明する。
特開昭６３−２３７５６６号公報に開示されるものがあ
り、これを第２図Ａ乃至第２図りに示して説明する。
まず第２図Ａに示す如く、Ｐ型シリコン基板（２１）上
に選択的にフィールド酸化膜＜２２）とこれを除く部分
にゲート酸化膜（２３）を形成する。次いでこのゲート
酸化膜（２３）上にポリサイド構造（たとえばリンネ鈍
物を含有したポリシリコン層（２４）（７）上にＷシリ
サイド層（２５）を積層したもの）のゲート電極層（２
６）を形成する。更に前記基板〈２１）のソース・ドレ
イン領域にイオン注入法によって、Ｎ−層（２７）を形
成する。
に選択的にフィールド酸化膜＜２２）とこれを除く部分
にゲート酸化膜（２３）を形成する。次いでこのゲート
酸化膜（２３）上にポリサイド構造（たとえばリンネ鈍
物を含有したポリシリコン層（２４）（７）上にＷシリ
サイド層（２５）を積層したもの）のゲート電極層（２
６）を形成する。更に前記基板〈２１）のソース・ドレ
イン領域にイオン注入法によって、Ｎ−層（２７）を形
成する。
続いて第２図Ｂに示す如く、全面に導電材より成る導電
層り２８）及び酸化シリコン膜〈２９）を順次堆積する
。
層り２８）及び酸化シリコン膜〈２９）を順次堆積する
。
しかる後に第２図Ｃに示す如く、前記酸化シリコン膜（
２９）をＲＩＥ法によりエツチングして、前記ゲート電
極層り２６）の側壁にサイドウオールスペーサ絶縁膜（
３０）を形成する。
２９）をＲＩＥ法によりエツチングして、前記ゲート電
極層り２６）の側壁にサイドウオールスペーサ絶縁膜（
３０）を形成する。
続いて第２図りに示す如く、前記導電層〈２８）をＲＩ
Ｅ法によりエツチングして、前記サイドウオールスペー
サ絶縁膜（３０）の下方にのみ前記導電層（２８）を残
す。次に前記基板（２１）に高濃度Ａｓ不純物をイオン
注入してＮ′″層（３１）を形成する。
Ｅ法によりエツチングして、前記サイドウオールスペー
サ絶縁膜（３０）の下方にのみ前記導電層（２８）を残
す。次に前記基板（２１）に高濃度Ａｓ不純物をイオン
注入してＮ′″層（３１）を形成する。
このような製造方法によれば、ゲート電極層く２６）は
ポリサイド構造で形成されるので大幅に低抵抗化できる
。また、サイドウオールスペーサ絶縁膜（３０）の下方
にはゲート電極層（２６）と電気的に接続した導電層（
２８）が形成されるので、Ｎ−層〈２７）の抵抗が下が
ってｇｍを高くすることができるとともに、サイドウオ
ールスペーサ絶縁膜（３０）へのホットキャリアの注入
が前記導電層（２８）によって抑えられるので、このホ
ットキャリア注入によるｇｍの初期劣化を軽減できると
いう利点があった。
ポリサイド構造で形成されるので大幅に低抵抗化できる
。また、サイドウオールスペーサ絶縁膜（３０）の下方
にはゲート電極層（２６）と電気的に接続した導電層（
２８）が形成されるので、Ｎ−層〈２７）の抵抗が下が
ってｇｍを高くすることができるとともに、サイドウオ
ールスペーサ絶縁膜（３０）へのホットキャリアの注入
が前記導電層（２８）によって抑えられるので、このホ
ットキャリア注入によるｇｍの初期劣化を軽減できると
いう利点があった。
（ハ）発明が解決しようとする課題
しかしながら、上述した従来方法においては、第２図り
に示す如く、前記導電膜（２８）をＲＩＥ法によってエ
ツチングして、サイドウオールスペーサ絶縁膜（３０）
の下方にのみ前記導電膜（２８）を残す工程において、
必然的にＷシリサイド層（２５）上方の前記導電層（２
８）は除去され、Ｗシリサイド層（２５）が露出した状
態となる。
に示す如く、前記導電膜（２８）をＲＩＥ法によってエ
ツチングして、サイドウオールスペーサ絶縁膜（３０）
の下方にのみ前記導電膜（２８）を残す工程において、
必然的にＷシリサイド層（２５）上方の前記導電層（２
８）は除去され、Ｗシリサイド層（２５）が露出した状
態となる。
このため、その後の酸化処理（例えば、Ｎ＋層（３１）
形成後の再酸化等）はＷシリサイド層（２５）が露出さ
れたままで行なうことになり、Ｗシリサイド層（２５）
の表面が酸化されて表面あれを起こしたり、あるいは酸
化の影響でポリシリコン層（２４）とＷシリサイド層（
２５）がはがれてしまう等の問題点を有していた。
形成後の再酸化等）はＷシリサイド層（２５）が露出さ
れたままで行なうことになり、Ｗシリサイド層（２５）
の表面が酸化されて表面あれを起こしたり、あるいは酸
化の影響でポリシリコン層（２４）とＷシリサイド層（
２５）がはがれてしまう等の問題点を有していた。
（二〉課題を解決するための手段
本発明は斯上した問題点に鑑みてなされ、サイドウオー
ルスペーサ絶縁膜り１０）を耐酸化性マスクとして、ポ
リシリコンよりなる導電層（８〉を熱酸化することによ
って従来の問題点を解決した半導体装置の製造方法を提
供するものである。
ルスペーサ絶縁膜り１０）を耐酸化性マスクとして、ポ
リシリコンよりなる導電層（８〉を熱酸化することによ
って従来の問題点を解決した半導体装置の製造方法を提
供するものである。
（ホ）作用
本発明に依れば、サイドウオールスペーサ絶縁膜（１０
〉の下方にのみ導電層＜８）を残す方法において、サイ
ドウオールスペーサ絶縁膜（１０）を耐酸化性マスクと
して、導電層（８〉を熱酸化する工程を具備しているの
で、この工程を行なうことによって前記サイドウオール
スペーサ絶縁膜（１０）の下方を除く導電膜（８）は酸
化シリコン膜（１２）となる。
〉の下方にのみ導電層＜８）を残す方法において、サイ
ドウオールスペーサ絶縁膜（１０）を耐酸化性マスクと
して、導電層（８〉を熱酸化する工程を具備しているの
で、この工程を行なうことによって前記サイドウオール
スペーサ絶縁膜（１０）の下方を除く導電膜（８）は酸
化シリコン膜（１２）となる。
したがってＷシリサイド層（５）は導電層（８〉又は酸
化シリコン膜（１２）で被覆しているので、酸化性雰囲
気にきらされるおそれがなく、Ｗシリサイド層＜５）の
表面あれあるいははがれ等を肪止できる。
化シリコン膜（１２）で被覆しているので、酸化性雰囲
気にきらされるおそれがなく、Ｗシリサイド層＜５）の
表面あれあるいははがれ等を肪止できる。
（へ）実施例
本発明に依る半導体装置の製造方法を第１図Ａ乃至第１
図りを参照して説明する。
図りを参照して説明する。
まず第１図Ａに示す如く、Ｐ型シリコン基板（１）上に
ＬＯＣＯ５法によりフィールド酸化膜（２）を８０００
人程度０膜厚に形成し、これを除く部分に熱酸化により
ゲート酸化膜＜３）を２５０人程度の膜厚に形成する。
ＬＯＣＯ５法によりフィールド酸化膜（２）を８０００
人程度０膜厚に形成し、これを除く部分に熱酸化により
ゲート酸化膜＜３）を２５０人程度の膜厚に形成する。
次いでこのゲート酸化膜（３）上にポリサイド構造（例
えば、リンネ鈍物をｌ ｘ ｌ Ｑ ”７ｃｍ”程度含
有した２５００人のポリシリコン層＜４〉の上に２５０
０人のＷシリサイド層（５）を積層したもの）を積層形
成し、これをバターニングしてゲート電極層（６）を形
成する。更に前記基板（１）のソース・ドレイン領域に
イオン注入法を以って、Ｐ”イオンを８０ＫｅＶ、５Ｘ
１０”１ｏｎｓハがの条件下で打ち込み、Ｎ−層（７）
を形成する。
えば、リンネ鈍物をｌ ｘ ｌ Ｑ ”７ｃｍ”程度含
有した２５００人のポリシリコン層＜４〉の上に２５０
０人のＷシリサイド層（５）を積層したもの）を積層形
成し、これをバターニングしてゲート電極層（６）を形
成する。更に前記基板（１）のソース・ドレイン領域に
イオン注入法を以って、Ｐ”イオンを８０ＫｅＶ、５Ｘ
１０”１ｏｎｓハがの条件下で打ち込み、Ｎ−層（７）
を形成する。
続いて第１図Ｂに示す如く、導電層（８）（リンネ鈍物
を１ ｘ １０ ”７ｃｍ”程度含有させた１００人〜
３００人のポリシリコン層よりなるもの）及び３０００
人程度０酸化シリコン膜（９）をＬＰＣＶＤ法等により
順次堆積する。
を１ ｘ １０ ”７ｃｍ”程度含有させた１００人〜
３００人のポリシリコン層よりなるもの）及び３０００
人程度０酸化シリコン膜（９）をＬＰＣＶＤ法等により
順次堆積する。
しかる後に第１図Ｃに示す如く、前記酸化シリコン膜（
９）をＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃ
ｈｉｎｇ ）法によりエツチングして、前記ゲート電極
層（６）の側壁にサイドウオールスペーサ絶縁膜（１０
）を形成する。ここで導電層（８）に対する酸化シリコ
ン膜（９）のエツチング速度比の大きなＲＩＥ法を用い
れば、下地の導電層（８）をエツチングすることなく、
サイドウオールスペーサ絶縁膜〈１０）を形成できるの
で、基板（１）にダメージを与えるおそれがなく、また
フィールド酸化膜（２）の膜減りを防止できるという利
点がある。
９）をＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃ
ｈｉｎｇ ）法によりエツチングして、前記ゲート電極
層（６）の側壁にサイドウオールスペーサ絶縁膜（１０
）を形成する。ここで導電層（８）に対する酸化シリコ
ン膜（９）のエツチング速度比の大きなＲＩＥ法を用い
れば、下地の導電層（８）をエツチングすることなく、
サイドウオールスペーサ絶縁膜〈１０）を形成できるの
で、基板（１）にダメージを与えるおそれがなく、また
フィールド酸化膜（２）の膜減りを防止できるという利
点がある。
次に前記基板り１）にＡｓ”″イオンをイオン注入法を
以って、８０ＫｅＶ、５ Ｘ １０ ” ’１ｏｎｓ／
ｃｍ ″の条件下で打ち込み、Ｎ＋層（１１〉を形成
する。ここでＷシリサイド層（５）の表面は導電層（８
）で被覆されているので、前記イオン注入のために表面
あれを起こすのを防止できる。
以って、８０ＫｅＶ、５ Ｘ １０ ” ’１ｏｎｓ／
ｃｍ ″の条件下で打ち込み、Ｎ＋層（１１〉を形成
する。ここでＷシリサイド層（５）の表面は導電層（８
）で被覆されているので、前記イオン注入のために表面
あれを起こすのを防止できる。
続いて第１図りに示す如く、前記サイドウオールスペー
サ絶縁膜（１０）を耐酸化性マスクとして、前記導電層
＜８）を８５０°Ｃ〜９５０°Ｃ１０□雰囲気、６０分
の条件下で熱酸化して、前記サイドウオールスペーサ絶
縁膜り１０）の下方にのみ前記導電層（８）を残し、他
を酸化シリコン膜（１２〉に変化させる。
サ絶縁膜（１０）を耐酸化性マスクとして、前記導電層
＜８）を８５０°Ｃ〜９５０°Ｃ１０□雰囲気、６０分
の条件下で熱酸化して、前記サイドウオールスペーサ絶
縁膜り１０）の下方にのみ前記導電層（８）を残し、他
を酸化シリコン膜（１２〉に変化させる。
本発明の特徴とする点は前述の如く、サイドウオールス
ペーサ絶縁膜（１０）を耐酸化性マスクとして導電層（
８）を熱酸化して前記サイドウオールスペーサ絶縁膜（
１０）の下方にのみゲート電極層（６）と電気的に接続
された導電層（８）を形成することにある。このような
方法に依れば、Ｗシリサイド層（５）は前記熱酸化中は
導電層（８）によって、また熱酸化後は酸化シリコン膜
（１２）で被覆されているので、酸化性雰囲気に直接さ
らされるおそれがなく、Ｗシリサイド層（５）の表面あ
れあるいははがれ等を防止できる。
ペーサ絶縁膜（１０）を耐酸化性マスクとして導電層（
８）を熱酸化して前記サイドウオールスペーサ絶縁膜（
１０）の下方にのみゲート電極層（６）と電気的に接続
された導電層（８）を形成することにある。このような
方法に依れば、Ｗシリサイド層（５）は前記熱酸化中は
導電層（８）によって、また熱酸化後は酸化シリコン膜
（１２）で被覆されているので、酸化性雰囲気に直接さ
らされるおそれがなく、Ｗシリサイド層（５）の表面あ
れあるいははがれ等を防止できる。
また前記熱酸化はポリサイドを低抵抗化するためのポリ
サイドアニール工程を兼ねることができるので、従来方
法と比べて製造工程を簡略化できるという利点もある。
サイドアニール工程を兼ねることができるので、従来方
法と比べて製造工程を簡略化できるという利点もある。
なお前記の熱酸化時にポリシリコン層（４）のリンネ鈍
物が前記導電層（８）に拡散されるので、前述の如く導
電層（８）にリンネ鈍物をあらかじめ含有させることは
必ずしも必要ではない。
物が前記導電層（８）に拡散されるので、前述の如く導
電層（８）にリンネ鈍物をあらかじめ含有させることは
必ずしも必要ではない。
（ト）発明の詳細
な説明したように、本発明に依れば、サイドウオールス
ペーサ絶縁膜（１０）を耐酸化性マスクとして導電層（
８）を熱酸化することにより、サイドウオールスペーサ
絶縁膜（１０）の下方にのみゲート電極層（６）と電気
的に接続された導電層（８）が形成されるので、ゲート
・ドレインのオーバーラツプ効果によりＮ−層（７）の
抵抗が下がってＭＯＳトランジスタのｇｍを向上できる
とともに、サイドウオールスペーサ絶縁膜（１０）への
ホットキャリアの注入が前記導電層（８〉によって抑え
られるので、このホットキャリア注入によるｇｍの初期
劣化を軽減できる。
ペーサ絶縁膜（１０）を耐酸化性マスクとして導電層（
８）を熱酸化することにより、サイドウオールスペーサ
絶縁膜（１０）の下方にのみゲート電極層（６）と電気
的に接続された導電層（８）が形成されるので、ゲート
・ドレインのオーバーラツプ効果によりＮ−層（７）の
抵抗が下がってＭＯＳトランジスタのｇｍを向上できる
とともに、サイドウオールスペーサ絶縁膜（１０）への
ホットキャリアの注入が前記導電層（８〉によって抑え
られるので、このホットキャリア注入によるｇｍの初期
劣化を軽減できる。
しかも、前記の熱酸化によってＷシリサイド層（５）表
面は酸化シリコン膜（１２）で被覆されるので、その後
酸化処理を行なってもＷシリサイド層（５）の表面が酸
化性雰囲気にきらされるおそれがなく、Ｗシリサイド層
（５）の表面あれあるいははがれ等を防止できる。さら
に、前記の熱酸化はポリサイドアニール工程を兼ねるこ
とができるので、従来法と比べて製造工程を簡略化でき
るという利点がある。
面は酸化シリコン膜（１２）で被覆されるので、その後
酸化処理を行なってもＷシリサイド層（５）の表面が酸
化性雰囲気にきらされるおそれがなく、Ｗシリサイド層
（５）の表面あれあるいははがれ等を防止できる。さら
に、前記の熱酸化はポリサイドアニール工程を兼ねるこ
とができるので、従来法と比べて製造工程を簡略化でき
るという利点がある。
第１図Ａ乃至第１図りは本発明に依る半導体装置の製造
方法を説明する断面図、第２図Ａ乃至第２図りは従来の
半導体装置の製造方法を説明する断面図である。
方法を説明する断面図、第２図Ａ乃至第２図りは従来の
半導体装置の製造方法を説明する断面図である。
Claims (3)
- （１）半導体基板上にゲート絶縁膜を介して、ポリシリ
コン層及び高融点金属シリサイド層を順次積層する工程
と、 前記ポリシリコン層及び高融点金属シリサイド層を選択
的にエッチングして所定のゲート電極層を形成する工程
と、 全面に導電層及び酸化シリコン膜を順次堆積する工程と
、 前記酸化シリコン膜をＲＩＥ法によりエッチングして、
前記ゲート電極層の側壁にサイドウォールスペーサ絶縁
膜を形成する工程と、 前記サイドウォールスペーサ絶縁膜を耐酸化性マスクと
して、前記導電層を熱酸化することにより前記サイドウ
ォールスペーサ絶縁膜の下方にのみ前記導電層を残す工
程とを含むことを特徴とする半導体装置の製造方法。 - （２）前記高融点金属シリサイド層がＷシリサイド層よ
りなることを特徴とする請求項第１項記載の半導体装置
の製造方法。 - （３）前記導電層がリンをドープしたポリシリコン層よ
りなることを特徴とする請求項第１項又は第２項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13645690A JPH0430437A (ja) | 1990-05-25 | 1990-05-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13645690A JPH0430437A (ja) | 1990-05-25 | 1990-05-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0430437A true JPH0430437A (ja) | 1992-02-03 |
Family
ID=15175539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13645690A Pending JPH0430437A (ja) | 1990-05-25 | 1990-05-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430437A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012036186A1 (ja) | 2010-09-14 | 2012-03-22 | Ｊｘ日鉱日石エネルギー株式会社 | 芳香族炭化水素の製造方法 |
-
1990
- 1990-05-25 JP JP13645690A patent/JPH0430437A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012036186A1 (ja) | 2010-09-14 | 2012-03-22 | Ｊｘ日鉱日石エネルギー株式会社 | 芳香族炭化水素の製造方法 |
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