JPH0483347A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体装置の製造方法に関するものであり、さ
らに詳しく言えば、ポリサイド構造のゲート電極層を有
するＬＤＤ構造ＭＯＳトランジスタの製造方法に関する
ものである。

（ロ）従来の技術 近年ＩＭビットダイナミックＲＡＭ等の高集積ＬＳＩに
おいて用いられるＭＯＳトランジスタのチャンネル長は
１μｍ程度に微細化されている。

このような微細化ＭＯ８）ランジスタでは、短チャンネ
ル効果の防止のためにいわゆるＬＤＤ（Ｌｉｇｈｔｌｙ
　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造が用いられるとともに
、高速動作を可能とするためにゲート電極にはポリサイ
ド構造（ポリシリコン層の上に高融点金属シリサイド層
を積層したもの）を用いて、ゲート電極層を低抵抗化し
ている。

この種のＭＯＳトランジスタの製造方法は、たとえば、
特開昭６３−２３７５６６号公報に開示されるものがあ
り、これを第２図Ａ乃至第２図りに示して説明する。

まず第２図Ａに示す如く、Ｐ型シリコン基板（２１）上
に選択的にフィールド酸化膜（２２〉とこれを除く部分
にゲート酸化膜（２３）を形成する。次いでこのゲート
酸化膜（２３）上にポリサイド構造（たとえばリンネ鈍
物を含有したポリシリコン層＜２４）の上にＷシリサイ
ド層（２５）を積層したもの）のゲート電極層（２６）
を形成する。更に前記基板（２１）のソース・ドしイン
領域にイオン注入法によって、Ｎ−層（２７）を形成す
る。

続いて第２図Ｂに示す如く、全面に導電材より成る導電
層（２８）及び酸化シリコン膜（２９）を順次堆積する
。

しかる後に第２図Ｃに示す如く、前記酸化シリコン膜（
２９）をＲＩＥ法によりエツチングして、前記ゲート電
極層（２６）の側壁にサイドウオールスペーサ絶縁膜（
３０）を形成する。

続いて第２図りに示す如く、前記導電層（２８）をＲＩ
Ｅ法によりエツチングして、前記サイドウオールスペー
サ絶縁膜（３０）の下方にのみ前記導電層（２８）を残
す。次に前記基板（２１）に高濃度Ａｓ不純物をイオン
注入してＮ＋層（３１）を形成する。

このような製造方法によれば、ゲート電極層（２６）は
ポリサイド構造で形成されるので大幅に低抵抗化できる
。また、サイドウオールスペーサ絶縁膜（３０）の下方
にはゲート電極層（２６）と電気的に接続した導電層〈
２８）が形成されるので、Ｎ−層（２７〉の抵抗が下が
ってｇｍを高くすることができるとともに、サイドウオ
ールスペーサ絶縁膜（３０〉へのホットキャリアの注入
が前記導電層（２８）によって抑えられるので、このホ
ットキャリア注入によるｇｍの初期劣化を軽減できると
いう利点があった。

（八）発明が解決しようとする課題 しかしながら、上述した従来方法においては、第２図り
に示す如く、前記導電膜（２８）をＲＩＥ法によってエ
ツチングして、サイドウオールスペーサ絶縁膜（３０）
の下方にのみ前記導電膜（２８）を残す工程において、
必然的にＷシリサイド層（２５〉上方の前記導電層（２
８）は除去され、Ｗシリサイド層（２５）が露出した状
態となる。

このため、その後の酸化処理（例えば、Ｎ′″層（３１
）形成後の再酸化等）はＷシリサイド層（２５）が露出
されたままで行なうことになり、Ｗシリサイド層（２５
）の表面が酸化されて表面あれを起こしたり、あるいは
酸化の影響でポリシリコン層（２４）とＷシリサイド層
（２５）がはがれてしまう等の問題点を有していた。

さらに、サイドウオールスペーサ絶縁膜（３０）の下方
にはゲート電極層（２６）と電気的に接続された導電層
（２８）が形成されるのでＮ−層（２７）の抵抗が下が
ってｇｍが高くできる反面、ゲート酸化＠（２３）を介
して形成されたゲート電極層（２６）とＮ−層（２７）
間の容量Ｃｇｓ、　Ｃｇｄが大きくなり、この影響で動
作速度が遅くなったり、あるいはアナログスイッチ回路
においてスイッチング時にノイズが発生するという問題
点もある。

（ニ）課題を解決するための手段 本発明は斯上した問題点に鑑みてなされ、半導体基板上
にゲート絶縁膜を介して、ポリシリコン層及び高融点金
属シリサイド層を順次積層する工程と、前記ポリシリコ
ン層及び高融点金属シリサイド層を選択的にエツチング
して所定のゲート電極層を形成する工程と、 前記ゲート電極層の少なくとも側面に薄い絶縁膜を形成
する工程と、全面に導電層及び酸化シリコン膜を順次堆
積する工程と、前記酸化シリコン膜をＲＩＥ法によりエ
ツチングして、前記ゲート電極層の側壁にサイドウオー
ルスペーサ絶縁膜を形成する工程と、前記サイドウオー
ルスペーサ絶縁膜を耐酸化性マスクとして、前記導電層
を熱酸化することにより前記サイドウオールスペーサ絶
縁膜の下方にのみ前記導電層を残す工程とを含むことを
特徴としている。

（ホ）作用 本発明に依れば、ゲート電極層（６）の少なくとも側壁
に薄い絶縁膜（８）を形成する工程を具備しているので
導電層（９）はゲート電極層（６）から絶縁される。こ
の結果、ゲート電極層（６）とＮ−層（７）間の容量Ｃ
ｇｓ　、　Ｃｇｄは非常に小さくなるので、動作速度が
遅くなったり、あるいはアナログスイッチ回路において
スイッチング時にノイズが発生するという問題を解決で
きる。

さらに本発明に依れば、サイドウオールスペーサ絶縁膜
（１１）の下方にのみ導電層（９）を残す方法において
、サイドウオーフレスペーサ絶ｆｆ１ｆｉＩ（１１）を
耐酸化性マスクとして、導電層（９）を熱酸化する工程
を具備しているので、この工程を行なうことによって前
記サイドウオールスペーサ絶縁膜（１１）の下方を除く
導電膜（９）は酸化シリコン膜（１３）となる。

したがってＷシリサイド層（５）は導電層（９）又は酸
化シリコン膜（１３）で被覆しているので、酸化性雰囲
気にさらされるおそれがなく、Ｗシリサイド層（５）の
表面あれあるいははがれ等を防止できる。

（へ）実施例 本発明に依る半導体装置の製造方法を第１図Ａ乃至第１
図りを参照して説明する。

まず第１図Ａに示す如く、Ｐ型シリコン基板（１）上に
ＬＯＣＯ８法によりフィールド酸化膜（２）を８０００
人程度０膜厚に形成し、これを除く部分に熱酸化により
ゲート酸化膜（３）を２５０人程人程膜厚に形成する０
次いでこのゲート酸化膜（３）上にポリサイド構造（例
えば、リンネ純物をＩ　Ｘ　１０　”７ｃｍ”程度含有
した２５００人のポリシリコン層（４）の上に２５００
人のＷシリサイド層（５）を積層したもの）を積層形威
し、これをバターニングしてゲート電極層（６）を形成
する。

次に第１図Ｂに示す如く、前記基板（１）のソース・ド
レイン領域にイオン注入法を以って、Ｐ１イオンをＢＯ
Ｋｅ’ｔ／、５　Ｘ　１０　’　”１ｏｎｓ／ｃＭ’の
条件下で打ち込み、Ｎ−層（７）を形成する。

続いて、Ｎ、ガスで希釈した０、雰囲気中で９００’Ｃ
１５分程度の酸化を行ない、前記ゲート電極層（６）の
側面及び上面に１００人〜２００人程度の薄い絶縁膜（
８）を形成する。ここで前記薄い絶縁膜（８）は、Ｓｉ
ｎ、をＬＰＣＶＤ法によって堆積して形成してもよい。

また、このように形成した薄い絶縁膜（８）に異方性エ
ツチングを施してゲート電極層（６）の側面にのみ残し
てもよい。

続いて第１図Ｃに示す如く、導電層（９〉（リンネ純物
をｌＸｌ０”／口１程度含有きせた１００人〜３００人
のポリシリコン層よりなるもの）及び３０００人程度０
酸化シリコン膜（１０）をＬＰＣＶＤ法等により順次堆
積する。

しかる後に第１図りに示す如く、前記酸化シリコン膜（
１０）をＲＩ　Ｅ　（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔ
ｃｈｉｎｇ）法によりエツチングして、前記ゲート電極
層（６）の側壁にサイドウオールスペーサ絶縁膜（１１
）を形成する。ここで導電層（９）に対する酸化シリコ
ン膜（１０）のエツチング速度比の大きなＲＩＥ法を用
いれば、下地の導電層（９）をエツチングすることなく
、サイドウオールスペーサ絶縁膜（１１）を形成できる
ので、基板（１）にダメージを与えるおそれがなく、ま
たフィールド酸化膜（２）の膜減りを防止できるという
利点がある。

次に前記基板（１）にＡｓ＋イオンをイオン注入法を以
って、８０　ＫｅＶ、　５　Ｘ　１０　”　１ｏｎｓ／
　ｃｍ　”の条件下で打ち込み、Ｎ′″層（１２）を形
成する。ここでＷシリサイド層（５）の表面は導電層（
９）で被覆されているので、前記イオン注入のために表
面あれを起こすのを防止できる。

続いて第１図Ｅに示す如く、前記サイドウオールスペー
サ絶縁膜（１１）を耐酸化性マスクとして、前記導電層
（９）を８５０℃〜９５０°Ｃ，Ｏオ雰囲気、６０分の
条件下で熱酸化して、前記サイドウオールスペーサ絶縁
膜（１１）の下方にのみ前記導電層（９）を残し、他を
酸化シリコン膜（１３）に変化させる。

このように本発明によれば、ゲート電極層（６）の側面
に薄い絶縁膜（８）を形成しているので、導電層（９）
はゲート電極層（６〉から絶縁される。この結果、ゲー
ト電極層（６）とＮ−層（７）間の容量Ｃｇｓ　。

Ｃｇｄ　（Ｃｇｓ　：ゲート・ソース間の寄生容量、Ｃ
ｇｄ　：ゲート・ドレイン間の寄生容量）は非常に小さ
くなるので、トランジスタの動作速度が遅くなったり、
あるいはアナログスイッチ回路においてスイッチング時
にノイズが発生するという従来技術の問題を解決するこ
とができる。ここで、上述の効果作用を得るにはゲート
電極層（６）の少なくとも側面に薄い絶縁膜（８）を形
成すれば足りるが、本実施例の如く希釈酸化又はＣＶＤ
法によりゲート電極層（６）の上面及びソース・ドレイ
ン領域上にも薄い絶縁膜〈８〉を形成すれば、ゲート電
極層（６〉をエツチングにより形成する際にゲート酸化
膜（３）をオーバーエッチし、これにより基板（１）が
露出した場合でもゲート電極層（６）と基板（１）との
短絡を防止できるという利点がある。

さらに本発明によれば、サイドウオールスペーサ絶縁膜
（１１）を耐酸化性マスクとして導電層り９〉を熱酸化
することによりサイドウオールスペーサ絶縁膜（１１）
の下方を除く導電層（９）を酸化している。このような
方法に依れば、Ｗシリサイド層（５）は前記熱酸化中は
導電層（９）によって、また熱酸化後は酸化シリコン膜
（１３）で被覆きれているので、酸化性雰囲気に直接さ
らされるおそれがなく、Ｗシリサイド層〈５）の表面あ
れあるいははがれ等を防止できる。

なお前記の熱酸化時にポリシリコン層（４）のリンネ純
物が前記導電層（９）に拡散されるので、前述の如く導
電層（９）にリンネ純物をあらかじめ含有きせることは
必ずしも必要ではない。

（ト）発明の詳細 な説明したように、本発明によればゲート電極層（６）
の少なくとも側面に薄い絶縁膜（８）を形成しているの
で、導電層（９）はゲート電極層（６）から絶縁される
。この結果、ゲート電極層（６）とＮ−層（７）間の容
量Ｃｇｓ　、　Ｃｇｄを非常に小きくできるので、トラ
ンジスタの動作速度が遅くなったり、あるいはアナログ
スイッチ回路においてスイッチング時にノイズが発生す
るという従来の問題を解決できる。

さらに、前記の熱酸化によってＷシリサイド層（５）表
面は酸化シリコン膜（１３）で被覆されるので、その後
酸化処理を行なってもＷシリサイド層（５）の表面が酸
化性雰囲気にさらされるおそれがなく、Ｗシリサイド層
（５）の表面あれあるいははがれ等を防止できる。さら
に、サイドウオールスペーサ絶縁膜（１１）形成時に酸
化シリコン膜（１０）下には導電層（９）が形成されて
いるのでＲＩＥ法によるエツチングのダメージを基板（
１）に及ぼすおそれがないという利点がある。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｅは本発明に依る半導体装置の製造
方法を説明する断面図、第２図Ａ乃至第２図りは従来の
半導体装置の製造方法を説明する断面図である。 ３　　イ□−１１１９１Ｌｆ（暇 ６１・・−ト電穐１ 槙１図Ｂ ７、　Ｎ−，４ ８〉創・蛇１１４鰻 富１区Ｃ

Claims (3)

【特許請求の範囲】
1. （１）半導体基板上にゲート絶縁膜を介して、ポリシリ
   コン層及び高融点金属シリサイド層を順次積層する工程
   と、 前記ポリシリコン層及び高融点金属シリサイド層を選択
   的にエッチングして所定のゲート電極層を形成する工程
   と、 前記ゲート電極層の少なくとも側面に薄い絶縁膜を形成
   する工程と、 全面に導電層及び酸化シリコン膜を順次堆積する工程と
   、 前記酸化シリコン膜をＲＩＥ法によりエッチングして、
   前記ゲート電極層の側壁にサイドウォールスペーサ絶縁
   膜を形成する工程と、 前記サイドウォールスペーサ絶縁膜を耐酸化性マスクと
   して、前記導電層を熱酸化することにより前記サイドウ
   ォールスペーサ絶縁膜の下方にのみ前記導電層を残す工
   程とを含むことを特徴とする半導体装置の製造方法。
2. （２）前記高融点金属シリサイド層がＷシリサイド層よ
   りなることを特徴とする請求項第１項記載の半導体装置
   の製造方法。
3. （３）前記導電層がリンをドープしたポリシリコン層よ
   りなることを特徴とする請求項第１項又は第２項記載の
   半導体装置の製造方法。