JPS60107863A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPS60107863A JPS60107863A JP21567783A JP21567783A JPS60107863A JP S60107863 A JPS60107863 A JP S60107863A JP 21567783 A JP21567783 A JP 21567783A JP 21567783 A JP21567783 A JP 21567783A JP S60107863 A JPS60107863 A JP S60107863A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明（グＭＯ８型半導体装置の製造方法に関するも
のである。
のである。
従来のＭＯ８型半導体装置において、ゲート電極はゲー
ト絶縁膜の上に面状に設けられている、ところでＭＯ８
型半導体装置において、速度を速くするにはチーヤンネ
ル部分の長さＬを短かくするか、チャンネルの幅Ｗ全仏
くとるかすればよいことが知られている。しかし、チー
ヤンネルの長さＬは、余り短かくするとソース領域とド
レイン領域とが近接しすぎてパンチスルーがおき、いわ
ゆるショートチャンネル効果が生じるおそれがある。
ト絶縁膜の上に面状に設けられている、ところでＭＯ８
型半導体装置において、速度を速くするにはチーヤンネ
ル部分の長さＬを短かくするか、チャンネルの幅Ｗ全仏
くとるかすればよいことが知られている。しかし、チー
ヤンネルの長さＬは、余り短かくするとソース領域とド
レイン領域とが近接しすぎてパンチスルーがおき、いわ
ゆるショートチャンネル効果が生じるおそれがある。
したがってＬ？小さくすることについては制約がある、
他方チャンネルの幅ｗ’１大きくすると一つのトランジ
スタの占める面積が大きくなり、高集積化の要求に反す
ることになる、 このような問題点′に解決するため、ゲート電極を筒状
に形１ｊ”；ｃ シ、筒内の半導体部分ｔチーヤンネル
トスルことによって、高集積化葡阻害することなく、高
速化’１（ｆｌかることができるが、この発明はそのよ
うなＭＯＢ型半導体装置の製造方法を提供するものであ
る。
他方チャンネルの幅ｗ’１大きくすると一つのトランジ
スタの占める面積が大きくなり、高集積化の要求に反す
ることになる、 このような問題点′に解決するため、ゲート電極を筒状
に形１ｊ”；ｃ シ、筒内の半導体部分ｔチーヤンネル
トスルことによって、高集積化葡阻害することなく、高
速化’１（ｆｌかることができるが、この発明はそのよ
うなＭＯＢ型半導体装置の製造方法を提供するものであ
る。
つぎの本発明の実施例について説明する、第１図示のよ
うにシリコン基板１に２段に凹部２を形成する。深さは
１段目のステップが基板面から約０５μ、２段目のステ
ップが１段目のステップから０．２〜０．３μである。
うにシリコン基板１に２段に凹部２を形成する。深さは
１段目のステップが基板面から約０５μ、２段目のステ
ップが１段目のステップから０．２〜０．３μである。
このような凹部２を設けたシリコン基板１にＶ素イオン
を打込む、シリコン基板１の表面から０．１〜０．３μ
のところに酸素イオン層３ができる、つぎに上記四部２
にスパッタリングにより０．２〜０．３μの厚さで７リ
コンとシリサイドを生成しつる金属４の皮膜全役ける。
を打込む、シリコン基板１の表面から０．１〜０．３μ
のところに酸素イオン層３ができる、つぎに上記四部２
にスパッタリングにより０．２〜０．３μの厚さで７リ
コンとシリサイドを生成しつる金属４の皮膜全役ける。
この金属４の皮膜は対向位置に立上り部を有する断面Ｕ
字形のものである（第２Ａ図、第２Ｂ図）。ここに用い
る金属４としては、シリサイド會生成する金属であれば
よく、モリブデンのほか、金、白金、パラジウム、タン
タルなどが用いらｎる。ついでこの基板１葡不活性ガス
、たとえば窒素ガス中でアニールする、上記金属４がモ
リブデンであるとすると拡散してモリブデンシリサイド
の電極膜５となる。また酸素イオン層３のところはシリ
コン酸化物の絶縁膜６となり、また電極膜５の基板１と
の境もこの絶縁膜６で被覆され電極膜５は基板１と非接
触に保たれる（第３Ａ図。
字形のものである（第２Ａ図、第２Ｂ図）。ここに用い
る金属４としては、シリサイド會生成する金属であれば
よく、モリブデンのほか、金、白金、パラジウム、タン
タルなどが用いらｎる。ついでこの基板１葡不活性ガス
、たとえば窒素ガス中でアニールする、上記金属４がモ
リブデンであるとすると拡散してモリブデンシリサイド
の電極膜５となる。また酸素イオン層３のところはシリ
コン酸化物の絶縁膜６となり、また電極膜５の基板１と
の境もこの絶縁膜６で被覆され電極膜５は基板１と非接
触に保たれる（第３Ａ図。
第３Ｂ図）。ついで酸素雰囲気で加熱して表面に酸化物
ケ形成し、エツチングで上記電極１１Ｑ５の表面に絶縁
膜７會形成する（第４Ａ図、第４Ｂ図）。
ケ形成し、エツチングで上記電極１１Ｑ５の表面に絶縁
膜７會形成する（第４Ａ図、第４Ｂ図）。
なお電極膜５の立上り部の上面には絶縁膜は設けられて
いないが、この段階でにここも絶縁膜で被覆しておいて
後でこの部分の絶縁膜葡除去するようにしてもよい。
いないが、この段階でにここも絶縁膜で被覆しておいて
後でこの部分の絶縁膜葡除去するようにしてもよい。
このよう々処理の後上記絶縁膜７で覆った電極膜５の凹
部およびその両側にわたってシリコンの単結晶よりなる
半導体物質層８を形成する。こｎはグラフオエピタキシ
ィ法、レーザアニール法などによってなされる。ついで
、上記絶縁ＪＩＵ７０両端ケつなぐ形で連続させて絶縁
膜９′に設けて、絶縁膜７と絶縁膜９とで筒状のゲート
絶縁膜１０ケ形成する（ｉｓＡ図、１ＪｓＢ図）。この
ゲート絶縁Ｅ１０の上に上記電極膜５と同じシリサイド
材料でスパッタリングにより連続的に電極膜１１會形成
し、電極１１１７’５と電極ｆｌｕ １１とで筒状のゲ
ート電極１２を形成する。さらにこの上？絶縁膜１３で
被覆する、そしてこの筒状のゲート電極１２の開口部の
両側の半導体物質層８の部分に、上記絶縁１１９１３を
マスクとして利用してイオンを打込んで、ソース領域１
４およびドレイン領域１５を形成する（第６Ａ図、第６
Ｂ図）、この上に絶縁＃、１．６゜アルミ配線１７．Ｐ
ＳＧ保護膜１８ｉ設けてＭＯ８型半導体装置７完成する
。
部およびその両側にわたってシリコンの単結晶よりなる
半導体物質層８を形成する。こｎはグラフオエピタキシ
ィ法、レーザアニール法などによってなされる。ついで
、上記絶縁ＪＩＵ７０両端ケつなぐ形で連続させて絶縁
膜９′に設けて、絶縁膜７と絶縁膜９とで筒状のゲート
絶縁膜１０ケ形成する（ｉｓＡ図、１ＪｓＢ図）。この
ゲート絶縁Ｅ１０の上に上記電極膜５と同じシリサイド
材料でスパッタリングにより連続的に電極膜１１會形成
し、電極１１１７’５と電極ｆｌｕ １１とで筒状のゲ
ート電極１２を形成する。さらにこの上？絶縁膜１３で
被覆する、そしてこの筒状のゲート電極１２の開口部の
両側の半導体物質層８の部分に、上記絶縁１１９１３を
マスクとして利用してイオンを打込んで、ソース領域１
４およびドレイン領域１５を形成する（第６Ａ図、第６
Ｂ図）、この上に絶縁＃、１．６゜アルミ配線１７．Ｐ
ＳＧ保護膜１８ｉ設けてＭＯ８型半導体装置７完成する
。
出来たＭＯ８型半導体は、筒状のゲート絶縁膜１０およ
び筒状のゲート電極１２を有し、かつその筒部内の半導
体物質層８がチーヤンネルとして作用することになり、
チャンネルの幅ｗｉ、Ｅ大きくなったと同じことになり
、高集積化音直けずに高速化をはかることができる。
び筒状のゲート電極１２を有し、かつその筒部内の半導
体物質層８がチーヤンネルとして作用することになり、
チャンネルの幅ｗｉ、Ｅ大きくなったと同じことになり
、高集積化音直けずに高速化をはかることができる。
以上の構成よりなる本発明によれば、筒状のゲート電極
？もち高速化をはかったＭＯ８型半導体装置を得ること
ができる。
？もち高速化をはかったＭＯ８型半導体装置を得ること
ができる。
図面は本発明の実施例全示し、第１図は凹部音形成した
シリコン基板の要部斜視図、第２Ａ−ｉｚＡ図はそれぞ
れ第１図Ａ−Ａ線における製造工程説明図、第２Ｂ〜第
７Ｂ図はそれぞれ第１図Ｂ−Ｂ線における製造工程説明
図である。 １・・・シリコン基板 ２・・・凹部 ４・・・金属５
・・・電極膜 ６・・・絶縁膜 ７・・・絶縁１１１Ａ
８・・・半導体物質層 １０・・・ゲート絶縁膜１１・
・・電極膜 １２・・・ゲート電惨１３・・・絶縁膜
１４・・・ンース領域１５・・・ドレイン領域 以 上 特許出願人 株式会社 硝工舎 代理人 弁理士 最 上 務 第１図 手続補正間（方式） 昭和５９ 年３ 月１５日 １ 事件の表示 昭和５８年 特許願 第２１５６７７号２ 発明の名称 ＭＯ３型半導体装置の製造方法 ３ 補正をする者 日本プレシジョン・サーキッツ 株式会社代表取締役
井 上 教 （化１名） ４代理人 ・１０４東京都中央区京橋二丁目６番２１号株式会社服
部セイコー内５ 補正命令の日付 昭和５９年 ２月２８日 （発送日） ６ 補正の対象 明細ｍの図面の簡単な説明の欄 ７ 補正の内容 （１）明１１Ｉ書第６頁第１１行〜第１４行「第２Ａ−
第７Ａ図は・・・・・・・・・である。」をっぎのとお
り補正する。 ［第２Ａ図、第３Ａ図、第４Ａ図、第５Ａ図、第６Ａ図
および第７Ａ図は第１図示のシリコン基板をＡ−Ａ線で
見た状態での製造工程説明図、第２Ｂ図、第３Ｂ図、第
４Ｂ図、１５８図、第６Ｂ図および第７Ｂ図は第１図示
のシリコン基板をＢ−Ｂ線で見た状態での製造工程説明
図である。」以 上
シリコン基板の要部斜視図、第２Ａ−ｉｚＡ図はそれぞ
れ第１図Ａ−Ａ線における製造工程説明図、第２Ｂ〜第
７Ｂ図はそれぞれ第１図Ｂ−Ｂ線における製造工程説明
図である。 １・・・シリコン基板 ２・・・凹部 ４・・・金属５
・・・電極膜 ６・・・絶縁膜 ７・・・絶縁１１１Ａ
８・・・半導体物質層 １０・・・ゲート絶縁膜１１・
・・電極膜 １２・・・ゲート電惨１３・・・絶縁膜
１４・・・ンース領域１５・・・ドレイン領域 以 上 特許出願人 株式会社 硝工舎 代理人 弁理士 最 上 務 第１図 手続補正間（方式） 昭和５９ 年３ 月１５日 １ 事件の表示 昭和５８年 特許願 第２１５６７７号２ 発明の名称 ＭＯ３型半導体装置の製造方法 ３ 補正をする者 日本プレシジョン・サーキッツ 株式会社代表取締役
井 上 教 （化１名） ４代理人 ・１０４東京都中央区京橋二丁目６番２１号株式会社服
部セイコー内５ 補正命令の日付 昭和５９年 ２月２８日 （発送日） ６ 補正の対象 明細ｍの図面の簡単な説明の欄 ７ 補正の内容 （１）明１１Ｉ書第６頁第１１行〜第１４行「第２Ａ−
第７Ａ図は・・・・・・・・・である。」をっぎのとお
り補正する。 ［第２Ａ図、第３Ａ図、第４Ａ図、第５Ａ図、第６Ａ図
および第７Ａ図は第１図示のシリコン基板をＡ−Ａ線で
見た状態での製造工程説明図、第２Ｂ図、第３Ｂ図、第
４Ｂ図、１５８図、第６Ｂ図および第７Ｂ図は第１図示
のシリコン基板をＢ−Ｂ線で見た状態での製造工程説明
図である。」以 上
Claims (1)
- 【特許請求の範囲】 シリコン基板に凹部を形成し、 上記シリコン基板の凹部を設けた面に酸素イオンを注入
り、 上記凹部に対向位置に立上り部會有する断面Ｕ字形の皮
１１ｉＪｋシリサイド全生成する金属で設け、上記シリ
コン基板を不活性ガス中でアニールし上記金属をシリサ
イドの電極膜とし、上記酸素イオンでシリコン酸化物の
絶縁膜を形成し、上記電極膜の基板との境を上記絶縁膜
で被覆し、上記電極ＩＦＪ上を絶縁膜で被覆し、 上記絶縁膜で被覆した電極膜の凹部およびその両側にわ
たって半導体物質層全形成し、上記単結晶層の土に上記
電極膜上の絶縁膜と連続させて絶縁膜７設けて筒状のゲ
ート絶縁膜とし上記ゲート絶縁膜の上に上記電極膜の立
上り部と連続させてクリサイドの電極膜全般けて筒状の
ゝゲート電極とし、 上記ゲート′酸極の表面上絶縁膜で被潰し、上記筒状の
ゲート電極の開口部の両側の＃−導体物質ｊ―の部分音
それぞれソース領域およびドレイン領とする ことを特徴とするＭＯ８型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21567783A JPS60107863A (ja) | 1983-11-16 | 1983-11-16 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21567783A JPS60107863A (ja) | 1983-11-16 | 1983-11-16 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60107863A true JPS60107863A (ja) | 1985-06-13 |
| JPH0516191B2 JPH0516191B2 (ja) | 1993-03-03 |
Family
ID=16676328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21567783A Granted JPS60107863A (ja) | 1983-11-16 | 1983-11-16 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60107863A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113471292A (zh) * | 2021-07-02 | 2021-10-01 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制作方法 |
-
1983
- 1983-11-16 JP JP21567783A patent/JPS60107863A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113471292A (zh) * | 2021-07-02 | 2021-10-01 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制作方法 |
| CN113471292B (zh) * | 2021-07-02 | 2023-10-24 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0516191B2 (ja) | 1993-03-03 |
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