JPH0369184B2 - - Google Patents
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- JPH0369184B2 JPH0369184B2 JP59262567A JP26256784A JPH0369184B2 JP H0369184 B2 JPH0369184 B2 JP H0369184B2 JP 59262567 A JP59262567 A JP 59262567A JP 26256784 A JP26256784 A JP 26256784A JP H0369184 B2 JPH0369184 B2 JP H0369184B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は相補形電界効果トランジスタ集積回路
（CMOSIC）の信号処理部と共存して形成される
出力用Ｎチヤンネル型MOS素子に信号処理部よ
り高い耐電圧を付与する方法に関する。
（CMOSIC）の信号処理部と共存して形成される
出力用Ｎチヤンネル型MOS素子に信号処理部よ
り高い耐電圧を付与する方法に関する。
第３図は従来のCMOSICの基本的な構造の一
例を示した断面図である。第３図において１はＮ
型半導体基板、２，３はＰウエル領域、４はＰチ
ヤンネル型素子のN+チヤンネルストツパー、５，
６はP+ソースとドレイン、７はＰウエル領域２
に形成されたＮチヤンネル型素子のP+チヤンネ
ルストツパー、８，９はN+ソースとドレイン、
１０はＰウエル領域３に形成されたＮチヤンネル
型素子のP+チヤンネルストツパー、１１，１２
はN+ソースとドレインであり、これら各素子に
は配線金属１３およびゲート電極１４が設けられ
る。
例を示した断面図である。第３図において１はＮ
型半導体基板、２，３はＰウエル領域、４はＰチ
ヤンネル型素子のN+チヤンネルストツパー、５，
６はP+ソースとドレイン、７はＰウエル領域２
に形成されたＮチヤンネル型素子のP+チヤンネ
ルストツパー、８，９はN+ソースとドレイン、
１０はＰウエル領域３に形成されたＮチヤンネル
型素子のP+チヤンネルストツパー、１１，１２
はN+ソースとドレインであり、これら各素子に
は配線金属１３およびゲート電極１４が設けられ
る。
このような構造においてCMOSICの電源電圧
としては通常5V程度の単一電源が採用されてい
るが、出力素子だけにはさらに高い耐電圧を要求
されることがある。出力用素子にはＮチヤンネル
型素子を用いることが多く、第３図において例え
ばＰウエル領域３に形成された出力用Ｎチヤンネ
ル型素子はＰウエル領域２に形成された信号処理
部のＮチヤンネル型素子より高耐圧にする必要が
ある。第３図から明らかなようにこれら二つのＮ
チヤンネル型素子は同様の構造をもつており、Ｐ
ウエル領域３に形成される出力用Ｎチヤンネル型
の素子のN+形ソース拡散層１１およびN+形ドレ
イン拡散層１２はＰウエル領域２に形成される信
号処理部のＮチヤンネル型素子のN+形ソース拡
散層８およびN+形ドレイン拡散層９と同一製造
工程により設けられるのが一般的である。
としては通常5V程度の単一電源が採用されてい
るが、出力素子だけにはさらに高い耐電圧を要求
されることがある。出力用素子にはＮチヤンネル
型素子を用いることが多く、第３図において例え
ばＰウエル領域３に形成された出力用Ｎチヤンネ
ル型素子はＰウエル領域２に形成された信号処理
部のＮチヤンネル型素子より高耐圧にする必要が
ある。第３図から明らかなようにこれら二つのＮ
チヤンネル型素子は同様の構造をもつており、Ｐ
ウエル領域３に形成される出力用Ｎチヤンネル型
の素子のN+形ソース拡散層１１およびN+形ドレ
イン拡散層１２はＰウエル領域２に形成される信
号処理部のＮチヤンネル型素子のN+形ソース拡
散層８およびN+形ドレイン拡散層９と同一製造
工程により設けられるのが一般的である。
しかし、出力用Ｎチヤンネル型素子に信号処理
部のＮチヤンネル型素子より高い耐電圧を付与さ
せるとき、上述のように出力用Ｎチヤンネル型素
子と信号処理部のＮチヤンネル型素子が基本的に
同一構造を有しておりそれぞれのソース、ドレイ
ンが同じ工程で形成されるために次のような不都
合が生ずる。
部のＮチヤンネル型素子より高い耐電圧を付与さ
せるとき、上述のように出力用Ｎチヤンネル型素
子と信号処理部のＮチヤンネル型素子が基本的に
同一構造を有しておりそれぞれのソース、ドレイ
ンが同じ工程で形成されるために次のような不都
合が生ずる。
すなわち、信号処理部のＮチヤンネル型素子に
ついては増々微細化が要求され、拡散層の横方向
への拡がりによる占有面積を無視することができ
なくなるためにソース８、ドレイン９の拡散深さ
をより浅く形成しなければならないが、周知のよ
うに浅い拡散層による接合の逆方向耐電圧は低下
するので従来技術によれば同一工程で形成される
出力用Ｎチヤンネル型素子の耐電圧も必然的に低
下することになる。
ついては増々微細化が要求され、拡散層の横方向
への拡がりによる占有面積を無視することができ
なくなるためにソース８、ドレイン９の拡散深さ
をより浅く形成しなければならないが、周知のよ
うに浅い拡散層による接合の逆方向耐電圧は低下
するので従来技術によれば同一工程で形成される
出力用Ｎチヤンネル型素子の耐電圧も必然的に低
下することになる。
第４図は信号処理部のＮチヤンネル型素子の要
部を示した平面図であり、第３図と共通部分は同
一符号で表わしてある。第４図においてCMOS
に屡々用いられる選択酸化工程を伴いポリシリコ
ンゲートを備える製造方法の要点を述べるとまず
素子の周囲にチヤンネルストツパー層７を形成し
被拡散領域１５を除く（フイールド部分を選択的
に酸化した後、ポリシリコンゲート１４を形成
し、次いでフイールド部とゲート電極１４をマス
クとして不純物を導入することによりソース８お
よびドレイン９を形成する。１３は配線金属、１
６はそのコンタクト孔である。第２図に示したよ
うに微細な信号処理部の形状は方形とするのが占
有面積を低減させるのに有効であるが、この場合
ソース８およびドレイン９の接合面には球形の一
部であるような部分１７が形成され、この球形状
接合面を有することも耐電圧低下の一因となる。
部を示した平面図であり、第３図と共通部分は同
一符号で表わしてある。第４図においてCMOS
に屡々用いられる選択酸化工程を伴いポリシリコ
ンゲートを備える製造方法の要点を述べるとまず
素子の周囲にチヤンネルストツパー層７を形成し
被拡散領域１５を除く（フイールド部分を選択的
に酸化した後、ポリシリコンゲート１４を形成
し、次いでフイールド部とゲート電極１４をマス
クとして不純物を導入することによりソース８お
よびドレイン９を形成する。１３は配線金属、１
６はそのコンタクト孔である。第２図に示したよ
うに微細な信号処理部の形状は方形とするのが占
有面積を低減させるのに有効であるが、この場合
ソース８およびドレイン９の接合面には球形の一
部であるような部分１７が形成され、この球形状
接合面を有することも耐電圧低下の一因となる。
第５図は接合の形状について逆方向耐電圧とド
レイン接合深さとの関係を示した線図である。第
５図はＰウエルの表面濃度が１×1016cm-3の場合
であるがＰウエルの表面濃度が多少変化しても曲
線の傾向は同じであつて拡散深さが1μm近傍で耐
電圧は急激に変化する。第５図から接合の形状に
ついては球面の一部であるような部分をもつた接
合はその部分が円筒形となる接合に比べて10V程
度耐電圧が低下することがわかる。
レイン接合深さとの関係を示した線図である。第
５図はＰウエルの表面濃度が１×1016cm-3の場合
であるがＰウエルの表面濃度が多少変化しても曲
線の傾向は同じであつて拡散深さが1μm近傍で耐
電圧は急激に変化する。第５図から接合の形状に
ついては球面の一部であるような部分をもつた接
合はその部分が円筒形となる接合に比べて10V程
度耐電圧が低下することがわかる。
以上のように従来のCMOSICでは出力用Ｎチ
ヤンネル型素子に信号処理部より高い耐電圧をも
たせるためには、ソースおよびドレインの拡散深
さとこれらの接合面形状の点が障害となつてい
た。
ヤンネル型素子に信号処理部より高い耐電圧をも
たせるためには、ソースおよびドレインの拡散深
さとこれらの接合面形状の点が障害となつてい
た。
本発明は以上の点に鑑みてなされたものであ
り、その目的はCMOSICにおける信号処理部よ
り高い耐電圧をもつた出力用Ｎチヤンネル型
MOS素子の製造方法を提供することにある。
り、その目的はCMOSICにおける信号処理部よ
り高い耐電圧をもつた出力用Ｎチヤンネル型
MOS素子の製造方法を提供することにある。
本発明は信号処理部としてＮチヤンネル型
MOS素子とＰチヤンネル型MOS素子を有する
CMOS構造と出力用Ｎチヤンネル型MOS素子を
同一半導体基板上に形成するに際して、Ｐチヤン
ネル型MOS素子のチヤンネルストツパーを形成
するためのＮ型拡散を出力用Ｎチヤンネル型素子
の少くともドレイン形成に用いて深い拡散層とす
るとともに出力用Ｎチヤンネル型素子の深い拡散
層における半導体基板の主表面上の接合面の形状
に丸みを持たせることにより出力用Ｎチヤンネル
型素子に信号処理部より高い耐電圧をもたせるよ
うにしたものである。
MOS素子とＰチヤンネル型MOS素子を有する
CMOS構造と出力用Ｎチヤンネル型MOS素子を
同一半導体基板上に形成するに際して、Ｐチヤン
ネル型MOS素子のチヤンネルストツパーを形成
するためのＮ型拡散を出力用Ｎチヤンネル型素子
の少くともドレイン形成に用いて深い拡散層とす
るとともに出力用Ｎチヤンネル型素子の深い拡散
層における半導体基板の主表面上の接合面の形状
に丸みを持たせることにより出力用Ｎチヤンネル
型素子に信号処理部より高い耐電圧をもたせるよ
うにしたものである。
以下本発明を実施例に基づき説明する。
はじめに第１図に本発明により得られた
CMOSICの構造断面図を示す。第１図で第３図
と共通する部分は同一符号で表わしてある。
CMOSICの構造断面図を示す。第１図で第３図
と共通する部分は同一符号で表わしてある。
既に述べたようにCMOS回路はＰチヤンネル
型素子を含んでおり、特に選択酸化法を用いて製
造する場合、Ｐチヤンネル型素子の周囲に選択酸
化工程前にＮ型不純物によるチヤンネルストツパ
ー４を配置するようにしている。このチヤンネル
ストツパー４はこれが形成された後、かなり長時
間の熱処理を受けるため、最終的に到達する拡散
深さは、同じタイプの不純物によるＮチヤンネル
型素子のソース８、ドレイン９の拡散層よりも深
くなる。したがつて出力用Ｎチヤンネル型素子を
共存するとき、Ｐチヤンネル型素子のチヤンネル
ストツパー４を形成するためのＮ型不純物拡散工
程を出力用Ｎチヤンネル型素子のソースおよびド
レインの形成にも適用することにより、第１図に
示したような深い拡散層のソース１１ａおよびド
レイン１２ａを得ることができる。なお信号処理
部のＮチヤンネル型素子のソース８、ドレイン９
の浅い拡散を行なう工程は出力用Ｎチヤンネル型
素子のソース１１ａおよびドレイン１２ａにも施
され浅いN+拡散層１１ｂおよび１２ｂを形成し、
これらは配線金属１３とのコンタクトを良好にす
る役割りを果す。
型素子を含んでおり、特に選択酸化法を用いて製
造する場合、Ｐチヤンネル型素子の周囲に選択酸
化工程前にＮ型不純物によるチヤンネルストツパ
ー４を配置するようにしている。このチヤンネル
ストツパー４はこれが形成された後、かなり長時
間の熱処理を受けるため、最終的に到達する拡散
深さは、同じタイプの不純物によるＮチヤンネル
型素子のソース８、ドレイン９の拡散層よりも深
くなる。したがつて出力用Ｎチヤンネル型素子を
共存するとき、Ｐチヤンネル型素子のチヤンネル
ストツパー４を形成するためのＮ型不純物拡散工
程を出力用Ｎチヤンネル型素子のソースおよびド
レインの形成にも適用することにより、第１図に
示したような深い拡散層のソース１１ａおよびド
レイン１２ａを得ることができる。なお信号処理
部のＮチヤンネル型素子のソース８、ドレイン９
の浅い拡散を行なう工程は出力用Ｎチヤンネル型
素子のソース１１ａおよびドレイン１２ａにも施
され浅いN+拡散層１１ｂおよび１２ｂを形成し、
これらは配線金属１３とのコンタクトを良好にす
る役割りを果す。
拡散深さについては前記第５図に示したように
浅い拡散の接合による耐電圧の低下は、接合深さ
1μmの近傍で激しくなるので、出力用Ｎチヤンネ
ル型素子に適用されるＰチヤンネル型素子のチヤ
ンネルストツパー４を形成するＮ型拡散の深さは
1μm以上とすれば有効であり、その上限の深さは
チヤンネルストツパー４の拡散深さで決まるＰチ
ヤンネル型素子の有効面積の許容限界に対応して
μm以下とすべきである。
浅い拡散の接合による耐電圧の低下は、接合深さ
1μmの近傍で激しくなるので、出力用Ｎチヤンネ
ル型素子に適用されるＰチヤンネル型素子のチヤ
ンネルストツパー４を形成するＮ型拡散の深さは
1μm以上とすれば有効であり、その上限の深さは
チヤンネルストツパー４の拡散深さで決まるＰチ
ヤンネル型素子の有効面積の許容限界に対応して
μm以下とすべきである。
なお出力用Ｎチヤンネル型素子のソース１１ａ
は通常Ｐウエル領域３と同電位とするので、耐電
圧の観点からは深いＮ型拡散層はドレイン１２ａ
にのみ形成されるようにすれば十分である。しか
し同一素子内に浅い拡散層のソースと深い拡散層
のドレインを別の工程で形成するのは、位置合わ
せの誤差を生じ、チヤンネル長のばらつきが生ず
るため、第１図のようにソースおよびドレインの
双方に深い拡散層１１ａおよび１２ａを形成して
もよい。
は通常Ｐウエル領域３と同電位とするので、耐電
圧の観点からは深いＮ型拡散層はドレイン１２ａ
にのみ形成されるようにすれば十分である。しか
し同一素子内に浅い拡散層のソースと深い拡散層
のドレインを別の工程で形成するのは、位置合わ
せの誤差を生じ、チヤンネル長のばらつきが生ず
るため、第１図のようにソースおよびドレインの
双方に深い拡散層１１ａおよび１２ａを形成して
もよい。
次に第２図に本発明を適用する出力用Ｎチヤン
ネル型素子の形状について要部の平面図を示す。
第２図も第４図と共通部分を同一符号で表わす。
前記した第４図、第５図で説明したように素子の
平面形状が方形をなす場合、そのエツジ部に球面
の一部であるような接合面が形成され、この球状
接合面が円筒形接合面に比べて電界集中が大きく
なり耐電圧が低下する。本発明では出力用Ｎチヤ
ンネル型素子の耐電圧があげるため、少くともド
レイン１２ａはＰチヤンネル型素子のチヤンネル
ストツパー４を形成するとき同時に深い拡散層と
して出力用Ｎチヤンネル型素子に形成したもので
あるがさらに素子形状の観点からも耐電圧を向上
させるために、この拡散のときパターニングされ
たＮ型拡散用の窓１８を用いて第２図に示す通り
半導体基板１の主表面上のドレイン１２ａの接合
面（以下、平面接合面という）の形状をエツジ部
を生ずることがないよう矢印で表わした曲率半径
ｒの丸味を持たせてある。しかもドレイン１２ａ
の平面接合面は後工程で形成される一点鎖線で画
いた被拡散領域１５の選択酸化膜との境界および
ゲート電極１４をマスクとしてＮ型拡散した浅い
拡散層１２ｂの拡散前面の外側に位置するように
する。このようにすると浅い拡散層１２ｂのエツ
ジによる曲率半径の小さな球面状接合部１７ａは
深く拡散されたドレイン１２ａの接合面より内部
に包含されるようになるから出力用Ｎチヤンネル
型素子の耐電圧に悪影響を及ぼすことはない。
ネル型素子の形状について要部の平面図を示す。
第２図も第４図と共通部分を同一符号で表わす。
前記した第４図、第５図で説明したように素子の
平面形状が方形をなす場合、そのエツジ部に球面
の一部であるような接合面が形成され、この球状
接合面が円筒形接合面に比べて電界集中が大きく
なり耐電圧が低下する。本発明では出力用Ｎチヤ
ンネル型素子の耐電圧があげるため、少くともド
レイン１２ａはＰチヤンネル型素子のチヤンネル
ストツパー４を形成するとき同時に深い拡散層と
して出力用Ｎチヤンネル型素子に形成したもので
あるがさらに素子形状の観点からも耐電圧を向上
させるために、この拡散のときパターニングされ
たＮ型拡散用の窓１８を用いて第２図に示す通り
半導体基板１の主表面上のドレイン１２ａの接合
面（以下、平面接合面という）の形状をエツジ部
を生ずることがないよう矢印で表わした曲率半径
ｒの丸味を持たせてある。しかもドレイン１２ａ
の平面接合面は後工程で形成される一点鎖線で画
いた被拡散領域１５の選択酸化膜との境界および
ゲート電極１４をマスクとしてＮ型拡散した浅い
拡散層１２ｂの拡散前面の外側に位置するように
する。このようにすると浅い拡散層１２ｂのエツ
ジによる曲率半径の小さな球面状接合部１７ａは
深く拡散されたドレイン１２ａの接合面より内部
に包含されるようになるから出力用Ｎチヤンネル
型素子の耐電圧に悪影響を及ぼすことはない。
またドレイン１２ａの平面接合面に形成される
丸味の曲率半径ｒの大きさは小さ過ぎると球面状
接合に近づいて耐電圧向上の効果が得られなくら
なるので5μm以上とするのがよく、このような丸
味をもつた接合面による耐電圧は円筒形接合面の
場合とほぼ等しい値が得られる。なお第２図にお
けるソース側に関しては説明を省略するが深い拡
散層１１ａを設けるときはドレイン１２ａと全く
同様に行うことができる。
丸味の曲率半径ｒの大きさは小さ過ぎると球面状
接合に近づいて耐電圧向上の効果が得られなくら
なるので5μm以上とするのがよく、このような丸
味をもつた接合面による耐電圧は円筒形接合面の
場合とほぼ等しい値が得られる。なお第２図にお
けるソース側に関しては説明を省略するが深い拡
散層１１ａを設けるときはドレイン１２ａと全く
同様に行うことができる。
以上のように本発明は出力用Ｎチヤンネル型素
子の耐電圧をあげるため特別な製造工程を付加す
ることなく、ソースおよびドレインもしくはドレ
イン単独で深いＮ型拡散層を形成するとともに、
その平面接合面の形状を半径5μm以上の曲率をつ
けてエツジ部をなくすようにしたものである。
子の耐電圧をあげるため特別な製造工程を付加す
ることなく、ソースおよびドレインもしくはドレ
イン単独で深いＮ型拡散層を形成するとともに、
その平面接合面の形状を半径5μm以上の曲率をつ
けてエツジ部をなくすようにしたものである。
Ｎチヤンネル型MOS素子とＰチヤンネル型
MOS素子を有するCMOS構造と、出力用Ｎチヤ
ンネル型MOS素子とを同一基板上に形成する
CMOSICの出力用Ｎチヤンネル型MOS素子の耐
電圧を向上させるに当り、従来、出力用Ｎチヤン
ネル型MOS素子のソースおよびドレインの拡散
深さが同一工程で形成される信号処理部の微細な
Ｎチヤンネル型MOS素子のソースおよびドレイ
ンの浅い拡散によつて決定されることと、素子の
平面形状が方形であるために球面状接合部が形成
されることから大きな制約を受けていたのに対し
て、本発明によれば実施例で説明したようにＰチ
ヤンネル型MOS素子のチヤンネルストツパーの
N+拡散を行う工程を出力用Ｎチヤンネル型MOS
素子のソースおよびドレインもしくはドレインの
みを形成する拡散にも同時に適用することによ
り、深い拡散層を得るようにし、またこの際これ
らソース、ドレインの拡散層に球面状接合部が生
ずることのないようエツジ部となる個所の平面接
合面に5μm以上の曲率を持たせるようにしたため
に、深い拡散層と平面接合面に丸味をつけるとい
う二つの点が効果的に作用して出力用Ｎチヤンネ
ル型MOS素子に信号処理部より高い耐電圧を付
与させることに成功したものである。しかも本発
明は実施に当つて特別な製造工程を取り入れるこ
となく、ただ工程手順の組み変えや、拡散パター
ンを変更するだけで容易に目的が達成されるとい
う利点を有する。
MOS素子を有するCMOS構造と、出力用Ｎチヤ
ンネル型MOS素子とを同一基板上に形成する
CMOSICの出力用Ｎチヤンネル型MOS素子の耐
電圧を向上させるに当り、従来、出力用Ｎチヤン
ネル型MOS素子のソースおよびドレインの拡散
深さが同一工程で形成される信号処理部の微細な
Ｎチヤンネル型MOS素子のソースおよびドレイ
ンの浅い拡散によつて決定されることと、素子の
平面形状が方形であるために球面状接合部が形成
されることから大きな制約を受けていたのに対し
て、本発明によれば実施例で説明したようにＰチ
ヤンネル型MOS素子のチヤンネルストツパーの
N+拡散を行う工程を出力用Ｎチヤンネル型MOS
素子のソースおよびドレインもしくはドレインの
みを形成する拡散にも同時に適用することによ
り、深い拡散層を得るようにし、またこの際これ
らソース、ドレインの拡散層に球面状接合部が生
ずることのないようエツジ部となる個所の平面接
合面に5μm以上の曲率を持たせるようにしたため
に、深い拡散層と平面接合面に丸味をつけるとい
う二つの点が効果的に作用して出力用Ｎチヤンネ
ル型MOS素子に信号処理部より高い耐電圧を付
与させることに成功したものである。しかも本発
明は実施に当つて特別な製造工程を取り入れるこ
となく、ただ工程手順の組み変えや、拡散パター
ンを変更するだけで容易に目的が達成されるとい
う利点を有する。
第１図は本発明の適用されたCMOSICの構造
断面図、第２図は第１図における出力用Ｎチヤン
ネル型MOS素子の要部平面図、第３図は従来の
出力用Ｎチヤンネル型MOS素子を含むCMOSIC
の構造断面図、第４図は第３図における出力用Ｎ
チヤンネル型MOS素子の要部平面図、第５図は
球面状接合面と円筒形接合面について接合深さと
耐電圧の関係を示す線図である。 １……Ｎ型半導体基板、２，３……Ｐウエル領
域、４，７，１０……チヤンネルストツパー、
５，８，１１，１１ａ……ソース、６，９，１
２，１２ａ……ドレイン、１１ｂ，１２ｂ……浅
い拡散層、１３……配線金属、１４……ゲート電
極、１５……被拡散領域、１６……コンタクト
孔、１７，１７ａ……球面接合部、１８……拡散
用窓。
断面図、第２図は第１図における出力用Ｎチヤン
ネル型MOS素子の要部平面図、第３図は従来の
出力用Ｎチヤンネル型MOS素子を含むCMOSIC
の構造断面図、第４図は第３図における出力用Ｎ
チヤンネル型MOS素子の要部平面図、第５図は
球面状接合面と円筒形接合面について接合深さと
耐電圧の関係を示す線図である。 １……Ｎ型半導体基板、２，３……Ｐウエル領
域、４，７，１０……チヤンネルストツパー、
５，８，１１，１１ａ……ソース、６，９，１
２，１２ａ……ドレイン、１１ｂ，１２ｂ……浅
い拡散層、１３……配線金属、１４……ゲート電
極、１５……被拡散領域、１６……コンタクト
孔、１７，１７ａ……球面接合部、１８……拡散
用窓。
Claims (1)
- 【特許請求の範囲】 １ Ｎチヤンネル型MOS素子とＰチヤンネル型
MOS素子からなるCMOS回路と、深い拡散層と
浅い拡散層の二重拡散からなる出力用Ｎチヤンネ
ル型MOS素子とを同一半導体基板の主表面に備
えた半導体集積回路の製造方法において、前記Ｐ
チヤンネル型MOS素子の周辺に配設するチヤン
ネルストツパーと前記出力用Ｎチヤンネル型
MOS素子のソース、ドレインの前記深い拡散層
のうち少なくともドレインの深い拡散層とを同時
に形成し、その際形成される前記深い拡散層の主
表面上の接合面に丸みを持たせるようにパターニ
ングすることを特徴とする半導体集積回路の製造
方法。 ２ 特許請求の範囲第１項記載の方法において、
チヤンネルストツパーを形成する深い拡散層の深
さを１〜5μmとすることを特徴とする半導体集積
回路の製造方法。 ３ 特許請求の範囲第１項または第２項に記載の
方法において、前記深い拡散層の主表面上の接合
面の丸みの曲率半径を5μm以上とすることを特徴
とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262567A JPS61140164A (ja) | 1984-12-12 | 1984-12-12 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262567A JPS61140164A (ja) | 1984-12-12 | 1984-12-12 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61140164A JPS61140164A (ja) | 1986-06-27 |
| JPH0369184B2 true JPH0369184B2 (ja) | 1991-10-31 |
Family
ID=17377592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59262567A Granted JPS61140164A (ja) | 1984-12-12 | 1984-12-12 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61140164A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2548847Y2 (ja) * | 1991-12-11 | 1997-09-24 | オーツタイヤ株式会社 | エッジライト式導光板装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394669A (ja) * | 1986-10-08 | 1988-04-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52101984A (en) * | 1976-02-23 | 1977-08-26 | Sony Corp | Preparation of semiconductor device |
| JPS5319773A (en) * | 1976-08-06 | 1978-02-23 | Rca Corp | Ic device |
| JPS5467780A (en) * | 1977-11-09 | 1979-05-31 | Seiko Instr & Electronics Ltd | High integration ic |
| JPS57120371A (en) * | 1981-01-19 | 1982-07-27 | Sanyo Electric Co Ltd | Manufacture of complementary type mos semiconductor |
| JPS5947757A (ja) * | 1982-09-10 | 1984-03-17 | Hitachi Ltd | 半導体集積回路装置とその製造法 |
-
1984
- 1984-12-12 JP JP59262567A patent/JPS61140164A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52101984A (en) * | 1976-02-23 | 1977-08-26 | Sony Corp | Preparation of semiconductor device |
| JPS5319773A (en) * | 1976-08-06 | 1978-02-23 | Rca Corp | Ic device |
| JPS5467780A (en) * | 1977-11-09 | 1979-05-31 | Seiko Instr & Electronics Ltd | High integration ic |
| JPS57120371A (en) * | 1981-01-19 | 1982-07-27 | Sanyo Electric Co Ltd | Manufacture of complementary type mos semiconductor |
| JPS5947757A (ja) * | 1982-09-10 | 1984-03-17 | Hitachi Ltd | 半導体集積回路装置とその製造法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2548847Y2 (ja) * | 1991-12-11 | 1997-09-24 | オーツタイヤ株式会社 | エッジライト式導光板装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61140164A (ja) | 1986-06-27 |
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