DE102008060051A1 - Halbleiterbauelement und Verfahren zu dessen Herstellung - Google Patents

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Abstract

Es werden ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung offenbart. Das Halbleiterbauelement enthält eine Gate-Struktur, die eine Silizium-Oxinitrid-(SiON)-Schicht, die auf einem Halbleitersubstrat ausgebildet ist, eine Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht, die auf der Silizium-Oxinitrid-(SiON)-Schicht ausgebildet ist, eine Polysilizium-Schicht, die auf der Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht ausgebildet ist, und eine Silizid-Schicht, die auf der Polysilizium-Schicht ausgebildet ist, Abstandshalter an Seitenwänden der Gate-Struktur und Source- und Drain-Bereiche auf gegenüberliegenden Seiten der Gate-Struktur enthält.

Description

  • HINTERGRUND
  • Die Erfindung bezieht sich auf ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung.
  • Um die Geschwindigkeit eines Transistors zu erhöhen, wurden umfangreiche Studien und Forschungen bezüglich einer Gate-Struktur durchgeführt, bei der ein Metall-Gate und ein Gate-Isolationsmaterial mit hohem k-Wert verwendet werden, um eine geringe Gate-Austrittsarbeit und ein vertikales elektrisches Feld zu realisieren.
  • Im Allgemeinen wird ein Metall-Gate-Oxid auf der Basis von Hafnium (Hf) als Gate-Isolationsmaterial mit hohem k-Wert benutzt. In diesem Fall kann an einer Grenzfläche zwischen einer Gate-Elektrode und dem Metall-Gate-Oxid oder an einer Grenzfläche zwischen dem Metall-Gate-Oxid und einem Silizium-Substrat Hf-Pinning auftreten, wodurch das Phänomen der Verschiebung des waagerechten Bandes (Flat Band Shift) verursacht wird.
  • Folglich kann sich die Schwellspannung (Vth) des Transistors verschieben und eine Verschlechterung der Instabilität der Temperatur bei negativer Vorspannung (NBTI) verursacht werden.
  • ZUSAMMENFASSUNG
  • Die Erfindung liefert ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung.
  • Ausführungen der Erfindung liefern auch ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung, das in der Lage ist, das durch Hafnium (Hf) verursachte Pinning zu verringern.
  • Gemäß einer/mehreren bestimmten Ausführung(en) enthält ein Halbleiterbauelement eine Gate-Struktur, die eine Silizium-Oxinitrid-(SiON)-Schicht auf einem Halbleitersubstrat, eine Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht auf der Silizium-Oxinitrid-(SiON)-Schicht, eine Polysilizium-Schicht auf der Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht und eine Silizid-Schicht auf der Polysilizium-Schicht, Abstandshalter an den Seitenwänden der Gate-Struktur und Source- und Drain-Bereiche auf gegenüber liegenden Seiten der Gate-Struktur enthält.
  • Gemäß einer/mehreren anderen Ausführung(en) umfasst ein Verfahren zur Herstellung eines Halbleiterbauelementes die Schritte eines Ausbildens einer Gate-Struktur durch Ausbilden einer Siliziumoxid-(SiOx)-Schicht auf einem Halbleitersubstrat, eines Ausbildens einer Hafniumsilikat-(HfSiO)-Schicht auf der Siliziumoxid-(SiOx)-Schicht, eines Ausbildens einer Silizium-Oxinitrid-(SiON)-Schicht und einer Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht durch Ausführen eines Stickstoff-Plasma-Prozesses auf dem Halbleitersubstrat, das die Siliziumoxid-(SiOx)-Schicht und die Hafniumsilikat-(HfSiO)-Schicht enthält, eines Ausbildens einer Polysilizium-Schicht auf der Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht, eines Aufwachsens einer Silizium-Germanium-(SiGe)-Schicht auf der Polysilizium-Schicht und eines Versehens der Silizium-Oxinitrid-(SiON)-Schicht, der Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht, der Polysilizium-Schicht und der Silizium-Germanium-(SiGe)-Schicht mit einem Muster, eines Ausbildens von Abstandshaltern und von Source- und Drain-Bereichen an Seiten der Gate-Struktur und eines Ausbildens einer Gate-Elektrode durch Silizidieren der Silizium-Germanium-(SiGe)-Schicht.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 bis 7 sind Ansichten, die ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung gemäß verschiedener Ausführungen zeigen.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGEN
  • Im Folgenden werden ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung gemäß Ausführungen der Erfindung detailliert mit Bezug auf die begleitenden Zeichnungen beschrieben.
  • 1 bis 7 sind Ansichten, die ein beispielhaftes Halbleiterbauelement und ein beispielhaftes Verfahren zu dessen Herstellung zeigen.
  • Mit Bezug auf 7 enthält ein beispielhaftes Halbleiterbauelement ein Halbleitersubstrat 100, eine Isolationsschicht 200, die aktive Bereiche auf dem Halbleitersubstrat 100 definiert, und einen NMOS-Transistor 300 und einen PMOS-Transistor 400, die in den aktiven Bereichen ausgebildet sind.
  • Die Isolationsschicht 200 enthält ein Isolationsmaterial und kann durch einen Shallow Trench Isolation (STI) Prozess und/oder einen Prozess zur lokalen Oxidation von Silizium (LOCOS) ausgebildet werden.
  • Das Halbleitersubstrat 100 enthält einen P-Wannen-Bereich 110, der mit P-Typ-Fremdstoffen dotiert ist, und einen N-Wannen-Bereich 120, der mit N-Typ-Fremdstoffen dotiert ist.
  • Der NMOS-Transistor 300 ist auf dem P-Wannen-Bereich 110 ausgebildet. Der NMOS-Transistor 300 enthält eine Gate-Struktur 360, Abstandshalter 370, die an Seitenwänden der Gate-Struktur 360 ausgebildet sind, und Source/Drain-Bereiche 380, die in dem aktiven Bereich ausgebildet sind, der auf gegenüber liegenden Seiten der Gate-Struktur 360 bereitgestellt wird. Eine Fluor enthaltende Schicht 390, in die Fluor implantiert ist, kann in einem Kanal-Bereich unter der Gate-Struktur 360 ausgebildet sein.
  • Die Gate-Struktur 360 enthält eine Silizium-Oxinitrid-(SiON)-Schicht 310, eine erste Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht 320, eine zweite HfSiON-Schicht 330, eine Polysilizium-Schicht 340 und eine Silizid-Schicht 350.
  • Die zweite HfSiON-Schicht 330 hat einen Gehalt an Hafnium (Hf), der kleiner ist als der der ersten HfSiON-Schicht 320, und die Polysilizium-Schicht 340 kann Fluor-Ionen enthalten. Die Polysilizium-Schicht 340, in die die Fluor-Ionen implantiert sind, verhindert Hf-Pinning, das durch die erste und die zweite HfSiON-Schicht 320 und 330 verursacht wird.
  • Die Silizid-Schicht 350 kann eine vollständig silizidierte Nickel-(Ni FUSI)-Struktur aufweisen. Da die oben erwähnte Ni-FUSI-Struktur die Eigenschaft einer geringen Austrittsarbeit hat, kann die Ni-FUSI-Struktur eine Verschlechterung der Beweglichkeit von Elektronen und/oder Löchern verhindern.
  • Obwohl nicht gezeigt, kann Silizid auch auf den Source/Drain-Bereichen 380 ausgebildet sein.
  • Auf ähnliche Weise wird der PMOS-Transistor 400 auf dem N-Wannen-Bereich 120 ausgebildet. Der PMOS-Transistor 400 enthält eine Gate-Struktur 460, Abstandshalter 470, die an Seitenwänden der Gate-Struktur 460 ausgebildet sind, und Source/Drain-Bereiche 480, die im aktiven Bereich auf gegenüber liegenden Seiten der Gate-Struktur 460 ausgebildet sind. Zusätzlich dazu kann die Fluor enthaltende Schicht 390, die mit Fluor implantiert ist, in einem Kanal-Bereich unter der Gate-Struktur 460 ausgebildet sein.
  • Die Gate-Struktur 460 enthält eine SiON-Schicht 410, eine erste HfSiON-Schicht 420, eine zweite HfSiON-Schicht 430, eine Polysilizium-Schicht 440 und eine Silizid-Schicht 450.
  • Die zweite HfSiON-Schicht 430 hat einen Gehalt an Hf, der kleiner ist als der der ersten HfSiON-Schicht 420, und die Polysilizium-Schicht 440 kann Fluor-Ionen enthalten.
  • Die Polysilizium-Schicht 440, in die Fluor-Ionen implantiert sind, verhindert Hf-Pinning, das durch die erste und die zweite HfSiON-Schicht 420 und 430 verursacht wird.
  • Die Silizid-Schicht 450 kann eine Ni-FUSI-Struktur aufweisen. Da die oben erwähnte Ni-FUSI-Struktur die Eigenschaft einer geringen Austrittsarbeit hat, kann die Ni-FUSI-Struktur eine Verschlechterung der Beweglichkeit von Elektronen und/oder Löchern verhindern.
  • Obwohl nicht gezeigt, kann Silizid auch auf den Source/Drain-Bereichen 480 ausgebildet sein.
  • In bestimmten Ausführungen enthalten die Gate-Strukturen 360 und 460 die SiON-Schichten 310 und 410, die ersten HfSiON-Schichten 320 und 420, die zweiten HfSiON-Schichten 330 und 430, die Polysilizium-Schichten 340 und 440 und die Silizid-Schichten 350 und 450. Die zweiten HfSiON-Schichten 330 und 430 und die Polysilizium-Schichten 340 und 440 können selektiv ausgebildet werden.
  • Zum Beispiel können gemäß einer anderen Ausführung die Gate-Strukturen 360 und 460 die SiON-Schichten 310 und 410, die ersten HfSiON-Schichten 320 und 420, die Polysilizium-Schichten 340 und 440 und die Silizid-Schichten 350 und 450 enthalten.
  • Gemäß noch einer anderen Ausführung können die Gate-Strukturen 360 und 460 die SiON-Schichten 310 und 410, die ersten HfSiON-Schichten 320 und 420, die zweiten HfSiON-Schichten 330 und 430 und die Silizid-Schicht 350 und 450 enthalten.
  • Im Folgenden wird ein beispielhaftes Verfahren zur Herstellung des Halbleiterbauelements gemäß einer ersten Ausführung detailliert mit Bezug auf die 1 bis 7 beschrieben.
  • Mit Bezug auf 1 ist die Isolationsschicht 200 auf dem Halbleitersubstrat 100 ausgebildet, um den aktiven Bereich zu definieren. Die Isolationsschicht 200 kann durch einen Flachgrabenisolations-(STI)-Prozess und/oder einen Prozess zur lokalen Oxidation von Silizium (LOCOS) ausgebildet werden.
  • Dann werden P-Typ-Fremdstoffe und N-Typ-Fremdstoffe selektiv implantiert, wodurch der P-Wannen-Bereich 110 und der N-Wannen-Bereich 120 ausgebildet werden.
  • Zu diesem Zeitpunkt können Fluor-Ionen in die Oberfläche des Halbleitersubstrats 100 mit dem P-Wannen-Bereich 110 und dem N-Wannen-Bereich 120 implantiert werden, so dass die Fluor enthaltende Schicht 390 ausgebildet werden kann. Die Fluor enthaltende Schicht 390 kann selektiv ausgebildet werden (z. B. durch Maskieren nicht implantierter Bereiche vor der Implantation). Das Fluor der Fluor enthaltenden Schicht 390 wird durch einen Wannen-Ausheil-Prozess für die P- und N-Wannen-Bereiche 110 und 120 aktiviert.
  • Die Fluor enthaltende Schicht 390 kann Pinning zwischen dem Hf einer HfSiON-Schicht und einem Si-Gitter des Halbleitersubstrats 100 verhindern.
  • Mit Bezug auf 2 wird eine Siliziumoxid-Schicht (SiO2) auf dem Halbleitersubstrat 100 durch thermische Oxidation ausgebildet. Danach wird HfSiO, das Hf in einem Verhältnis von 40% bis 60% enthält, auf der thermisch erzeugten SiO2-Schicht abgeschieden, und dann wird HfSiO, das Hf in einem Verhältnis von 5% bis 10% enthält, durch metall-organische Gasphasenabscheidung (MOCVD) abgeschieden.
  • Dann wird Stickstoff-Gas (N2) mit dem HfSiO und dem SiO2 (z. B. bei einer Temperatur von 800°C bis 850°C) durch einen Remote-Plasma-Nitridierungs-(RPN)-Prozess zur Reaktion gebracht, so dass eine SiON-Schicht 510, eine erste HfSiON-Schicht 520 und eine zweite HfSiON-Schicht 530 auf dem Halbleitersubstrat 100 ausgebildet werden.
  • Die zweite HfSiON-Schicht 530 hat einen Hf-Gehalt, der kleiner ist als der der ersten HfSiON-Schicht 520, wodurch durch das Hf verursachtes Pinning für ein Si-Gitter verringert wird.
  • Während des Plasma-Nitridierungs-Prozesses (z. B. RPN) werden die Stickstoff-Ionen implantiert, wodurch jede schlechte Grenzflächen-Rauheit einer Kontaktoberfläche zwischen dem Halbleiterbauelement 100 und einer Isolationsschicht-Struktur, die die SiON-Schicht 510 und die ersten und zweiten HfSiON-Schichten 520 und 530 enthält, verbessert wird.
  • Mit Bezug auf 3 wird eine Polysilizium-Schicht 540 (die eine Dicke von 70 nm bis 100 nm haben kann) auf dem Halbleitersubstrat 100 mit der SiON-Schicht 510, der ersten HfSiON-Schicht 520 und der zweiten HfSiON-Schicht 530 darauf durch Niederdruck-CVD (LP-CVD) ausgebildet, und Fluor-Ionen können in die Polysilizium-Schicht 540 implantiert werden.
  • In die Polysilizium-Schicht 540 implantierte Fluor-Ionen verhindern Hf-Pinning, das durch das Hf der ersten und zweiten HfSiON-Schichten 520 und 530 verursacht wird.
  • Mit Bezug auf 4 wird eine Gate-Elektroden-Schicht 550 auf der Polysilizium-Schicht 540 ausgebildet. Zu diesem Zeitpunkt kann die Gate-Elektrode 550 eine Dicke von 150 nm bis 200 nm haben und durch Epitaxie von Silizium-Germanium (SiGe) ausgebildet werden. Eine Silizium-(Si)-Struktur, die Germanium (Ge) enthält, ist wirksam, um selektiv die Ni-FUSI-Struktur auszubilden.
  • Mit Bezug auf 5 werden die SiON-Schicht 510, die erste HfSiON-Schicht 520, die zweite HfSiON-Schicht 530, die Polysilizium-Schicht 540 und die Gate-Elektroden-Schicht 550 mit einem Muster versehen, wodurch die Gate-Strukturen 360 und 460 ausgebildet werden, die den NMOS-Transistor 300 und den PMOS-Transistor 400 bilden.
  • Dann werden Fremdstoffe, wie z. B. Indium (In), Antimon (Sb), Arsen (As) oder Borfluorid (BF) implantiert, um einen schwach dotierten Drain-Bereich (LDD) (nicht gezeigt) auszubilden, und die Abstandshalter 370 und 470 werden ausgebildet (im Allgemeinen durch eine flächendeckende Abscheidung einer oder mehrerer dielektrischer Schichten, wie z. B. einer Siliziumdioxid- oder Siliziumnitrid-Schicht, einer Siliziumnitrid-auf-Siliziumdioxid-Doppelschicht, oder einer Siliziumdioxid-/Siliziumnitrid-/Siliziumdioxid-Dreifachschicht, gefolgt von einem anisotropen Ätzen).
  • Dann wird eine große Dosis von Fremdstoffen (aufgelistet im vorherigen Abschnitt) implantiert, wobei die Abstandshalter 370 und 470 als Ionenimplantations-Maske benutzt werden, wodurch die Source-/Drain-Bereiche 380 und 480 zusammen mit dem LDD-Bereich ausgebildet werden.
  • Mit Bezug auf 6 wird eine Puffer-Oxid-Schicht 600 auf der Oberfläche des Halbleitersubstrats 100 ausgebildet, und ein chemisch-mechanischer Polierprozess (CMP) wird auf der Puffer-Oxid-Schicht 600 ausgeführt, so dass obere Teile der Gate-Strukturen 360 und 460 freigelegt werden.
  • Dann wird, nachdem ein oberer Bereich des Halbleitersubstrats 100, der die Gate-Strukturen 360 und 460 und die Puffer-Oxid-Schicht 600 enthält, mit Nickel (Ni) 700 beschichtet wurde, eine erste Wärmebehandlung auf der resultierenden Struktur mit einer Temperatur von 400°C durchgeführt. Zu diesem Zeitpunkt reagieren Si (und optional Ge) der Gate-Elektroden-Schichten 350 und 450 mit dem Ni, um eine partielle Silizid-Schicht auszubilden.
  • Danach werden der Teil des Ni, der nicht mit den Gate-Elektroden-Schichten 350 und 360 reagiert, und die Puffer-Oxid-Schicht 600 entfernt. Anschließend wird eine zweite Wärmebehandlung auf der resultierenden Struktur durchgeführt, wodurch die Ni-FUSI-Struktur ausgebildet wird.
  • Folglich kann das in 7 gezeigte Halbleiterbauelement hergestellt werden.
  • Obwohl nicht gezeigt, kann auch Silizid auf den in 7 gezeigten Source/Drain-Bereichen 380 und 480 ausgebildet werden.
  • Zusätzlich dazu kann gemäß verschiedenen Ausführungen, obwohl die Silizid-Schicht Nickel-(Ni)-Silizid umfassen kann, mindestens eines aus Titan (Ti), Tantal (Ta), Kobalt (Co) und Platin (Pt) anstelle von Ni benutzt werden, um eine Metall-Silizid-Schicht auszubilden.
  • In der vorliegenden Beschreibung bedeutet jeder Verweis auf "eine Ausführung", "Ausführung", "beispielhafte Ausführung", usw., dass ein spezielles Merkmal, eine Struktur oder eine Eigenschaft, welches bzw. welche in Verbindung mit der Ausführung beschrieben wird, in mindestens einer Ausführung der Erfindung enthalten ist. Das Auftreten derartiger Ausdrucksweisen an verschiedenen Stellen in der Beschreibung verweist nicht notwendig sämtlich auf die gleiche Ausführung. Ferner sei bemerkt, dass, wenn ein besonderes Merkmal, eine Struktur oder eine Eigenschaft beschrieben wird, es sich innerhalb des Bereichs der Möglichkeiten eines Fachmanns befindet, ein derartiges Merkmal, eine Struktur oder ein Kennmerkmal in Verbindung mit anderen der Ausführungen zu bewirken.
  • Obwohl Ausführungen mit Bezug auf eine Anzahl erläuternder Ausführungsbeispiele beschrieben wurden, sei bemerkt, dass zahlreiche weitere Abwandlungen und Ausführungen durch Fachleute entworfen werden können, welche unter Prinzip und Umfang der vorliegenden Offenbarung fallen. Insbesondere sind Änderungen und Abwandlungen der Bauteile und/oder der Anordnungen der fraglichen Kombinationsanordnung innerhalb des Umfangs der Offenbarung, der Zeichnungen und der beigefügten Ansprüche möglich. Zusätzlich zu Änderungen und Abwandlungen der Bauteile und/oder der Anordnungen sind alternative Verwendungen gleichfalls für Fachleute ersichtlich.

Claims (20)

  1. Halbleiterbauelement, umfassend: eine Gate-Struktur, die eine Silizium-Oxinitrid-(SiON)-Schicht auf einem Halbleitersubstrat, eine Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht auf der Silizium-Oxinitrid-(SiON)-Schicht, eine Polysilizium-Schicht auf der Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht und eine Silizid-Schicht auf der Polysilizium-Schicht umfasst; Abstandshalter an Seitenwänden der Gate-Struktur; und Source- und Drain-Bereiche, die an gegenüber liegenden Seiten der Gate-Struktur angeordnet sind.
  2. Halbleiterbauelement nach Anspruch 1, wobei die Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht eine erste Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht und eine zweite Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht auf der ersten Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht umfasst, wobei die zweite Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht einen Hafnium-(Hf)-Gehalt hat, der kleiner ist als der der ersten Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht.
  3. Halbleiterbauelement nach Anspruch 2, wobei die erste Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht ein Bindungs-Verhältnis von Hafnium (Hf) zu Stickstoff (N) von 40% bis 60% hat, und die zweite Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht ein Bindungs-Verhältnis von Hafnium (Hf) zu Stickstoff (N) von 5% bis 10% hat.
  4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, wobei die Polysilizium-Schicht Fluor-Ionen enthält.
  5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, das ferner eine fluorierte Schicht enthält, die implantierte Fluor-Ionen umfasst, die sich zwischen den Source- und Drain-Bereichen befindet.
  6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, wobei die Silizid-Schicht Nickel-Silizid umfasst.
  7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, ferner umfassend eine Silizium-Germanium-Schicht auf der Polysilizium-Schicht.
  8. Halbleiterbauelement nach Anspruch 7, wobei die Silizid-Schicht sich auf der Silizium-Germanium-Schicht befindet.
  9. Verfahren zur Herstellung eines Halbleiterbauelementes, wobei das Verfahren die Schritte umfasst: Ausbilden einer Gate-Struktur durch die Schritte eines Ausbildens einer Siliziumoxid-(SiOx)-Schicht auf einem Halbleitersubstrat, eines Ausbildens einer Hafniumsilikat-(HfSiO)-Schicht auf der Siliziumoxid-(SiOx)-Schicht, eines Ausbildens einer Silizium-Oxinitrid-(SiON)-Schicht und einer Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht durch Ausführen eines Stickstoff-Plasma-Prozesses auf dem Halbleitersubstrat, das die Siliziumoxid-(SiOx)-Schicht und die Hafniumsilikat-(HfSiO)-Schicht enthält, eines Ausbildens einer Polysilizium-Schicht auf der Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht, eines Aufwachsens einer Silizium-Germanium-(SiGe)-Schicht auf der Polysilizium-Schicht und eines Versehens der Silizium-Oxinitrid-(SiON)-Schicht, der Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht, der Polysilizium-Schicht und der Silizium-Germanium-(SiGe)-Schicht mit einem Muster; Ausbilden von Abstandshaltern und von Source- und Drain- Bereichen an Seiten der Gate-Struktur; und Ausbilden einer Gate-Elektrode durch Silizidieren der Silizium-Germanium-(SiGe)-Schicht.
  10. Verfahren nach Anspruch 9, wobei der der Schritt des Ausbildens der Gate-Elektrode die Schritte umfasst: Ausbilden einer Puffer-Oxid-Schicht auf dem Halbleitersubstrat und Freilegen der Silizium-Germanium-(SiGe)-Schicht durch einen Prozess des chemisch-mechanischen Polierens (CMP); Beschichten der Puffer-Oxid-Schicht und der Silizium-Germanium-(SiGe)-Schicht mit Metall; Ausführen einer ersten Wärmebehandlung auf dem Halbleitersubstrat, das mit dem Metall beschichtet ist; und Entfernen eines Teils des Metalls, das verbleibt, ohne mit der Silizium-Germanium-(SiGe)-Schicht und der Puffer-Oxid-Schicht zu reagieren, und Ausführen eines zweiten Wärmebehandlungs-Prozesses auf einer resultierenden Struktur.
  11. Verfahren nach Anspruch 9 oder 10, ferner umfassend einen Schritt des Implantierens von Fluor-Ionen in das Halbleitersubstrat vor dem Ausbilden der Siliziumoxid-(SiOx)-Schicht auf dem Halbleitersubstrat.
  12. Verfahren nach einem der Ansprüche 9 bis 11, wobei der Schritt des Ausbildens der Hafniumsilikat-(HfSiO)-Schicht einen Schritt des Ausbildens einer ersten Hafniumsilikat-(HfSiO)-Schicht und des Ausbildens einer zweiten Hafniumsilikat-(HfSiO)-Schicht auf der ersten Hafniumsilikat-(HfSiO)-Schicht umfasst, wobei die zweite Hafniumsilikat-(HfSiO)-Schicht einen Gehalt an Hafnium (Hf) hat, der kleiner ist als der der ersten Hafniumsilikat-(HfSiO)-Schicht.
  13. Verfahren nach Anspruch 12, wobei die erste Hafniumsili kat-(HfSiO)-Schicht Hafnium (Hf) in einem Verhältnis von 40% bis 60% enthält und die zweite Hafniumsilikat-(HfSiO)-Schicht Hafnium (Hf) in einem Verhältnis von 5% bis 10% enthält.
  14. Verfahren nach einem der Ansprüche 9 bis 13, das ferner einen Schritt des Implantierens von Fluor-Ionen in die Polysilizium-Schicht umfasst.
  15. Verfahren zur Herstellung eines Halbleiterbauelementes, umfassend: Ausbilden einer Siliziumoxid-(SiOx)-Schicht auf einem Halbleitersubstrat, Ausbilden einer Hafniumsilikat-(HfSiO)-Schicht auf der Siliziumoxid-(SiOx)-Schicht, Ausbilden einer Silizium-Oxinitrid-(SiON)-Schicht und einer Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht durch Ausführen eines Stickstoff-Plasma-Prozesses auf der Siliziumoxid-(SiOx)-Schicht und der Hafniumsilikat-(HfSiO)-Schicht, Ausbilden einer Polysilizium-Schicht auf der Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht, Versehen der Silizium-Oxinitrid-(SiON)-Schicht, der Hafnium-Silizium-Oxinitrid-(HfSiON)-Schicht und der Polysilizium-Schicht mit einem Muster; Ausbilden von Abstandshaltern an Seiten der Gate-Struktur; und Ausbilden von Source- und Drain-Bereichen im Halbleitersubstrat an gegenüber liegenden Seiten der Gate-Struktur.
  16. Verfahren nach Anspruch 15, ferner umfassend ein Aufwachsen einer Silizium-Germanium-(SiGe)-Schicht auf der Polysilizium-Schicht, wobei die Silizium-Germanium-(SiGe)-Schicht mit der SiON-Schicht, der HfSiON-Schicht und der Polysilizium-Schicht mit einem Muster versehen wird.
  17. Verfahren nach Anspruch 16, ferner umfassend ein Silizidieren der Silizium-Germanium-(SiGe)-Schicht, um eine Silizid-Schicht auszubilden.
  18. Verfahren nach Anspruch 17, wobei das Silizidieren der SiGe-Schicht umfasst: Ausbilden einer Puffer-Oxid-Schicht auf dem Halbleitersubstrat; chemisch-mechanisches Polieren (CMP) der Puffer-Oxid-Schicht, um die Silizium-Germanium-(SiGe)-Schicht freizulegen; Beschichten der Puffer-Oxid-Schicht und der Silizium-Germanium-(SiGe)-Schicht mit Metall; Erhitzen des mit dem Metall beschichteten Halbleitersubstrats, um ein Metall-Silizid auszubilden; und Entfernen des Teils des Metalls, der keine Reaktion eingegangen ist.
  19. Verfahren nach Anspruch 18, ferner umfassend, nach dem Entfernen des Teils des Metalls, der keine Reaktion eingegangen ist, ein Erhitzen einer resultierenden Struktur.
  20. Verfahren nach einem der Ansprüche 15 bis 19, wobei das Ausbilden der Hafniumsilikat-(HfSiO)-Schicht ein Ausbilden einer ersten Hafniumsilikat-(HfSiO)-Schicht und ein Ausbilden einer zweiten Hafniumsilikat-(HfSiO)-Schicht auf der ersten Hafniumsilikat-(HfSiO)-Schicht umfasst, wobei die zweite Hafniumsilikat-(HfSiO)-Schicht einen Gehalt an Hafnium (Hf) aufweist, der kleiner ist als der der ersten Hafniumsilikat-(HfSiO)-Schicht.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9000525B2 (en) * 2010-05-19 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for alignment marks
KR20120107762A (ko) 2011-03-22 2012-10-04 삼성전자주식회사 반도체 소자의 제조 방법
KR20130127261A (ko) 2012-05-14 2013-11-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9384985B2 (en) * 2014-07-18 2016-07-05 United Microelectronics Corp. Semiconductor structure including silicon and oxygen-containing metal layer and process thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3281700B2 (ja) * 1993-12-22 2002-05-13 三菱電機株式会社 半導体装置
KR20030000575A (ko) * 2001-06-26 2003-01-06 주식회사 하이닉스반도체 반도체소자의 제조방법
JP2005064032A (ja) 2003-08-12 2005-03-10 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
US7176522B2 (en) * 2003-11-25 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacturing thereof
KR20060002127A (ko) * 2004-07-01 2006-01-09 매그나칩 반도체 유한회사 반도체 소자의 제조방법
KR20060005045A (ko) * 2004-07-12 2006-01-17 주식회사 하이닉스반도체 하프늄산화막 게이트유전체 형성 방법
US7291526B2 (en) * 2004-12-06 2007-11-06 Infineon Technologies Ag Semiconductor device and method of manufacture thereof
JP4185057B2 (ja) * 2005-01-28 2008-11-19 富士通株式会社 半導体装置の製造方法
JP4128574B2 (ja) * 2005-03-28 2008-07-30 富士通株式会社 半導体装置の製造方法
US7626864B2 (en) * 2006-04-26 2009-12-01 Chih-Hsin Wang Electrically alterable non-volatile memory cells and arrays

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