JP2007294971A - トランジスタのゲート上面での応力緩和 - Google Patents
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Abstract
【課題】引っ張り応力または圧縮応力のうちの適当なものを、半導体基板上の１つまたは複数のトランジスタに与えるための方法、より効果的なものへと改良する。
【解決手段】半導体装置は、トランジスタのソースおよびドレイン領域を含んだトランジスタ活性領域を含んだシリコン層１０１を含む。ポリシリコン層１０２は、シリコン層上に設けられ、活性領域を覆うように設けられる。応力誘起層１０４は、ポリシリコン層の上方を除いて活性領域を覆うように設けられ、圧縮応力層または引っ張り応力層である。
【選択図】 図３
【解決手段】半導体装置は、トランジスタのソースおよびドレイン領域を含んだトランジスタ活性領域を含んだシリコン層１０１を含む。ポリシリコン層１０２は、シリコン層上に設けられ、活性領域を覆うように設けられる。応力誘起層１０４は、ポリシリコン層の上方を除いて活性領域を覆うように設けられ、圧縮応力層または引っ張り応力層である。
【選択図】 図３
Description
本発明はトランジスタのゲート上面での応力緩和に関する。
電界効果トランジスタ（ＦＥＴ）の性能を向上させるために、応力ライナが広く用いられている。これらの応力ライナは、トランジスタのチャネル上に圧縮または引っ張り応力を与えるために用いられる。例えば、図１に示すように、窒化シリコン（ＳｉＮ）圧縮応力ライナが、Ｐ型ＦＥＴ（ＰＦＥＴ）を覆うように多く設けられ、引っ張り応力ライナが、Ｎ型ＦＥＴ（ＮＦＥＴ）を覆うように多く設けられる。図において、（例えばポリシリコンまたは他の導電性材料からなる）ゲート１０２が、シリコン層１０１の上方に設けられている。シリコン層１０１は、単なるシリコン層基板であってもよいし、シリコンオンインシュレータ（ＳＯＩ）構造のようなより大きな基板の一部であってもよい。ソース／ドレイン領域１０５は、シリコン層１０１内に埋め込まれており、側壁スペーサ１０３はゲート１０２の相対する側面上に設けられている。引っ張りＳｉＮ応力ライナ１０４は、シリコン層１０１や、側壁スペーサ１０３およびゲート１０２も完全に覆うように設けられている。
図１内の矢印が示すように、引っ張り応力ライナ１０４が生み出す応力は、引っ張り応力ライナ１０４による応力がなかったならばより大きな応力がかかる位置に準最適な応力がかかるように分布する。よって、引っ張り応力ライナ１０４は、図に示すトランジスタのチャネルに引っ張り応力をかけるという点で、自分自身に対しても幾らかの応力をかけている。このことは、ゲート１０２が比較的短い場合により顕著である。
本発明の一態様による半導体装置は、トランジスタのソースおよびドレイン領域を含んだトランジスタ活性領域を含んだシリコン層と、前記シリコン層上に設けられ、前記活性領域を覆うように設けられたポリシリコン層と、前記ポリシリコン層の上方を除いて前記活性領域を覆うように設けられた応力誘起層と、を具備し、前記応力誘起層は圧縮応力層または引っ張り応力層である。
本発明の一態様による半導体装置の製造方法は、シリコン層上にポリシリコン層を形成し、前記ポリシリコン層上と前記シリコン層上に応力誘起層を形成し、前記応力誘起層の前記ポリシリコン層上の部分において、前記応力誘起層の前記部分によって誘起される応力を減少させる、ことを具備する。
本発明の一態様による半導体装置の製造方法は、シリコン層上にポリシリコン層を形成し、前記ポリシリコン層上および前記シリコン層上にＳｉＮ層を形成し、前記ＳｉＮ層の前記ポリシリコン層上の部分にゲルマニウムイオンおよびキセノンイオンの少なくとも一方を注入する、ことを具備する。
背景技術における記載に対して、引っ張り応力または圧縮応力のうちの適当なものを、半導体基板上の１つまたは複数のトランジスタに与えるための方法、より効果的なものへと改良することが必要である。そして、このように改良された応力によって、トランジスタの性能が向上する。
後にさらに詳細に説明するように、引っ張りまたは圧縮応力ライナの一部を、トランジスタのゲートの上方に与えられるストレスが減少するか全く無くなるように、取り除いたり、変更を加えたりする。これにより、応力ライナの端がチャネルに隣接したりチャネルの一方の側面の上に位置したりし、また応力が応力ライナの端に集中し、ひいてはトランジスタに対する応力による効果が増加する。
このような構造の応力ライナを形成するために、トランジスタの全体を覆うように応力ライナを形成した後、この応力ライナのゲート上の部分を除去するか、別の材料で置き換える。または、トランジスタを覆うように応力ライナを形成した後、応力ライナのゲート上の部分に変更を加えてこの部分の応力を減少させる。この応力ライナの一部に、例えばゲルマニウムまたはキセノンなどのある種のイオンを注入することによって、ストレスが減少するように変更を加える。
ゲート上で応力を緩和する部分を設けることによって増加した応力により得られる効果は、ゲートが短いほど、より顕著である。よって、スケールがより小さくなってゲートが将来の技術においてより短くなるに連れ、ゲートの上面の応力を減ずることは、より有用であると予想される。
本明細書による開示内容の上記のまたは別の側面は、以下に示す例示的な実施形態の詳細な記載を考察することによって明確になる。
本発明とその効果は、添付の図面を考察しながら以下の説明を参照することによって、より完全に理解される。これらの図面において、同様の参照符号は、同様の要素を指し示している。
図２乃至図４は、半導体装置の一部の様々な製造工程での断面図である。これらの製造工程を、より大きな製造工程の一部として実行することによって、トランジスタのゲートを覆うように設けられ、応力を緩和されたライナを有する少なくとも１つのトランジスタを有する半導体装置を製造できる。
図２に示すように、応力ライナ１０４が、例えば従来の方法によってシリコン層１０１を覆うように形成される。この例では、応力ライナ１０４は、引っ張りＳｉＮ層または他の材料のような引っ張り応力ライナである。しかしながら、応力ライナ１０４は、引っ張り応力ライナではなく、圧縮応力ライナ（その場合でも、例えば、ＳｉＮまたは他の材料であってもよい）であってもよい。応力ライナ１０４は、半導体ウェハの全体を覆うブランケット層状に形成され、例えば従来の（フォトレジスト層２０１または酸化層を用いて実現される）レジスト、リソグラフィー、エッチング技術を用いてパターニングおよびエッチングされる。
レジスト層２０１のパターニングの前、最中、または後に、レジスト層２０１の少なくともゲート１０２の上方の部分を薄くする。このことは、反応性イオンエッチング（ＲＩＥ）や化学的機械研磨（ＣＭＰ）の一方または両方を実行することに達成することができる。または、特に層２０１としてフォトレジスト層ではなく酸化層が用いられる場合、このようなリソグラフィーによるパターニングおよびエッチングの最中に、リソグラフィー用のテンプレートを、ゲート１０２の上方においてレジスト層２０１内に開口を形成するように構成してもよい。いずれの場合でも、結果的に達成しようとしていることは、応力ライナ１０４のゲート１０２の上方の部分を、レジスト層２０１によって覆われていないように露出させることである。トランジスタの残りの部分は、レジスト層２０１によって覆われたままである。
次に、図３に示すように、半導体ウェハに対してイオン注入を行って応力ライナ１０４の被注入部３０１を形成する。被注入部３０１に注入されるイオンの種としては、ゲルマニウムまたはキセノンイオンが含まれる。ゲート１０２の上方の被注入部３０１はイオンに晒されるが、トランジスタの残りの部分は（レジスト層１０２によって覆われているので）晒されない。応力ライナ１０４の、この工程においてイオンを注入されたトランジスタの上方の部分のみが被注入部３０１となる。
イオンを注入することによって、注入前に被注入部３０１によって与えられていた応力の量および種類の一方または両方が和らぐ。よって、被注入部３０１によって注入前に与えられていた応力は、減少するか、完全になくなるか、反対の応力となる。例えば、ある値のストレスがかかっている場所では、イオン注入によって、応力が半減するか、それ以下へと減少する。または、応力は相殺され、被注入部３０１によって与えられる応力が全くなくなる。
図３に示すイオン注入工程は、半導体装置の製造工程中の任意の適切な段階で行うことができる。例えば、イオン注入工程は、装置の上方に形成される層間絶縁（ＩＬＤ）層および縦に延びる導電性の接続プラグの形成前に行うことができる。
イオン注入に代えて、応力ライナ１０４の一部が（例えばＣＭＰによって）除去されるように、レジスト層２０１の高さをさらに減ずることもできる。この場合、除去された部分を、応力を生成しない材料によって置き換えることができる。
図４に示すように、ゲート１０２上で応力ライナ１０４を緩和することにより、応力ライナ１０４によって与えられる全応力が増加し、ひいてはトランジスタの性能が向上するという結果が得られる。応力（本例では引っ張り応力）が増加したことは、図４内の大きめの矢印によって示されている。本技術は、引っ張りまたは圧縮応力ライナの一方に対しても、またデュアル応力ライナに対しても用いることができる。例えば、ＮＦＥＴおよびＰＦＥＴの両方が半導体装置内の相補論理のために用いられる場合、ＮＦＥＴは、ＮＦＥＴゲートの上方で緩和された部分を有する引っ張り応力ライナを有し、ＰＦＥＴはＰＦＥＴゲートの上方で緩和された部分を有する圧縮応力ライナを有する。
図５は、図４の半導体装置の一部を上方から見た平面図である。この例では、ゲート１０２は、図４に示すトランジスタの活性領域５０１から隣接する相補なトランジスタ（図示せぬ）まで達している。この例から、被注入部３０１は、トランジスタの活性領域５０１内のゲート１０２を完全に覆っていることが見て取れる。この例では、被注入部３０１は、側壁スペーサ１０３の少なくとも一部をも覆っている。または、被注入部３０１は、（図６に示すように）活性領域５０１内でゲート１０２と実質的に同じ広がりを持っていたり、（図７に示すように）活性領域５０１内でゲート１０２の一部のみを覆っていたりしてもよい。被注入部３０１は図５で方形形状を有しているが、どのような形状であっても構わない。
このように、より効率的に引っ張り応力や圧縮応力をトランジスタにかけるための方法の改善の仕方が説明された。この結果、性能がより高いトランジスタを製造することができる。
また、この発明は以下の実施態様を取りうる。
（１）トランジスタのソースおよびドレイン領域を含んだトランジスタ活性領域を含んだシリコン層と、前記シリコン層上に設けられ、前記活性領域を覆うように設けられたポリシリコン層と、前記ポリシリコン層の上方を除いて前記活性領域を覆うように設けられた応力誘起層と、を具備する半導体装置。
（１）トランジスタのソースおよびドレイン領域を含んだトランジスタ活性領域を含んだシリコン層と、前記シリコン層上に設けられ、前記活性領域を覆うように設けられたポリシリコン層と、前記ポリシリコン層の上方を除いて前記活性領域を覆うように設けられた応力誘起層と、を具備する半導体装置。
（２）前記応力誘起層は圧縮応力層である、（１）の半導体装置。
（３）前記応力誘起層は引っ張り応力層である、（１）の半導体装置。
（４）前記応力誘起層はＳｉＮである、（１）の半導体装置。
（５）前記ポリシリコン層の前記応力誘起層によって覆われていない部分の上に設けられた、ゲルマニウムを注入されたＳｉＮ層をさらに含む、（４）の半導体装置。
（６）前記ゲルマニウムを注入されたＳｉＮ層は、前記ポリシリコン層の幅と実質的に同じ広がりを有する幅を有する、（５）の半導体装置。
（７）前記ポリシリコン層の相対する側面上に設けられた絶縁性の１対の側壁スペーサをさらに含み、前記応力誘起層は、前記ポリシリコン層の上を除き、前記側壁スペーサのそれぞれの上を除いて、前記活性領域を覆うように設けられている、（１）の半導体装置。
（８）シリコン層上にポリシリコン層を形成し、前記ポリシリコン層上と前記シリコン層上に応力誘起層を形成し、前記応力誘起層の前記ポリシリコン層上の部分において、前記応力誘起層の前記部分によって誘起される応力を減少させる、ことを具備する半導体装置の製造方法。
（９）前記応力を減少させることは、前記応力誘起層の前記部分にゲルマニウムイオンを注入することを含む、（８）の半導体装置の製造方法。
（１０）前記応力を減少させることは、前記応力誘起層の前記部分にキセノンイオンを注入することを含む、（８）の半導体装置の製造方法。
（１１）前記応力誘起層の前記部分は、前記ポリシリコン層と前記ポリシリコン層に隣接する領域を覆うように設けられた連続部分を含んでいる、（８）の半導体装置の製造方法。
（１２）前記ポリシリコン層を覆うようにフォトレジスト層を形成し、前記応力を減少させる前に、前記フォトレジスト層の前記ポリシリコン層の上方の部分を除去する、ことをさらに含む、（８）の半導体装置の製造方法。
（１３）前記応力を減少させることは、前記応力誘起層の前記部分にゲルマニウムイオンおよびキセノンイオンの少なくとも一方を注入することを含む、（１２）の半導体装置の製造方法。
（１４）前記応力誘起層はＳｉＮである、（８）の半導体装置の製造方法。
（１５）前記シリコン層の、前記応力誘起層の前記部分および前記ポリシリコン層の相対する側に、トランジスタのソースおよびドレイン領域を形成することをさらに含む、（８）の半導体装置の製造方法。
（１６）シリコン層上にポリシリコン層を形成し、前記ポリシリコン層上および前記シリコン層上にＳｉＮ層を形成し、前記ＳｉＮ層の前記ポリシリコン層上の部分にゲルマニウムイオンおよびキセノンイオンの少なくとも一方を注入する、ことを具備する半導体装置の製造方法。
（１７）前記ポリシリコン層を覆うようにフォトレジスト層を形成し、前記ゲルマニウムイオンおよびキセノンイオンの少なくとも一方を注入する前に、前記フォトレジスト層の一部を除去して前記ＳｉＮ層の一部を露出させる、ことをさらに含む（１６）の半導体装置の製造方法。
（１８）前記フォトレジスト層の一部を除去することが、前記フォトレジスト層の前記一部を除去して前記フォトレジスト層に前記ポリシリコン層の幅より狭い開口を形成することを含む、（１７）の半導体装置の製造方法。
（１９）前記ポリシリコン層の相対する側面上に絶縁性の１対の側壁スペーサを形成することをさらに含み、前記フォトレジスト層の前記一部を除去することが、前記フォトレジスト層の前記一部を除去して前記フォトレジスト層内に開口を形成することを含み、前記開口が、前記ポリシリコン層と、前記１対の側壁スペーサのそれぞれの一部と、の両方の上に位置する、（１７）の半導体装置の製造方法。
（２０）前記シリコン層の、前記ＳｉＮ層の前記一部および前記ポリシリコン層の相対する側面上にトランジスタのソースおよびドレイン領域を形成することをさらに含む、（１６）の半導体装置の製造方法。
Claims (5)
- トランジスタのソースおよびドレイン領域を含んだトランジスタ活性領域を含んだシリコン層と、
前記シリコン層上に設けられ、前記活性領域を覆うように設けられたポリシリコン層と、
前記ポリシリコン層の上方を除いて前記活性領域を覆うように設けられた応力誘起層と、
を具備し、
前記応力誘起層は圧縮応力層または引っ張り応力層である半導体装置。 - 前記ポリシリコン層の前記応力誘起層によって覆われていない部分の上に設けられた、ゲルマニウムを注入されたＳｉＮ層をさらに含み、
前記ゲルマニウムを注入されたＳｉＮ層は、前記ポリシリコン層の幅と実質的に同じ広がりを有する幅を有する、
請求項１の半導体装置。 - シリコン層上にポリシリコン層を形成し、
前記ポリシリコン層上と前記シリコン層上に応力誘起層を形成し、
前記応力誘起層の前記ポリシリコン層上の部分において、前記応力誘起層の前記部分によって誘起される応力を減少させる、
ことを具備する半導体装置の製造方法。 - 前記応力を減少させることは、前記応力誘起層の前記部分にゲルマニウムイオンまたはキセノンイオンを注入することを含む、請求項３の半導体装置の製造方法。
- シリコン層上にポリシリコン層を形成し、
前記ポリシリコン層上および前記シリコン層上にＳｉＮ層を形成し、
前記ＳｉＮ層の前記ポリシリコン層上の部分にゲルマニウムイオンおよびキセノンイオンの少なくとも一方を注入する、
ことを具備する半導体装置の製造方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103996699A (zh) * | 2013-02-15 | 2014-08-20 | 格罗方德半导体公司 | 包含一层应力产生材料的电路组件及其形成方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7585720B2 (en) * | 2006-07-05 | 2009-09-08 | Toshiba America Electronic Components, Inc. | Dual stress liner device and method |
| US7462522B2 (en) * | 2006-08-30 | 2008-12-09 | International Business Machines Corporation | Method and structure for improving device performance variation in dual stress liner technology |
| US7727834B2 (en) * | 2008-02-14 | 2010-06-01 | Toshiba America Electronic Components, Inc. | Contact configuration and method in dual-stress liner semiconductor device |
| US8232603B2 (en) * | 2009-03-19 | 2012-07-31 | International Business Machines Corporation | Gated diode structure and method including relaxed liner |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005633A (ja) * | 2003-06-16 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US20050194596A1 (en) * | 2003-10-30 | 2005-09-08 | Victor Chan | Increasing carrier mobility in NFET and PFET transistors on a common wafer |
| JP2005340336A (ja) * | 2004-05-25 | 2005-12-08 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2006059980A (ja) * | 2004-08-19 | 2006-03-02 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| WO2007034718A1 (ja) * | 2005-09-21 | 2007-03-29 | Nec Corporation | 半導体装置 |
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|---|---|---|---|---|
| US5064773A (en) * | 1988-12-27 | 1991-11-12 | Raytheon Company | Method of forming bipolar transistor having closely spaced device regions |
| US7335544B2 (en) * | 2004-12-15 | 2008-02-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making MOSFET device with localized stressor |
| US7232730B2 (en) * | 2005-04-29 | 2007-06-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a locally strained transistor |
-
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2007
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005633A (ja) * | 2003-06-16 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US20050194596A1 (en) * | 2003-10-30 | 2005-09-08 | Victor Chan | Increasing carrier mobility in NFET and PFET transistors on a common wafer |
| JP2005340336A (ja) * | 2004-05-25 | 2005-12-08 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2006059980A (ja) * | 2004-08-19 | 2006-03-02 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| WO2007034718A1 (ja) * | 2005-09-21 | 2007-03-29 | Nec Corporation | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103996699A (zh) * | 2013-02-15 | 2014-08-20 | 格罗方德半导体公司 | 包含一层应力产生材料的电路组件及其形成方法 |
Also Published As
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