CN103996699A - 包含一层应力产生材料的电路组件及其形成方法 - Google Patents

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Abstract

本发明涉及包含一层应力产生材料的电路组件及其形成方法，一种晶体管包含源极区域、漏极区域、通道区域、栅极电极以及一层应力产生材料。该应力产生材料提供响应作用在该应力产生材料上的信息而可调变的应力。该层应力产生材料是设置成在至少该通道区域中提供应力。提供在至少该通道区域中的应力是响应作用在该应力产生材料上的信息而可调变。提供响应作用在该应力产生材料上的信息而可调变的应力的该层应力产生材料也可以被用在不同于晶体管的电路组件中，举例而言，电阻器。

Description

包含一层应力产生材料的电路组件及其形成方法
技术领域
一般而言，本发明关于集成电路的领域，特别是关于包括包含有应力产生材料的晶体管及/或其他电路组件的集成电路。
背景技术
集成电路包含大量的电路组件，该电路组件特别包含场效晶体管。在场效晶体管中，栅极电极可以借由栅极绝缘层和通道区域分开，栅极绝缘层提供了栅极电极和通到区域之间的电性绝缘。邻接于该通道区域，则形成源极区域和漏极区域。
该通道区域、源极区域和漏极区域可以形成在半导体材料中，其中，该通道区域的掺杂(doping)不同于该源极区域和漏极区域的掺杂。因此，有不同掺杂的半导体材料之间的转移(transition)，例如，p-n转移(p-n transition)或是p或n掺杂的半导体材料以及实质上未掺杂的半导体材料之间、在源极区域和通道区域之间、以及在通道区域和漏极区域之间的转移。
在n型晶体管中，该源极区域和漏极区域是以n型掺杂物(dopant)掺杂的，且该通道区域可以是p型掺杂的或是实质上未掺杂的。在p型半导体中，该源极区域和漏极区域是p型掺杂的，且该通道区域可以是n型掺杂的或是实质上未掺杂的。
根据施加在该栅极电极和源极区域之间的电压，该场效晶体管可以在开启状态和关闭状态之间切换，其中，该开启状态在该源极区域和漏极区域之间有相对高的电导，且该关闭状态在该源极区域和漏极区域之间有相对低的电导。该场效晶体管在开启状态下的通道区域的电导可以视在该通道区域中的掺杂物浓度、在该通道区域中的电荷载子的迁移率、在该晶体管的宽度方向上的通道区域的延伸、以及该源极区域和漏极区域之间的距离(其通常称为“通道长度”)而定。
为了增加该晶体管在开启状态下的通道区域的电导，已提出借由改进通道区域形成在其中的半导体材料的晶格结构来增加在通道区域中的电荷载子的迁移率。此可透过在通道区域中产生拉伸(tensile)或压缩(compressive)应力来完成。压缩应力在通道区域中可以增加电洞的迁移率，导致p型晶体管的通道区域的导电性的增加。相反的，拉伸应力在通道区域中可以增加电子的迁移率，其可增加n型晶体管的通道区域的导电性。
为了在该通道区域中提供应力，可以在该晶体管上形成具有内在(intrinsic)应力的材料层。该材料层可以包含，例如，氮化硅，且可借由例如等离子体强化化学气相沉积制程(plasma enhanced chemical vapor deposition process)来形成。依据等离子体强化化学气相沉积制程的参数，举例而言，成份、反应气体的压力及/或温度、在反应器体中产生的射频放电(radio frequency radio discharge)的功率、及/或施加在设置该晶体管的基板上的偏压，可以提供该材料层的拉伸或压缩内在应力。此外，借由改变等离子体强化沉积制程的参数，可以控制该拉伸或压缩内在应力的强度。
然而，由传统的具有内在应力的材料层所产生的在通道区域中的应力在沉积该材料层之后一般是实质上的常数，而无法在之后调整。因此，该晶体管的效能，特别是该晶体管在开启状态下的通道区域中的电导，其关联于由具有内在应力的材料层所提供的在通道区域内的应力，也实质上的是常数。
考虑上述的情况，本发明提供允许提供在晶体管的制造之后可以被修改的在晶体管的通道区域中的应力的技术。
本发明还提供允许借由修改在半导体区域中的应力来改变不同于晶体管的电路组件中的半导体区域的电阻的技术。
发明内容
本文所揭露的一例示性电路组件包括一半导体区域以及一层应力产生材料。该应力产生材料提供响应作用在该应力产生材料上的信息而可调变的应力。该层应力产生材料是设置成在该半导体区域提供应力。提供给该半导体区域的应力响应作用在该应力产生材料上的信息而可调变。
本文所揭露的一例示性电路包括电流镜电路以及校正电路。该电流镜电路包含第一晶体管在该电流镜电路的输入电流路径中，以及第二晶体管在该电流镜电路的输出电流路径中。各该第一及第二晶体管包含源极区域、漏极区域、通道区域以与栅极电极。该第一及第二晶体管中的至少一者包含一层应力产生材料。该应力产生材料提供响应作用在该应力产生材料上的信息而可调变的应力。该应力产生材料具有应力迟滞，其中，在移除该信息之后，来响应该信息而提供的应力会保持至少一部分。该层应力产生材料是设置成至少在其所设置的该晶体管的通道区域提供应力，该应力响应作用在该应力产生材料上的信息而可调变。该校正电路是用于校正该电流镜电路。该校正包含侦测流经该输入电流路径的电流之间的电流差异和该输出电流路径的电流之间的比率以及乘法因子，并施加信息给该第一晶体管和该第二晶体管中的至少一者内的该应力产生材料以响应所侦测到的电流差异，所施加的该信息降低了该电流差异。
本文所揭露的一例示性传感器包括晶体管以及电路。该晶体管包含源极区域、漏极区域、通道区域以与栅极电极，以及一层应力产生材料。该应力产生材料提供响应作用在该应力产生材料上的外部影响而可调变的应力且设置成至少在该晶体管的通道区域提供应力。提供在该晶体管的至少该通道区域上的该应力响应作用在该应力产生材料上的该外部影响而可调变。该电路施加第一电压在该栅极电极和该源极区域之间、施加第二电压在该源极区域和该漏极区域之间，并量测流经该源极区域和该漏极区域之间的电流以响应该第一但第二电压。
本文所揭露的一例示性反向器包括上拉晶体管、下拉晶体管以及输入端子。该上拉晶体管和该下拉晶体管被电性串联在高电压电源供应端子和低电压电源供应端子之间。该输入端子电性连接至该上拉晶体管和该下拉晶体管。该上拉晶体管借由施加高电压至该输入端子能切换至关闭状态且借由施加低电压至该输入端子能切换至开启状态。该下拉晶体管借由施加高电压至该输入端子能切换至开启状态且借由施加低电压至该输入端子能切换至关闭状态。该上拉晶体管包含第一层应力产生材料，以提供可调变的应力在该上拉晶体管的通道区域，其响应施加在该输入端子上的电压而可调变。相较于在该上拉晶体管的关闭状态下所得到的该上拉晶体管的通道区域中的电荷载子的迁移率，该可调变的应力增加了在该上拉晶体管的开启状态下所得到的该上拉晶体管的通道区域中的电荷载子的迁移率。
该下拉晶体管包含第二层应力产生材料，以提供应力在该下拉晶体管的通道区域，其响应施加在该输入端子上的电压而可调变。相较于在该下拉晶体管的关闭状态下所得到的该下拉晶体管的通道区域中的电荷载子的迁移率，该可调变的应力增加了在该下拉晶体管的开启状态下所得到的该上拉晶体管的通道区域中的电荷载子的迁移率。
本文所揭露的一例示性内存单元包括第一晶体管、读取端子以及写入端子。该第一晶体管包含源极区域、漏极区域、通道区域、栅极电极、以及一层应力产生材料。该应力产生材料在该晶体管的通道区域中提供响应作用在该层应力产生材料上的电场而可调变的应力。该应力产生材料具有应力迟滞，其中，在移除该电场之后，响应该电场而提供的应力会保持至少一部分。该第一晶体管还包括至少一个应力控制电极邻接至该层应力产生材料。该读取端子电性连接至该第一晶体管的栅极电极。该写入端子电性连接至该第一晶体管的至少一个该应力控制电极。
本文所揭露的一例示性的方法包括提供包含半导体材料的基板。在该半导体材料之上形成栅极绝缘层和栅极电极。在邻接该栅极电极在该半导体材料中形成源极区域和漏极区域。在该栅极电极下方的一部分的该半导体材料设置成通道区域。在该源极区域、该漏极区域和该栅极电极上形成一层应力产生材料。该应力产生材料提供在该通道区域中的应力，其响应作用在该应力产生材料上的信息而可调变。
附图说明
其他具体实施例定义于随附权利要求中，且参考以下附图的详细说明可更加明白该等具体实施例，其中：
图1a至1e显示根据一具体实施例的方法在不同阶段的根据一具体实施例的半导体结构的示意横截面图；
图2显示用于依据设置在图1a至1e中的半导体结构中的具体实施例的晶体管的电路符号；
图3a和3b显示根据一具体实施例的半导体结构的示意横截面图；
图4显示用于依据设置在图3a至3b中的半导体结构中的具体实施例的晶体管的电路符号；
图5显示一示意图其例示晶体管的输出电流与对于通道区域中的不同应力的漏极区域电压的相依性；
图6显示例示应力迟滞的示意图；
图7显示依据一具体实施例的电路的示意电路图；
图8显示依据一具体实施例的传感器的示意电路图；
图9显示依据一具体实施例的反向器的示意电路图；
图10显示依据一具体实施例的反向器的示意电路图；
图11显示依据一具体实施例的内存单元和一部分的支持电路的示意电路图；
图12显示一示意图其例示根据图11的内存单元的运作；
图13显示依据一具体实施例的内存单元的示意电路图；
图14显示一示意图其例示根据图13的内存单元的运作；以及
图15显示根据一具体实施例的半导体结构的示意横截面图。
具体实施方式
尽管用如以下详细说明及附图所图解说明的具体实施例来描述本发明的内容，然而应了解，以下详细说明及附图并非意图限定本发明内容为所揭示的特定示范具体实施例，而是所描述的具体实施例只是用来举例说明本揭示内容的各种态样，本发明的范畴由权利要求书定义。
本发明提供一种晶体管，其中，设置了一层应力产生材料，其提供响应作用在该应力产生材料上的信息而可调变的应力。该层应力产生材料是可以设置成至少在该通道区域提供应力，且选择性的也可以在该晶体管的源极区域及/或漏极区域提供应力。由该层应力产生材料所提供的应力响应作用在该应力产生材料上的信息而可调变。在具体实施例中，该应力产生材料可以包含包含压电材料及/或电致伸缩材料，其中，由该应力产生材料所提供的应力可透过电场来修改。在进一步的具体实施例中，该应力产生材料可以包含电流伸缩材料，其中，该应力可透过流经该应力产生材料的电流来修改，或者该应力产生材料可以包含磁致伸缩材料，该应力可透过磁场来修改。
既然该晶体管的通道区域中的电荷载子的迁移率，以及相应的该晶体管在开启状态下所得到的通道区域的电导，可以被该晶体管的通道区域中的半导体材料的应力所影响，如上所述的应力产生材料，其提供响应作用在该应力产生材料上的信息而可调变的应力，可以允许在最后的制程之后调整该晶体管的效能。
举例而言，当高精度匹配的晶体管要求严格的布局规则时，此可提供增进晶体管匹配的机会，且因此可提供节省布局空间并增加设计自由度的机会。特别是，既然效能的修改可以造成输出电流的修改，其也可以用作额外的输入来修改该晶体管的电性行为(在施加电压给源极区域、漏极区域、栅极电极以及该晶体管所形成的基板之外)，或者用于内存的应用，特别是，包含非易失性内存的实作。
在具体实施例中，该应力产生材料可以依据触发信息来改变应力并在移除该信息之后回到先前的应力值，以至于实质上没有应力迟滞或只有小量的应力迟滞。因此，依据施加给该应力产生材料的信息，可以控制该晶体管在开启状态下的通道区域的电导。在其他具体实施例中，该应力产生材料可以具有应力迟滞并在移除该触发信息之后保留在修改后的应力值。因此，透过施加信息给该应力产生材料，可以切换该晶体管在开启状态下的通道区域的电导。
本发明并不限于具体实施例，其中响应作用在该层应力产生材料上的信息而可调变的应力是提供在晶体管的通道区域中。在其他具体实施例中，响应作用在该层应力产生材料上的信息而可调变的应力可以提供在晶体管以外的电路组件的半导体区域中，例如，设置在电阻器中的半导体区域。该可调变的应力可以修改半导体区域中的电子及/或电洞的迁移率，以使该半导体区域的实值奥姆电阻响应于作用在该层应力产生材料上的信息而可调变。
在此具体实施例中，该应力产生材料可以具有应力迟滞，以使由该信息所引起的奥姆电阻的变化在移除该信息之后可以维持至少一部分。在其他具体实施例中，该应力产生材料实质上没有应力迟滞或只有小的应力迟滞，而可以用于提供透过施加在该层应力产生材料上的信息来动态控制的奥姆电阻。
在低频下要求低噪声及/或高讯杂比时，使用此种电阻器而非场效晶体管可以很有帮助，因为其可以较不易受到闪烁噪声(flicker noise)(1/f noise)的影响。
以下，将参照图示描述进一步的具体实施例。
图1a显示场效晶体管102的制造方法的一阶段中，包含场效晶体管102的半导体结构100的示意横截面图。
该半导体结构100包含基板101，其中，形成有晶体管102的源极区域104、通道区域103以及漏极区域105。沟槽绝缘结构106(其可以是浅沟槽绝缘结构)可以提供晶体管102和在半导体结构100中的其他电路组件(未图标)的绝缘。
栅极电极108设在该基板101之上，且透过设在通道区域103和栅极电极108之间的栅极绝缘层107与基板101电性绝缘。该通道区域103是设在该栅极电极108下方并位于该源极区域104和漏极区域105之间。
该源极区域104、漏极区域105和栅极电极108可以分别包含硅化物部分109、110、111。邻接该栅极电极108，可设置由例如二氧化硅(silicon dioxide)所形成的侧壁间隔物112，以及由不同于侧壁间隔物112的材料，例如氮化硅所形成的侧壁间隔物113。在一些具体实施例中，衬垫层(未图示)可以设置在该侧壁间隔物112和该栅极电极108之间，以及该侧壁间隔物113和该侧壁间隔物112之间。
如图1a所示的半导体结构100可以由已知制程来形成，其特别可以包含沉积、光刻、蚀刻及/或用于形成该沟槽绝缘结构106、该栅极绝缘层107和该栅极电极108的氧化等已知技术。再者，可以执行离子布植制程用于将掺杂材料植入通道区域103、源极区域104和漏极区域105中，以使得源极区域104和漏极区域105的掺杂不同于通道区域103的掺杂。由侧壁间隔物112及/或侧壁间隔物113对离子的吸收可以用于提供源极区域104和漏极区域105中想要的杂质剖面(dopantprofile)。特别是，该杂质剖面可以包含源极延伸区域和漏极延伸区域，其可以设置成邻接该通道区域103并分别具有相较于其他源极区域104和漏极区域105较浅的深度，如图1a所示。
在源极区域104、漏极区域105和栅极电极108中的该硅化物部分109、110、111可以分别增加源极区域104、漏极区域105和栅极电极108的电导。可以由沉积金属层，举例而言，在该半导体结构100上的一层镍、铂及/或钨，并在金属和在源极区域104、漏极区域105和栅极电极108中的半导体材料之间起始化学反应，举例而言，热反应来形成该硅化物部分109、110、111。未反应的金属可以由蚀刻制程移除。
本发明并不限于如图1a所示，其中源极区域104、通道区域103和漏极区域105是形成在块状半导体基板101中的具体实施例。在其他具体实施例中，可以使用绝缘底半导体(semiconductor-on-insulator)组构，其中，源极区域104、通道区域103和漏极区域105是形成在一半导体层内，该半导体层由一层电性绝缘材料(其可以，例如，包含二氧化硅)与基底晶圆分开。
图1b显示在制程的后续步骤中的半导体结构100的示意横截面图。
在源极区域104、漏极区域105和硅化物部分109、110、111行程之后，侧壁间隔物113可以被选择性的移除。在具体实施例中，此可透过将反应离子蚀刻(reactive ion etch,RIE)制程选择性地用于侧壁间隔物113的材料而相对于侧壁间隔物112的材料来完成。在第一材料相对于第二材料的选择性蚀刻中，第一材料的蚀刻速率大于第二材料的蚀刻速率，使得第一材料相较于第二材料更快地被移除。
反应离子蚀刻是一种干式蚀刻制程，其中，离子与自由基(radical)是由在反应气体中所创造的电子辉光放电所提供。在半导体结构100的表面，可以发生半导体结构100的材料和该离子及/或自由基之间的化学反应。此外，半导体结构100的表面可以被高能离子(energetic ions)轰击，其可造成该表面的溅射(sputtering)。由于该化学反应以及由于溅射，材料可以从半导体结构100的表面被移除。
反应离子蚀刻制程的选择性可以由适当的选择反应气体以及例如反应气体的压力和电子放电的功率的参数的调整来获得。对于选择性地移除侧壁间隔物113，反应离子蚀刻制程可以调整成侧壁间隔物113(其可以是，例如，氮化硅)以较半导体结构100的其他材料大的蚀刻速率被移除。
本发明并不限于如图1b所示的侧壁间隔物113完全被移除的具体实施例。在其他具体实施例中，可以减小侧壁间隔物113的尺寸，而部分的侧壁间隔物113可以保持在半导体结构100上。
在进一步的具体实施例中，该侧壁间隔物113可以保持在半导体结构100中。
如上所述，完全地或部分地移除侧壁间隔物113可以帮助在一层应力产生材料(其形成将在以下描述)和通道区域103之间提供较小的距离，其有助于更有效地在通道区域103中提供由该层应力产生材料所产生的应力。
可以在半导体结构100上形成电性绝缘层114。该电性绝缘层114可以包含介电材料，举例而言，二氧化硅、氮氧化硅及/或氮化硅，且可以由沉积技术来形成，例如化学气相沉积及/或等离子体强化化学气相沉积。
可以在该电性绝缘层114上形成底部应力控制电极115。该底部应力控制电极115可以包含导电材料，例如，氮化钛(titanium nitride,TiN)或金属，例如，钨(W)、金(Au)、铬(Cr)、铝(Al)。当包含金属时，形成该底部应力控制电极115的方法可以包含例如溅镀或脉冲激光沉积(pulsed laser deposition)的物理气相沉积技术及/或例如化学气相沉积及/或等离子体强化化学气相沉积的化学沉积技术。
在其他具体实施例中，该底部应力控制电极115可以包含导电性氧化物，例如，氧化镧锶钴(lanthanum strontium cobalt oxide,La0.5Sr0.5CoO3)，缩写为LSCO。在此具体实施例中，该底部应力控制电极115可以由脉冲激光沉积来形成，举例而言，在575℃的温度、在约2J/cm2的激光能量密度(laser fluence)下低于150mTorr的氧气局部压力(oxygen partial pressure)，举例而言，如J.Wang等人在“Composition control and electrical properties of PMN-PT thin filmsabound the morphotropic boundary,”Applied Physics A–Material Science&Processing79,551-556(2004)中所揭露的，此揭露合并入本文做为参考。
在进一步的具体实施例中，该底部应力控制电极115可以包含硅化物。在此具体实施例中，该底部应力控制电极115的形成可以包含透过化学气相沉积及/或等离子体强化化学气相沉积沉积多晶硅层，并借由例如溅镀来沉积例如镍、铂及/或钨的金属层在该多晶硅层上，再开始该金属和该多晶硅之间的化学反应，例如，借由退火制程。之后，未反应的金属可以由蚀刻制程移除。
可以沉积一层应力产生材料116在该底部应力控制电极115上。该应力产生材料提供响应作用在该应力产生材料上的信息而可调变的应力。
该应力产生材料116可以包含电致伸缩材料。当所提供的信息以电场的形式作用在电致伸缩材料上，可得到依据电场强度而定的电致伸缩材料的变形。该变形可以关联于在该层应力产生材料116中的应力，其可以约略的正比于该电场强度的平方。在该层应力产生材料116包含电致伸缩材料的一些具体实施例中，该层应力产生材料116可以包含镁铌酸铅(lead magnesiumniobate)(Pb(Mg1/3Nb2/3)O3)，缩写为PMN，基于陶瓷材料。PMN可以具有相对小的应力迟滞或实质上没有应力迟滞(请见，举例而言，Kenji Uchino,“Recentdevelopments in Ceramic Actuators,”1996Symposium on Smart Material,Structures,and MEMS,SPIE Vol.3321(1998)，此揭露合并入本文做为参考)。当该层应力产生材料116包含PMN时，其形成的方法可以包含脉冲激光沉积。
在具体实施例中，可以如P.Verardi等人在“Influence of PZT templatelayer on pulsed laser deposited Pb(Mg1/3Nb2/3)O3thin films,”Applied SurfaceScience168(2000)340-344中所揭露的来实行PMN的脉冲激光沉积，此揭露合并入本文做为参考。特别是，可以在约25J/cm2的激光能量密度、包含氧气的的环境中约0.2mbar的气压、约500℃的温度下实行脉冲激光沉积制程约90分钟的时间。之后，该半导体结构可以在约800mbar的氧气压力下被冷却。该激光可以是以约10Hz的重复频率在1064nm下操作的Nd-YAG激光。在一些具体实施例中，可以在PMN层下方设置模板层，该模板层包括Pb(ZrxTi1-x)O3(PZT)，其中，x可以大约是0.53。可以在约0.2mbar的氧气气压、约400℃的温度下、约40分钟来实行PZT的沉积。之后，可以在约0.2mbar的氧气气压下实行冷却。
在其他具体实施例中，可以使用其他沉积制程的参数，且可以由惯常的实验方式来决定合适的参数。此外，可以省略该PZT模板层。
在进一步的具体实施例中，该层应力产生材料116可以包含压电材料。当所提供的信息以电场的形式作用在压电材料上，由于反向压电效应可得到压电材料的变形及/或应力。由反向压电效应得到的应力可以约略的正比于施加在该压电材料上的电场强度。压电材料的例子可以包含压电陶瓷材料，例如，钛酸铅锆(leadzirconate titanate)、PZT(Pb(ZrxTi1-x)O3，其中，x可以在大约0到大约1的范围内，特别是在大约0.4到大约0.6的范围内，例如，约0.5)或锆钛酸铅镧(lanthanum doped lead zirconate titanate,PLZT)化合物，例如，Pb0.83La0.17(Zr0.3Ti0.7)0.9575O3(PLZT17/30/70)。当该层应力产生材料116包含PZT或PLZT时，其形成的方法可以包含脉冲激光沉积。在一些具体实施例中，脉冲激光沉积制程的参数可以对应使用在上述PZT模板层的形成。
在进一步的具体实施例中，该层应力产生材料116可以包含具有应力迟滞的材料，其中，在移除该信息之后，响应该信息(其可以电场的形式来提供)而提供的应力会保持至少一部分。在此具体实施例中，该层应力产生材料116可以包含迟缓性铁电(relaxor ferroelectric)材料，举例而言，[Pb(Zn1/3Nb2/3)O3](1-x)-[PbTiO3]x，其中，x大于0并小于约0.1(PZN-PT)，及/或[Pb(Mg1/3Nb2/3)O3](1-x)-[PbTiO3]x，其中，x大于0并小于约0.5，特别是大于0.3且小于约0.4，例如，约0.32、约0.35或约0.4(PMN-PT)。
当该层应力产生材料116包含PMN-PT时，该层应力产生材料116形成的方法可以包含脉冲激光沉积制程，举例而言，如J.Wang等人在“Composition controland electrical properties of PMN-PT thin films abound the morphotropicboundary,”Applied Physics A–Material Science&Processing79,551-556(2004)中所揭露的，此揭露合并入本文做为参考。
特别是，在该层应力产生材料116包含PMN-PT的具体实施例中，可以制作PMN-PT标靶(target)，其中，参数x定义了PbTiO3的数量相较于Pb(Mg1/3Nb2/3)O3的数量，是依据想要的该层应力产生材料116的组成来选择的，且其中可以提供超量的Pb和Mg以承担在脉冲激光沉积制程中的再蒸发(re-evaporation)所造成的损失。举例而言，可以提供超量40百分比(原子)的Pb和超量35百分比(原子)的Mg。
使用上述的PMN-PT标靶，可以实行脉冲激光沉积制程。可以在具有约200mbar的压力氧气环境中、约500℃到约650℃的范围内的温度下，例如，约600℃下，实行脉冲激光沉积制程。可以使用激光能量密度在约1.5J/cm2到2.5J/cm2的范围内，例如约2J/cm2的激光能量密度。对于约500nm厚的PMN-PT层，沉积时间可以是约20分钟，且当要提供厚度较小或较大的该层应力产生材料116时，可以使用较短或较长的沉积时间。
在沉积该层应力产生材料116之后，可以实行后期退火，其中，温度可以降低到约450℃到约550℃的范围内，举例而言，约500℃，同时该氧气压力增加约1bar。
在其他具体实施例中，可以使用不同的沉积制程参数，其中，可以由惯常的实验方式来决定合适的参数。
当该层应力产生材料116包含其他材料，例如，PZN-PT时，可以使用类似的沉积制程用来形成该层应力产生材料116。
在进一步的具体实施例中，该层应力产生材料116可以包含电流伸缩材料，其提供依据流经该层116的电流的安培数而定的应力，举例而言，五族的半导体，例如，锗。
在形成该层应力产生材料116之后，可以形成顶部应力控制电极117。该顶部应力控制电极117的材料以及用来形成该顶部应力控制电极117的技术可以包含用于该底部应力控制电极115的材料和技术。该顶部应力控制电极117的材料不需要与该底部应力控制电极115的材料相同。举例而言，在一具体实施例中，该底部应力控制电极115可以包含氧化镧锶钴，而该顶部应力控制电极117可以包含钨、氮化钛、金及/或铬。在其他具体实施例中，该顶部应力控制电极117和底部应力控制电极115两者皆可包含氮化钛、金属(例如钨或上述的任何其他金属)、或上述的硅化物，其中，该顶部应力控制电极117可以由实质上和该底部应力控制电极115相同的材料来形成。
图1c显示在制程的后续步骤中的半导体结构100的示意横截面图。
在形成该顶部应力控制电极117之后，可以实行蚀刻制程用以移除部分的该底部应力控制电极115、该层应力产生材料116和该顶部应力控制电极117。选择性地，也可以移除部分的该电性绝缘层114。
在蚀刻制程中，可以移除在部分的该源极区域104、部分的该漏极区域105及/或该沟槽绝缘结构106上方的部分的该底部应力控制电极115、该层应力产生材料116和该顶部应力控制电极117，以及，选择性地，部分的电性绝缘层114以曝露出部分的该源极区域104和部分的该漏极区域105，特别是分别在的该源极区域104和该漏极区域105的硅化物部分109、111。邻接该栅极电极108和在该栅极电极108上方的部分的该电性绝缘层114、该底部应力控制电极115、该层应力产生材料116和该顶部应力控制电极117可以保留在该半导体结构100上。
对于移除部分的该底部应力控制电极115、该层应力产生材料116和该顶部应力控制电极117，以及，选择性地，部分的电性绝缘层114，可以使用光刻与蚀刻技术。特别是，可以由光刻形成覆盖除了要被移除的部分的该底部应力控制电极115、该层应力产生材料116和该顶部应力控制电极117，以及，选择性地，电性绝缘层114之外的半导体结构100的部分的屏蔽。之后，可以实行蚀刻制程，举里而言，干式蚀刻制程及/或反应离子蚀刻制程，用以移除未被屏蔽覆盖的部分的该电性绝缘层114、该底部应力控制电极115、该层应力产生材料116和该顶部应力控制电极117。在一些具体实施例中，该蚀刻制程可以是使用感应耦合等离子体反应离子蚀刻系统的深反应离子蚀刻制程，如J.Agnus等人发表在“24thInternational Conference on Micro Electro Mechanical Systems,MEMS’11.,Cancun,Mexico(2011)”的“Dry Etching of Single Crystal PMN-PTPiesoelectric Material”所揭露的，此揭露合并入本文做为参考。特别是，可以使用包括镍在铬缓冲层(chromium buffer)上的屏蔽。可以在包括Ar(约92%)以及C4F8(约8%)的蚀刻气体、从约-20℃到约60℃的范围内的温度、从约100W到约500W的范围内的偏压功率、从约500W到约1200W的范围内射频(RF)来源功率以及从约2mTorr到约15mTorr的压力下实行该蚀刻制程。可以依据要移除的材料的厚度来选择蚀刻制程的持续时间。
在其他具体实施例中，可以使用不同的蚀刻制程参数，其中，可以由惯常的实验方式来决定合适的参数。
之后，可以沉积介电材料118在半导体结构100上，且可实行平坦化制程以获得该介电材料118实质上平坦的表面。
该介电材料118可以包含二氧化硅、氮氧化硅及/或氮化硅，且可以由化学气相沉积及/或等离子体强化化学气相沉积的技术来沉积。该介电材料118的平坦化可以包含化学机械研磨，其中，半导体结构100相对于一研磨垫移动，且研磨液(slurry)被供应到该半导体结构100和该研磨垫的接口。因为研磨液和介电材料118之间的化学反应及/或机械磨损，可以移除部分的该介电材料118。
图1d和1e显示在制程的后续步骤中的半导体结构100的示意横截面图。图1d显示沿图1a到1c相同的平面的横截面，而图1e显示垂直于图1d的图示的平面且穿过显示在图1d中的线130的横截面。因此，图1d显示沿晶体管102的长度方向的横截面，而图1e显示沿晶体管102的宽度方向穿过栅极电极108的中心的横截面。
可以在该介电材料118中形成源极接触通孔119(source contact via)、栅极接触通孔120、漏极接触通孔121以及应力控制接触通孔122、123。接触通孔119、120、121、122、123可以由用于形成接触通孔的习知技术形成在该介电材料118中，包含光刻和非等向性干式蚀刻制程。
该源极接触通孔119延伸穿过该介电材料118到在该源极区域104中的硅化物部分109。该栅极接触通孔120延伸穿过该介电材料118、该顶部应力控制电极117、该层应力产生材料116、该底部应力控制电极115和该电性绝缘层114到在该栅极电极108中的硅化物部分110。该漏极接触通孔121延伸穿过该介电材料118到在该漏极区域105中的硅化物部分111。该应力控制接触通孔128延伸穿过该介电材料118、该顶部应力控制电极117、该层应力产生材料116到该底部应力控制电极115。该应力控制接触通孔129延伸穿过该介电材料118到该顶部应力控制电极117。
在形成该接触通孔119到123之后，可以形成衬垫层124在该接触通孔119到123的侧壁。该衬垫层124可以包含电性绝缘材料，举例而言，二氧化硅、氮氧化硅及/或氮化硅，且可以借由非等向性沉积该衬垫层124的材料在该半导体结构100上来形成，并实行非等向性蚀刻制程用以从该接触通孔119到123的底部以及，选择性地，该介电材料118的上表面实质上地移除部分的该衬垫层124。
该衬垫层124可以帮助防止形成在栅极接触通孔120中的栅极接触126与应力控制电极115、117之间的电性接触，且可以帮助形成在应力控制接触通孔122中的应力控制接触128与该顶部应力控制电极117之间的电性接触。该栅极接触126、应力控制接触128与进一步的接触的形成将于以下描述。
在形成该衬垫层124之后，该接触通孔119到123可以填充导电材料，举例而言，例如钨的金属。为了此目的，可以用习知沉积技术来沉积该导电材料，且可以移除超出该接触通孔119到123的部分导电材料，例如用化学机械研磨制程。
在该源极接触通孔119中的导电材料提供源极接触125用以将该源极区域104与半导体结构100中的其他电路组件电性接触。在该栅极接触通孔120中的导电材料提供栅极接触126用以将该栅极电极108与半导体结构100中的其他电路组件电性接触，且在该漏极接触通孔121中的导电材料提供漏极接触127用以将该漏极区域105与半导体结构100中的其他电路组件电性接触。
在该应力控制接触通孔122中的导电材料提供应力控制接触128用以将该底部应力控制电极115与半导体结构100中的其他电路组件电性接触。在该应力控制接触通孔123中的导电材料提供应力控制接触129用以将该顶部应力控制电极117与半导体结构100中的其他电路组件电性接触。
之后，可以形成进一步的电性接触层(未图示)包含层间介电材料(interlayerdielectric material)和填充有导电材料的接触通孔与沟槽(trench)以完成该半导体结构100。
在一些具体实施例中，在完成该半导体结构100之后，可以实行极化制程(poling process)以创造该层116中的应力产生材料的铁电极性(ferroelectricpolarization)。为了这个目的，可以在该应力控制接触128、129之间施加电压。因此，在该底部应力控制电极115和该顶部应力控制电极117之间建立了电场。由于施加电场给该层应力产生材料116，该应力产生材料的铁电极性可以调整成和该电场一致。特别是，在该层应力产生材料116包含多经铁电压电陶瓷材料的具体实施例中，极化该层应力产生材料116可以帮助获得或增加该层应力产生材料116的压电特性。
图2显示一电路符号，以下，其将被使用于包含类似参考图1a至1e的上述晶体管102的晶体管的电路的电路图中。
在图2的电路符号中，该源极接触125、该源极区域104、该通道区域103、该漏极区域105、该漏极接触127、该栅极电极108以及该栅极接触126是依据用于场效晶体管的传统电路符号显示。此外，虚线是用来指示该应力控制接触128电性连接至该底部应力控制电极115以及该应力控制接触129电性连接至该顶部应力控制电极117。
依据用于场效晶体管的传统电路符号，源极区域104的箭号(未图示在图2中)可以用来辨别p通道晶体管以及n通道晶体管，其中，在n通道晶体管中，该箭号从该通道区域103指向该源极接触125，而在p通道晶体管中，该箭号从该源极接触125指向该通道区域103。
图3a及3b显示根据另一具体实施例的半导体结构300的示意横截面图。图3b显示垂直于图3a的图示的平面且穿过显示在图3a中的虚线330的横截面。显示在图3a中的横截面是沿着垂直于图3b的图示的平面的平面且穿过显示在图3b中的虚线331。
该半导体结构300包含场效晶体管302，其中，显示在图3a中的横截面是沿晶体管302的长度方向，而图3b的横截面是沿晶体管302的宽度方向。
该半导体结构300的部分特征可以对应于参考图1a至1e的上述该半导体结构100的特征。为了方便起见，一边在图3a及3b，另一边在图1a至1e，相同的组件符号被用来表示相同的组件，且该半导体结构300的特征可以对应于由相同组件符号所表示的该半导体结构100的特征。
该半导体结构300包含基板101，其中，形成有该晶体管302的源极区域104、通道区域103以及漏极区域105。沟槽绝缘结构106提供该晶体管302和在半导体结构300中的其他电路组件的电性绝缘。栅极电极108形成在基板101上并由栅极绝缘层107与其电性绝缘。在源极区域104、通道区域103以及漏极区域105中，设置有硅化物部分109、110、和111。
邻接该栅极电极108，可以设置侧壁间隔物112。在形成该源极区域104和漏极区域105中，可以使用由不同于该侧壁间隔物112的材料所形成的额外的侧壁间隔物(未图示)，类似参考图1a的上述侧壁间隔物113。随后可以用如上所述的蚀刻制程完全地或部分地移除该额外的侧壁间隔物。
可以形成一层应力产生材料316在该源极区域104、该栅极电极108和该漏极区域105上。该层应力产生材料316可以直接形成在该源极区域104、该栅极电极108、该二氧化硅侧壁间隔物112和该漏极区域105上，或者如上所述的该层114的相对薄的电性绝缘材料层(未图示)可以形成在该层应力产生材料316下方以提供该层应力产生材料316和该源极区域104、该栅极电极108和该漏极区域105之间的电性绝缘。该电性绝缘材料层可以包含，举例而言，二氧化硅、氮氧化硅及/或氮化硅，且可以用化学气相沉积及/或等离子体强化化学气相沉积的技术来形成。
在该层应力产生材料316上方，可以形成顶部应力控制电极317。
该层应力产生材料316的特征可以对应于参考图1a至1e的上述该层应力产生材料116的特征。特别是，该层应力产生材料316可以包含电致伸缩、电流伸缩或压电材料。该顶部应力控制电极317的特征可以对应于参考图1a至1e的上述顶部应力控制电极117的特征。
对于形成该层应力产生材料316和该顶部应力控制电极317，可采用对应于那些使用在形成上述的该层应力产生材料116和该顶部应力控制电极117的技术。
于图3a及3b中，可忽略图1a至1e的实施例中的该底部应力控制电极115。可借由在该栅极电极108和该顶部应力控制电极317之间施加电压，来提供作用于该层应力产生材料316上的电场。
在该顶部应力控制电极317上方，可以形成一层介电材料118并用例如化学机械研磨制程来平坦化。在该层介电材料118中，可以形成源极接触通孔119、栅极接触通孔120、漏极接触通孔121以及应力控制接触通孔122。
在该源极接触通孔119中，可以形成源极接触125。在该栅极接触通孔120中，可以设置栅极接触126。在该漏极接触通孔121中，可以设置漏极接触127，且在该应力控制接触通孔122中，可以设置应力控制接触128。在该源极接触通孔119、栅极接触通孔120、漏极接触通孔121以及应力控制接触通孔122的侧壁，可以形成电性绝缘材料的衬垫层124。
该层应力产生材料316和该顶部应力控制电极317可以实质上延伸在整个场效晶体管302上，如图3a及3b所示。在其他具体实施例中，可以实行蚀刻制程用以移除在部分的该源极区域104、漏极区域105和沟槽绝缘结构106上方的部分该层应力产生材料316和顶部应力控制电极317，类似图1a至1e的具体实施例中的层115、116、117的蚀刻。在此具体实施例中，在整个场效晶体管302中，该层应力产生材料316和该顶部应力控制电极317可以延伸在该栅极电极108的上表面和侧表面以及邻接该栅极电极108的部分该源极区域104和漏极区域105，类似显示在图1d中的该层应力产生材料116和该顶部应力控制电极117。
在场效晶体管302中，可以由施加电场给该层应力产生材料316来控制该通道区域103中的应力。这可以由施加不同的电压给栅极接触126和应力控制接触128来完成，以使电压施加在该栅极电极108和该顶部应力控制电极317之间。
类似参考图1a至1e的上述具体实施例，在形成该场效晶体管302之后，可以实行该层应力产生材料316的极化。这可以由在该栅极接触126和应力控制接触128之间施加电压，其是用来提供足够用来提供该层应力产生材料316的铁电极性的电场给该层应力产生材料316。
图4显示一示意的电路符号，其可以被使用于包含具有该晶体管302的对应特征的晶体管的电路的电路图中。
在电路符号中，该源极接触125、该源极区域104、该通道区域103、该漏极区域105、该漏极接触127、该栅极电极108以及该栅极接触126是依据用于场效晶体管的传统电路符号显示。此外，该应力控制接触128是用虚线来指示。类似用于场效晶体管的传统电路符号，可以画出表示源极区域104的箭号(未图示在图4中)，其中箭号的方向可以用来辨别p通道晶体管以及n通道晶体管。
本发明并不限于如上所述的具体实施例(其中，一层应力产生材料116、316提供响应作用在应力产生材料上的电场或电流而可调变的应力)。在其他具体实施例中，该应力产生材料可以包含提供响应作用在应力产生材料上的磁场而可调变的应力的磁致伸缩材料。在此具体实施例中，该层应力产生材料可以包含铁电材料，举例而言，例如铁、镍或钴的金属、例如铽和铁的合金，譬如TbFe2，或铽、镝和铁的合金，譬如Tb0.3Dy0.7Fe2，其被称为“Terfenol-D”。如上所述，形成包含磁致伸缩材料的一层应力产生材料的技术包含溅镀和脉冲激光沉积。
包含含有磁致伸缩材料的一层应力产生材料的晶体管可以具有参考图1a至1e、图3a和3b的上述组构，然而，其中不需要设置譬如应力控制电极115、117和317的应力控制电极和譬如应力控制接触128、129的应力控制接触。相反的，电性绝缘材料层可以设置在该磁致伸缩材料之上及/或之下，用以提供该磁致伸缩材料层和该半导体结构的其他电路组件之间的电性绝缘，特别是在该磁致伸缩材料层和该晶体管的源极区域、栅极电极和漏极区域之间。此电性绝缘材料层可以防止由磁致伸缩材料引起的短路，特别是其中该磁致伸缩材料是导电的具体实施例。
图5显示一示意图，例示当施加固定栅极电压在该源极区域104和漏极区域105之间，n通道晶体管的输出电流对施加在晶体管的漏极区域105和源极区域104之间的漏极-源极电压的相依性，该晶体管可以具有对应参考图1a至1e的上述晶体管102的组构、或对应参考图3a和3b的上述晶体管302的组构。
水平坐标轴501表示漏极-源极电压，而垂直坐标轴502表示输出电流。曲线503示意地例示了在通道区域103中没有应力下输出电流对漏极-源极电压地相依性。该输出电流随着正的漏极-源极电压增加而增加，其中，在相对小的漏极-源极电压得到相对大幅度的增加，且在相对大的漏极-源极电压得到相对小的斜率。
曲线504示意地例示了在通道区域103中有拉伸应力下输出电流对漏极-源极电压地相依性。拉伸应力可以增加通道区域中电子的迁移率，以至于得到较大的输出电流。曲线505示意地例示了在通道区域103中有压缩应力下输出电流对漏极-源极电压地相依性。压缩应力可以降低通道区域中电子的迁移率，以至于得到较小的输出电流。
输出电流也依据施加在该晶体管的栅极电极108和源极区域104之间的栅极电压而定。在n通道晶体管的例子中，输出电流随着增加栅极电压而增加，对应于该晶体管从关闭状态到开启状态的切换。当施加相对小的栅极电压时，n通道场效晶体管可以是关闭状态，且当施加相对大的栅极电压时，可以是开启状态。
在p通道晶体管的例子中，典型地是在该晶体管的漏极区域105和源极区域104之间施加负的电压，以使得该源极区域104相较于漏极区域105有较高的电位能。此外，在p通道晶体管中，输出电流依据通道区域103中的电洞的迁移率而定。当施加压缩应力给通道区域103时，可以增加电洞的迁移率，而当施加拉伸应力给通道区域103时，可以降低电洞的迁移率。因此，在p通道晶体管中，在通道区域103中的拉伸应力可以降低输出电流，而在通道区域103中的压缩应力可以增加输出电流。
此外，在p通道晶体管的例子中，增加施加在该晶体管的栅极电极和源极区域之间的栅极电压可以降低晶体管的输出电流，对应于该晶体管从开启状态到关闭状态的切换。当施加相对低的栅极电压时，p通道晶体管可以是开启状态，且当施加相对高的栅极电压时，其可以是关闭状态。
在包含有参考图1a至1e及图3a和3b的一层应力产生材料的晶体管中，由该层应力产生材料所提供的在该晶体管的该通道区域103中的应力可以透过其支持该晶体馆的操作而改变。特别是，于n通道晶体管中，当该晶体管为开启状态时，在该通道区域103中可提供相对强的拉伸应力，以至于在开启状态时获得相对高的输出电流，而当该晶体管为关闭状态时，在该通道区域103中可提供较小拉伸应力、实质上无应力或压缩应力。
在p通道晶体管中，当该晶体管为开启状态时，在该通道区域103中可提供相对强的压缩应力，而当该晶体管为关闭状态时，在该通道区域103可提供较小压缩应力、实质上无应力或拉伸应力。
在参考图1a至1e的上述晶体管102中，可借由控制施加在应力控制接触128、129之间的电压来支持该晶体管102的操作。当改变该晶体管102的栅极电压用以在开启状态和关闭状态之间切换该晶体管102时，也可以改变施加在应力控制接触128、129之间的电压用以改变该晶体管102的通道区域103中的应力。
在参考图3a及3b的上述晶体管302中，可借由改变施加在该栅极电极108和该顶部应力控制电极317之间的电压来支持该晶体管302的操作。因为，当晶体管302在关闭状态和开启状态之间切换时，施加在该栅极电极108的电压改变，可以改变作用该晶体管302的通道区域103附近的该层应力产生材料316上的电场，即使该顶部应力控制电极317维持在实质上相同的电压。因此，在该晶体管302中，当晶体管302在开启状态和关闭状态之间切换时，可以得到该晶体管302的通道区域103中的应力的变化，即使该顶部应力控制电极317维持在实质上固定的偏压或是接地。
分别根据该层应力产生材料116和该层应力产生材料316的特性，且根据想要提供在晶体管的通道区域103中的应力，可以选择施加给晶体管102中的该层应力产生材料116的电场强度(其依据施加在晶体管102中的底部应力控制电极114和顶部应力控制电极117之间的电压而定)，以及施加给晶体管302中的该层应力产生材料316的电场强度(其依据施加在晶体管302中的栅极电极108和顶部应力控制电极317之间的电压而定)。
在具体实施例中，该应力产生材料可以是实质上没有应力迟滞或只提供小量的应力迟滞的材料。因此，提供在通道区域103中的应力可以独立于该晶体管的操作历史。因此，依据该晶体管的电流状态可以方便的提供通道区域103中的应力来支持该晶体管的运作，例如，增进该晶体管的切换速率。
在其他具体实施例中，可以设置具有应力迟滞的应力产生材料在参考图1a至1e的上述晶体管102的该层应力产生材料116中，或在参考图3a及3b的上述晶体管302的该层应力产生材料316中。
图6显示了例示应力迟滞的示意图。水平坐标轴601代表施加在具有应力迟滞的应力产生材料，例如，PMN-PT上的电场强度，而垂直坐标轴602代表由该层应力产生材料所提供的应力，其也可以关联于该层应力产生材料的应变(变形)。
在图示600中，电场的负值和正值被用来代表电场的方向。电场的负值对应于其场线在第一方向延伸的电场，而电场的正值对应于其场线在与该第一方向相反的第二方向延伸的电场。
若施加给该层应力产生材料相对强的负电场，例如，在点608上，可以分别得到相对强的负的或压缩的应力。若从相对强的负电场开始，降低该电场的绝对值，由该层应力产生材料所提供的应力可以依据曲线603的分支604而改变。特别是，当电场接近零时，可得到该层应力产生材料的残余应力607。
当随后施加正电场时，可以得到较弱的该层应力产生材料的压缩应力。在相对高的电场的正值，例如，在点609上，可以得到相对弱的压缩应力或实质上没有压缩应力。
若从点609开始，降低该电场的强度，由该层应力产生材料所提供的应力可以依据曲线603的分支605而改变。特别是，若从相对强的电场的正直开始，将电场的强度降低到实质零，可以得到相对弱的残余应力606。从相对弱的残余应力606开始，可以借由施加相对强的负电场来得到该层应力产生材料实质上的压缩应力。
因此，该层应力产生材料所提供的应力可以依据施加在该层应力产生材料上的电场的历史而定。如图6所示，即使不再施加电场，依据已经施加给该层应力产生材料正或负电场，可以分别得到不同的残余应力606、607。此外，残余应变的特定值可以依据已经施加的电场的特定正或负值而定。
因此，提供具有应力迟滞的一层应力产生材料可允许改变透过施加电场至该层应力产生材料由该层应力产生材料所提供的应力，且当不再施加该电场时，由该层应力产生材料所提供的应力可被保持至少一部分。
例示由该层应力产生材料所提供的应力对施加在该层应力产生材料的电场的曲线603不需要具有如图6所示的形状。举例而言，若施加相对强的正电场，由该层应力产生材料所提供的应力不需要接近零。在其他具体实施例中，当施加相对强的正电场时，可以提供相对强的正的或拉伸的应力。在此具体实施例中，在存在相对强的负电场时，所得到的应力可以是负的或接近零。在进一步的具体实施例中，当施加相对强的负电场时，可以提供相对强的正的或拉伸的应力，且若施加正电场，可以得到负的或压缩的应力，或是当施加正电场时，可以得到实质为零的应力。
由该层应力产生材料所提供的应力的特定相依性可以依据形成该层应力产生材料的材料、以及沉积制程的参数、和该层应力产生材料的极化而定，特别是当该层应力产生材料极化时所施加的电场方向，请见，举例而言，T.Wu等人的“Domainengineered switchable strain states in ferroelectric(011)[Pb(Zn1/3Nb2/3)O3](1-x)-[PbTiO3]x(PMN-PT,x≈0.32)single crystals,”J.Appl.Phys.109,124101(2011)，此揭露合并入本文做为参考。
以下，将描述包含含有一层应力产生材料的晶体管的电路的具体实施例。
图7显示依据一具体实施例的电路700的示意电路图。
该电路700包含电流镜电路701。该电流镜电路701包含晶体管702和晶体管703，在具体实施例中，其可以是n通道场效晶体管。该晶体管702可以是包含源极区域704、漏极区域706和栅极电极705的传统晶体管。在具体实施例中，该晶体管702可以包含形成在该源极区域704、漏极区域706及/或栅极电极705上方的一层具有内在应力的材料。该层具有内在应力的材料可以在晶体管702的通道区域中提供实质上的固定应力。在其他具体实施例中，晶体管702的通道区域可以是实质上未受到应力的。
该晶体管703可以具有对应于参考图3a及3b的上述晶体管302的特征。特别是，该晶体管703可以包含类似源极区域104的源极区域707、类似漏极区域105的漏极区域709、以及类似栅极电极108的栅极电极708。
此外，该晶体管703包含一层应力产生材料，其在该晶体管703的通道区域中提供响应作用在该应力产生材料上的电场而可调变的应力。该层应力产生材料可以包含参考图6的上述具有应力迟滞的材料。该层应力产生材料的进一步的特征可以对应于上述的该层应力产生材料316的特征。
该晶体管703还包含类似应力控制接触128的应力控制接触710，其可以连接至类似该晶体管302的顶部应力控制电极317的应力控制电极。由该层应力产生材料所提供的应力响应以电场的形式作用在该层应力产生材料上的信息而可调变，该电场可以借由施加在该晶体管703的栅极电极708和应力控制接触710之间的电压差来产生。
该电路700还包括校正电路713。
该校正电路713可以电性连接到该电流镜电路701的输入端子711和输出端子712，并电性连接到该晶体管703的应力控制接触710。
如以下将述述的，该校正电路713可以电性连接到该电流镜电路701的输入端子711和输出端子712，并电性连接到该晶体管703的应力控制接触710以校正该电流镜电路701。在校正该电流镜电路701之后，该校正电路713可以从该输入端子711、应力控制接触710和输出端子712电性断开，且该输入端子711和输出端子712可以电性连接至电路700的其他组件(未图标)。为了连接和断开该校正电路713与该输入端子711和输出端子712，该电路700可以包含传输栅(transmission gate)电路。
在具体实施例中，该电路700可以包含多个类似电流镜电路701的电流镜电路，且该校正电路713可以轮流地与各该电流镜电路连接。因此，在该电路700中的其他电流镜电路可以在校正该电流镜电路701的之前或之后被校正。
在该电流镜电路701中，晶体管702、703的栅极电极705、708彼此电性连接并电性连接到输入端子711。晶体管702、703的源极区域704、707可以电性连接到地。
该电流镜电路701包括由输入端子711、该晶体管702和该晶体管702的源极区域704到地的连接提供的输入电流路径。此外，该电流镜电路701包括由输出端子712、该晶体管703和该晶体管703的源极区域707到地的连接提供的输出电流路径。因此，施加给输入端子711的电流流经该输入电流路径，且施加给该输出端子712的电流流经该输出路径。
若电流施加给该输入端子711，该电流流经该晶体管702的漏极区域706、通道区域和源极区域704。由于该晶体管702的栅极电极705和输入端子711之间的连接，其是电性连接到该晶体管702的漏极区域706，可以得到对应施加给该输入端子711的电流的栅极电压。由于晶体管702、703的栅极电极705、708之间的电性连接，该晶体管702的栅极电压也施加到该晶体管703的栅极电极708。因此，可以透过施加到输入端子711的电流控制从输出电流路径流出的电流。
若晶体管702、703的特性是实质上相同的，流经该晶体管702的电流和流经该晶体管703的电流是实质上相同的。若晶体管702、703具有不同的特性，流经该输入端子711及该晶体管702的电流与流经该输出端子712及该晶体管703的电流可不相同。在给定流经该输入端子711的电流下，流经输出端子712的电流可以依据晶体管703的特性而定，例如，晶体管的通道区域的宽度，且其也可以依据在晶体管703的通道区域中的应力而定。
在一些具体实施例中，该电流镜电路701可以用于提供实质上相同电流流经该输入端子711和输出端子712。在此具体实施例中，晶体管703可以形成拥有具有与晶体管702的通道区域宽度实质上相同的宽度的通道区域。在其他具体实施例中，该电流镜电路701可以用于提供流经输出端子712的电流是约略等于一乘法因子和流经该输入端子711的电流的乘积。在此具体实施例中，该晶体管703的通道区域的宽度可以约略等于一乘法因子和晶体管702的通道区域的宽度的乘积。举例而言，为了提供约略等于流经该输入端子711的电流的两倍的流经输出端子712的电流，该晶体管703的通道区域的宽度可以是约略等于晶体管702的通道区域的宽度的两倍。
由于电路700的制程的容许误差(tolerance)，在流经输出端子712的电流和流经该输入端子711的电流之间的比率可能和乘法因子不同。为了补偿这个偏差，可以用校正电路713实行该电流镜电路701的校正，将于以下详细描述。
为了实行该电流镜电路701的校正，该校正电路713连接到该输入端子711、输出端子712和该应力控制接触710。然后，该校正电路713施加电流给该输入端子711并施加电压给该输出端子712。该校正电路713侦测流经该输入端子711的电流的电流差值和流经输出端子712的电流和乘法因子的比率，并施加电压给该应力控制接触710以响应侦测到的电流差值以降低该电流差值。
在该校正电路713的具体实施例中可以包含比较器。该比较器可以具有非反向输入和反向输入，以及输出。若施加给该非反向输入的电压大于加给该反向输入的电压，该比较器可以用来提供正的输出电压，且若施加给该非反向输入的电压小于加给该反向输入的电压，该比较器输出负的输出电压。
该比较器的输出可以电性连接到该晶体管703的应力控制接触710。该校正电路可以包含用来施加电压的电路，该电压代表流经该电流镜电路701的输入端子711到该比较器的非反向输入的电流。此外，该校正电路713可以包含用来施加电压的电路，该电压代表流经该电流镜电路701的输出端子712以及该乘法因子到该比较器的反向输入的电流之间的比率。特别是，在想要该电流镜电路701的输出电流等于该电流镜电路701的输入电流的具体实施例中，代表流经输出端子712的电流的电压可以被施加给该比较器的反向输入。
因此，若在流经该输入端子711的电流和流经输出端子712的电流以及乘法因子间的比率之间的电流差值大于零，该比较器的输出是正电压，若该电流差值是负的，该比较器的输出是负电压。
施加到晶体管703的应力控制接触710的该比较器的输出电压可以影响在该晶体管703的通道区域中由该晶体管703的该层应力产生材料所提供的应力。
在该晶体管703是如图7所示的n通道晶体管的具体实施例中，可以使用该晶体管703的该层应力产生材料，以使得当施加正电压在该应力控制接触710时，较大的拉伸应力被提供在该晶体管703的通道区域中及/或在通道区域中的压缩应力被降低，以及当施加负电压在该应力控制接触710时，该晶体管703的通道区域中的拉伸应力被降低及/或较大的压缩应力被提供在通道区域中。如上所述，这可以借由适当的选择在晶体管703中的该层应力产生材料的材料及/或适当的选择该层应力产生材料的沉积所使用的参数及/或该层应力产生材料适当的极化而达成。
在n通道晶体管的通道区域中的拉伸应力的增加及/或压缩应力的降低可以增加在一给定栅极电压下所得到的该晶体管的输出电流。因此，借由施加正电压给该晶体管703的应力控制接触710，可以增加流经输出端子712的该电流镜电路701的输出电流，且借由施加负电压给该应力控制接触710，可以降低该电流镜电路701的流经输出端子712的该电流镜电路701的输出电流。
因此，借由施加该比较器的输出给应力控制接触710，可以降低该输入电流和输出电流和乘法因子之间的比率的电流差值的绝对值。因此，可以降低晶体管702、703之间匹配的缺乏，以使得该电流镜电路701的输出电流和该电流镜电路701的输入电流之间的比率和乘法因子有较佳的一致性。
本发明并不限于该比较器的非反向输入接收代表输入电流的电压以及反向输入接收代表输出电流和乘法因子之间的比率的电压的具体实施例。在其他具体实施例中，代表输出电流和乘法因子之间的比率的电压可以施加到非反向输入，而代表输入电流的电压可以施加到反向输入。
因此，在若施加正电压给该应力控制接触710，该晶体管703的该层应力产生材料提供较小的拉伸应力及/或较大的压缩应力以及若施加负电压给该应力控制接触710，该晶体管703的该层应力产生材料提供较大的拉伸应力及/或较小的压缩应力的具体实施例中，可以增进晶体管702、703的匹配。
此外，本发明并不限于晶体管703具有对应参考图3a及3b的上述晶体管302的组构的具体实施例。在其他具体实施例中，该晶体管703可以具有对应参考图1a及1e的上述晶体管102的组构，其中，该顶部应力控制电极和底部控制电极分别设置在该层应力产生材料的上方和下方。
在此具体实施例中，该比较器的输出可以电性连接到与该顶部应力控制电极电性连接的顶部应力控制接触和与该底部应力控制电极电性连接的底部应力控制接触的其中一者，该顶部应力控制电极和底部控制电极的另一者可以接地，或是可以施加实质上固定的偏压给该顶部应力控制电极和底部控制电极的另一者。因此，可以实质上独立于施加给该晶体管703的栅极电极708的电压来控制由该晶体管703的该层应力产生材料提供的应力。
在进一步的具体实施例中，该晶体管702和晶体管703两者都可以包含一层应力产生材料，且该校正电路713可以用来调整由该晶体管702的该层应力产生材料提供的应力以及由该晶体管703的该层应力产生材料提供的应力。
在该电流镜电路701的校正之后，该校正电路713可以从该电流镜电路701电性断开。由于在晶体管702及/或晶体管703中的该层应力产生材料的应力迟滞，可以实质上维持该应力，以借由保持该校正制程而得到该晶体管702、703之间的匹配。
在进一步的具体实施例中，该校正电路713可以用来设定乘法因子。在此具体实施例中，该校正电路713可以具有用于设定乘法因子的外部输入。
图8显示依据一具体实施例的传感器800的示意电路图。
该传感器800包含还有源极区域802、漏极区域804和栅极电极803的晶体管801。该晶体管801可以是n通道晶体管，如图8所述。在其他具体实施例中，该晶体管801可以是p通道晶体管。该晶体管801的栅极电极803可以电性连接到读取端子806且该漏极区域804可以电性连接到输出端子807。该晶体管801的源极区域802可以接地。
该晶体管801包含一层应力产生材料，其设置成提供应力在晶体管801的通道区域中，其中，提供在晶体管801的通道区域的应力响应作用在该应力产生材料的外部影响而可调变。该应力产生材料可以是磁致伸缩材料，如上所述，且该外部影响可以是磁场805。因此，提供在晶体管801的通道区域的应力响应作用在该应力产生材料的磁场805而可调变。
为了用传感器800实行测量，可以施加栅极电压给该读取端子806用以将该晶体管801切换成开启状态。此外，可以施加电压给该输出端子807。因为晶体管801是在开启状态，可以得到流经该晶体管801的电流，其流经该晶体管801的通道区域。
如上所详述，晶体管801的通道区域的导电性依据该通道区域中的应力而定。因为晶体管801包含在晶体管的通道区域中提供应力的一层应力产生材料，该应力响应作用在该层应力产生材料的例如磁场805的外部影响而可调变，流经该晶体管801的电流可以依据该外部影响的强度而定。因此，该外部影响的强度，特别是，该磁场805的强度可以借由量测流经该晶体管801的电流而判定。
为了施加电压给该读取端子806以及输出端子807，以及为了量测流经该输出端子807和该晶体管801的电流，可以设置一电路(未图标)。
图9显示依据一具体实施例的反向器900的示意电路图。该反向器900可以包含上拉晶体管(pull-up transistor)901，其可以是p通道晶体管以及下拉晶体管(pull-down transistor)902，其可以是n通道晶体管。该上拉晶体管901包含源极区域906、漏极区域907和栅极电极908。该下拉晶体管902包含源极区域910、漏极区域911和栅极电极912。
该上拉晶体管901和该下拉晶体管902可以串联地电性连接在高电压电源供应端子903和低电压电源供应端子904之间，其中，该上拉晶体管901和该下拉晶体管902的漏极区域907、911彼此连接，该上拉晶体管901的源极区域906电性连接到高电压电源供应端子903，且该下拉晶体管902的源极区域910电性连接到低电压电源供应端子904。
该上拉晶体管901和该下拉晶体管902的栅极电极908、912电性连接到输入端子905。反向器900的输出端子914电性连接到该上拉晶体管901和该下拉晶体管902的漏极区域907、911。
若施加相对高的电压给该输入端子905，该上拉晶体管901作为p通道晶体管，会被切换到关闭状态，而该下拉晶体管902作为n通道晶体管，会被切换到开启状态。因此，该输出端子914是电性连接到该低电压电源供应端子904，且在该输出端子914可得到相对低的电压。若施加相对低的电压给该输入端子905，该上拉晶体管901会被切换到开启状态，而该下拉晶体管902会被切换到关闭状态。因此，该输出端子914是电性连接到该高电压电源供应端子903，且在该输出端子914可得到相对高的电压。
各该上拉晶体管901和下拉晶体管902可以具有对应于参考图3a和3b的上述晶体管302的特征。特别是，该上拉晶体管901包含在上拉晶体管的通道区域中提供应力的一层应力产生材料，该应力响应作用在该应力产生材料的电场而可调变。此外，该上拉晶体管901包含应力控制接触909，其电性连接到设置在该层应力产生材料上相对于该上拉晶体管的栅极电极908的一侧的应力控制电极。因此，在应力控制电极909和栅极电极908之间的电压差创造了该上拉晶体管的该层应力产生材料中的电场。
相同的，该下拉晶体管902包含在下拉晶体管902的通道区域中提供应力的一层应力产生材料，该应力响应作用在该应力产生材料的电场而可调变。此外，该下拉晶体管902包含设置在该层应力产生材料上相对于该拉晶体管902的栅极电极912的一侧的应力控制电极和电性连接到该应力控制电极的应力控制接触913，以使得在应力控制接触913和栅极电极912之间的电压差创造了该下拉晶体管902的该层应力产生材料中的电场。
在该晶体管901、902中的该层应力产生材料可以用于提供实质上无应力迟滞或只有小量的应力迟滞。
该上拉晶体管901和下拉晶体管902的应力控制接触909、913可以彼此电性连接并接地。因此，该应力控制接触909、913可以维持在实质上固定的电压，其可以约略等于上述的相对低的电压。因此，若施加相对高的电压给该输入端子905，相对强的电场会施加在该上拉晶体管901和下拉晶体管902的该层应力产生材料，且若施加相对低的电压给该输入端子905，相对小的电场或实质上的零电场会施加在该上拉晶体管901和下拉晶体管902的该层应力产生材料。
该上拉晶体管901和下拉晶体管902的该层应力产生材料可以用于当施加在该层应力产生材料的电场增加时，提供在晶体管901、902的通道区域中的拉伸应力的增加及/或压缩应力的降低，且当施加在该层应力产生材料的电场降低时，提供拉伸应力的降低及/或压缩应力的增加。
因此，若施加相对高的电压给该输入端子905，该晶体管901、902的通道区域会比施加相对低的电压给该输入端子905时曝露在更多的拉伸应力下。拉伸应力的增加或压缩应力的降低可以增加作为n通道晶体管的下拉晶体管902的通道区域的导电性，且可以降低作为p通道晶体管的上拉晶体管901的通道区域的导电性。拉伸应力的降低或压缩应力的增加，其可以在施加相对低的电压给该输入端子905时获得，增加上拉晶体管901的通道区域的导电性并降低下拉晶体管902的通道区域的导电性。
因此，可以增加开启状态下的该上拉晶体管901和下拉晶体管902中的一者的通道区域的导电性，并降低关闭状态下该上拉晶体管901和下拉晶体管902中的一者的通道区域的导电性。这可以允许反向器901的切换速率的增进，相较于没有该层应力产生材料提供该上拉晶体管和下拉晶体管中可调变的应力的反向器而言。
图10显示依据另一具体实施例的反向器1000。类似于参考图9的上述反向器900，该反向器1000包含作为p通道晶体管的上拉晶体管1001和作为n通道晶体管的下拉晶体管1002，其中，串联地电性连接在高电压电源供应端子1003和低电压电源供应端子1004之间。该上拉晶体管1001的漏极区域1007和该下拉晶体管1002的漏极区域1011彼此连接，并连接到输出端子1016。
该上拉晶体管1001的源极区域1006电性连接到高电压电源供应端子1003，且该下拉晶体管1002的源极区域1010电性连接到低电压电源供应端子1004。该上拉晶体管1001的栅极电极1008和该下拉晶体管1002的栅极电极1012彼此连接，并连接到输入端子1005。
各该上拉晶体管1001和下拉晶体管1002可以具有对应于参考图1a到1e的上述晶体管102的特征。特别是，各该上拉晶体管1001和下拉晶体管1002包含类似该层应力产生材料116的一层应力产生材料、类似底部应力控制电极115的底部应力控制电极，以及类似顶部应力控制电极117的顶部应力控制电极。各该上拉晶体管1001和下拉晶体管1002分别包含应力控制接触1009和1014，其电性连接到顶部应力控制电极和底部应力控制电极中的一者，并分别包含应力控制接触1010和1015，提供电性连接到顶部应力控制电极和底部应力控制电极中的另一者。
该上拉晶体管1001的该层应力产生材料和该下拉晶体管1002的该层应力产生材料可以适用于具有实质上无应力迟滞或只有小量的应力迟滞。
该应力控制接触1009、1014可以彼此电性连接并连接到该高电压电源供应端子1003，以使得相对高的电压施加到该应力控制接触1009、1014。该应力控制接触1010、1015可以电性连接到输入端子1005。
若施加相对高的电压给该输入端子1005，相对小的电场或实质上的零电场会施加在该上拉晶体管1001和下拉晶体管1002的该层应力产生材料，且若施加相对低的电压给该输入端子1005，相对强的电场会施加在该晶体管1001、1002的该层应力产生材料。
该上拉晶体管1001和下拉晶体管1002的该层应力产生材料可以由存在相对强的电场比没有电场存在时，提供较强的压缩应力或较弱的拉伸应力的材料所形成。因此，若施加相对低的电压给该输入端子1005，较弱的拉伸应力或较强的压缩应力会提供在晶体管1001、1002的通道区域中，且若施加相对高的电压给该输入端子1005，较小的压缩应力或较大的拉伸应力会提供在晶体管1001、1002的通道区域中。
因此，类似参考图9的上述反向器900，在开启状态下，晶体管1001、1002的通道区域的导电性增加，且在关闭状态下，晶体管1001、1002的通道区域的导电性降低。因此，增进了反向器的切换速率。
图10的反向器允许在该上拉晶体管和下拉晶体管的该层应力产生材料中使用不同的应力提供材料，它们在存在电场时的行为与图9的具体实施例中的应力产生材料的行为反向。
图11显示依据一具体实施例的内存单元1100和部份的支持电路的示意电路图。
该内存单元1100包含存储晶体管1101。该存储晶体管1101可以是类似参考图3a及3b的上述晶体管302的晶体管。特别是，晶体管1101包含源极区域1102、漏极区域1103和栅极电极1104。此外，该存储晶体管1101包含类似该层应力产生材料316的一层应力产生材料以及应力控制接触1105电性连接到类似顶部应力控制电极317的应力控制电极，其设置在该层应力产生材料相对于栅极电极1104的一侧。
在该存储晶体管1101的该层应力产生材料中的应力产生材料是用来提供应力到该存储晶体管1101的通道区域中，该应力响应施加在该层应力产生材料的电场而可调变。可以借由施加电压在该存储晶体管1101的应力控制接触1105和栅极电极1104之间来提供施加在该层应力产生材料的电场。该应力产生材料具有应力迟滞，以使得在移除电场后，响应该电场而提供的应力会保留一部分。因此，可以借由施加电压在该栅极电极1104和该应力控制接触1105之间来设定该存储晶体管1101的该层应力产生材料的应力，且当不再施加电压时，该设定的该层应力产生材料的应力可以维持。
该支持电路1120包含高电压电源供应端子1108且该内存单元1100包含低电压电源供应端子1109。该存储晶体管1101以及设置在支持电路1120中的感测晶体管1111串联地电性连接在高电压电源供应端子1108和低电压电源供应端子1109之间。
该内存单元1100可以是包括多个具有对应于该内存单元1100的组构的内存单元的内存数组中的一部分。该支持电路1120可以设置在围绕该数组的支持电路区块中，且当数据从内存单元1100被读取或被写入内存单元1100时，可以电性连接该内存单元1100。当数据从另一内存单元被读取或被写入另一内存单元时，该支持电路1120可以电性连接到其他内存单元。为了此目的，可以设置进一步的电路组件(未图标)，如图11中以点(…)所示者。因此，在内存单元的数组中，只需要设置一个晶体管给各个内存单元，以使得内存单元的数组需求的空间的数量可以降低。
该存储晶体管1101可以是n通道晶体管且该感测晶体管1111可以是p通道内存。在此具体实施例中，该存储晶体管1101的源极区域可以电性连接到该低电压电源供应端子1109，且该感测晶体管1111的源极区域1112可以电性连接到该高电压电源供应端子1108。该存储晶体管1101的栅极电极1104和该感测晶体管1111的栅极电极1114可以电性连接到读取端子1106。该存储晶体管1101的应力控制接触1105可以电性连接到写入端子1107。晶体管1101、1111的漏极区域可以电性连接到位线端子1110。
该存储晶体管1101作为n通道晶体管和作为p通道晶体管的该感测晶体管1111的低限电压可以用来作为施加在读取端子116的电压的范围，其中，该存储晶体管1101和该感测晶体管1111两者都是电性导通为开启状态。
将参考图12解释该内存单元1100的运作。
图12显示例示了该位线端子1110的电压和流经该存储晶体管1101和该感测晶体管1111的电流之间的关系的示意图。水平坐标轴1201表示该位线端子1110的电压，而垂直坐标轴1202表示该电流的安培数。以下，假设没有电流流过位线端子1110，其可以借由将该位线端子1110连接到具有高输入阻抗的感测放大器而得。
因此，流经该感测晶体管1111的电流和流经该存储晶体管1101的电流实质上相同。曲线1203表示该位线端子1110的电压和流经该存储晶体管1101的电流之间的关系，该电流可以由于该存储晶体管1101的通道区域中的第一应力而获得。曲线1204表示该位线端子1110的电压和流经该存储晶体管1101的电流之间的关系，该电流可以由于该存储晶体管1101的通道区域中的第二应力而获得，其中，第一应力是比第二应力有较大的拉伸或较小的压缩。既然在n通道存储晶体管1101的通道区域中的电荷载子的迁移率随着通道区域中的拉伸应力的增加而增加，在既定的位线端子1110的电压下，第一应力下的流经该存储晶体管1101的电流大于第二应力下的电流。
曲线1205表示流经该感测晶体管1111的电流和该位线端子1110的电压之间的关系。既然施加在该感测晶体管1111的源极区域1112和漏极区域1113之间的电压在位线端子1110的电压增加时降低，且在位线端子1110的电压降低时增加，流经该感测晶体管1111的电流随该位线端子1110的电压的增加而降低。
在没有实质上的电流经过该位线端子1110时，流经该感测晶体管1111和流经该存储晶体管1101的电流实质上相等，使得该位线端子1110的电压是由该区线1205和该区线1203、1204中的一者的交叉所给定的，该区线1203、1204是对应由该存储晶体管1101的该层应力产生材料所提供的应力的电流。
因此，对于第一应力，可以得到该位线端子1110的电压1206，而对于第二应力，可以得到该位线端子1110的电压1207。
这个在该存储晶体管1101的该层应力产生材料所提供的应力之间的关系可以用来在内存单元1100中储存一位的数据。该第一应力(由曲线1203表示)可以被视为逻辑的零，而该第二应力(由曲线1204表示)可以被视为逻辑的一。
为了读取此位的数据，可以施加栅极电压给该读取端子1106，且可以量测在该位线端子1110所得到的电压。为了写入数据到内存单元1100，可以在写入端子1107和读取端子1106之间施加电压，其适合用来在该存储晶体管1101的该层应力产生材料中提供该第一应力(用来储存逻辑的零)和第二应力(用来储存逻辑的一)。
图13显示依据一具体实施例的内存单元1300的示意电路图。
该内存单元1300的部分特征可以对应于参考图11的上述内存单元1100的特征。在图13和11中，对应的特征以用相同的编号表示，且该内存单元1300的组件的特征可以对应该内存单元1100由相同编号表示的组件的特征。类似内存单元110，内存单元1300包含含有源极区域1102、漏极区域1103和栅极电极1104的存储晶体管1101。应力控制接触1105电性连接到应力控制电极，用以施加电场给该层应力产生材料。
此外，该内存单元1300包含存储晶体管1301，其在高电压电源供应端子1108和低电压电源供应端子1109之间与存储晶体管1101串联地电性连接。晶体管1101、1301电性连接到位线端子1110。
类似该存储晶体管1101，该存储晶体管1301可以具有对应参考图3a及3b的上述晶体管302的组构。该存储晶体管1301可以是p通道晶体管且该存储晶体管1101可以是n通道晶体管。该存储晶体管1301进一步的特征可以对应该该存储晶体管1301特征。特别是，该存储晶体管1301可以包含由与该存储晶体管1101的该层应力产生材料实质上相同的材料所形成的一层应力产生材料。该存储晶体管1301的应力控制接触1305可以电性连接到应力控制电极，其设置在该存储晶体管1301的该层应力产生材料相对于栅极电极1304的一侧。
该存储晶体管1101、1301的应力控制接触1105、1305可以彼此电性连接并连接到写入端子1107。栅极电极1104、1304可以彼此电性连接并连接至读取端子1106。因此，施加在该存储晶体管1101、1301的该层应力产生材料的电场可以约略相等，且既然该存储晶体管1101、1301的该层应力产生材料可以由实质上相同的材料所形成，提供在该存储晶体管1101、1301的通道区域中的应力可以约略相等。
然而，该存储晶体管1101是n通道晶体管且该存储晶体管1301是p通道晶体管，应力对该存储晶体管1101、1301的导电性的影响是不同的。增加该存储晶体管1301的通道区域的导电性的特定应力可以降低该存储晶体管1101的通道区域的导电性，而增加该存储晶体管1101的通道区域的导电性的应力可以降低该存储晶体管1301的通道区域的导电性。
将参考图14来解释该内存单元1300的运作。
图14显示例示了该位线端子1110的电压和流经该存储晶体管1101、1301的电流之间的关系的示意图1400。类似参考图11的上述内存单元1100，可以将该位线端子1110连接到具有高输入阻抗的感测放大器，以使得实质上没有电流流过位线端子1110。因此，流经该存储晶体管1101的电流可以约略等于流经该存储晶体管1301的电流。
在图14中，水平坐标轴1401表示该位线端子1110的电压，而垂直坐标轴1402表示流经该存储晶体管1101、1301的电流。曲线1403、1404分别示意地例示了对于第一应力和第二应力下，流经该存储晶体管1101的电流和该位线端子1110的电压之间的关系，其中，第一应力相较于第二应力是较大的拉伸或较小的压缩，类似显示在图12中的曲线1203、1204。
曲线1405、1406分别示意地例示了对于第一应力和第二应力下，该位线端子1110的电压和流经该存储晶体管1301的电流之间的关系。由于应力对于在p通道晶体管和n通道晶体管的通道区域中的不同影响，在该存储晶体管1301中，在既定的源极-栅极电压下，在第一应力中可以得到比第二应力中较小的电流。
既然流经该存储晶体管1101、1301的电流约略相等，在第一应力下所得到的该位线端子1110的电压对应于曲线1403、1405之间的交点，且在第二应力下所得到的该位线端子1110的电压对应于曲线1404、1406之间的交点。因此，在第一应力下，得到电压1407，而在第二应力下，得到电压1408。
可以用与参考图11的上述内存单元1100相同的方式实行从该内存单元1300读取数据或写入数据到内存单元1300。然而，既然在内存单元1300中，该存储晶体管1101和该存储晶体管1301两者中的通道区域中的应力皆可改变，可以得到对应于电压1408、1407之间的差值的较大的信息裕度(margin)。
图15显示依据一具体实施例的包含电阻器1528的半导体结构1500的示意横截面图。
该半导体结构1500包含基板1501，其包含将该电阻器1528与该半导体结构1500中的其他电路组件分开的沟槽绝缘结构1506。基板1501和沟槽绝缘结构1506的特征可以对应于参考图1a至1e的上述基板101和沟槽绝缘结构106的特征，且可使用其对应的形成方法。
该电阻器1528还包括形成在基板1501中的半导体区域1504。相较于位于该半导体区域1504下方的基板1501的部分，该半导体区域1504不同的掺杂，使得该半导体区域1504和位于该半导体区域1504下方的基板1501的部分之间有pn过渡(pn-transition)。该pn过渡可以提供该半导体区域1504和位于该半导体区域1504下方的基板1501的部分之间的电性绝缘。可以用离子布植来形成该半导体区域1504，类似参考图1a至1e的上述源极和漏极区域104、105。
在该半导体区域1504上，可以设置电性绝缘层1514、底部应力控制电极1515、一层应力产生材料1516、以及顶部应力控制电极1517。该电性绝缘层1514、该底部应力控制电极1515、该层应力产生材料1516以及顶部应力控制电极1517可以具有对应于参考图1a至1e的上述电性绝缘层114、底部应力控制电极115、该层应力产生材料116、以及顶部应力控制电极117的特征、以及包含用来形成它们的沉积及/或蚀刻方法的对应技术。
该半导体结构1500还包括形成在电阻器1528上的介电材料1518。在该介电材料中，可以形成接触通孔1519、1520、1521、1522。可以形成电性绝缘衬垫层1523在该接触通孔1519、1520、1521、1522的侧壁。
在该接触通孔1519、1522中，可以形成电阻器接触1524、1525，其提供该半导体区域1504的端点的电性连接。穿过该半导体区域1504，电流可以在该电阻器接触1524、1525之间流动，其中，该半导体区域1504可以提供实质上的奥姆电阻给该电流。
在该接触通孔1520、1521中，可以设置应力控制接触1526、1527分别提供电性连接到该底部应力控制电极1515和该顶部应力控制电极1517。
该介电材料、该接触通孔1519、1520、1521、1522、该衬垫层1523、该电阻器接触1524、1525以及该应力控制接触1526、1527的进一步特征可以对应于参考图1a至1e的上述该介电材料118、该接触通孔119-123、该衬垫层124、以及接触125-129，以及用来形成它们的对应方法。
借由施加电压在该应力控制接触1526、1527之间，可以在该底部应力控制电极1515和该顶部应力控制电极1517之间产生电场。响应该电场，该层应力产生材料1516可以提供其强度依据施加在该应力控制接触1526、1527之间的电压而定的应力。
由该层应力产生材料1516所提供的应力可以提供应力给位于该层应力产生材料1516下方的该半导体区域1504，其可以影响电荷载子的迁移率(电子或电洞，依据该半导体区域1504是n掺杂或p掺杂)。在该半导体区域1504中电荷载子的迁移率的增加可以导致该半导体区域1504较小的电阻，而电荷载子的迁移率的降低可以导致该半导体区域1504较大的电阻。因此，该电阻器1528所提供的电阻可以由改变施加在该应力控制接触1526、1527之间的电压来控制。
本领域的技术人员基于本说明可明白本揭示内容的其他修饰或改变。因此，本说明应被视为只供例示而且目的是教导本领域的技术人员实施本揭示内容的一般方式。应了解，应将图示及描述在本文的形式视为目前是较佳的具体实施例。

Claims (45)

1.一种电路组件，包括：
半导体区域；以及
一层应力产生材料，该应力产生材料提供响应作用在该应力产生材料上的信息而可调变的应力；
其中，该层应力产生材料是设置成在该半导体区域提供应力，提供给该半导体区域的该应力响应作用在该应力产生材料上的信息而可调变。
2.如权利要求1所述的电路组件，其中，该电路组件包括包含有源极区域、漏极区域、通道区域以及栅极电极的晶体管以及该半导体区域，其中，该可调变的应力是提供在至少该通道区域。
3.如权利要求2所述的电路组件，其中，作用在该层应力产生材料上的该信息包含电场、电流以及磁场中的至少一者。
4.如权利要求3所述的电路组件，其中，该层应力产生材料包含压电材料、电致伸缩材料、磁致伸缩材料以及电流伸缩材料中的至少一者。
5.如权利要求2所述的电路组件，其中，该层应力产生材料包含电致伸缩材料以及压电材料中的至少一者，该电路组件包含至少一个应力控制电极邻接至该层应力产生材料，用于施加电场至该层应力产生材料，该电场提供该作用在该应力产生材料的信息。
6.如权利要求5所述的电路组件，其中，该至少一个应力控制电极包含第一及第二应力控制电极，是设在该层应力产生材料的相对二侧。
7.如权利要求5所述的电路组件，包含一个应力控制电极，设在该层应力产生材料的一侧，其是该栅极电极的相反侧，其中，在该栅极电极与该应力控制电极之间的电压差产生电场以提供作用在该应力产生材料上的信息。
8.如权利要求2所述的电路组件，其中，该层应力产生材料是形成在该源极区域、该漏极区域以及该栅极电极的上方。
9.如权利要求2所述的电路组件，其中，该源极区域、该漏极区域以及该通道区域是形成在半导体材料中，该栅极电极是形成在该半导体材料的上方，且该层应力产生材料是形成在该半导体材料及该栅极电极的上方。
10.如权利要求2所述的电路组件，其中，该应力产生材料具有应力迟滞，其中，在移除该信息之后，响应该信息而提供的该应力会保持至少一部分。
11.如权利要求10所述的电路组件，其中，该应力产生材料包含以下三者中的至少一者，[Pb(Zn1/3Nb2/3)O3](1-x)-[PbTiO3]x，其中，x大于0并小于约0.1、[Pb(Mg1/3Nb2/3)O3](1-x)-[PbTiO3]x，其中，x大于0并小于约0.5、以及0.99[Bi1/2(Na0.82K0.18)1/2(Ti1-xZrx)O3]-0.01LiSbO3，其中，x位于从大约0到大约0.03的范围内。
12.如权利要求11所述的电路组件，其中，该应力产生材料包含[Pb(Mg1/3Nb2/3)O3](1-x)-[PbTiO3]x，其中，x位于从大约0.3到大约0.4的范围内。
13.如权利要求2所述的电路组件，其中，该应力产生材料具有实质上无应力迟滞以及小的应力迟滞中的至少一者。
14.如权利要求13所述的电路组件，其中，该应力产生材料包含Pb(Mg1/3Nb2/3)O3。
15.如权利要求2所述的电路组件，其中，该应力产生材料包含迟缓性铁电材料及压电陶瓷材料中的至少一者。
16.如权利要求1所述的电路组件，其中，该电路组件包括电阻器，其中，该半导体区域电性连接在第一电阻器接点和第二电阻器接点之间，并提供实质的奥姆电阻，其可调变以响应由该层应力产生材料所提供的可调变的应力。
17.如权利要求16所述的电路组件，其中，该层应力产生材料包含电致伸缩材料以及压电材料中的至少一者，且其中，该电路组件还包含至少一个应力控制电极邻接至该层应力产生材料，该电场提供作用在该应力产生材料的该信息。
18.如权利要求17所述的电路组件，其中，该应力产生材料具有应力迟滞，其中，在移除该信息之后，响应该信息而提供的该应力会保持至少一部分。
19.如权利要求17所述的电路组件，其中，该应力产生材料具有实质上无应力迟滞以及小的应力迟滞中的至少一者。
20.一种电路，包括：
电流镜电路，该电流镜电路包含第一晶体管在该电流镜电路的输入电流路径中，以及第二晶体管在该电流镜电路的输出电流路径中，其中，各该第一及第二晶体管包含源极区域、漏极区域、通道区域以及栅极电极，且该第一及第二晶体管中的至少一者包含一层应力产生材料，该应力产生材料提供响应作用在该应力产生材料上的信息而可调变的应力，该应力产生材料具有应力迟滞，其中，在移除该信息之后，响应该信息而提供的该应力会保持至少一部分，其中，该层应力产生材料是设置成至少在该晶体管的通道区域提供应力，该应力响应作用在该应力产生材料上的信息而可调变；
校正电路，用于校正该电流镜电路，该校正包含侦测流经该输入电流路径的电流之间的电流差异和流经该输出电流路径的电流之间的比率以及乘法因子，并施加信息给该第一晶体管和该第二晶体管中的至少一者内的该应力产生材料以响应所侦测到的电流差异，所施加的该信息降低了该电流差异。
21.如权利要求20所述的电路，其中，该乘法因子是一。
22.如权利要求20所述的电路，还包括在执行校正时，用于电性连接该校正电路至该电流镜电路，以及在校正之后，用于电性断开该校正电路与该电流镜电路的电路。
23.一种传感器，包括：
晶体管，该晶体管包含源极区域、漏极区域、通道区域以及栅极电极，以及一层应力产生材料，该应力产生材料提供响应作用在该应力产生材料上的外部影响而可调变的应力；
其中，该层应力产生材料是设置成至少在该晶体管的通道区域提供应力，提供在该晶体管的至少该通道区域上的该应力响应作用在该应力产生材料上的该外部影响而可调变；
电路，施加第一电压在该栅极电极和该源极区域之间、施加第二电压在该源极区域和该漏极区域之间并量测流经该源极区域和该漏极区域之间的电流以响应该第一和该第二电压。
24.如权利要求23所述的传感器，其中，该应力产生材料包含磁致伸缩材料且该外部影响包含磁场。
25.一种反向器，包括：
上拉晶体管和下拉晶体管，该上拉晶体管和该下拉晶体管被电性串联在高电压电源供应端子和低电压电源供应端子之间；
输入端子，电性连接至该上拉晶体管和该下拉晶体管，该上拉晶体管借由施加高电压至该输入端子能切换至关闭状态且借由施加低电压至该输入端子能切换至开启状态，该下拉晶体管借由施加高电压至该输入端子能切换至开启状态且借由施加低电压至该输入端子能切换至关闭状态；
其中，该上拉晶体管包含第一层应力产生材料，以提供可调变的应力在该上拉晶体管的通道区域，其响应施加在该输入端子上的电压而可调变，其中，相较于在该上拉晶体管的关闭状态下所得到的该上拉晶体管的通道区域中的电荷载子的迁移率，该可调变的应力增加了在该上拉晶体管的开启状态下所得到的该上拉晶体管的通道区域中的电荷载子的迁移率；
其中，该下拉晶体管包含第二层应力产生材料，以提供应力在该下拉晶体管的通道区域，其响应施加在该输入端子上的该电压而可调变，其中，相较于在该下拉晶体管的关闭状态下所得到的该下拉晶体管的通道区域中的电荷载子的迁移率，该可调变的应力增加了在该下拉晶体管的开启状态下所得到的该上拉晶体管的通道区域中的电荷载子的迁移率。
26.如权利要求25所述的反向器，其中，该第一层应力产生材料包含电致伸缩材料以及压电材料中的至少一者，且该上拉晶体管包含至少一个应力控制电极邻接至该第一层应力产生材料，用于施加电场至该第一层应力产生材料来响应施加在该输入端子的该电压。
27.如权利要求26所述的反向器，包含一个应力控制电极，设在该层应力产生材料的一侧，其是该上拉晶体管的栅极电极的相反侧，其中，施加在该输入端子上的该电压被供应到该上拉晶体管的该栅极电极，且在该栅极电极与该应力控制电极之间的电压差产生供应给该第一层应力产生材料的该电场。
28.如权利要求27所述的反向器，其中，该应力控制电极实质上地维持在低电压。
29.如权利要求26所述的反向器，包含第一应力控制电极和第二应力控制电极，设在该第一层应力产生材料的相对侧，其中，施加在该输入端子上的该电压被供应到该上拉晶体管的栅极电极以及该第一应力控制电极和该第二应力控制电极中的一者，且在该第一应力控制电极和该第二应力控制电极中的一者与该第一应力控制电极和该第二应力控制电极中的另一者之间的电压差产生供应给该第一层应力产生材料的该电场。
30.如权利要求29所述的反向器，其中，该第一应力控制电极和该第二应力控制电极中的另一者实质上地维持在低电压。
31.如权利要求25所述的反向器，其中，该第二层应力产生材料包含电致伸缩材料以及压电材料中的至少一者，且该下拉晶体管包含至少一个应力控制电极邻接至该第二层应力产生材料，用于施加电场至该第二层应力产生材料来响应施加在该输入端子的该电压。
32.如权利要求31所述的反向器，包含一个应力控制电极，设在该层应力产生材料的一侧，其是该下拉晶体管的栅极电极的相反侧，其中，施加在该输入端子上的该电压被供应到该下拉晶体管的该栅极电极，且在该栅极电极与该应力控制电极之间的电压差产生供应给该第一层应力产生材料的该电场。
33.如权利要求32所述的反向器，其中，该应力控制电极实质上地维持在低电压。
34.如权利要求31所述的反向器，包含第一应力控制电极和第二应力控制电极，设在该第二层应力产生材料的相对侧，其中，施加在该输入端子上的该电压被供应到该下拉晶体管的栅极电极以及该第一应力控制电极和该第二应力控制电极中的一者，且在该第一应力控制电极和该第二应力控制电极中的一者与该第一应力控制电极和该第二应力控制电极中的另一者之间的电压差产生供应给该第二层应力产生材料的该电场。
35.如权利要求34所述的反向器，其中，该第一应力控制电极和该第二应力控制电极中的另一者实质上地维持在高电压。
36.一种内存单元，包括：
第一晶体管，该第一晶体管包含源极区域、漏极区域、通道区域、栅极电极、一层应力产生材料，该应力产生材料在该通道区域中提供响应施加在该层应力产生材料上的电场而可调变的应力，该应力产生材料具有应力迟滞，其中，在移除该电场之后，响应该电场而提供的该应力会保持至少一部分，且至少一个应力控制电极邻接至该层应力产生材料；
读取端子，电性连接至该第一晶体管的该栅极电极；以及
写入端子，电性连接至该第一晶体管的该至少一个应力控制电极的一个。
37.如权利要求36所述的内存单元，其中，该第一晶体管电性连接在位线端子和接地线之间。
38.如权利要求36所述的内存单元，还包括：
第二晶体管，该第二晶体管包含源极区域、漏极区域、通道区域、栅极电极、一层应力产生材料，该应力产生材料提供响应施加在该层应力产生材料上的电场而可调变的应力，该应力产生材料具有应力迟滞，其中，在移除该电场之后，响应该电场而提供的该应力会保持至少一部分，且至少一个应力控制电极邻接至该层应力产生材料；
其中，该第二晶体管的该栅极电极电性连接至该读取端子，且该第二晶体管的该至少一个应力控制电极的一个电性连接至该写入端子；
其中，该第一晶体管是p通道晶体管且该第二晶体管是n通道晶体管，又该第一晶体管和该第二晶体管是电性串联在高电压电源供应端子和低电压电源供应端子之间，该第一晶体管和该第二晶体管的该漏极区域被电性连接至该内存单元的位线端子。
39.一种方法，包括：
提供包含半导体材料的基板；
在该半导体材料之上形成栅极绝缘层和栅极电极；
在该半导体材料中形成源极区域和漏极区域邻接该栅极电极，在该栅极电极下方的一部分的该半导体材料设置成通道区域；以及
在该源极区域、该漏极区域和该栅极电极之上形成一层应力产生材料，该层应力产生材料提供在该通道区域中的应力，其响应作用在该应力产生材料上的信息而可调变。
40.如权利要求39所述的方法，其中，该层应力产生材料包含磁致伸缩材料，且其中，该方法还包括：
在该层应力产生材料上形成介电材料；
形成源极接触以提供电性连接给该源极区域、漏极接触以提供电性连接给该漏极区域以及栅极接触以提供电性连接给在该介电材料中的该栅极电极。
41.如权利要求39所述的方法，其中，该层应力产生材料包含电致伸缩材料以及压电材料中的至少一者，且其中，该方法还包括：
在该层应力产生材料上形成第一应力控制电极；
在该第一应力控制电极上形成介电材料；
形成源极接触以提供电性连接给该源极区域、漏极接触以提供电性连接给该漏极区域、栅极接触以提供电性连接给在该栅极电极以及第一应力控制接触以提供电性连接给在该介电材料中的该第一应力控制电极。
42.如权利要求41所述的方法，还包括：
在形成该层应力产生材料之前，在该源极区域、该漏极区域和该栅极电极上形成电性绝缘层，并在该电性绝缘层上形成第二应力控制电极，该层应力产生材料被形成在该第二应力控制电极上。
43.如权利要求41所述的方法，还包括：形成第二应力控制接触以提供电性连接给在该介电材料中的该第二应力控制电极。
44.如权利要求39所述的方法，其中，该层应力产生材料的形成包含实行脉冲激光沉积制程。
45.如权利要求44所述的方法，其中，以下至少一者，[Pb(Zn1/3Nb2/3)O3](1-x)-[PbTiO3]x，其中，x大于0并小于约0.1、[Pb(Mg1/3Nb2/3)O3](1-x)-[PbTiO3]x，其中，x大于0并小于约0.5，特别是在大约0.3到大约0.4的范围内、Pb(Mg1/3Nb2/3)O3、0.99[Bi1/2(Na0.82K0.18)1/2(Ti1-xZrx)O3]-0.01LiSbO3，其中，x位于从大约0到大约0.03的范围内，迟缓性铁电材料及压电陶瓷材料在该脉冲激光沉积制程中被沉积。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231997A (zh) * 2016-12-22 2018-06-29 迈来芯保加利亚有限公司 包括无源磁电式换能器结构的半导体器件

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140264632A1 (en) * 2013-03-18 2014-09-18 Globalfoundries Inc. Semiconductor structure including a transistor having a layer of a stress-creating material and method for the formation thereof
JP6800057B2 (ja) * 2017-03-15 2020-12-16 キオクシア株式会社 記憶装置
US11830778B2 (en) 2020-11-12 2023-11-28 International Business Machines Corporation Back-side wafer modification

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070077708A1 (en) * 2005-09-30 2007-04-05 Kai Frohberg Technique for creating different mechanical strain by forming a contact etch stop layer stack having differently modified intrinsic stress
CN101048881A (zh) * 2004-10-27 2007-10-03 皇家飞利浦电子股份有限公司 具有可调能带带隙的半导体装置
US20070257310A1 (en) * 2006-05-02 2007-11-08 Honeywell International Inc. Body-tied MOSFET device with strained active area
JP2007294971A (ja) * 2006-04-24 2007-11-08 Toshiba Corp トランジスタのゲート上面での応力緩和
WO2008025661A1 (en) * 2006-08-30 2008-03-06 International Business Machines Corporation Method and structure for improving device performance variation in dual stress liner technology
TW200908326A (en) * 2007-06-08 2009-02-16 Ibm Field effect transistor using carbon based stress liner

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007146769A2 (en) 2006-06-13 2007-12-21 Georgia Tech Research Corporation Nano-piezoelectronics
US7670931B2 (en) * 2007-05-15 2010-03-02 Novellus Systems, Inc. Methods for fabricating semiconductor structures with backside stress layers
US8338259B2 (en) * 2010-03-30 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with a buried stressor
US20140264632A1 (en) * 2013-03-18 2014-09-18 Globalfoundries Inc. Semiconductor structure including a transistor having a layer of a stress-creating material and method for the formation thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101048881A (zh) * 2004-10-27 2007-10-03 皇家飞利浦电子股份有限公司 具有可调能带带隙的半导体装置
US20070077708A1 (en) * 2005-09-30 2007-04-05 Kai Frohberg Technique for creating different mechanical strain by forming a contact etch stop layer stack having differently modified intrinsic stress
JP2007294971A (ja) * 2006-04-24 2007-11-08 Toshiba Corp トランジスタのゲート上面での応力緩和
US20070257310A1 (en) * 2006-05-02 2007-11-08 Honeywell International Inc. Body-tied MOSFET device with strained active area
WO2008025661A1 (en) * 2006-08-30 2008-03-06 International Business Machines Corporation Method and structure for improving device performance variation in dual stress liner technology
TW200908326A (en) * 2007-06-08 2009-02-16 Ibm Field effect transistor using carbon based stress liner

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231997A (zh) * 2016-12-22 2018-06-29 迈来芯保加利亚有限公司 包括无源磁电式换能器结构的半导体器件
CN108231997B (zh) * 2016-12-22 2020-12-29 迈来芯保加利亚有限公司 包括无源磁电式换能器结构的半导体器件

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