TW201432909A - 包含提供可變應力之應力產生材料層的電路元件及其形成方法 - Google Patents

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Abstract

本發明涉及一種電晶體，包含源極區域、汲極區域、通道區域、閘極電極以及一層應力產生材料。該應力產生材料提供回應作用在該應力產生材料上的信號而可調變的應力。該層應力產生材料是設置成在至少該通道區域中提供應力。提供在至少該通道區域中的應力是回應作用在該應力產生材料上的信號而可調變。提供回應作用在該應力產生材料上的信號而可調變的應力的該層應力產生材料也可以被用在不同於電晶體的電路元件中，舉例而言，電阻器。

Description

包含提供可變應力之應力產生材料層的電路元件及其形成方法
一般而言，本發明關於積體電路的領域，特別是關於包括包含有應力產生材料的電晶體及/或其他電路元件的積體電路。
積體電路包含大量的電路元件，該電路元件特別包含場效應電晶體。在場效應電晶體中，閘極電極可以藉由閘極絕緣層和通道區域分開，閘極絕緣層提供了閘極電極和通到區域之間的電性絕緣。鄰接於該通道區域，則形成源極區域和汲極區域。
該通道區域、源極區域和汲極區域可以形成在半導體材料中，其中，該通道區域的摻雜(doping)不同於該源極區域和汲極區域的摻雜。因此，有不同摻雜的半導體材料之間的轉移(transition)，例如，p-n轉移(p-n transition)或是p或n摻雜的半導體材料以及實質上未摻雜的半導體材料之間、在源極區域和通道區域之間、以及在通道區域和汲極區域之間的轉移。
在n型電晶體中，該源極區域和汲極區域是以n型摻雜物(dopant)摻雜的，且該通道區域可以是p型摻雜的或是實 質上未摻雜的。在p型半導體中，該源極區域和汲極區域是p型摻雜的，且該通道區域可以是n型摻雜的或是實質上未摻雜的。
根據施加在該閘極電極和源極區域之間的電壓，該場效電晶體可以在開啟狀態和關閉狀態之間切換，其中，該開啟狀態在該源極區域和汲極區域之間有相對高的電導，且該關閉狀態在該源極區域和汲極區域之間有相對低的電導。該場效電晶體在開啟狀態下的通道區域的電導可以視在該通道區域中的摻雜物濃度、在該通道區域中的電荷載子的遷移率、在該電晶體的寬度方向上的通道區域的延伸、以及該源極區域和汲極區域之間的距離(其通常稱為“通道長度”)而定。
為了增加該電晶體在開啟狀態下的通道區域的電導，已提出藉由改進通道區域形成在其中的半導體材料的晶格結構來增加在通道區域中的電荷載子的遷移率。此可透過在通道區域中產生拉伸(tensile)或壓縮(compressive)應力來完成。壓縮應力在通道區域中可以增加電洞的遷移率，導致p型電晶體的通道區域的導電性的增加。相反的，拉伸應力在通道區域中可以增加電子的遷移率，其可增加n型電晶體的通道區域的導電性。
為了在該通道區域中提供應力，可以在該電晶體上形成具有內在(intrinsic)應力的材料層。該材料層可以包含，例如，氮化矽，且可藉由例如電漿增強化學氣相沉積製程(plasma enhanced chemical vapor deposition process)來形成。依據電漿增強化學氣相沉積製程的參數，舉例而言，成份、反應氣體的壓力及/或溫度、在反應器體中產生的射頻放電(radio frequency radio discharge)的功率、及/或施加在設置該電晶體的基板上的偏壓，可 以提供該材料層的拉伸或壓縮內在應力。此外，藉由改變電漿增強沉積製程的參數，可以控制該拉伸或壓縮內在應力的強度。
然而，由傳統的具有內在應力的材料層所產生的在通道區域中的應力在沉積該材料層之後一般是實質上的常數，而無法在之後調整。因此，該電晶體的效能，特別是該電晶體在開啟狀態下的通道區域中的電導，其關聯於由具有內在應力的材料層所提供的在通道區域內的應力，也實質上的是常數。
考慮上述的情況，本發明提供允許提供在電晶體的製造之後可以被修改的在電晶體的通道區域中的應力的技術。
本發明還提供允許藉由修改在半導體區域中的應力來改變不同於電晶體的電路元件中的半導體區域的電阻的技術。
本文所揭露的一例示性電路元件包括一半導體區域以及一層應力產生材料。該應力產生材料提供回應作用在該應力產生材料上的信號而可調變的應力。該層應力產生材料是設置成在該半導體區域提供應力。提供給該半導體區域的應力回應作用在該應力產生材料上的信號而可調變。
本文所揭露的一例示性電路包括電流鏡電路以及校正電路。該電流鏡電路包含第一電晶體在該電流鏡電路的輸入電流路徑中，以及第二電晶體在該電流鏡電路的輸出電流路徑中。各該第一及第二電晶體包含源極區域、汲極區域、通道區域以與閘極電極。該第一及第二電晶體中的至少一者包含一層應力產生材料。該應力產生材料提供回應作用在該應力產生材料上的信號而可調變的應力。該應力產生材料具有應力遲滯，其中，在移除 該信號之後，來回應該信號而提供的應力會保持至少一部分。該層應力產生材料是設置成至少在其所設置的該電晶體的通道區域提供應力，該應力回應作用在該應力產生材料上的信號而可調變。該校正電路是用於校正該電流鏡電路。該校正包含偵測流經該輸入電流路徑的電流之間的電流差異和該輸出電流路徑的電流之間的比率以及乘法因數，並施加信號給該第一電晶體和該第二電晶體中的至少一者內的該應力產生材料以回應所偵測到的電流差異，所施加的該信號降低了該電流差異。
本文所揭露的一例示性感測器包括電晶體以及電路。該電晶體包含源極區域、汲極區域、通道區域以與閘極電極，以及一層應力產生材料。該應力產生材料提供回應作用在該應力產生材料上的外部影響而可調變的應力且設置成至少在該電晶體的通道區域提供應力。提供在該電晶體的至少該通道區域上的該應力回應作用在該應力產生材料上的該外部影響而可調變。該電路施加第一電壓在該閘極電極和該源極區域之間、施加第二電壓在該源極區域和該汲極區域之間，並量測流經該源極區域和該汲極區域之間的電流以回應該第一但第二電壓。
本文所揭露的一例示性反向器包括上拉電晶體、下拉電晶體以及輸入端子。該上拉電晶體和該下拉電晶體被電性串聯在高電壓電源供應端子和低電壓電源供應端子之間。該輸入端子電性連接至該上拉電晶體和該下拉電晶體。該上拉電晶體藉由施加高電壓至該輸入端子能切換至關閉狀態且藉由施加低電壓至該輸入端子能切換至開啟狀態。該下拉電晶體藉由施加高電壓至該輸入端子能切換至開啟狀態且藉由施加低電壓至該輸入端子能 切換至關閉狀態。該上拉電晶體包含第一層應力產生材料，以提供可調變的應力在該上拉電晶體的通道區域，其回應施加在該輸入端子上的電壓而可調變。相較於在該上拉電晶體的關閉狀態下所得到的該上拉電晶體的通道區域中的電荷載子的遷移率，該可調變的應力增加了在該上拉電晶體的開啟狀態下所得到的該上拉電晶體的通道區域中的電荷載子的遷移率。
該下拉電晶體包含第二層應力產生材料，以提供應力在該下拉電晶體的通道區域，其回應施加在該輸入端子上的電壓而可調變。相較於在該下拉電晶體的關閉狀態下所得到的該下拉電晶體的通道區域中的電荷載子的遷移率，該可調變的應力增加了在該下拉電晶體的開啟狀態下所得到的該上拉電晶體的通道區域中的電荷載子的遷移率。
本文所揭露的一例示性記憶體單元包括第一電晶體、讀取端子以及寫入端子。該第一電晶體包含源極區域、汲極區域、通道區域、閘極電極、以及一層應力產生材料。該應力產生材料在該電晶體的通道區域中提供回應作用在該層應力產生材料上的電場而可調變的應力。該應力產生材料具有應力遲滯，其中，在移除該電場之後，回應該電場而提供的應力會保持至少一部分。該第一電晶體還包括至少一個應力控制電極鄰接至該層應力產生材料。該讀取端子電性連接至該第一電晶體的閘極電極。該寫入端子電性連接至該第一電晶體的至少一個該應力控制電極。
本文所揭露的一例示性的方法包括提供包含半導體材料的基板。在該半導體材料之上形成閘極絕緣層和閘極電極。 在鄰接該閘極電極在該半導體材料中形成源極區域和汲極區域。在該閘極電極下方的一部分的該半導體材料設置成通道區域。在該源極區域、該汲極區域和該閘極電極上形成一層應力產生材料。該應力產生材料提供在該通道區域中的應力，其回應作用在該應力產生材料上的信號而可調變。
100、300、1500‧‧‧半導體結構
101、1501‧‧‧基板
102、302、702、703、801、1101、1301‧‧‧電晶體
103‧‧‧通道區域
104、704、707、802、906、910、1006、1010、1102、1112‧‧‧源極區域
105、706、708、804、907、911、1007、1011、1103、1113‧‧‧汲極區域
106、1506‧‧‧溝槽絕緣結構
107‧‧‧閘極絕緣層
108、705、709、803、908、912、1008、1012、1013、1104、1114、1304‧‧‧閘極電極
109、110、111‧‧‧矽化物部分
112、113‧‧‧側壁間隔物
114、1514‧‧‧電性絕緣層
115、1515‧‧‧底部應力控制電極
116、316、1516‧‧‧應力產生材料層
117、317、1517‧‧‧頂部應力控制電極
118、1518‧‧‧介電材料
119‧‧‧源極接觸通孔
120‧‧‧閘極接觸通孔
121‧‧‧汲極接觸通孔
122、123‧‧‧應力控制接觸通孔
124、1523‧‧‧襯墊層
125‧‧‧源極接觸
126‧‧‧閘極接觸
127‧‧‧汲極接觸
128、129、710、909、913、1009、1014、1015、1105、1305、1526、1527‧‧‧應力控制接觸通孔、應力控制接觸
330、331‧‧‧虛線
501、601、1201、1401‧‧‧水平坐標軸
502、602、1202、1402‧‧‧垂直坐標軸
503、504、505、603、1203、1204、1205、1403、1404、1405、1406‧‧‧曲線
600‧‧‧圖示
604、605‧‧‧分支
606、607‧‧‧殘餘應力
608、609‧‧‧點
700‧‧‧電路
701‧‧‧電流鏡電路
711、905、1005‧‧‧輸入端子
712、807、914、1016‧‧‧輸出端子
713‧‧‧校正電路
800‧‧‧感測器
805‧‧‧磁場
806、1106‧‧‧讀取端子
900、1000‧‧‧反向器
901、1001‧‧‧上拉電晶體
902、1002‧‧‧下拉電晶體
903、1003、1108‧‧‧高電壓電源供應端子
904、1004、1109‧‧‧低電壓電源供應端子
1100、1300‧‧‧記憶體單元
1107‧‧‧寫入端子
1110‧‧‧位元線端子
1111‧‧‧感測電晶體
1120‧‧‧支援電路
1206、1207、1407、1408‧‧‧電壓
1400‧‧‧示意圖
1504‧‧‧半導體區域
1519、1520、1521、1522‧‧‧接觸通孔
1524、1525‧‧‧電阻器接觸
1528‧‧‧電阻器
其他具體實施例定義於隨附申請專利範圍中，且參考以下附圖的詳細說明可更加明白該等具體實施例，其中：第1a至1e圖顯示根據一具體實施例的方法在不同階段的根據一具體實施例的半導體結構的示意橫截面圖；第2圖顯示用於依據設置在第1a至1e圖中的半導體結構中的具體實施例的電晶體的電路符號；第3a和3b圖顯示根據一具體實施例的半導體結構的示意橫截面圖；第4圖顯示用於依據設置在第3a至3b圖中的半導體結構中的具體實施例的電晶體的電路符號；第5圖顯示一示意圖其例示電晶體的輸出電流與對於通道區域中的不同應力的汲極區域電壓的相依性；第6圖顯示例示應力遲滯的示意圖；第7圖顯示依據一具體實施例的電路的示意電路圖；第8圖顯示依據一具體實施例的感測器的示意電路圖；第9圖顯示依據一具體實施例的反向器的示意電路圖；第10圖顯示依據一具體實施例的反向器的示意電路圖；第11圖顯示依據一具體實施例的記憶體單元和一部分的支 援電路的示意電路圖；第12圖顯示一示意圖其例示根據第11圖的記憶體單元的運作；第13圖顯示依據一具體實施例的記憶體單元的示意電路圖；第14圖顯示一示意圖其例示根據第13圖的記憶體單元的運作；以及第15圖顯示根據一具體實施例的半導體結構的示意橫截面圖。
儘管用如以下詳細說明及附圖所圖解說明的具體實施例來描述本發明的內容，然而應瞭解，以下詳細說明及附圖並非意圖限定本發明內容為所揭示的特定示範具體實施例，而是所描述的具體實施例只是用來舉例說明本揭示內容的各種態樣，本發明的範疇由申請專利範圍定義。
本發明提供一種電晶體，其中，設置了一層應力產生材料，其提供回應作用在該應力產生材料上的信號而可調變的應力。該層應力產生材料是可以設置成至少在該通道區域提供應力，且選擇性的也可以在該電晶體的源極區域及/或汲極區域提供應力。由該層應力產生材料所提供的應力回應作用在該應力產生材料上的信號而可調變。在具體實施例中，該應力產生材料可以包含包含壓電材料及/或電致伸縮材料，其中，由該應力產生材料所提供的應力可透過電場來修改。在進一步的具體實施例中，該應力產生材料可以包含電流伸縮材料，其中，該應力可透過流經該應力產生材料的電流來修改，或者該應力產生材料可以包含磁 致伸縮材料，該應力可透過磁場來修改。
既然該電晶體的通道區域中的電荷載子的遷移率，以及相應的該電晶體在開啟狀態下所得到的通道區域的電導，可以被該電晶體的通道區域中的半導體材料的應力所影響，如上所述的應力產生材料，其提供回應作用在該應力產生材料上的信號而可調變的應力，可以允許在最後的製程之後調整該電晶體的效能。
舉例而言，當高精度匹配的電晶體要求嚴格的佈局規則時，此可提供增進電晶體匹配的機會，且因此可提供節省佈局空間並增加設計自由度的機會。特別是，既然效能的修改可以造成輸出電流的修改，其也可以用作額外的輸入來修改該電晶體的電性行為(在施加電壓給源極區域、汲極區域、閘極電極以及該電晶體所形成的基板之外)，或者用於記憶體的應用，特別是，包含非揮發性記憶體的實作。
在具體實施例中，該應力產生材料可以依據觸發信號來改變應力並在移除該信號之後回到先前的應力值，以至於實質上沒有應力遲滯或只有小量的應力遲滯。因此，依據施加給該應力產生材料的信號，可以控制該電晶體在開啟狀態下的通道區域的電導。在其他具體實施例中，該應力產生材料可以具有應力遲滯並在移除該觸發信號之後保留在修改後的應力值。因此，透過施加信號給該應力產生材料，可以切換該電晶體在開啟狀態下的通道區域的電導。
本發明並不限於具體實施例，其中回應作用在該層應力產生材料上的信號而可調變的應力是提供在電晶體的通道區 域中。在其他具體實施例中，回應作用在該層應力產生材料上的信號而可調變的應力可以提供在電晶體以外的電路元件的半導體區域中，例如，設置在電阻器中的半導體區域。該可調變的應力可以修改半導體區域中的電子及/或電洞的遷移率，以使該半導體區域的實值歐姆電阻回應於作用在該層應力產生材料上的信號而可調變。
在此具體實施例中，該應力產生材料可以具有應力遲滯，以使由該信號所引起的歐姆電阻的變化在移除該信號之後可以維持至少一部分。在其他具體實施例中，該應力產生材料實質上沒有應力遲滯或只有小的應力遲滯，而可以用於提供透過施加在該層應力產生材料上的信號來動態控制的歐姆電阻。
在低頻下要求低雜訊及/或高訊雜比時，使用此種電阻器而非場效應電晶體可以很有幫助，因為其可以較不易受到閃爍雜訊(flicker noise)(1/f noise)的影響。
以下，將參照圖示描述進一步的具體實施例。
第1a圖顯示場效應電晶體102的製造方法的一階段中，包含場效應電晶體102的半導體結構100的示意橫截面圖。
該半導體結構100包含基板101，其中，形成有電晶體102的源極區域104、通道區域103以及汲極區域105。溝槽絕緣結構106(其可以是淺溝槽絕緣結構)可以提供電晶體102和在半導體結構100中的其他電路元件(未圖示)的絕緣。
閘極電極108設在該基板101之上，且透過設在通道區域103和閘極電極108之間的閘極絕緣層107與基板101電性絕緣。該通道區域103是設在該閘極電極108下方並位於該源 極區域104和汲極區域105之間。
該源極區域104、汲極區域105和閘極電極108可以分別包含矽化物部分109、110、111。鄰接該閘極電極108，可設置由例如二氧化矽(silicon dioxide)所形成的側壁間隔物112，以及由不同於側壁間隔物112的材料，例如氮化矽所形成的側壁間隔物113。在一些具體實施例中，襯墊層(未圖示)可以設置在該側壁間隔物112和該閘極電極108之間，以及該側壁間隔物113和該側壁間隔物112之間。
如第1a圖所示的半導體結構100可以由已知製程來形成，其特別可以包含沉積、微影、蝕刻及/或用於形成該溝槽絕緣結構106、該閘極絕緣層107和該閘極電極108的氧化等已知技術。再者，可以執行離子佈植製程用於將摻雜材料植入通道區域103、源極區域104和汲極區域105中，以使得源極區域104和汲極區域105的摻雜不同於通道區域103的摻雜。由側壁間隔物112及/或側壁間隔物113對離子的吸收可以用於提供源極區域104和汲極區域105中想要的雜質剖面(dopant profile)。特別是，該雜質剖面可以包含源極延伸區域和汲極延伸區域，其可以設置成鄰接該通道區域103並分別具有相較於其他源極區域104和汲極區域105較淺的深度，如第1a圖所示。
在源極區域104、汲極區域105和閘極電極108中的該矽化物部分109、110、111可以分別增加源極區域104、汲極區域105和閘極電極108的電導。可以由沉積金屬層，舉例而言，在該半導體結構100上的一層鎳、鉑及/或鎢，並在金屬和在源極區域104、汲極區域105和閘極電極108中的半導體材料之間起始 化學反應，舉例而言，熱反應來形成該矽化物部分109、110、111。末反應的金屬可以由蝕刻製程移除。
本發明並不限於如第1a圖所示，其中源極區域104、通道區域103和汲極區域105是形成在塊狀半導體基板101中的具體實施例。在其他具體實施例中，可以使用絕緣底半導體(semiconductor-on-insulator)組構，其中，源極區域104、通道區域103和汲極區域105是形成在一半導體層內，該半導體層由一層電性絕緣材料(其可以，例如，包含二氧化矽)與基底晶圓分開。
第1b圖顯示在製程的後續步驟中的半導體結構100的示意橫截面圖。
在源極區域104、汲極區域105和矽化物部分109、110、111行程之後，側壁間隔物113可以被選擇性的移除。在具體實施例中，此可透過將反應離子蝕刻(reactive ion etch,RIE)製程選擇性地用於側壁間隔物113的材料而相對於側壁間隔物112的材料來完成。在第一材料相對於第二材料的選擇性蝕刻中，第一材料的蝕刻速率大於第二材料的蝕刻速率，使得第一材料相較於第二材料更快地被移除。
反應離子蝕刻是一種乾式蝕刻製程，其中，離子與自由基(radical)是由在反應氣體中所創造的電子輝光放電所提供。在半導體結構100的表面，可以發生半導體結構100的材料和該離子及/或自由基之間的化學反應。此外，半導體結構100的表面可以被高能離子(energetic ions)轟擊，其可造成該表面的濺射(sputtering)。由於該化學反應以及由於濺射，材料可以從半導體結構100的表面被移除。
反應離子蝕刻製程的選擇性可以由適當的選擇反應氣體以及例如反應氣體的壓力和電子放電的功率的參數的調整來獲得。對於選擇性地移除側壁間隔物113，反應離子蝕刻製程可以調整成側壁間隔物113(其可以是，例如，氮化矽)以較半導體結構100的其他材料大的蝕刻速率被移除。
本發明並不限於如第1b圖所示的側壁間隔物113完全被移除的具體實施例。在其他具體實施例中，可以減小側壁間隔物113的尺寸，而部分的側壁間隔物113可以保持在半導體結構100上。
在進一步的具體實施例中，該側壁間隔物113可以保持在半導體結構100中。
如上所述，完全地或部分地移除側壁間隔物113可以幫助在一層應力產生材料(其形成將在以下描述)和通道區域103之間提供較小的距離，其有助於更有效地在通道區域103中提供由該層應力產生材料所產生的應力。
可以在半導體結構100上形成電性絕緣層114。該電性絕緣層114可以包含介電材料，舉例而言，二氧化矽、氮氧化矽及/或氮化矽，且可以由沉積技術來形成，例如化學氣相沉積及/或電漿增強化學氣相沉積。
可以在該電性絕緣層114上形成底部應力控制電極115。該底部應力控制電極115可以包含導電材料，例如，氮化鈦(titanium nitride,TiN)或金屬，例如，鎢(W)、金(Au)、鉻(Cr)、鋁(Al)。當包含金屬時，形成該底部應力控制電極115的方法可以包含例如濺鍍或脈衝鐳射沉積(pulsed laser deposition)的物理氣相沉 積技術及/或例如化學氣相沉積及/或電漿增強化學氣相沉積的化學沉積技術。
在其他具體實施例中，該底部應力控制電極115可以包含導電性氧化物，例如，氧化鑭鍶鈷(lanthanum strontium cobalt oxide,La0.5Sr0.5CoO3)，縮寫為LSCO。在此具體實施例中，該底部應力控制電極115可以由脈衝鐳射沉積來形成，舉例而言，在575℃的溫度、在約2J/cm2的鐳射能量密度(laser fluence)下低於150mTorr的氧氣局部壓力(oxygen partial pressure)，舉例而言，如J.Wang等人在“Composition control and electrical properties of PMN-PT thin films abound the morphotropic boundary,”Applied Physics A-Material Science & Processing 79,551-556(2004)中所揭露的，此揭露合併入本文做為參考。
在進一步的具體實施例中，該底部應力控制電極115可以包含矽化物。在此具體實施例中，該底部應力控制電極115的形成可以包含透過化學氣相沉積及/或電漿增強化學氣相沉積沉積多晶矽層，並藉由例如濺鍍來沉積例如鎳、鉑及/或鎢的金屬層在該多晶矽層上，再開始該金屬和該多晶矽之間的化學反應，例如，藉由退火製程。之後，未反應的金屬可以由蝕刻製程移除。
可以沉積一層應力產生材料116在該底部應力控制電極115上。該應力產生材料提供回應作用在該應力產生材料上的信號而可調變的應力。
該應力產生材料116可以包含電致伸縮材料。當所提供的信號以電場的形式作用在電致伸縮材料上，可得到依據電場強度而定的電致伸縮材料的變形。該變形可以關聯於在該層應 力產生材料116中的應力，其可以約略的正比於該電場強度的平方。在該層應力產生材料116包含電致伸縮材料的一些具體實施例中，該層應力產生材料116可以包含鎂鈮酸鉛(lead magnesium niobate)(Pb(Mg1/3Nb2/3)O3)，縮寫為PMN，基於陶瓷材料。PMN可以具有相對小的應力遲滯或實質上沒有應力遲滯(請見，舉例而言，Kenji Uchino,“Recent developments in Ceramic Actuators,”1996 Symposium on Smart Material,Structures,and MEMS,SPIE Vol.3321(1998)，此揭露合併入本文做為參考)。當該層應力產生材料116包含PMN時，其形成的方法可以包含脈衝鐳射沉積。
在具體實施例中，可以如P.Verardi等人在“Influence of PZT template layer on pulsed laser deposited Pb(Mg1/3Nb2/3)O3 thin films,”Applied Surface Science 168(2000)340-344中所揭露的來實行PMN的脈衝鐳射沉積，此揭露合併入本文做為參考。特別是，可以在約25J/cm2的鐳射能量密度、包含氧氣的的環境中約0.2mbar的氣壓、約500℃的溫度下實行脈衝鐳射沉積製程約90分鐘的時間。之後，該半導體結構可以在約800mbar的氧氣壓力下被冷卻。該鐳射可以是以約10Hz的重複頻率在1064nm下操作的Nd-YAG鐳射。在一些具體實施例中，可以在PMN層下方設置範本層，該範本層包括Pb(ZrxTi1-x)O3(PZT)，其中，x可以大約是0.53。可以在約0.2mbar的氧氣氣壓、約400℃的溫度下、約40分鐘來實行PZT的沉積。之後，可以在約0.2mbar的氧氣氣壓下實行冷卻。
在其他具體實施例中，可以使用其他沉積製程的參數，且可以由慣常的實驗方式來決定合適的參數。此外，可以省 略該PZT範本層。
在進一步的具體實施例中，該層應力產生材料116可以包含壓電材料。當所提供的信號以電場的形式作用在壓電材料上，由於反向壓電效應可得到壓電材料的變形及/或應力。由反向壓電效應得到的應力可以約略的正比於施加在該壓電材料上的電場強度。壓電材料的例子可以包含壓電陶瓷材料，例如，鈦酸鉛鋯(lead zirconate titanate)、PZT(Pb(ZrxTi1-x)O3，其中，x可以在大約0到大約1的範圍內，特別是在大約0.4到大約0.6的範圍內，例如，約0.5)或鋯鈦酸鉛鑭(lanthanum doped lead zirconate titanate,PLZT)化合物，例如，Pb0.83La0.17(Zr0.3Ti0.7)0.9575O3(PLZT 17/30/70)。當該層應力產生材料116包含PZT或PLZT時，其形成的方法可以包含脈衝鐳射沉積。在一些具體實施例中，脈衝鐳射沉積製程的參數可以對應使用在上述PZT範本層的形成。
在進一步的具體實施例中，該層應力產生材料116可以包含具有應力遲滯的材料，其中，在移除該信號之後，回應該信號(其可以電場的形式來提供)而提供的應力會保持至少一部分。在此具體實施例中，該層應力產生材料116可以包含遲緩性鐵電(relaxor ferroelectric)材料，舉例而言，[Pb(Zn1/3Nb2/3)O3](1-x)-[PbTiO3]x，其中，x大於0並小於約0.1(PZN-PT)，及/或[Pb(Mg1/3Nb2/3)O3](1-x)-[PbTiO3]x，其中，x大於0並小於約0.5，特別是大於0.3且小於約0.4，例如，約0.32、約0.35或約0.4(PMN-PT)。
當該層應力產生材料116包含PMN-PT時，該層應力產生材料116形成的方法可以包含脈衝鐳射沉積製程，舉例而言，如J.Wang等人在“Composition control and electrical properties of PMN-PT thin films abound the morphotropic boundary,”Applied Physics A-Material Science & Processing 79,551-556(2004)中所揭露的，此揭露合併入本文做為參考。
特別是，在該層應力產生材料116包含PMN-PT的具體實施例中，可以製作PMN-PT標靶(target)，其中，參數x定義了PbTiO3的數量相較於Pb(Mg1/3Nb2/3)O3的數量，是依據想要的該層應力產生材料116的組成來選擇的，且其中可以提供超量的Pb和Mg以承擔在脈衝鐳射沉積製程中的再蒸發(re-evaporation)所造成的損失。舉例而言，可以提供超量40百分比(原子)的Pb和超量35百分比(原子)的Mg。
使用上述的PMN-PT標靶，可以實行脈衝鐳射沉積製程。可以在具有約200mbar的壓力氧氣環境中、約500℃到約650℃的範圍內的溫度下，例如，約600℃下，實行脈衝鐳射沉積製程。可以使用鐳射能量密度在約1.5J/cm2到2.5J/cm2的範圍內，例如約2J/cm2的鐳射能量密度。對於約500nm厚的PMN-PT層，沉積時間可以是約20分鐘，且當要提供厚度較小或較大的該層應力產生材料116時，可以使用較短或較長的沉積時間。
在沉積該層應力產生材料116之後，可以實行後期退火，其中，溫度可以降低到約450℃到約550℃的範圍內，舉例而言，約500℃，同時該氧氣壓力增加約1bar。
在其他具體實施例中，可以使用不同的沉積製程參數，其中，可以由慣常的實驗方式來決定合適的參數。
當該層應力產生材料116包含其他材料，例如，PZN-PT時，可以使用類似的沉積製程用來形成該層應力產生材料 116。
在進一步的具體實施例中，該層應力產生材料116可以包含電流伸縮材料，其提供依據流經該層116的電流的安培數而定的應力，舉例而言，五族的半導體，例如，鍺。
在形成該層應力產生材料116之後，可以形成頂部應力控制電極117。該頂部應力控制電極117的材料以及用來形成該頂部應力控制電極117的技術可以包含用於該底部應力控制電極115的材料和技術。該頂部應力控制電極117的材料不需要與該底部應力控制電極115的材料相同。舉例而言，在一具體實施例中，該底部應力控制電極115可以包含氧化鑭鍶鈷，而該頂部應力控制電極117可以包含鎢、氮化鈦、金及/或鉻。在其他具體實施例中，該頂部應力控制電極117和底部應力控制電極115兩者皆可包含氮化鈦、金屬(例如鎢或上述的任何其他金屬)、或上述的矽化物，其中，該頂部應力控制電極117可以由實質上和該底部應力控制電極115相同的材料來形成。
第1c圖顯示在製程的後續步驟中的半導體結構100的示意橫截面圖。
在形成該頂部應力控制電極117之後，可以實行蝕刻製程用以移除部分的該底部應力控制電極115、該層應力產生材料116和該頂部應力控制電極117。選擇性地，也可以移除部分的該電性絕緣層114。
在蝕刻製程中，可以移除在部分的該源極區域104、部分的該汲極區域105及/或該溝槽絕緣結構106上方的部分的該底部應力控制電極115、該層應力產生材料116和該頂部應力控制 電極117，以及，選擇性地，部分的電性絕緣層114以曝露出部分的該源極區域104和部分的該汲極區域105，特別是分別在的該源極區域104和該汲極區域105的矽化物部分109、111。鄰接該閘極電極108和在該閘極電極108上方的部分的該電性絕緣層114、該底部應力控制電極115、該層應力產生材料116和該頂部應力控制電極117可以保留在該半導體結構100上。
對於移除部分的該底部應力控制電極115、該層應力產生材料116和該頂部應力控制電極117，以及，選擇性地，部分的電性絕緣層114，可以使用微影與蝕刻技術。特別是，可以由微影形成覆蓋除了要被移除的部分的該底部應力控制電極115、該層應力產生材料116和該頂部應力控制電極117，以及，選擇性地，電性絕緣層114之外的半導體結構100的部分的遮罩。之後，可以實行蝕刻製程，舉裏而言，乾式蝕刻製程及/或反應離子蝕刻製程，用以移除未被遮罩覆蓋的部分的該電性絕緣層114、該底部應力控制電極115、該層應力產生材料116和該頂部應力控制電極117。在一些具體實施例中，該蝕刻製程可以是使用感應耦合等離子體反應離子蝕刻系統的深反應離子蝕刻製程，如J.Agnus等人發表在“24th International Conference on Micro Electro Mechanical Systems,MEMS’11.,Cancun,Mexico(2011)”的“Dry Etching of Single Crystal PMN-PT Piesoelectric Material”所揭露的，此揭露合併入本文做為參考。特別是，可以使用包括鎳在鉻緩衝層(chromium buffer)上的遮罩。可以在包括Ar(約92%)以及C4F8(約8%)的蝕刻氣體、從約-20℃到約60℃的範圍內的溫度、從約100W到約500W的範圍內的偏壓功率、從約500W到約1200 W的範圍內射頻(RF)來源功率以及從約2mTorr到約15mTorr的壓力下實行該蝕刻製程。可以依據要移除的材料的厚度來選擇蝕刻製程的持續時間。
在其他具體實施例中，可以使用不同的蝕刻製程參數，其中，可以由慣常的實驗方式來決定合適的參數。
之後，可以沉積介電材料118在半導體結構100上，且可實行平坦化製程以獲得該介電材料118實質上平坦的表面。
該介電材料118可以包含二氧化矽、氮氧化矽及/或氮化矽，且可以由化學氣相沉積及/或電漿增強化學氣相沉積的技術來沉積。該介電材料118的平坦化可以包含化學機械研磨，其中，半導體結構100相對於一研磨墊移動，且研磨液(slurry)被供應到該半導體結構100和該研磨墊的介面。因為研磨液和介電材料118之間的化學反應及/或機械磨損，可以移除部分的該介電材料118。
第1d和1e圖顯示在製程的後續步驟中的半導體結構100的示意橫截面圖。第1d圖顯示沿第1a到1c圖相同的平面的橫截面，而第1e圖顯示垂直於第1d圖的圖示的平面且穿過顯示在第1d圖中的線130的橫截面。因此，第1d圖顯示沿電晶體102的長度方向的橫截面，而第1e圖顯示沿電晶體102的寬度方向穿過閘極電極108的中心的橫截面。
可以在該介電材料118中形成源極接觸通孔119(source contact via)、閘極接觸通孔120、汲極接觸通孔121以及應力控制接觸通孔122、123。接觸通孔119、120、121、122、123可以由用於形成接觸通孔的習知技術形成在該介電材料118 中，包含微影和非等向性乾式蝕刻製程。
該源極接觸通孔119延伸穿過該介電材料118到在該源極區域104中的矽化物部分109。該閘極接觸通孔120延伸穿過該介電材料118、該頂部應力控制電極117、該層應力產生材料116、該底部應力控制電極115和該電性絕緣層114到在該閘極電極108中的矽化物部分110。該汲極接觸通孔121延伸穿過該介電材料118到在該汲極區域105中的矽化物部分111。該應力控制接觸通孔128延伸穿過該介電材料118、該頂部應力控制電極117、該層應力產生材料116到該底部應力控制電極115。該應力控制接觸通孔129延伸穿過該介電材料118到該頂部應力控制電極117。
在形成該接觸通孔119到123之後，可以形成襯墊層124在該接觸通孔119到123的側壁。該襯墊層124可以包含電性絕緣材料，舉例而言，二氧化矽、氮氧化矽及/或氮化矽，且可以藉由非等向性沉積該襯墊層124的材料在該半導體結構100上來形成，並實行非等向性蝕刻製程用以從該接觸通孔119到123的底部以及，選擇性地，該介電材料118的上表面實質上地移除部分的該襯墊層124。
該襯墊層124可以幫助防止形成在閘極接觸通孔120中的閘極接觸126與應力控制電極115、117之間的電性接觸，且可以幫助形成在應力控制接觸通孔122中的應力控制接觸128與該頂部應力控制電極117之間的電性接觸。該閘極接觸126、應力控制接觸128與進一步的接觸的形成將於以下描述。
在形成該襯墊層124之後，該接觸通孔119到123可以填充導電材料，舉例而言，例如鎢的金屬。為了此目的，可 以用習知沉積技術來沉積該導電材料，且可以移除超出該接觸通孔119到123的部分導電材料，例如用化學機械研磨製程。
在該源極接觸通孔119中的導電材料提供源極接觸125用以將該源極區域104與半導體結構100中的其他電路元件電性接觸。在該閘極接觸通孔120中的導電材料提供閘極接觸126用以將該閘極電極108與半導體結構100中的其他電路元件電性接觸，且在該汲極接觸通孔121中的導電材料提供汲極接觸127用以將該汲極區域105與半導體結構100中的其他電路元件電性接觸。
在該應力控制接觸通孔122中的導電材料提供應力控制接觸128用以將該底部應力控制電極115與半導體結構100中的其他電路元件電性接觸。在該應力控制接觸通孔123中的導電材料提供應力控制接觸129用以將該頂部應力控制電極117與半導體結構100中的其他電路元件電性接觸。
之後，可以形成進一步的電性接觸層(未圖示)包含層間介電材料(interlayer dielectric material)和填充有導電材料的接觸通孔與溝槽(trench)以完成該半導體結構100。
在一些具體實施例中，在完成該半導體結構100之後，可以實行極化製程(poling process)以創造該層116中的應力產生材料的鐵電極性(ferroelectric polarization)。為了這個目的，可以在該應力控制接觸128、129之間施加電壓。因此，在該底部應力控制電極115和該頂部應力控制電極117之間建立了電場。由於施加電場給該層應力產生材料116，該應力產生材料的鐵電極性可以調整成和該電場一致。特別是，在該層應力產生材料116包 含多經鐵電壓電陶瓷材料的具體實施例中，極化該層應力產生材料116可以幫助獲得或增加該層應力產生材料116的壓電特性。
第2圖顯示一電路符號，以下，其將被使用於包含類似參考第1a至1e圖的上述電晶體102的電晶體的電路的電路圖中。
在第2圖的電路符號中，該源極接觸125、該源極區域104、該通道區域103、該汲極區域105、該汲極接觸127、該閘極電極108以及該閘極接觸126是依據用於場效應電晶體的傳統電路符號顯示。此外，虛線是用來指示該應力控制接觸128電性連接至該底部應力控制電極115以及該應力控制接觸129電性連接至該頂部應力控制電極117。
依據用於場效應電晶體的傳統電路符號，源極區域104的箭號(未圖示在第2圖中)可以用來辨別p通道電晶體以及n通道電晶體，其中，在n通道電晶體中，該箭號從該通道區域103指向該源極接觸125，而在p通道電晶體中，該箭號從該源極接觸125指向該通道區域103。
第3a及3b圖顯示根據另一具體實施例的半導體結構300的示意橫截面圖。第3b圖顯示垂直於第3a圖的圖示的平面且穿過顯示在第3a圖中的虛線330的橫截面。顯示在第3a圖中的橫截面是沿著垂直於第3b圖的圖示的平面的平面且穿過顯示在第3b圖中的虛線331。
該半導體結構300包含場效應電晶體302，其中，顯示在第3a圖中的橫截面是沿電晶體302的長度方向，而第3b圖的橫截面是沿電晶體302的寬度方向。
該半導體結構300的部分特徵可以對應於參考第1a至1e圖的上述該半導體結構100的特徵。為了方便起見，一邊在第3a及3b圖，另一邊在第1a至1e圖，相同的元件符號被用來表示相同的元件，且該半導體結構300的特徵可以對應於由相同元件符號所表示的該半導體結構100的特徵。
該半導體結構300包含基板101，其中，形成有該電晶體302的源極區域104、通道區域103以及汲極區域105。溝槽絕緣結構106提供該電晶體302和在半導體結構300中的其他電路元件的電性絕緣。閘極電極108形成在基板101上並由閘極絕緣層107與其電性絕緣。在源極區域104、通道區域103以及汲極區域105中，設置有矽化物部分109、110、和111。
鄰接該閘極電極108，可以設置側壁間隔物112。在形成該源極區域104和汲極區域105中，可以使用由不同於該側壁間隔物112的材料所形成的額外的側壁間隔物(未圖示)，類似參考第1a圖的上述側壁間隔物113。隨後可以用如上所述的蝕刻製程完全地或部分地移除該額外的側壁間隔物。
可以形成一層應力產生材料316在該源極區域104、該閘極電極108和該汲極區域105上。該層應力產生材料316可以直接形成在該源極區域104、該閘極電極108、該二氧化矽側壁間隔物112和該汲極區域105上，或者如上所述的該層114的相對薄的電性絕緣材料層(未圖示)可以形成在該層應力產生材料316下方以提供該層應力產生材料316和該源極區域104、該閘極電極108和該汲極區域105之間的電性絕緣。該電性絕緣材料層可以包含，舉例而言，二氧化矽、氮氧化矽及/或氮化矽，且可以 用化學氣相沉積及/或電漿增強化學氣相沉積的技術來形成。
在該層應力產生材料316上方，可以形成頂部應力控制電極317。
該層應力產生材料316的特徵可以對應於參考第1a至1e圖的上述該層應力產生材料116的特徵。特別是，該層應力產生材料316可以包含電致伸縮、電流伸縮或壓電材料。該頂部應力控制電極317的特徵可以對應於參考第1a至1e圖的上述頂部應力控制電極117的特徵。
對於形成該層應力產生材料316和該頂部應力控制電極317，可採用對應於那些使用在形成上述的該層應力產生材料116和該頂部應力控制電極117的技術。
於第3a及3b圖中，可忽略第1a至1e圖的實施例中的該底部應力控制電極115。可藉由在該閘極電極108和該頂部應力控制電極317之間施加電壓，來提供作用於該層應力產生材料316上的電場。
在該頂部應力控制電極317上方，可以形成一層介電材料118並用例如化學機械研磨製程來平坦化。在該層介電材料118中，可以形成源極接觸通孔119、閘極接觸通孔120、汲極接觸通孔121以及應力控制接觸通孔122。
在該源極接觸通孔119中，可以形成源極接觸125。在該閘極接觸通孔120中，可以設置閘極接觸126。在該汲極接觸通孔121中，可以設置汲極接觸127，且在該應力控制接觸通孔122中，可以設置應力控制接觸128。在該源極接觸通孔119、閘極接觸通孔120、汲極接觸通孔121以及應力控制接觸通孔122 的側壁，可以形成電性絕緣材料的襯墊層124。
該層應力產生材料316和該頂部應力控制電極317可以實質上延伸在整個場效應電晶體302上，如第3a及3b圖所示。在其他具體實施例中，可以實行蝕刻製程用以移除在部分的該源極區域104、汲極區域105和溝槽絕緣結構106上方的部分該層應力產生材料316和頂部應力控制電極317，類似第1a至1e圖的具體實施例中的層115、116、117的蝕刻。在此具體實施例中，在整個場效應電晶體302中，該層應力產生材料316和該頂部應力控制電極317可以延伸在該閘極電極108的上表面和側表面以及鄰接該閘極電極108的部分該源極區域104和汲極區域105，類似顯示在第1d圖中的該層應力產生材料116和該頂部應力控制電極117。
在場效應電晶體302中，可以由施加電場給該層應力產生材料316來控制該通道區域103中的應力。這可以由施加不同的電壓給閘極接觸126和應力控制接觸128來完成，以使電壓施加在該閘極電極108和該頂部應力控制電極317之間。
類似參考第1a至1e圖的上述具體實施例，在形成該場效應電晶體302之後，可以實行該層應力產生材料316的極化。這可以由在該閘極接觸126和應力控制接觸128之間施加電壓，其是用來提供足夠用來提供該層應力產生材料316的鐵電極性的電場給該層應力產生材料316。
第4圖顯示一示意的電路符號，其可以被使用於包含具有該電晶體302的對應特徵的電晶體的電路的電路圖中。
在電路符號中，該源極接觸125、該源極區域104、 該通道區域103、該汲極區域105、該汲極接觸127、該閘極電極108以及該閘極接觸126是依據用於場效電晶體的傳統電路符號顯示。此外，該應力控制接觸128是用虛線來指示。類似用於場效電晶體的傳統電路符號，可以畫出表示源極區域104的箭號(未圖示在第4圖中)，其中箭號的方向可以用來辨別p通道電晶體以及n通道電晶體。
本發明並不限於如上所述的具體實施例(其中，一層應力產生材料116、316提供回應作用在應力產生材料上的電場或電流而可調變的應力)。在其他具體實施例中，該應力產生材料可以包含提供回應作用在應力產生材料上的磁場而可調變的應力的磁致伸縮材料。在此具體實施例中，該層應力產生材料可以包含鐵電材料，舉例而言，例如鐵、鎳或鈷的金屬、例如鋱和鐵的合金，譬如TbFe2，或鋱、鏑和鐵的合金，譬如Tb0.3Dy0.7Fe2，其被稱為“Terfenol-D”。如上所述，形成包含磁致伸縮材料的一層應力產生材料的技術包含濺鍍和脈衝鐳射沉積。
包含含有磁致伸縮材料的一層應力產生材料的電晶體可以具有參考第1a至1e圖、第3a和3b圖的上述組構，然而，其中不需要設置譬如應力控制電極115、117和317的應力控制電極和譬如應力控制接觸128、129的應力控制接觸。相反的，電性絕緣材料層可以設置在該磁致伸縮材料之上及/或之下，用以提供該磁致伸縮材料層和該半導體結構的其他電路元件之間的電性絕緣，特別是在該磁致伸縮材料層和該電晶體的源極區域、閘極電極和汲極區域之間。此電性絕緣材料層可以防止由磁致伸縮材料引起的短路，特別是其中該磁致伸縮材料是導電的具體實施例。
第5圖顯示一示意圖，例示當施加固定閘極電壓在該源極區域104和汲極區域105之間，n通道電晶體的輸出電流對施加在電晶體的汲極區域105和源極區域104之間的汲極-源極電壓的相依性，該電晶體可以具有對應參考第1a至1e圖的上述電晶體102的組構、或對應參考第3a和3b圖的上述電晶體302的組構。
水平坐標軸501表示汲極-源極電壓，而垂直坐標軸502表示輸出電流。曲線503示意地例示了在通道區域103中沒有應力下輸出電流對汲極-源極電壓地相依性。該輸出電流隨著正的汲極-源極電壓增加而增加，其中，在相對小的汲極-源極電壓得到相對大幅度的增加，且在相對大的汲極-源極電壓得到相對小的斜率。
曲線504示意地例示了在通道區域103中有拉伸應力下輸出電流對汲極-源極電壓地相依性。拉伸應力可以增加通道區域中電子的遷移率，以至於得到較大的輸出電流。曲線505示意地例示了在通道區域103中有壓縮應力下輸出電流對汲極-源極電壓地相依性。壓縮應力可以降低通道區域中電子的遷移率，以至於得到較小的輸出電流。
輸出電流也依據施加在該電晶體的閘極電極108和源極區域104之間的閘極電壓而定。在n通道電晶體的例子中，輸出電流隨著增加閘極電壓而增加，對應於該電晶體從關閉狀態到開啟狀態的切換。當施加相對小的閘極電壓時，n通道場效電晶體可以是關閉狀態，且當施加相對大的閘極電壓時，可以是開啟狀態。
在p通道電晶體的例子中，典型地是在該電晶體的汲極區域105和源極區域104之間施加負的電壓，以使得該源極區域104相較於汲極區域105有較高的電位能。此外，在p通道電晶體中，輸出電流依據通道區域103中的電洞的遷移率而定。當施加壓縮應力給通道區域103時，可以增加電洞的遷移率，而當施加拉伸應力給通道區域103時，可以降低電洞的遷移率。因此，在p通道電晶體中，在通道區域103中的拉伸應力可以降低輸出電流，而在通道區域103中的壓縮應力可以增加輸出電流。
此外，在p通道電晶體的例子中，增加施加在該電晶體的閘極電極和源極區域之間的閘極電壓可以降低電晶體的輸出電流，對應於該電晶體從開啟狀態到關閉狀態的切換。當施加相對低的閘極電壓時，p通道電晶體可以是開啟狀態，且當施加相對高的閘極電壓時，其可以是關閉狀態。
在包含有參考第1a至1e圖及第3a和3b圖的一層應力產生材料的電晶體中，由該層應力產生材料所提供的在該電晶體的該通道區域103中的應力可以透過其支援該晶體館的操作而改變。特別是，於n通道電晶體中，當該電晶體為開啟狀態時，在該通道區域103中可提供相對強的拉伸應力，以至於在開啟狀態時獲得相對高的輸出電流，而當該電晶體為關閉狀態時，在該通道區域103中可提供較小拉伸應力、實質上無應力或壓縮應力。
在p通道電晶體中，當該電晶體為開啟狀態時，在該通道區域103中可提供相對強的壓縮應力，而當該電晶體為關閉狀態時，在該通道區域103可提供較小壓縮應力、實質上無應力或拉伸應力。
在參考第1a至1e圖的上述電晶體102中，可藉由控制施加在應力控制接觸128、129之間的電壓來支援該電晶體102的操作。當改變該電晶體102的閘極電壓用以在開啟狀態和關閉狀態之間切換該電晶體102時，也可以改變施加在應力控制接觸128、129之間的電壓用以改變該電晶體102的通道區域103中的應力。
在參考第3a及3b圖的上述電晶體302中，可藉由改變施加在該閘極電極108和該頂部應力控制電極317之間的電壓來支援該電晶體302的操作。因為，當電晶體302在關閉狀態和開啟狀態之間切換時，施加在該閘極電極108的電壓改變，可以改變作用該電晶體302的通道區域103附近的該層應力產生材料316上的電場，即使該頂部應力控制電極317維持在實質上相同的電壓。因此，在該電晶體302中，當電晶體302在開啟狀態和關閉狀態之間切換時，可以得到該電晶體302的通道區域103中的應力的變化，即使該頂部應力控制電極317維持在實質上固定的偏壓或是接地。
分別根據該層應力產生材料116和該層應力產生材料316的特性，且根據想要提供在電晶體的通道區域103中的應力，可以選擇施加給電晶體102中的該層應力產生材料116的電場強度(其依據施加在電晶體102中的底部應力控制電極114和頂部應力控制電極117之間的電壓而定)，以及施加給電晶體302中的該層應力產生材料316的電場強度(其依據施加在電晶體302中的閘極電極108和頂部應力控制電極317之間的電壓而定)。
在具體實施例中，該應力產生材料可以是實質上沒 有應力遲滯或只提供小量的應力遲滯的材料。因此，提供在通道區域103中的應力可以獨立於該電晶體的操作歷史。因此，依據該電晶體的電流狀態可以方便的提供通道區域103中的應力來支援該電晶體的運作，例如，增進該電晶體的切換速率。
在其他具體實施例中，可以設置具有應力遲滯的應力產生材料在參考第1a至1e圖的上述電晶體102的該層應力產生材料116中，或在參考第3a及3b圖的上述電晶體302的該層應力產生材料316中。
第6圖顯示了例示應力遲滯的示意圖。水平坐標軸601代表施加在具有應力遲滯的應力產生材料，例如，PMN-PT上的電場強度，而垂直坐標軸602代表由該層應力產生材料所提供的應力，其也可以關聯於該層應力產生材料的應變(變形)。
在圖示600中，電場的負值和正值被用來代表電場的方向。電場的負值對應於其場線在第一方向延伸的電場，而電場的正值對應於其場線在與該第一方向相反的第二方向延伸的電場。
若施加給該層應力產生材料相對強的負電場，例如，在點608上，可以分別得到相對強的負的或壓縮的應力。若從相對強的負電場開始，降低該電場的絕對值，由該層應力產生材料所提供的應力可以依據曲線603的分支604而改變。特別是，當電場接近零時，可得到該層應力產生材料的殘餘應力607。
當隨後施加正電場時，可以得到較弱的該層應力產生材料的壓縮應力。在相對高的電場的正值，例如，在點609上，可以得到相對弱的壓縮應力或實質上沒有壓縮應力。
若從點609開始，降低該電場的強度，由該層應力產生材料所提供的應力可以依據曲線603的分支605而改變。特別是，若從相對強的電場的正直開始，將電場的強度降低到實質零，可以得到相對弱的殘餘應力606。從相對弱的殘餘應力606開始，可以藉由施加相對強的負電場來得到該層應力產生材料實質上的壓縮應力。
因此，該層應力產生材料所提供的應力可以依據施加在該層應力產生材料上的電場的歷史而定。如第6圖所示，即使不再施加電場，依據已經施加給該層應力產生材料正或負電場，可以分別得到不同的殘餘應力606、607。此外，殘餘應變的特定值可以依據已經施加的電場的特定正或負值而定。
因此，提供具有應力遲滯的一層應力產生材料可允許改變透過施加電場至該層應力產生材料由該層應力產生材料所提供的應力，且當不再施加該電場時，由該層應力產生材料所提供的應力可被保持至少一部分。
例示由該層應力產生材料所提供的應力對施加在該層應力產生材料的電場的曲線603不需要具有如第6圖所示的形狀。舉例而言，若施加相對強的正電場，由該層應力產生材料所提供的應力不需要接近零。在其他具體實施例中，當施加相對強的正電場時，可以提供相對強的正的或拉伸的應力。在此具體實施例中，在存在相對強的負電場時，所得到的應力可以是負的或接近零。在進一步的具體實施例中，當施加相對強的負電場時，可以提供相對強的正的或拉伸的應力，且若施加正電場，可以得到負的或壓縮的應力，或是當施加正電場時，可以得到實質為零 的應力。
由該層應力產生材料所提供的應力的特定相依性可以依據形成該層應力產生材料的材料、以及沉積製程的參數、和該層應力產生材料的極化而定，特別是當該層應力產生材料極化時所施加的電場方向，請見，舉例而言，T.Wu等人的“Domain engineered switchable strain states in ferroelectric(011)[Pb(Zn1/3Nb2/3)O3](1-x)-[PbTiO3]x(PMN-PT,x0.32)single crystals,”J.Appl.Phys.109,124101(2011)，此揭露合併入本文做為參考。
以下，將描述包含含有一層應力產生材料的電晶體的電路的具體實施例。
第7圖顯示依據一具體實施例的電路700的示意電路圖。
該電路700包含電流鏡電路701。該電流鏡電路701包含電晶體702和電晶體703，在具體實施例中，其可以是n通道場效電晶體。該電晶體702可以是包含源極區域704、汲極區域706和閘極電極705的傳統電晶體。在具體實施例中，該電晶體702可以包含形成在該源極區域704、汲極區域706及/或閘極電極705上方的一層具有內在應力的材料。該層具有內在應力的材料可以在電晶體702的通道區域中提供實質上的固定應力。在其他具體實施例中，電晶體702的通道區域可以是實質上未受到應力的。
該電晶體703可以具有對應於參考第3a及3b圖的上述電晶體302的特徵。特別是，該電晶體703可以包含類似源極區域104的源極區域707、類似汲極區域105的汲極區域709、 以及類似閘極電極108的閘極電極708。
此外，該電晶體703包含一層應力產生材料，其在該電晶體703的通道區域中提供回應作用在該應力產生材料上的電場而可調變的應力。該層應力產生材料可以包含參考第6圖的上述具有應力遲滯的材料。該層應力產生材料的進一步的特徵可以對應於上述的該層應力產生材料316的特徵。
該電晶體703還包含類似應力控制接觸128的應力控制接觸710，其可以連接至類似該電晶體302的頂部應力控制電極317的應力控制電極。由該層應力產生材料所提供的應力回應以電場的形式作用在該層應力產生材料上的信號而可調變，該電場可以藉由施加在該電晶體703的閘極電極708和應力控制接觸710之間的電壓差來產生。
該電路700還包括校正電路713。
該校正電路713可以電性連接到該電流鏡電路701的輸入端子711和輸出端子712，並電性連接到該電晶體703的應力控制接觸710。
如以下將述述的，該校正電路713可以電性連接到該電流鏡電路701的輸入端子711和輸出端子712，並電性連接到該電晶體703的應力控制接觸710以校正該電流鏡電路701。在校正該電流鏡電路701之後，該校正電路713可以從該輸入端子711、應力控制接觸710和輸出端子712電性斷開，且該輸入端子711和輸出端子712可以電性連接至電路700的其他元件(未圖示)。為了連接和斷開該校正電路713與該輸入端子711和輸出端子712，該電路700可以包含傳輸閘(transmission gate)電路。
在具體實施例中，該電路700可以包含多個類似電流鏡電路701的電流鏡電路，且該校正電路713可以輪流地與各該電流鏡電路連接。因此，在該電路700中的其他電流鏡電路可以在校正該電流鏡電路701的之前或之後被校正。
在該電流鏡電路701中，電晶體702、703的閘極電極705、708彼此電性連接並電性連接到輸入端子711。電晶體702、703的源極區域704、707可以電性連接到地。
該電流鏡電路701包括由輸入端子711、該電晶體702和該電晶體702的源極區域704到地的連接提供的輸入電流路徑。此外，該電流鏡電路701包括由輸出端子712、該電晶體703和該電晶體703的源極區域707到地的連接提供的輸出電流路徑。因此，施加給輸入端子711的電流流經該輸入電流路徑，且施加給該輸出端子712的電流流經該輸出路徑。
若電流施加給該輸入端子711，該電流流經該電晶體702的汲極區域706、通道區域和源極區域704。由於該電晶體702的閘極電極705和輸入端子711之間的連接，其是電性連接到該電晶體702的汲極區域706，可以得到對應施加給該輸入端子711的電流的閘極電壓。由於電晶體702、703的閘極電極705、708之間的電性連接，該電晶體702的閘極電壓也施加到該電晶體703的閘極電極708。因此，可以透過施加到輸入端子711的電流控制從輸出電流路徑流出的電流。
若電晶體702、703的特性是實質上相同的，流經該電晶體702的電流和流經該電晶體703的電流是實質上相同的。若電晶體702、703具有不同的特性，流經該輸入端子711及該電 晶體702的電流與流經該輸出端子712及該電晶體703的電流可不相同。在給定流經該輸入端子711的電流下，流經輸出端子712的電流可以依據電晶體703的特性而定，例如，電晶體的通道區域的寬度，且其也可以依據在電晶體703的通道區域中的應力而定。
在一些具體實施例中，該電流鏡電路701可以用於提供實質上相同電流流經該輸入端子711和輸出端子712。在此具體實施例中，電晶體703可以形成擁有具有與電晶體702的通道區域寬度實質上相同的寬度的通道區域。在其他具體實施例中，該電流鏡電路701可以用於提供流經輸出端子712的電流是約略等於一乘法因數和流經該輸入端子711的電流的乘積。在此具體實施例中，該電晶體703的通道區域的寬度可以約略等於一乘法因數和電晶體702的通道區域的寬度的乘積。舉例而言，為了提供約略等於流經該輸入端子711的電流的兩倍的流經輸出端子712的電流，該電晶體703的通道區域的寬度可以是約略等於電晶體702的通道區域的寬度的兩倍。
由於電路700的製程的容許誤差(tolerance)，在流經輸出端子712的電流和流經該輸入端子711的電流之間的比率可能和乘法因數不同。為了補償這個偏差，可以用校正電路713實行該電流鏡電路701的校正，將於以下詳細描述。
為了實行該電流鏡電路701的校正，該校正電路713連接到該輸入端子711、輸出端子712和該應力控制接觸710。然後，該校正電路713施加電流給該輸入端子711並施加電壓給該輸出端子712。該校正電路713偵測流經該輸入端子711的電流的 電流差值和流經輸出端子712的電流和乘法因數的比率，並施加電壓給該應力控制接觸710以回應偵測到的電流差值以降低該電流差值。
在該校正電路713的具體實施例中可以包含比較器。該比較器可以具有非反向輸入和反向輸入，以及輸出。若施加給該非反向輸入的電壓大於加給該反向輸入的電壓，該比較器可以用來提供正的輸出電壓，且若施加給該非反向輸入的電壓小於加給該反向輸入的電壓，該比較器輸出負的輸出電壓。
該比較器的輸出可以電性連接到該電晶體703的應力控制接觸710。該校正電路可以包含用來施加電壓的電路，該電壓代表流經該電流鏡電路701的輸入端子711到該比較器的非反向輸入的電流。此外，該校正電路713可以包含用來施加電壓的電路，該電壓代表流經該電流鏡電路701的輸出端子712以及該乘法因數到該比較器的反向輸入的電流之間的比率。特別是，在想要該電流鏡電路701的輸出電流等於該電流鏡電路701的輸入電流的具體實施例中，代表流經輸出端子712的電流的電壓可以被施加給該比較器的反向輸入。
因此，若在流經該輸入端子711的電流和流經輸出端子712的電流以及乘法因數間的比率之間的電流差值大於零，該比較器的輸出是正電壓，若該電流差值是負的，該比較器的輸出是負電壓。
施加到電晶體703的應力控制接觸710的該比較器的輸出電壓可以影響在該電晶體703的通道區域中由該電晶體703的該層應力產生材料所提供的應力。
在該電晶體703是如第7圖所示的n通道電晶體的具體實施例中，可以使用該電晶體703的該層應力產生材料，以使得當施加正電壓在該應力控制接觸710時，較大的拉伸應力被提供在該電晶體703的通道區域中及/或在通道區域中的壓縮應力被降低，以及當施加負電壓在該應力控制接觸710時，該電晶體703的通道區域中的拉伸應力被降低及/或較大的壓縮應力被提供在通道區域中。如上所述，這可以藉由適當的選擇在電晶體703中的該層應力產生材料的材料及/或適當的選擇該層應力產生材料的沉積所使用的參數及/或該層應力產生材料適當的極化而達成。
在n通道電晶體的通道區域中的拉伸應力的增加及/或壓縮應力的降低可以增加在一給定閘極電壓下所得到的該電晶體的輸出電流。因此，藉由施加正電壓給該電晶體703的應力控制接觸710，可以增加流經輸出端子712的該電流鏡電路701的輸出電流，且藉由施加負電壓給該應力控制接觸710，可以降低該電流鏡電路701的流經輸出端子712的該電流鏡電路701的輸出電流。
因此，藉由施加該比較器的輸出給應力控制接觸710，可以降低該輸入電流和輸出電流和乘法因數之間的比率的電流差值的絕對值。因此，可以降低電晶體702、703之間匹配的缺乏，以使得該電流鏡電路701的輸出電流和該電流鏡電路701的輸入電流之間的比率和乘法因數有較佳的一致性。
本發明並不限於該比較器的非反向輸入接收代表輸入電流的電壓以及反向輸入接收代表輸出電流和乘法因數之間的 比率的電壓的具體實施例。在其他具體實施例中，代表輸出電流和乘法因數之間的比率的電壓可以施加到非反向輸入，而代表輸入電流的電壓可以施加到反向輸入。
因此，在若施加正電壓給該應力控制接觸710，該電晶體703的該層應力產生材料提供較小的拉伸應力及/或較大的壓縮應力以及若施加負電壓給該應力控制接觸710，該電晶體703的該層應力產生材料提供較大的拉伸應力及/或較小的壓縮應力的具體實施例中，可以增進電晶體702、703的匹配。
此外，本發明並不限於電晶體703具有對應參考第3a及3b圖的上述電晶體302的組構的具體實施例。在其他具體實施例中，該電晶體703可以具有對應參考第1a及1e圖的上述電晶體102的組構，其中，該頂部應力控制電極和底部控制電極分別設置在該層應力產生材料的上方和下方。
在此具體實施例中，該比較器的輸出可以電性連接到與該頂部應力控制電極電性連接的頂部應力控制接觸和與該底部應力控制電極電性連接的底部應力控制接觸的其中一者，該頂部應力控制電極和底部控制電極的另一者可以接地，或是可以施加實質上固定的偏壓給該頂部應力控制電極和底部控制電極的另一者。因此，可以實質上獨立於施加給該電晶體703的閘極電極708的電壓來控制由該電晶體703的該層應力產生材料提供的應力。
在進一步的具體實施例中，該電晶體702和電晶體703兩者都可以包含一層應力產生材料，且該校正電路713可以用來調整由該電晶體702的該層應力產生材料提供的應力以及由該 電晶體703的該層應力產生材料提供的應力。
在該電流鏡電路701的校正之後，該校正電路713可以從該電流鏡電路701電性斷開。由於在電晶體702及/或電晶體703中的該層應力產生材料的應力遲滯，可以實質上維持該應力，以藉由保持該校正製程而得到該電晶體702、703之間的匹配。
在進一步的具體實施例中，該校正電路713可以用來設定乘法因數。在此具體實施例中，該校正電路713可以具有用於設定乘法因數的外部輸入。
第8圖顯示依據一具體實施例的感測器800的示意電路圖。
該感測器800包含還有源極區域802、汲極區域804和閘極電極803的電晶體801。該電晶體801可以是n通道電晶體，如第8圖所述。在其他具體實施例中，該電晶體801可以是p通道電晶體。該電晶體801的閘極電極803可以電性連接到讀取端子806且該汲極區域804可以電性連接到輸出端子807。該電晶體801的源極區域802可以接地。
該電晶體801包含一層應力產生材料，其設置成提供應力在電晶體801的通道區域中，其中，提供在電晶體801的通道區域的應力回應作用在該應力產生材料的外部影響而可調變。該應力產生材料可以是磁致伸縮材料，如上所述，且該外部影響可以是磁場805。因此，提供在電晶體801的通道區域的應力回應作用在該應力產生材料的磁場805而可調變。
為了用感測器800實行測量，可以施加閘極電壓給該讀取端子806用以將該電晶體801切換成開啟狀態。此外，可 以施加電壓給該輸出端子807。因為電晶體801是在開啟狀態，可以得到流經該電晶體801的電流，其流經該電晶體801的通道區域。
如上所詳述，電晶體801的通道區域的導電性依據該通道區域中的應力而定。因為電晶體801包含在電晶體的通道區域中提供應力的一層應力產生材料，該應力回應作用在該層應力產生材料的例如磁場805的外部影響而可調變，流經該電晶體801的電流可以依據該外部影響的強度而定。因此，該外部影響的強度，特別是，該磁場805的強度可以藉由量測流經該電晶體801的電流而判定。
為了施加電壓給該讀取端子806以及輸出端子807，以及為了量測流經該輸出端子807和該電晶體801的電流，可以設置一電路(未圖示)。
第9圖顯示依據一具體實施例的反向器900的示意電路圖。該反向器900可以包含上拉電晶體(pull-up transistor)901，其可以是p通道電晶體以及下拉電晶體(pull-down transistor)902，其可以是n通道電晶體。該上拉電晶體901包含源極區域906、汲極區域907和閘極電極908。該下拉電晶體902包含源極區域910、汲極區域911和閘極電極912。
該上拉電晶體901和該下拉電晶體902可以串聯地電性連接在高電壓電源供應端子903和低電壓電源供應端子904之間，其中，該上拉電晶體901和該下拉電晶體902的汲極區域907、911彼此連接，該上拉電晶體901的源極區域906電性連接到高電壓電源供應端子903，且該下拉電晶體902的源極區域910 電性連接到低電壓電源供應端子904。
該上拉電晶體901和該下拉電晶體902的閘極電極908、912電性連接到輸入端子905。反向器900的輸出端子914電性連接到該上拉電晶體901和該下拉電晶體902的汲極區域907、911。
若施加相對高的電壓給該輸入端子905，該上拉電晶體901作為p通道電晶體，會被切換到關閉狀態，而該下拉電晶體902作為n通道電晶體，會被切換到開啟狀態。因此，該輸出端子914是電性連接到該低電壓電源供應端子904，且在該輸出端子914可得到相對低的電壓。若施加相對低的電壓給該輸入端子905，該上拉電晶體901會被切換到開啟狀態，而該下拉電晶體902會被切換到關閉狀態。因此，該輸出端子914是電性連接到該高電壓電源供應端子903，且在該輸出端子914可得到相對高的電壓。
各該上拉電晶體901和下拉電晶體902可以具有對應於參考第3a和3b圖的上述電晶體302的特徵。特別是，該上拉電晶體901包含在上拉電晶體的通道區域中提供應力的一層應力產生材料，該應力回應作用在該應力產生材料的電場而可調變。此外，該上拉電晶體901包含應力控制接觸909，其電性連接到設置在該層應力產生材料上相對於該上拉電晶體的閘極電極908的一側的應力控制電極。因此，在應力控制電極909和閘極電極908之間的電壓差創造了該上拉電晶體的該層應力產生材料中的電場。
相同的，該下拉電晶體902包含在下拉電晶體902 的通道區域中提供應力的一層應力產生材料，該應力回應作用在該應力產生材料的電場而可調變。此外，該下拉電晶體902包含設置在該層應力產生材料上相對於該拉電晶體902的閘極電極912的一側的應力控制電極和電性連接到該應力控制電極的應力控制接觸913，以使得在應力控制接觸913和閘極電極912之間的電壓差創造了該下拉電晶體902的該層應力產生材料中的電場。
在該電晶體901、902中的該層應力產生材料可以用於提供實質上無應力遲滯或只有小量的應力遲滯。
該上拉電晶體901和下拉電晶體902的應力控制接觸909、913可以彼此電性連接並接地。因此，該應力控制接觸909、913可以維持在實質上固定的電壓，其可以約略等於上述的相對低的電壓。因此，若施加相對高的電壓給該輸入端子905，相對強的電場會施加在該上拉電晶體901和下拉電晶體902的該層應力產生材料，且若施加相對低的電壓給該輸入端子905，相對小的電場或實質上的零電場會施加在該上拉電晶體901和下拉電晶體902的該層應力產生材料。
該上拉電晶體901和下拉電晶體902的該層應力產生材料可以用於當施加在該層應力產生材料的電場增加時，提供在電晶體901、902的通道區域中的拉伸應力的增加及/或壓縮應力的降低，且當施加在該層應力產生材料的電場降低時，提供拉伸應力的降低及/或壓縮應力的增加。
因此，若施加相對高的電壓給該輸入端子905，該電晶體901、902的通道區域會比施加相對低的電壓給該輸入端子905時曝露在更多的拉伸應力下。拉伸應力的增加或壓縮應力的 降低可以增加作為n通道電晶體的下拉電晶體902的通道區域的導電性，且可以降低作為p通道電晶體的上拉電晶體901的通道區域的導電性。拉伸應力的降低或壓縮應力的增加，其可以在施加相對低的電壓給該輸入端子905時獲得，增加上拉電晶體901的通道區域的導電性並降低下拉電晶體902的通道區域的導電性。
因此，可以增加開啟狀態下的該上拉電晶體901和下拉電晶體902中的一者的通道區域的導電性，並降低關閉狀態下該上拉電晶體901和下拉電晶體902中的一者的通道區域的導電性。這可以允許反向器901的切換速率的增進，相較於沒有該層應力產生材料提供該上拉電晶體和下拉電晶體中可調變的應力的反向器而言。
第10圖顯示依據另一具體實施例的反向器1000。類似於參考第9圖的上述反向器900，該反向器1000包含作為p通道電晶體的上拉電晶體1001和作為n通道電晶體的下拉電晶體1002，其中，串聯地電性連接在高電壓電源供應端子1003和低電壓電源供應端子1004之間。該上拉電晶體1001的汲極區域1007和該下拉電晶體1002的汲極區域1011彼此連接，並連接到輸出端子1016。
該上拉電晶體1001的源極區域1006電性連接到高電壓電源供應端子1003，且該下拉電晶體1002的源極區域1010電性連接到低電壓電源供應端子1004。該上拉電晶體1001的閘極電極1008和該下拉電晶體1002的閘極電極1013彼此連接，並連接到輸入端子1005。
各該上拉電晶體1001和下拉電晶體1002可以具有對應於參考第1a到1e圖的上述電晶體102的特徵。特別是，各該上拉電晶體1001和下拉電晶體1002包含類似該層應力產生材料116的一層應力產生材料、類似底部應力控制電極115的底部應力控制電極，以及類似頂部應力控制電極117的頂部應力控制電極。各該上拉電晶體1001和下拉電晶體1002分別包含應力控制接觸1009和1014，其電性連接到頂部應力控制電極和底部應力控制電極中的一者，並分別包含應力控制接觸1010和1015，提供電性連接到頂部應力控制電極和底部應力控制電極中的另一者。
該上拉電晶體1001的該層應力產生材料和該下拉電晶體1002的該層應力產生材料可以適用於具有實質上無應力遲滯或只有小量的應力遲滯。
該應力控制接觸1009、1014可以彼此電性連接並連接到該高電壓電源供應端子1003，以使得相對高的電壓施加到該應力控制接觸1009、1014。該應力控制接觸1010、1015可以電性連接到輸入端子1005。
若施加相對高的電壓給該輸入端子1005，相對小的電場或實質上的零電場會施加在該上拉電晶體1001和下拉電晶體1002的該層應力產生材料，且若施加相對低的電壓給該輸入端子1005，相對強的電場會施加在該電晶體1001、1002的該層應力產生材料。
該上拉電晶體1001和下拉電晶體1002的該層應力產生材料可以由存在相對強的電場比沒有電場存在時，提供較強的壓縮應力或較弱的拉伸應力的材料所形成。因此，若施加相對 低的電壓給該輸入端子1005，較弱的拉伸應力或較強的壓縮應力會提供在電晶體1001、1002的通道區域中，且若施加相對高的電壓給該輸入端子1005，較小的壓縮應力或較大的拉伸應力會提供在電晶體1001、1002的通道區域中。
因此，類似參考第9圖的上述反向器900，在開啟狀態下，電晶體1001、1002的通道區域的導電性增加，且在關閉狀態下，電晶體1001、1002的通道區域的導電性降低。因此，增進了反向器的切換速率。
第10圖的反向器允許在該上拉電晶體和下拉電晶體的該層應力產生材料中使用不同的應力提供材料，它們在存在電場時的行為與第9圖的具體實施例中的應力產生材料的行為反向。
第11圖顯示依據一具體實施例的記憶體單元1100和部份的支援電路的示意電路圖。
該記憶體單元1100包含存儲電晶體1101。該存儲電晶體1101可以是類似參考第3a及3b圖的上述電晶體302的電晶體。特別是，電晶體1101包含源極區域1102、汲極區域1103和閘極電極1104。此外，該存儲電晶體1101包含類似該層應力產生材料316的一層應力產生材料以及應力控制接觸1105電性連接到類似頂部應力控制電極317的應力控制電極，其設置在該層應力產生材料相對於閘極電極1104的一側。
在該存儲電晶體1101的該層應力產生材料中的應力產生材料是用來提供應力到該存儲電晶體1101的通道區域中，該應力回應施加在該層應力產生材料的電場而可調變。可以 藉由施加電壓在該存儲電晶體1101的應力控制接觸1105和閘極電極1104之間來提供施加在該層應力產生材料的電場。該應力產生材料具有應力遲滯，以使得在移除電場後，回應該電場而提供的應力會保留一部分。因此，可以藉由施加電壓在該閘極電極1104和該應力控制接觸1105之間來設定該存儲電晶體1101的該層應力產生材料的應力，且當不再施加電壓時，該設定的該層應力產生材料的應力可以維持。
支援電路1120包含高電壓電源供應端子1108且該記憶體單元1100包含低電壓電源供應端子1109。該存儲電晶體1101以及設置在支援電路1120中的感測電晶體1111串聯地電性連接在高電壓電源供應端子1108和低電壓電源供應端子1109之間。
該記憶體單元1100可以是包括多個具有對應於該記憶體單元1100的組構的記憶體單元的記憶體陣列中的一部分。該支援電路1120可以設置在圍繞該陣列的支援電路區塊中，且當資料從記憶體單元1100被讀取或被寫入記憶體單元1100時，可以電性連接該記憶體單元1100。當資料從另一記憶體單元被讀取或被寫入另一記憶體單元時，該支援電路1120可以電性連接到其他記憶體單元。為了此目的，可以設置進一步的電路元件(未圖示)，如第11圖中以點(…)所示者。因此，在記憶體單元的陣列中，只需要設置一個電晶體給各個記憶體單元，以使得記憶體單元的陣列需求的空間的數量可以降低。
該存儲電晶體1101可以是n通道電晶體且該感測電晶體1111可以是p通道記憶體。在此具體實施例中，該存儲電晶 體1101的源極區域可以電性連接到該低電壓電源供應端子1109，且該感測電晶體1111的源極區域1112可以電性連接到該高電壓電源供應端子1108。該存儲電晶體1101的閘極電極1104和該感測電晶體1111的閘極電極1114可以電性連接到讀取端子1106。該存儲電晶體1101的應力控制接觸1105可以電性連接到寫入端子1107。電晶體1101、1111的汲極區域可以電性連接到位元線端子1110。
該存儲電晶體1101作為n通道電晶體和作為p通道電晶體的該感測電晶體1111的低限電壓可以用來作為施加在讀取端子116的電壓的範圍，其中，該存儲電晶體1101和該感測電晶體1111兩者都是電性導通為開啟狀態。
將參考第12圖解釋該記憶體單元1100的運作。
第12圖顯示例示了該位元線端子1110的電壓和流經該存儲電晶體1101和該感測電晶體1111的電流之間的關係的示意圖。水平坐標軸1201表示該位元線端子1110的電壓，而垂直坐標軸1202表示該電流的安培數。以下，假設沒有電流流過位元線端子1110，其可以藉由將該位元線端子1110連接到具有高輸入阻抗的感測放大器而得。
因此，流經該感測電晶體1111的電流和流經該存儲電晶體1101的電流實質上相同。曲線1203表示該位元線端子1110的電壓和流經該存儲電晶體1101的電流之間的關係，該電流可以由於該存儲電晶體1101的通道區域中的第一應力而獲得。曲線1204表示該位元線端子1110的電壓和流經該存儲電晶體1101的電流之間的關係，該電流可以由於該存儲電晶體1101的通道區域 中的第二應力而獲得，其中，第一應力是比第二應力有較大的拉伸或較小的壓縮。既然在n通道存儲電晶體1101的通道區域中的電荷載子的遷移率隨著通道區域中的拉伸應力的增加而增加，在既定的位元線端子1110的電壓下，第一應力下的流經該存儲電晶體1101的電流大於第二應力下的電流。
曲線1205表示流經該感測電晶體1111的電流和該位元線端子1110的電壓之間的關係。既然施加在該感測電晶體1111的源極區域1112和汲極區域1113之間的電壓在位元線端子1110的電壓增加時降低，且在位元線端子1110的電壓降低時增加，流經該感測電晶體1111的電流隨該位元線端子1110的電壓的增加而降低。
在沒有實質上的電流經過該位元線端子1110時，流經該感測電晶體1111和流經該存儲電晶體1101的電流實質上相等，使得該位元線端子1110的電壓是由該曲線1205和該曲線1203、1204中的一者的交叉所給定的，該曲線1203、1204是對應由該存儲電晶體1101的該層應力產生材料所提供的應力的電流。
因此，對於第一應力，可以得到該位元線端子1110的電壓1206，而對於第二應力，可以得到該位元線端子1110的電壓1207。
這個在該存儲電晶體1101的該層應力產生材料所提供的應力之間的關係可以用來在記憶體單元1100中儲存一位元的資料。該第一應力(由曲線1203表示)可以被視為邏輯的零，而該第二應力(由曲線1204表示)可以被視為邏輯的一。
為了讀取此位元的資料，可以施加閘極電壓給該讀 取端子1106，且可以量測在該位元線端子1110所得到的電壓。為了寫入資料到記憶體單元1100，可以在寫入端子1107和讀取端子1106之間施加電壓，其適合用來在該存儲電晶體1101的該層應力產生材料中提供該第一應力(用來儲存邏輯的零)和第二應力(用來儲存邏輯的一)。
第13圖顯示依據一具體實施例的記憶體單元1300的示意電路圖。
該記憶體單元1300的部分特徵可以對應於參考第11圖的上述記憶體單元1100的特徵。在第13和11圖中，對應的特徵以用相同的編號表示，且該記憶體單元1300的元件的特徵可以對應該記憶體單元1100由相同編號表示的元件的特徵。類似記憶體單元110，記憶體單元1300包含含有源極區域1102、汲極區域1103和閘極電極1104的存儲電晶體1101。應力控制接觸1105電性連接到應力控制電極，用以施加電場給該層應力產生材料。
此外，該記憶體單元1300包含存儲電晶體1301，其在高電壓電源供應端子1108和低電壓電源供應端子1109之間與存儲電晶體1101串聯地電性連接。電晶體1101、1301電性連接到位元線端子1110。
類似該存儲電晶體1101，該存儲電晶體1301可以具有對應參考第3a及3b圖的上述電晶體302的組構。該存儲電晶體1301可以是p通道電晶體且該存儲電晶體1101可以是n通道電晶體。該存儲電晶體1301進一步的特徵可以對應該該存儲電晶體1301特徵。特別是，該存儲電晶體1301可以包含由與該存儲電晶體1101的該層應力產生材料實質上相同的材料所形成的一 層應力產生材料。該存儲電晶體1301的應力控制接觸1305可以電性連接到應力控制電極，其設置在該存儲電晶體1301的該層應力產生材料相對於閘極電極1304的一側。
該存儲電晶體1101、1301的應力控制接觸1105、1305可以彼此電性連接並連接到寫入端子1107。閘極電極1104、1304可以彼此電性連接並連接至讀取端子1106。因此，施加在該存儲電晶體1101、1301的該層應力產生材料的電場可以約略相等，且既然該存儲電晶體1101、1301的該層應力產生材料可以由實質上相同的材料所形成，提供在該存儲電晶體1101、1301的通道區域中的應力可以約略相等。
然而，該存儲電晶體1101是n通道電晶體且該存儲電晶體1301是p通道電晶體，應力對該存儲電晶體1101、1301的導電性的影響是不同的。增加該存儲電晶體1301的通道區域的導電性的特定應力可以降低該存儲電晶體1101的通道區域的導電性，而增加該存儲電晶體1101的通道區域的導電性的應力可以降低該存儲電晶體1301的通道區域的導電性。
將參考第14圖來解釋該記憶體單元1300的運作。
第14圖顯示例示了該位元線端子1110的電壓和流經該存儲電晶體1101、1301的電流之間的關係的示意圖1400。類似參考第11圖的上述記憶體單元1100，可以將該位元線端子1110連接到具有高輸入阻抗的感測放大器，以使得實質上沒有電流流過位元線端子1110。因此，流經該存儲電晶體1101的電流可以約略等於流經該存儲電晶體1301的電流。
在第14圖中，水平坐標軸1401表示該位元線端子 1110的電壓，而垂直坐標軸1402表示流經該存儲電晶體1101、1301的電流。曲線1403、1404分別示意地例示了對於第一應力和第二應力下，流經該存儲電晶體1101的電流和該位元線端子1110的電壓之間的關係，其中，第一應力相較於第二應力是較大的拉伸或較小的壓縮，類似顯示在第12圖中的曲線1203、1204。
曲線1405、1406分別示意地例示了對於第一應力和第二應力下，該位元線端子1110的電壓和流經該存儲電晶體1301的電流之間的關係。由於應力對於在p通道電晶體和n通道電晶體的通道區域中的不同影響，在該存儲電晶體1301中，在既定的源極-閘極電壓下，在第一應力中可以得到比第二應力中較小的電流。
既然流經該存儲電晶體1101、1301的電流約略相等，在第一應力下所得到的該位元線端子1110的電壓對應於曲線1403、1405之間的交點，且在第二應力下所得到的該位元線端子1110的電壓對應於曲線1404、1406之間的交點。因此，在第一應力下，得到電壓1407，而在第二應力下，得到電壓1408。
可以用與參考第11圖的上述記憶體單元1100相同的方式實行從該記憶體單元1300讀取資料或寫入資料到記憶體單元1300。然而，既然在記憶體單元1300中，該存儲電晶體1101和該存儲電晶體1301兩者中的通道區域中的應力皆可改變，可以得到對應於電壓1408、1407之間的差值的較大的信號裕度(margin)。
第15圖顯示依據一具體實施例的包含電阻器1528的半導體結構1500的示意橫截面圖。
該半導體結構1500包含基板1501，其包含將該電阻器1528與該半導體結構1500中的其他電路元件分開的溝槽絕緣結構1506。基板1501和溝槽絕緣結構1506的特徵可以對應於參考第1a至1e圖的上述基板101和溝槽絕緣結構106的特徵，且可使用其對應的形成方法。
該電阻器1528還包括形成在基板1501中的半導體區域1504。相較於位於該半導體區域1504下方的基板1501的部分，該半導體區域1504不同的摻雜，使得該半導體區域1504和位於該半導體區域1504下方的基板1501的部分之間有pn過渡(pn-transition)。該pn過渡可以提供該半導體區域1504和位於該半導體區域1504下方的基板1501的部分之間的電性絕緣。可以用離子佈植來形成該半導體區域1504，類似參考第1a至1e圖的上述源極和汲極區域104、105。
在該半導體區域1504上，可以設置電性絕緣層1514、底部應力控制電極1515、一層應力產生材料1516、以及頂部應力控制電極1517。該電性絕緣層1514、該底部應力控制電極1515、該層應力產生材料1516以及頂部應力控制電極1517可以具有對應於參考第1a至1e圖的上述電性絕緣層114、底部應力控制電極115、該層應力產生材料116、以及頂部應力控制電極117的特徵、以及包含用來形成它們的沉積及/或蝕刻方法的對應技術。
該半導體結構1500還包括形成在電阻器1528上的介電材料1518。在該介電材料中，可以形成接觸通孔1519、1520、1521、1522。可以形成電性絕緣襯墊層1523在該接觸通孔1519、 1520、1521、1522的側壁。
在該接觸通孔1519、1522中，可以形成電阻器接觸1524、1525，其提供該半導體區域1504的端點的電性連接。穿過該半導體區域1504，電流可以在該電阻器接觸1524、1525之間流動，其中，該半導體區域1504可以提供實質上的歐姆電阻給該電流。
在該接觸通孔1520、1521中，可以設置應力控制接觸1526、1527分別提供電性連接到該底部應力控制電極1515和該頂部應力控制電極1517。
該介電材料、該接觸通孔1519、1520、1521、1522、該襯墊層1523、該電阻器接觸1524、1525以及該應力控制接觸1526、1527的進一步特徵可以對應於參考第1a至1e圖的上述該介電材料118、該接觸通孔119-123、該襯墊層124、以及接觸125-129，以及用來形成它們的對應方法。
藉由施加電壓在該應力控制接觸1526、1527之間，可以在該底部應力控制電極1515和該頂部應力控制電極1517之間產生電場。回應該電場，該層應力產生材料1516可以提供其強度依據施加在該應力控制接觸1526、1527之間的電壓而定的應力。
由該層應力產生材料1516所提供的應力可以提供應力給位於該層應力產生材料1516下方的該半導體區域1504，其可以影響電荷載子的遷移率(電子或電洞，依據該半導體區域1504是n摻雜或p摻雜)。在該半導體區域1504中電荷載子的遷移率的增加可以導致該半導體區域1504較小的電阻，而電荷載子的遷移率的降低可以導致該半導體區域1504較大的電阻。因此，該電 阻器1528所提供的電阻可以由改變施加在該應力控制接觸1526、1527之間的電壓來控制。
本領域的技術人員基於本說明可明白本揭示內容的其他修飾或改變。因此，本說明應被視為只供例示而且目的是教導本領域的技術人員實施本揭示內容的一般方式。應瞭解，應將圖示及描述在本文的形式視為目前是較佳的具體實施例。
100‧‧‧半導體結構
101‧‧‧基板
102‧‧‧電晶體
103‧‧‧通道區域
106‧‧‧溝槽絕緣結構
107‧‧‧閘極絕緣層
108‧‧‧閘極電極
110‧‧‧矽化物部分
114‧‧‧電性絕緣層
115‧‧‧底部應力控制電極
116‧‧‧應力產生材料層
117‧‧‧頂部應力控制電極
120‧‧‧閘極接觸通孔
122、123‧‧‧應力控制接觸通孔
124‧‧‧襯墊層
126‧‧‧閘極接觸
128、129‧‧‧應力控制接觸通孔、應力控制接觸

Claims (45)

  1. 一種電路元件，包括：半導體區域；以及一層應力產生材料，該應力產生材料提供回應作用在該應力產生材料上的信號而可調變的應力；其中，該層應力產生材料係設置成在該半導體區域中提供應力，提供在該半導體區域中的該應力回應作用在該應力產生材料上的信號而可調變。
  2. 如申請專利範圍第1項所述的電路元件，其中，該電路元件包括包含有源極區域、汲極區域、通道區域以及閘極電極的電晶體以及該半導體區域，其中，該可調變的應力係提供在至少該通道區域。
  3. 如申請專利範圍第2項所述的電路元件，其中，作用在該層應力產生材料上的該信號包含電場、電流以及磁場中的至少一者。
  4. 如申請專利範圍第3項所述的電路元件，其中，該層應力產生材料包含壓電材料、電致伸縮材料、磁致伸縮材料以及電流伸縮材料中的至少一者。
  5. 如申請專利範圍第2項所述的電路元件，其中，該層應力產生材料包含電致伸縮材料以及壓電材料中的至少一者，該電路元件包含至少一個應力控制電極鄰接至該層應力產生材料，用於施加電場至該層應力產生材料，該電場提供作用在該應力產生材料上的該信號。
  6. 如申請專利範圍第5項所述的電路元件，其中，該至少一個應 力控制電極包含第一及第二應力控制電極，係設在該層應力產生材料的相對側。
  7. 如申請專利範圍第5項所述的電路元件，包含一個應力控制電極，設在該層應力產生材料的一側，其係該閘極電極的相反側，其中，在該閘極電極與該應力控制電極之間的電壓差產生該電場，以提供作用在該應力產生材料上的該信號。
  8. 如申請專利範圍第2項所述的電路元件，其中，該層應力產生材料係形成在該源極區域、該汲極區域以及該閘極電極上方。
  9. 如申請專利範圍第2項所述的電路元件，其中，該源極區域、該汲極區域以及該通道區域係形成在半導體材料中，該閘極電極係形成在該半導體材料上方，以及該層應力產生材料係形成在該半導體材料及該閘極電極上方。
  10. 如申請專利範圍第2項所述的電路元件，其中，該應力產生材料具有應力遲滯，其中，在移除該信號之後，回應該信號而提供的該應力保持至少一部分。
  11. 如申請專利範圍第10項所述的電路元件，其中，該應力產生材料包含以下三者中的至少一者，[Pb(Zn1/3Nb2/3)O3](1-x)-[PbTiO3]x，其中，x大於0並小於約0.1、[Pb(Mg1/3Nb2/3)O3](1-x)-[PbTiO3]x，其中，x大於0並小於約0.5、以及0.99[Bi1/2(Na0.82K0.18)1/2(Ti1-xZrx)O3]-0.01LiSbO3，其中，x在從大約0到大約0.03的範圍內。
  12. 如申請專利範圍第11項所述的電路元件，其中，該應力產生材料包含[Pb(Mg1/3Nb2/3)O3](1-x)-[PbTiO3]x，其中，x在從大約0.3到大約0.4的範圍內。
  13. 如申請專利範圍第2項所述的電路元件，其中，該應力產生材料具有實質上無應力遲滯以及小的應力遲滯中的至少一者。
  14. 如申請專利範圍第13項所述的電路元件，其中，該應力產生材料包含Pb(Mg1/3Nb2/3)O3。
  15. 如申請專利範圍第2項所述的電路元件，其中，該應力產生材料包含遲緩性鐵電材料及壓電陶瓷材料中的至少一者。
  16. 如申請專利範圍第1項所述的電路元件，其中，該電路元件包括電阻器，其中，該半導體區域電性連接在第一電阻器接點和第二電阻器接點之間，並提供實質的歐姆電阻，係可調變以回應由該層應力產生材料所提供的可調變的應力。
  17. 如申請專利範圍第16項所述的電路元件，其中，該層應力產生材料包含電致伸縮材料以及壓電材料中的至少一者，且其中，該電路元件還包含至少一個應力控制電極鄰接至該層應力產生材料，該電場提供作用在該應力產生材料的該信號。
  18. 如申請專利範圍第17項所述的電路元件，其中，該應力產生材料具有應力遲滯，其中，在移除該信號之後，回應該信號而提供的該應力保持至少一部分。
  19. 如申請專利範圍第17項所述的電路元件，其中，該應力產生材料具有實質上無應力遲滯以及小的應力遲滯中的至少一者。
  20. 一種電路，包括：電流鏡電路，該電流鏡電路包含第一電晶體在該電流鏡電路的輸入電流路徑中，以及第二電晶體在該電流鏡電路的輸出電流路徑中，其中，各該第一及第二電晶體包含源極區域、汲極區域、通道區域以及閘極電極，以及該第一及該第二電晶體 中的至少一者包含一層應力產生材料，該應力產生材料提供回應作用在該應力產生材料上的信號而可調變的應力，該應力產生材料具有應力遲滯，其中，在移除該信號之後，回應該信號而提供的該應力至少部份地保持，其中，該層應力產生材料係設置成至少在該電晶體的該通道區域提供應力，其中，該應力被提供，該應力回應作用在該應力產生材料上的該信號而可調變；校正電路，用於校正該電流鏡電路，該校正包含偵測流經該輸入電流路徑的電流之間的電流差異和流經該輸出電流路徑的電流之間的比率以及乘法因數，並施加信號至該第一電晶體和該第二電晶體中的至少一者內的該應力產生材料以回應所偵測到的電流差異，所施加的該信號降低該電流差異。
  21. 如申請專利範圍第20項所述的電路，其中，該乘法因數是一。
  22. 如申請專利範圍第20項所述的電路，還包括在執行該校正時，用於電性連接該校正電路至該電流鏡電路，以及在該校正之後，用於電性斷開該校正電路與該電流鏡電路的電路。
  23. 一種感測器，包括：電晶體，該電晶體包含源極區域、汲極區域、通道區域以及閘極電極，以及一層應力產生材料，該應力產生材料提供回應作用在該應力產生材料上的外部影響而可調變的應力；其中，該層應力產生材料係設置成至少在該電晶體的該通道區域提供應力，提供在該電晶體的至少該通道區域中的該應力回應作用在該應力產生材料上的該外部影響而可調變；電路，施加第一電壓在該閘極電極和該源極區域之間、施 加第二電壓在該源極區域和該汲極區域之間以及量測流經該源極區域和該汲極區域之間的電流以回應該第一和該第二電壓。
  24. 如申請專利範圍第23項所述的感測器，其中，該應力產生材料包含磁致伸縮材料，以及該外部影響包含磁場。
  25. 一種反向器，包括：上拉電晶體和下拉電晶體，該上拉電晶體和該下拉電晶體被電性串聯在高電壓電源供應端子和低電壓電源供應端子之間；輸入端子，電性連接至該上拉電晶體和該下拉電晶體，該上拉電晶體藉由施加高電壓至該輸入端子能切換至關閉狀態且藉由施加低電壓至該輸入端子能切換至開啟狀態，該下拉電晶體藉由施加高電壓至該輸入端子能切換至開啟狀態且藉由施加低電壓至該輸入端子能切換至關閉狀態；其中，該上拉電晶體包含第一層應力產生材料，係提供可調變的應力在該上拉電晶體的該通道區域中，其回應施加在該輸入端子的電壓而可調變，其中，相較於在該上拉電晶體的該關閉狀態下所得到的該上拉電晶體的該通道區域中的電荷載子的遷移率，該可調變的應力增加在該上拉電晶體的該開啟狀態下所得到的該上拉電晶體的該通道區域中的電荷載子的遷移率；其中，該下拉電晶體包含第二層應力產生材料，係提供應力在該下拉電晶體的該通道區域中，其回應施加在該輸入端子的該電壓而可調變，其中，相較於在該下拉電晶體的該關閉狀 態下所得到的該下拉電晶體的該通道區域中的電荷載子的遷移率，該可調變的應力增加在該下拉電晶體的該開啟狀態下所得到的該下拉電晶體的該通道區域中的電荷載子的遷移率。
  26. 如申請專利範圍第25項所述的反向器，其中，該第一層應力產生材料包含電致伸縮材料以及壓電材料中的至少一者，以及該上拉電晶體包含至少一個應力控制電極鄰接至該第一層應力產生材料，用於施加電場至該第一層應力產生材料以回應施加在該輸入端子的該電壓。
  27. 如申請專利範圍第26項所述的反向器，包含一個應力控制電極，設在該層應力產生材料的一側，其係該上拉電晶體的閘極電極的相反側，其中，施加在該輸入端子的該電壓被施加到該上拉電晶體的該閘極電極，且在該閘極電極與該應力控制電極之間的電壓差產生施加在該第一層應力產生材料的該電場。
  28. 如申請專利範圍第27項所述的反向器，其中，該應力控制電極實質上地維持在低電壓。
  29. 如申請專利範圍第26項所述的反向器，包含第一應力控制電極和第二應力控制電極，設在該第一層應力產生材料的相對側，其中，施加在該輸入端子的該電壓被施加到該上拉電晶體的閘極電極以及該第一應力控制電極和該第二應力控制電極中的一者，以及在該第一應力控制電極和該第二應力控制電極中的一者與該第一應力控制電極和該第二應力控制電極中的另一者之間的電壓差產生施加在該第一層應力產生材料的該電場。
  30. 如申請專利範圍第29項所述的反向器，其中，該第一應力控 制電極和該第二應力控制電極中的另一者實質上地維持在高電壓。
  31. 如申請專利範圍第25項所述的反向器，其中，該第二層應力產生材料包含電致伸縮材料以及壓電材料中的至少一者，以及該下拉電晶體包含至少一個應力控制電極鄰接至該第二層應力產生材料，用於施加電場至該第二層應力產生材料以回應施加在該輸入端子的該電壓。
  32. 如申請專利範圍第31項所述的反向器，包含一個應力控制電極，設在該層應力產生材料的一側，其係該下拉電晶體的閘極電極的相反側，其中，施加在該輸入端子的該電壓被施加到該下拉電晶體的該閘極電極，以及在該閘極電極與該應力控制電極之間的電壓差產生施加在該第二層應力產生材料的該電場。
  33. 如申請專利範圍第32項所述的反向器，其中，該應力控制電極實質上地維持在低電壓。
  34. 如申請專利範圍第31項所述的反向器，包含第一應力控制電極和第二應力控制電極，設在該第二層應力產生材料的相對側，其中，施加在該輸入端子的該電壓被施加到該下拉電晶體的閘極電極以及該第一應力控制電極和該第二應力控制電極中的一者，以及在該第一應力控制電極和該第二應力控制電極中的一者與該第一應力控制電極和該第二應力控制電極中的另一者之間的電壓差產生施加在該第二層應力產生材料的該電場。
  35. 如申請專利範圍第34項所述的反向器，其中，該第一應力控制電極和該第二應力控制電極中的另一者實質上地維持在高 電壓。
  36. 一種記憶體單元，包括：第一電晶體，該第一電晶體包含源極區域、汲極區域、通道區域、閘極電極、一層應力產生材料，該應力產生材料在該通道區域中提供回應施加在該層應力產生材料上的電場而可調變的應力，該應力產生材料具有應力遲滯，其中，在移除該電場之後，回應該電場而提供的該應力至少部份地保持，以及至少一個應力控制電極鄰接至該層應力產生材料；讀取端子，電性連接至該第一電晶體的該閘極電極；以及寫入端子，電性連接至該第一電晶體的該至少一個應力控制電極的一個。
  37. 如申請專利範圍第36項所述的記憶體單元，其中，該第一電晶體電性連接在位線端子和接地線之間。
  38. 如申請專利範圍第36項所述的記憶體單元，還包括：第二電晶體，該第二電晶體包含源極區域、汲極區域、通道區域、閘極電極、一層應力產生材料，該應力產生材料提供回應施加在該層應力產生材料的電場而可調變的應力，該應力產生材料具有應力遲滯，其中，在移除該電場之後，回應該電場而提供的該應力至少部份地保持，以及至少一個應力控制電極經設置鄰接至該層應力產生材料；其中，該第二電晶體的該閘極電極電性連接至該讀取端子，以及該第二電晶體的該至少一個應力控制電極的一個電性連接至該寫入端子；其中，該第一電晶體係p通道電晶體且該第二電晶體係n 通道電晶體，以及該第一電晶體和該第二電晶體係電性串聯在高電壓電源供應端子和低電壓電源供應端子之間，該第一電晶體和該第二電晶體的汲極區域被電性連接至該記憶體單元的位元線端子。
  39. 一種方法，包括：提供包含半導體材料的基板；在該半導體材料之上形成閘極絕緣層和閘極電極；在該半導體材料中形成源極區域和汲極區域鄰接該閘極電極，在該閘極電極下方的一部分的該半導體材料設置成通道區域；以及在該源極區域、該汲極區域和該閘極電極之上形成一層應力產生材料，該層應力產生材料提供在該通道區域中的應力，其回應作用在該應力產生材料上的信號而可調變。
  40. 如申請專利範圍第39項所述的方法，其中，該層應力產生材料包含磁致伸縮材料，且其中，該方法還包括：在該層應力產生材料上形成介電材料；形成源極接觸以提供電性連接至該源極區域、形成汲極接觸以提供電性連接至該汲極區域以及形成閘極接觸以提供電性連接至在該介電材料中的該閘極電極。
  41. 如申請專利範圍第39項所述的方法，其中，該層應力產生材料包含電致伸縮材料以及壓電材料中的至少一者，且其中，該方法還包括：在該層應力產生材料之上形成第一應力控制電極；在該第一應力控制電極之上形成介電材料； 形成源極接觸以提供電性連接至該源極區域、形成汲極接觸以提供電性連接至該汲極區域、形成閘極接觸以提供電性連接至在該閘極電極以及形成第一應力控制接觸以提供電性連接至在該介電材料中的該第一應力控制電極。
  42. 如申請專利範圍第41項所述的方法，還包括：在形成該層應力產生材料之前，在該源極區域、該汲極區域和該閘極電極之上形成電性絕緣層，以及在該電性絕緣層之上形成第二應力控制電極，該層應力產生材料形成在該第二應力控制電極之上。
  43. 如申請專利範圍第42項所述的方法，還包括：形成第二應力控制接觸以提供電性連接至在該介電材料中的該第二應力控制電極。
  44. 如申請專利範圍第39項所述的方法，其中，該層應力產生材料的形成包含實行脈衝鐳射沉積製程。
  45. 如申請專利範圍第44項所述的方法，其中，以下至少一者，[Pb(Zn1/3Nb2/3)O3](1-x)-[PbTiO3]x，其中，x大於0並小於約0.1、[Pb(Mg1/3Nb2/3)O3](1-x)-[PbTiO3]x，其中，x大於0並小於約0.5，特別是在大約0.3到大約0.4的範圍內、Pb(Mg1/3Nb2/3)O3、0.99[Bi1/2(Na0.82K0.18)1/2(Ti1-xZrx)O3]-0.01LiSbO3，其中，x在從大約0到大約0.03的範圍內、遲緩性鐵電材料及壓電陶瓷材料在該脈衝鐳射沉積製程中被沉積。
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