CN104064599A - 包含具有应力产生材料层的晶体管的半导体结构及其形成方法 - Google Patents

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Abstract

本发明涉及包含具有应力产生材料层的晶体管的半导体结构及其形成方法，公开一种半导体结构，其包括晶体管，该晶体管包括一个或多个伸长型半导体区，各该一个或多个伸长型半导体区包括信道区；栅极电极，其中，该栅极电极至少是在该一个或多个伸长型半导体区的每一个的两个相对侧所提供；以及应力产生材料层，该应力产生材料层提供可变应力，其中，该应力产生材料层经设置而至少在该一个或多个伸长型半导体区的每一个的信道区中提供应力，在该一个或多个伸长型半导体区的每一个的信道区中所提供的该应力是可变化的。

Description

包含具有应力产生材料层的晶体管的半导体结构及其形成方法
技术领域
一般而言，本揭露是关于集成电路的领域，尤其是，关于包含具有应力产生材料的晶体管及/或其它电路组件的集成电路。
背景技术
集成电路包含大量电路组件，尤其包含场效应晶体管。在场效应晶体管中，栅极电极可以通过在该栅极电极和信道区之间提供电性绝缘而从该信道区中分离而出。源极区和漏极区可形成在邻近该信道区处。除了平面晶体管，用在集成电路中的晶体管可包含其中信道区形成在一个或多个伸长型半导体区(例如鳍片)中的晶体管。信道区形成在一个或多个伸长型半导体区中的晶体管类型包含鳍式场效应晶体管晶体管和三栅极晶体管。
该信道区、源极区和漏极区可被形成在半导体材料之中，其中，该信道区的掺杂与该源极区和漏极区的掺杂不同。因此，在不同掺杂的半导体材料之间有过渡(transition)，例如，p-n过度或是在p型或n型掺杂半导体材料和本质上未掺杂的半导体材料之间、在该源极区和该信道区之间、以及在该信道区和漏极区之间的过渡。
在n型晶体管中，该源极和漏极区是以n型掺杂物所掺杂，而该信道区可被p型掺杂或本质上不被掺杂。在p型晶体管中，该源极和漏极区是被p型掺杂，而该信道区可被n型掺杂或本质上不被掺杂。
依照施加在该栅极电极和该源极区之间的电压，该场效应晶体管可在导通状态和截止状态之间切换，其中，在该导通状态时，该源极区和漏极区之间有相对较高的电传导性；而在该截止状态时，该源极区和漏极区之间有相对较低的电传导性。该场效应晶体管在导通状态中的信道区电传导性可依据该信道区中的掺杂浓度、该信道区中的电荷载子迁移率、该信道区在该晶体管的宽度方向上的延伸、以及该源极区和漏极区之间的距离(其通常又被称作「信道长度」)而定。
为了增加该晶体管的信道区在该导通状态中的传导性，已知可通过改变该信道区形成在其中的半导体材料的晶格结构，而在该信道区中提升电荷载子。其可通过在该信道区中产生拉伸或压缩应力而达成。在该信道区中的压缩应力可增加空穴的迁移率，使得该p型晶体管的信道区的导电性增加。相反地，在该信道区中的拉伸应力可增加电子的迁移率，使得该n型晶体管的信道区的导电性增加。
为了在该信道区中提供应力，具有内应力的材料层可形成在该晶体管上方。该材料层可包含例如氮化硅，并可被例如等离子增强化学气相沉积制程的方式所形成。基于所述离子增强化学气相沉积制程的参数，例如反应物气体的组成、压力和/或温度、在该反应物气体中产生的无线电频率电气放电的电力和/或施加在其上设置有晶体管的衬底的偏压，可提供该材料层的拉伸或压缩内应力。并且，可通过改变所述离子增强化学气相沉积制程的参数而控制该拉伸或压缩内应力。
然而，通过具有内应力的传统材料层所产生的晶体管的信道区之中的应力在该材料的沉积之后通常本质上是固定的，而无法在之后调整。因此，该晶体管的效能，尤其是该晶体管的信道区在导通状态中的电传导性，由于和通过该受到内应力的材料所提供的信道区之中的应力相关联，因此本质上也是固定的。
基于上述情形，本揭露是关于可在晶体管的信道区之中提供应力的技术，尤其是关于一种晶体管，其中该信道区被提供在一个或多个伸长型半导体区中，其可在该晶体管的制程之后被改变。
发明内容
在此所揭露的示意性半导体结构包含一种晶体管，该晶体管包含：一个或多个伸长型半导体区，该一个或多个伸长型半导体区各自包含信道区；栅极电极，其中，该栅极电极至少是在该一个或多个伸长型半导体区的每一个的两个相对侧所提供；以及应力产生材料层，该应力产生材料层提供可变应力，其中，该应力产生材料层经设置而至少在该一个或多个伸长型半导体区的每一个的信道区中提供应力，在一个或多个伸长型半导体区的每一个的信道区中所提供的该应力是可变化的。
本揭露的示意性方法包含：提供包含晶体管的半导体结构，该晶体管包括：一个或多个伸长型半导体区，该一个或多个伸长型半导体区各自包括信道区；以及栅极电极，其中，该栅极电极至少是在该一个或多个伸长型半导体区的每一个的两个相对侧所提供；该方法还包括：在该晶体管上方形成应力产生材料层，该应力产生材料层提供可变应力，其中，该应力产生材料层经设置而至少在该一个或多个伸长型半导体区的每一个的信道区中提供应力，在该一个或多个伸长型半导体区的每一个的信道区中所提供的该应力是可变化的。
附图说明
本揭露的进一步实施例已在所附的权利要求书中定义，并在配合附图而参照以下的详细叙述会变得更加清楚明白，其中：
图1a至1e示意性地说明根据本揭露的方法在一个阶段中的实施例的一种半导体结构的剖面图；
图2说明一种用在图1a至1e的半导体结构中所提供根据本揭露实施例的晶体管的电路符号；
图3a和3b示意性地说明一种根据本揭露实施例的半导体结构的剖面图；
图4说明一种用在图3a和3b的半导体结构中所提供根据本揭露实施例的晶体管的电路符号；
图5显示说明晶体管的输出电流和对于其信道区中不同的应力的漏极-源极电压之间依附关系的示意图；
图6示意性地说明应力滞后现象；
图7示意性地说明根据本揭露实施例的一种电路；
图8示意性地说明根据本揭露实施例的一种传感器；
图9示意性地说明根据本揭露实施例的一种反相器；
图10示意性地说明根据本揭露实施例的一种反相器；
图11示意性地说明根据本揭露实施例的存储单元和支持电路的一部分；
图12示意性地说明根据图11的该存储单元的操作；
图13示意性地说明根据本揭露实施例的存储单元的电路图；
图14示意性地说明根据图13的该存储单元的操作；
图15示意性地说明根据本揭露实施例的半导体结构的剖面图；
图16示意性地说明根据本揭露实施例的方法在一个阶段中的实施例的一种半导体结构的立体图；
图17a示意性地说明根据本揭露实施例的方法在之后的阶段中图16的该半导体结构；
图17b和17c示意性地说明在图17a所示的该半导体结构的剖面图；
图18示意性地说明压电效应；
图19a和19b分别示意性地说明由该晶体管的信道区上的应力增加区所产生的应力的影响的立体图和剖面图；
图20a和20b分别示意性地说明由该晶体管的信道区上的应力增加区所产生的应力的影响的立体图和剖面图；以及
图21示意性地说明根据本揭露实施例的包含晶体管的半导体结构。
具体实施方式
虽然本揭露是参照以下详细说明以及图式中的说明性实施例而叙述，需明白的是，以下详细说明以及图式并无将本揭露限制于所揭露特定实施例的意图，反之，所描述的实施例仅用于阐明在此所揭露标的的各种方面，其范围是由附加的权利要求书所定义。
本揭露提供其中设置有应力产生材料层的晶体管，该应力产生材料层可提供响应作用在该应力产生材料层的信号而变化的应力。该应力产生材料层可被设置成至少在信道区中提供应力，并且选择性地，在晶体管的源极区和/或漏极区中提供应力。由应力产生材料层所提供的应力响应作用在该应力产生材料层的信号而变化。在实施例中，应力产生材料可包含压电材料和/或电致伸缩材料，其中由该应力产生材料所提供的应力可通过电场的方式而被改变。在其它实施例中，应力产生材料可包含电流致伸缩材料(current-strictive material)，其中应力可通过流经应力产生材料的电流的方式而被改变。或者，该应力产生材料可包含磁致伸缩材料，其中应力可通过磁场的方式而被改变。
由于在晶体管信道区中的电荷载子迁移率，以及相对应地在导通状态中的晶体管所得到的信道区的传导性都可被该晶体管信道区中的半导体材料的应力所影响，同上所述可提供响应于作用在该应力产生材料上的信号而变化的的应力的应力产生材料层可允许在最终制程之后调整晶体管的效能。
本揭露更提供信道区设置在其中一个或多个伸长型半导体区中的晶体管，例如半导体鳍片，特别是鳍式场效应晶体管晶体管和/或三栅极晶体管，其中可提供可变应力的应力产生材料(例如压电材料)是利用将其设置在靠近晶体管信道处的方式而被整合在制造流程当中。应力产生材料可对晶体管的效能具有影响。
在硅化物形成后且接触形成前，压电盖层被设置在晶体管上，特别是在伸长型半导体区之中。施加在压电层上的电压可造成材料中的应力。该应力可将应变施加在晶体管的一个或多个伸长型半导体区中的一个或多个信道区上，因而改变晶体管效能。
当应力是压缩应力时，可改善P信道晶体管的效能并降低N信道晶体管的效能。当应力是拉伸应力时，可改善N信道晶体管的效能并降低P信道晶体管的效能。通过倒置沿着压电层所施加电压的极性，可以得到压缩应力与拉伸应力之间的切换。对于电子电路的适当设计而言，晶体管效能的调整可被用在建立现场可编程逻辑电路，其中该调整包含形成在一个或多个伸长型半导体线中的一个或多个信道区。
用在整合提供可变化应变的应变产生材料层(例如压电层)的概念也可被结合到其中使用取代栅极方法的制造流程中，该取代栅极方法是用来形成鳍式场效应晶体管或三栅极晶体管，或是其它具有形成在一个或多个伸长型半导体区中的一个或多个信道区的晶体管。在此实施例中，应力产生材料层也可在硅化物形成前沉积。一个或多个用于编程和/或施加电压到应力产生材料层的接头可用距离晶体管信道相对较大的距离设置在栅极电极的端点。
同上所述包含应力产生材料层的晶体管可提供的优点例如：改善晶体管匹配的机会，而由于高精确度匹配的晶体管通常要求严谨的布局规则，因此可提供节省布局空间和增加设计自由的机会。由于效能的改变尤其可以造成输出电流的改变，其也可以被用来做为改变晶体管电性行为的额外输入(除了施加在源极区、漏极区、栅极电极和晶体管形成在其上的衬底的电压)，或者也可用在存储器的应用，尤其可包含非易失性存储器的实现。
在实施例中，应力产生材料可以视触发信号而改变应力，并在该信号被移除时回到先前的应力值，因此基本上不会有应力滞后或只会有少量的应力滞后。所以，晶体管在导通状态中信道区的电传导性可依据施加在应力产生材料的信号而控制。在其它实施例中，应力产生材料可具有应力滞后，并且在信号被移除时停留在被改变的应力值。由此可知，晶体管在导通状态中信道区的传导性可通过施加信号到应力产生材料而切换。
本揭露并不受限在晶体管信道区之中所提供的应力是响应作用在应力产生材料层上的信号而改变的实施例。在其它实施例中，响应作用在应力产生材料层上的信号而改变的应力除了可被提供在晶体管之中外，也可被提供在电路组件的半导体区之中，例如，电阻器中所设置的半导体区。该可变化的应力可以改变半导体区中的电子和/或空穴的迁移率，使得半导体区本质上符合欧姆定律的电阻(欧姆电阻)响应作用在应力产生材料层的信号而变化。
在这样实施例中，应力产生材料可具有应力滞后(hystersis)，使得由信号所引发的欧姆电阻的变化的至少一部分可以在移除该信号后维持。在其它实施例中，基本上没有应力滞后或者只有少许应力滞后的应力产生材料可被用在提供一种欧姆电阻，该欧姆电阻可通过将信号施加在应力产生材料而被动态地控制。
在要求低频率的低干扰和/或高信号-干扰比的应用中，由于电阻器对于闪烁干扰(1/f干扰)较不敏感，可在该应用中使用该电阻器而非场效应晶体管。
以下，将配合参考附图描述更多实施例。
图1a示意性地说明制造场效应晶体管102的方法在一个阶段中的一种包含该场效应晶体管102的半导体结构100的剖面图。
该半导体结构100包含衬底101，其中，形成有该场效应晶体管102的源极区104、信道区103和漏极区105。沟槽隔离结构106(其可以是中空的沟槽隔离结构)可提供晶体管102和半导体结构100中其它电路组件(未图标)之间的电性隔离。
栅极结构108可设置在衬底101上并且可通过在信道区103和该栅极电极108之间设置栅极绝缘层107而与衬底101电性绝缘。该信道区103可设置在栅极电极下方，并在源极区104和漏极区105之间。
该源极区104、漏极区105和栅极电极108可个别包含硅化物部分109、110、111。在邻近该栅极电极108处，可设置由例如二氧化硅所形成的侧壁间隔件112以及使用和该侧壁间隔件112不同的材料(例如氮化硅)所形成的侧壁间隔件113。在一些实施例中，线层(未图标)可设置在侧壁间隔件112和栅极电极108之间，以及在侧壁间隔件113和侧壁间隔件112之间。
如图1a所示，半导体结构100可通过已知的制造程序所形成，该制造程序特别包含为了形成沟槽隔离结构106、栅极绝缘层107以及栅极电极108的已知的沉积、光刻、蚀刻和/或氧化等工艺。并且，可进行离子植入制程以将掺杂物材料引入到信道区103、源极区104和漏极区105之中，从而使该源极区104和漏极区105的掺杂不同于该信道区103的掺杂。利用侧壁间隔件112和/或侧壁间隔件113的离子吸附可以被用在源极区104和漏极区105中提供想要的掺杂分布。该掺杂分布尤其可包含源极延伸区和漏极延伸区，其中该源极延伸区和漏极延伸区可被设置在邻近信道区103处，并且如图1a所示，个别具有比剩余的源极区104和漏极区105较浅的深度。
在源极区104、栅极电极108以及漏极区105中的硅化物部分109、110、111可个别改善源极区104、栅极电极108以及漏极区105的电传导性。该硅化物部分109、110、111的形成可通过将如镍、铂和/或钨层的金属沉积到半导体结构100上方以及在源极区104、栅极电极108以及漏极区105中的金属和半导体层之间开始进行例如热激活的化学反应。未反应的金属可通过蚀刻制程的方式被移除。
本揭露并不受限在如图1a所示源极区104、栅极电极108以及漏极区105形成在块体半导体衬底101中的实施例。在其它实施例中，可采用绝缘体上半导体(semiconductor-on-insulator)的组构，其中该源极区104、信道区103以及漏极区105是形成在半导体层之中，该半导体层是通过例如可包含二氧化硅的电性绝缘材料层而从衬底晶圆分离。
图1b示意性地说明在制造程序的稍后阶段中的半导体结构100的剖面图。
在形成源极区104、漏极区105以及硅化物部分109、110、111之后，侧壁间隔件113可被选择性移除。在实施例中，该移除可通过反应离子蚀刻(RIE)制程的方式所完成，其中该RIE适用于将侧壁间隔件113的材料相对于侧壁间隔件112的材料选择性移除。在第一材料相对于第二材料的选择性蚀刻中，第一材料的蚀刻速率大于第二材料的蚀刻速率，使得第一材料比第二材料更快地被移除。
反应离子蚀刻是一种干式蚀刻制程，其中离子和自由基可通过反应物气体所产生的电子发光放电而提供。在半导体结构的表面上，会发生半导体结构100与该离子和/或自由基的材料之间的化学反应。另外，半导体结构100的表面可被高能离子轰击，其导致该表面的溅射。由于该化学反应以及该溅射，可将材料从半导体结构100的表面移除。
反应离子蚀刻制程的选择性可通过反应物气体的选择以及通过例如反应物气体压力和电子放电的电力等参数的调适所达成。为了选择性地移除侧壁间隔件113，可采用反应离子蚀刻制程使得该侧壁间隔件113(其例如可以是氮化硅)的材料能够以比半导体结构100的其它材料更快的蚀刻速率移除。
本揭露并不受限于如图1b所示完整移除该侧壁间隔件113的实施例。在其它实施例中，侧壁间隔件113的尺寸可被减少，而该侧壁间隔件113的部分则可保留在半导体结构100中。
在进一步实施例中，侧壁间隔件113可保留在半导体结构100中。
同上所述，将侧壁间隔件113完全或部分移除有助于在应力产生材料层(其形成将于以下说明)与信道区103之间提供较小的距离，如此一来有助于更加有效率地提供通过信道区103中的应力产生材料层所产生的应力。
电性绝缘层114可形成在半导体结构100上方。电性绝缘层可包含介电材料，例如二氧化硅、氮氧化硅和/或氮化硅，并可通过例如化学气相沉积和/或等离子增强化学气相沉积等沉积工艺的方式而形成。
底部应力控制电极115可形成在电性绝缘层114上。底部应力控制电极115可包含电性传导材料，例如氮化钛(TiN)或如钨(W)、金(Au)、铬(Cr)和铝(Al)等的金属。在纳入金属时用于形成底部应力控制电极115的方法可包含例如溅镀或脉冲激光沉积的物理气相沉积工艺和/或例如化学气相沉积和/或等离子增强化学气相沉积的化学沉积工艺。
在其它实施例中，底部应力控制电极115可包含电性传导氧化物，例如镧锶钴氧化物(La0.5Sr0.5CoO3)，简写为LSCO。在此实施例中，底部应力控制电极115可通过脉冲激光沉积的方式所形成，举例来说，在温度575℃并在150mTorr的氧气分压下大约2J/cm2的激光能量密度，如同例如在J.Wang等人所着“PMN-PT薄膜在同型边界周遭的组成控制和电性性质”，应用物理A-材料科学与工艺，第79期,第551-556页(2004年)中所述，此揭露在此并作参考文献。
在进一步的实施例中，底部应力控制电极115可包含硅化物。在该实施例中，该底部应力控制电极115的形成可包含通过化学气相沉积和/或等离子增强化学气相沉积的方式、沉积多晶硅层以及沉积例如镍、铂和/或钨的金属层在该多晶硅层上，举例来说，通过溅镀的方式、以及触发金属和多晶硅之间的化学反应，举例来说，通过退火制程的方式。此后，未反应的金属可通过蚀刻制程的方式被移除。
应力产生材料层116可被沉积在该底部应力控制电极115上方。应力产生材料提供响应作用在该应力产生材料上的信号而变化的应力。
应力产生材料116可包含电致伸缩材料。当以电场的形式所提供的信号作用在电致伸缩材料上时，可得到电致伸缩材料取决于电场强度的变形。该变形可与应力产生材料层116中的应力相关联，其可近似地与该电场强度的平方成比例。在一些应力产生材料层116包含电致伸缩材料的实施例中，该应力产生材料层可包含基于铅镁铌酸(Pb(Mg1/3Nb2/3)O3；简写为PMN)的陶瓷材料。PMN可具有相对小的应力滞后或基本上不具有应力滞后(例如参见Kenji Uchino所着，“陶瓷致动器的近期发展”，1996年智能材料、结构和MEMS座谈会，SPIE第3321卷(1998年)所述，此揭露在此并作参考文献)。当纳入PMN时形成应力产生材料层116的方法可包含脉冲激光沉积。
在实施例中，PMN的脉冲激光沉积可由如P.Verardi等人所着，“PZT模板层在脉冲激光沉积的Pb(Mg1/3Nb2/3)O3薄膜上的影响”，应用表面科学168(2000年)第340-344页所述进行，此揭露在此并作参考文献。尤其是，脉冲激光沉积制程可在温度大约500℃的含氧环境中于压力大约0.2mbar下大约25J/cm2的激光能量密度进行大约90分钟的时间。此后，半导体结构可在氧气压力大约800mbar下降温。该激光可以是操作在1064纳米并具有以大约10Hz的重复速率的Nd-YAG激光。在一些实施例中，包含Pb(ZrxTi1-x)O3(PZT)的模板层(其中x可以是大约0.53)可被设置在PNM层下方。PTZ的沉积可在温度大约400℃的氧气压力大约0.2mbar下进行大约40分钟。此后，可进行在大约0.2mbar的氧气压力下的冷却。
在其它实施例中，沉积制程的其它参数可被使用，并可通过例行实验的方式决定适当的参数。此外，可省略PZT模板层。
在进一步的实施例中，应力产生材料层116可包含压电材料。当以电场形式所提供的信号被施加在压电材料时，由于逆压电效应，可得到压电材料的变形和/或应力。通过该逆压电效应所得到的应力可以近似地与施加在压电材料的电场强度成比例。压电材料的实例可包含如锆钛酸铅、PZT(Pb(ZrxTi1-x)O3，其中x落在从大约0到大约1的范围，尤其落在从大约0.4到大约0.6的范围，例如大约0.5)或镧掺杂锆钛酸铅(PLZT)化合物(例如Pb0.83La0.17(Zr0.3Ti0.7)0.9575O3(PLZT17/30/70))的压电材料。当纳入PZT或PLZT时用来形成应力产生材料层116的方法可包含脉冲激光沉积。在一些实施例中，脉冲激光沉积制程的参数可对应至如上所述在形成该PZT模板层所采用的参数。
在进一步实施例中，应力产生材料层116可包含具有应力滞后的材料，其中响应于可以电场形式所提供的信号所提供的应力的至少部分可在移除该信号后维持。在该实施例中，层116的应力产生材料可包含弛豫铁电(例如[Pb(Zn1/3Nb2/3)O3](1-x)-[PbTiO3]x，即PMN-PT，其中x可以是大于0并小于大约0.5，特别是大于0.3并小于大约0.4，例如大约0.32、大约0.35或大约0.4)。
在应力产生材料层116包含PMN-PT的实施例中，应力产生材料层116的形成包含脉冲激光沉积制程，例如在J.Wang等人所着“PMN-PT薄膜在同型边界周遭的组成控制和电性性质”，应用物理A-材料科学与工艺，第79,551-556页(2004年)中所述的脉冲激光沉积制程，此揭露在此并作参考文献。
特别是，在应力产生材料层116包含PMN-PT的实施例中，可制造PMN-PT标的，其中定义PbTiO3相较于Pb(Mg1/3Nb2/3)O3的总量的参数x是根据应力产生材料层116期望的组成而选定，且其中可提供超量的Pb和Mg，以将由该脉冲激光沉积制程期间所造成的损失纳入考量。举例来说，可提供超量40%(原子)的Pb和超量35%(原子)的Mg。
使用上述的PMT-PT标的，可进行脉冲激光沉积制程。该脉冲激光沉积制程可在温度落在大约550℃到大约650℃的范围中，例如大约600℃的具有大约200mTorr压力的含氧环境中进行，并可采用落在大约1.5到大约2.5J/cm2的范围的激光能量密度。针对500nm厚的PMN-PT层，沉积时间可以是大约20分钟，并且当所提供的应力产生材料层116的厚度较小或较大时可采用更短或更长的沉积时间。
在应力产生材料层116沉积之后，可实施后退火，其中温度可被降到落在从大约450℃到大约550℃的范围中，例如大约500℃。而氧气压力增加到大约1bar。
在其它实施例中，可采用不同的沉积制程参数，其中该参数的适当值可通过例行实验的方式所决定。
当纳入其它例如PZN-PT的材料时，可使用类似的沉积制程以形成应力产生材料层116。
在进一步的实施例中，应力产生材料层116可包含取决于流经该层116(可谷(may-valley)半导体，例如锗)的电流安培数而提供应力的电流致伸缩材料。
在应力产生材料层116形成后，可形成顶部应力控制电极117。该顶部应力控制电极117的材料以及在形成该顶部应力控制电极117所采用的工艺可包含使用于底部应力控制电极115的材料和工艺。顶部应力控制电极117的材料不需要和底部应力控制电极115的材料完全相同。举例来说，在一个实施例中，底部应力控制电极115可包含镧锶钴氧化物，而顶部应力控制电极117可包含钨、氮化钛、金和/或铬。在其它实施例中，顶部应力控制电极117和底部应力控制电极115两者皆可包含氮化钛、例如是钨或上述其它金属的任何之一的金属、或上述的硅化物。其中，顶部应力控制电极117可以用基本上和底部应力控制电极115相同的材料所形成。
图1c示意性地说明在该制造流程的稍后阶段中半导体结构100的剖面图。
在形成顶部应力控制电极117之后，可进行用于移除底部应力控制电极115、应力产生材料层116和顶部应力控制电极117的部分的蚀刻制程。选择性地，电性绝缘层114也可被移除。
在该蚀刻制程中，底部应力控制电极115、应力产生材料层116和顶部应力控制电极117的部分，以及选择性地，源极区104、漏极区105和/或沟槽隔离结构106的部分上方的电性绝缘层114的部分可被移除，以个别暴露源极区104和漏极区105的部分，尤其是源极区104和漏极区105中的硅化物部分109和111的部分。该电性绝缘层114、底部应力控制电极115、应力产生材料层116、和邻近并在栅极结构上方的顶部应力控制电极117可保留在半导体结构100之中。
为了移除底部应力控制电极115、应力产生材料层116、顶部应力控制电极117以及选择性地，电性绝缘层114的部分，可采用光刻和蚀刻的工艺。特别是，覆盖除了那些将要被移除的应力控制电极115、应力产生材料层116、顶部应力控制电极117以及选择性地，电性绝缘层114的部分的半导体结构100的部分的掩膜可通过光刻的方式所形成。此后，可进行蚀刻制程，例如用于移除未被掩膜所覆盖的电性绝缘层114、底部应力控制电极115、应力产生材料层116和顶部应力控制电极117的部分的干蚀刻制程和/或反应离子蚀刻制程。在一些实施例中，蚀刻制程可以是使用电感耦合等离子反应离子蚀刻系统的深度反应离子蚀刻制程，该电感耦合等离子反应离子蚀刻系统的说明可见于J.Angus等人所着的“单晶PMN-PT压电材料的干式蚀刻”，其出版于“第24届微电子机械系统MEMS’11国际研讨会，墨西哥坎昆市(2011)”，此揭露在此并作参考文献。特别是，可使用包含在铬缓冲上的镍的掩膜。蚀刻制程可在包含Ar(大约92%)和C4F8(大约8%)的蚀刻气体中在温度落在从大约-20℃到大约60℃的范围中、偏压电力落在从大约100W到大约500W的范围中、RF源电力落在从大约500W到大约1200W的范围中以及压力落在从大约2mTorr到大约15mTorr的范围中进行。蚀刻制程的持续时间可根据将被移除的材料的厚度而选定。
在其它实施例中，可使用蚀刻制程的其它参数，而适当的参数可通过例行实验的方式所决定。
此后，可沉积介电材料118在半导体结构100上方，并可进行平坦化制程以得到基本上平坦的介电材料118表面。
介电材料118可包含二氧化硅、氮氧化硅和/或氮化硅并可通过化学气相沉积和/或等离子增强化学气相沉积工艺的方式所沉积。介电材料118的平坦化可包含化学机械研磨，其中半导体结构100相对于研磨垫而移动，并可涂布浆液在半导体结构100和研磨垫之间的接面。介电材料118的部分可由在浆液和介电材料118之间的化学反应和/或通过机械磨平而移除。
图1d和1e示意性地说明在制造程序的稍后阶段中半导体结构100的剖面图。图1d显示沿着如图1a至1c的相同平面的剖面图，而图1e显示沿着垂直于图1d平面的平面并通过图1d所示的线130的剖面图。因此，图1d显示沿着晶体管120长度方向的剖面图，而图1e显示沿着晶体管102宽度方向通过栅极电极108中心的剖面图。
可形成源极接触通孔119、栅极接触通孔120、漏极接触通孔121和应力控制接触通孔122、123在介电材料118之中。接触通孔119、120、121、122、123可通过用于在介电材料之中形成接触通孔的已知工艺的方式所形成，该已知工艺包含光刻和各向异性干蚀刻制程。
源极接触通孔119延伸穿过介电材料118到源极区104的硅化物部分109。栅极接触通孔120延伸穿过介电材料118、顶部应力控制电极117、应力产生材料层116、底部应力控制电极115和电性绝缘层114到栅极电极108中的硅化物部分110。漏极接触通孔121延伸穿过介电材料118到漏极区105中的硅化物部分111。应力控制接触通孔128延伸穿过介电材料118、顶部应力控制电极117和应力产生材料层116到底部应力控制电极115。应力控制接触通孔129延伸穿过介电材料118和顶部应力控制电极117。
在形成接触通孔119-123之后，衬垫层124可形成在接触通孔119-123的侧壁。衬垫层124可包含例如二氧化硅、氮氧化硅和/或氮化硅的电性绝缘材料，而该衬垫层124的形成可通过将衬垫层124材料基本上等向沉积在半导体结构100上方并进行各向异性蚀刻制程，以将该衬垫层124从底部接触通孔119-123以及选择性地从介电材料118的顶部表面的部分基本上移除。
衬垫层124有助于防止形成在栅极接触通孔120中的栅极接触126和应力控制电极115、117之间的电性接触，并有助于防止形成在应力控制接触通孔122中的应力控制接触128和顶部应力控制电极117之间的电性接触。栅极接触126、应力控制接触128和更多接触的形成将在以下说明。
在形成衬垫层124之后，接触通孔119-123可由例如是钨的金属的电性传导材料所填充。为了达到此目的，电性传导材料可通过已知的沉积工艺而沉积，而在接触通孔119-123外部的电性传导材料的部分可通过例如化学机械研磨制程的方式所移除。
在源极接触通孔119中的电性传导材料提供用于电性连接源极区104到半导体结构100中的其它电路组件的源极接触125，栅极接触通孔120中的电性传导材料提供用于电性连接栅极电极108到半导体结构100中的其它电路组件的栅极接触126，而漏极接触通孔121中的电性传导材料提供用于电性连接漏极区105到半导体结构100中的其它电路组件的漏极接触127。
应力控制接触通孔122中的电性传导材料提供用于电性连接底部应力控制电极115到半导体结构100中的其它电路组件的应力控制接触128。应力控制接触通孔123中的电性传导材料提供用于电性连接顶部应力控制电极117到半导体结构100中的其它电路组件的应力控制接触129。
此后，可形成包含层间介电材料以及接触通孔和填入有电性传导材料的沟槽的其它电性接触层(未图标)，以完成半导体结构100。
在一些实施例中，极化制程可在完成半导体结构100之后进行，以产生层116中应力产生材料的铁电极化。为了达到此目的，可施加电压在应力控制接触128和129之间。因此，可产生底部应力控制电极115和顶部应力控制电极117之间的电场。由于施加电场到应力产生材料层116，应力产生材料的铁电极化可对准该电场。尤其是，在应力产生材料116包含多晶硅铁电压电材料的实施例中，极化应力产生材料层116有助于得到或增加该应力产生材料层116的压电性质。
图2说明一种将在以下所使用的电路的电路符号，该电路包含晶体管，其相似于对照图1a至1e的上述晶体管102。
在图2的电路符号中，源极接触125、源极区104、信道区103、漏极区105、漏极接触127、栅极电极108和栅极接触126都是依据场效应晶体管的传统电路符号而显示。另外，所显示的虚线被画来表示电性连接到底部应力控制电极115的应力控制接触128以及连接到顶部应力控制电极117的应力控制接触129。
根据场效应晶体管的传统电路符号，源极区104(未图标于图2中)的箭头可被用于区隔p信道晶体管和n信道晶体管，其中，在n信道晶体管中箭头从信道区103指向源极接触125，而在p信道晶体管中箭头从源极接触125指向信道区103。
图3a和3b示意性地说明根据本发明另一实施例的半导体结构300的剖面图。图3b显示沿着和图3a示图中的平面垂直的平面并通过图3a所示虚线330的剖面图。图3a所示的剖面图是沿着和图3b示图中的平面垂直的平面并通过图3b所示虚线331。
半导体结构300包含场效应晶体管302，其中图3a所示的截面是沿着晶体管302的长度方向，而图3b所示的截面是沿着晶体管302的宽度方向。
半导体结构300的一些特征可对应于对照图1a至1e的上述半导体结构100的特征。为了方便起见，图3a和3b与图1a至1e中，相似的参考标号被用来表示相似的组件，而半导体结构300的组件特征可相对应到由相似参考标号所表示的半导体结构100的组件的特征。
半导体结构300包含衬底101，其中形成有晶体管302的源极区104、信道区103和漏极区105。沟槽隔离结构106提供晶体管302和半导体结构300中其它电路组件之间的电性绝缘。栅极电极108可形成在衬底101上方，并通过栅极绝缘层107和该衬底101电性绝缘。在源极区104、栅极电极108和漏极区105中可设置硅化物部分109、110和111。
侧壁间隔件112可设置在邻近栅极电极108处。在源极区104和漏极区105的形成中，可采用由不同于该侧壁间隔件112的其它材料所形成的额外侧壁间隔件，其相似于对照图1a的上述侧壁间隔件113。额外的侧壁间隔件可在之后通过上述蚀刻制程的方式完全或部分地移除。
应力产生材料层316可形成在源极区104、栅极电极108和漏极区105上方。应力产生材料层316可直接形成在源极区104、栅极电极108、二氧化硅侧壁间隔件112和漏极区105上，如图3所示。或者，相似于上述的层114的相对薄的电性绝缘材料层(未图标)可形成在应力产生材料层316下方以提供应力产生材料层316与源极区104、栅极电极108和漏极区105之间的电性绝缘。电性绝缘材料层可例如包含二氧化硅、氮氧化硅和/或氮化硅，并可通过化学气相沉积或等离子增强化学气相沉积的方式所形成。
在应力产生材料层316上，可形成顶部应力控制电极317。
应力产生材料层316的特征可对应于对照图1a至1e的上述应力产生材料层116的特征。尤其是，应力产生材料层316可包含电致伸缩、电流致伸缩或压电材料。顶部应力控制电极317的特征可相对应于对照图1a至1e的上述顶部应力控制电极117的特征。
为了形成应力产生材料层316和顶部应力控制电极317，可采用的工艺可相对应于在形成上述应力产生材料层116和顶部应力控制电极117的工艺。
在图3a和3b的实施例中，可省略图1a至1e实施例所提供的底部应力控制电极115。作用在应力产生材料层316的电场可通过施加电压在栅极电极108和顶部应力控制电极317之间所提供。
在顶部应力控制电极317上方，可形成并平坦化介电材料层118，例如通过化学机械研磨制程的方式。在介电材料层118中，可形成源极接触通孔119、栅极接触通孔120、漏极接触通孔121和应力控制接触通孔122。
在源极接触通孔119中，可形成源极接触125。在栅极接触通孔120中，可设置栅极接触126。在漏极接触通孔121中，可设置漏极接触127，而应力控制接触128可设置在应力控制接触通孔122中。在源极接触通孔119、栅极接触通孔120、漏极接触通孔121和应力控制接触通孔122的侧壁上，可形成电性绝缘材料的衬垫层124。
应力产生材料层316和顶部应力控制电极317可延伸超出基本上整个场效应晶体管302，如图3a和3b所示。在其它实施例中，可进行蚀刻制成以移除源极区104的部分上方的应力产生材料层316和顶部应力控制电极317的部分、漏极区105和沟槽隔离结构106的部分，其相似于图1a至1e实施例中层115、116、117的蚀刻。在该实施例中，在完成的场效应晶体管302中，应力产生材料层316和顶部应力控制电极317可延伸超出栅极电极108的顶表面和侧表面以及邻近栅极电极108的源极区104和漏极区105的部分，其相似于图1d中所示的应力产生材料层116和顶部应力控制电极117。
在场效应晶体管302中，信道区103中的应力可通过施加电场到应力产生材料层316而控制。其可通过在栅极接触126和应力控制接触128施加不同电压而达成，使得电压施加在栅极电极108和顶部应力控制电极316之间。
相似于对照图1a至1e的上述实施例，在形成场效应晶体管302之后，可进行应力产生材料层316的极化。其可通过在栅极接触126和应力控制接触128之间施加电压所达成，其中该应力控制接触128适配以在应力产生材料层316中提供足以使应力产生材料层316铁电极化的电场。
图4显示使用在包含晶体管的电路的电路图中的示意性电路符号，其中该晶体管的特征相对应于晶体管302的特征。
在电路符号中，源极接触125、源极区104、信道区103、漏极区105、漏极接触127、栅极电极108和栅极接触126都是依据场效应晶体管的传统电路符号而显示。另外，应力控制接触128是由虚线所表示。相似于场效应晶体管的传统电路符号，可画出在显示源极区(未图标于图4中)的线条的箭头，其中该箭头的方向可被用于区隔n信道晶体管和p信道晶体管。
更多的实施例将对照图16至20而叙述。为了方便起见，图16至20与图1a至1e、3a和3b中，相似的参考标号被用来表示相似的组件。除非另有阐明，图16至20中所示的组件可具有特征相对应到在图1a至1e和/或图3a和3b中由相似参考标号所表示的组件的特征，并且其可采用相似的方法以形成。
图16显示根据本发明实施例的半导体结构1600的立体图。
半导体结构1600包含晶体管1602。该晶体管1602包含伸长型半导体区1603，其可包含例如硅的半导体材料。伸长型半导体区1603可形成在具有对照图1a至1e以及3a和3b的上述特征的衬底101上。尤其是，该衬底可以是块体半导体衬底或绝缘体上硅(silicon-on-insulator)衬底，而该伸长型半导体区1603可包含鳍片从该衬底突出或形成在跟衬底上的半导体。
衬底可具有厚度方向1604(图16的立体图中的垂直方向)、与该厚度方向1604垂直的第一水平方向1605(在图16的立体图中由前延伸到后)、与该厚度方向1604和该第一水平方向1605垂直的第二水平方向1606(在图16的立体图中由左延伸到右)。伸长型半导体区1603的长度方向可沿着第一水平方向1605延伸，该伸长型半导体区1603在厚度方向1604和第二水平方向1606的延伸小于该伸长型半导体区1603在第一水平方向1605的延伸。
晶体管1602还包含形成在伸长型半导体区1603上方的栅极电极108，并且该栅极电极108可通过具有对照图1a至1e以及3a和3b的上述特征的栅极绝缘层107与该伸长型半导体区1603分离。在实施例中，栅极电极108可包含多晶硅。侧壁间隔件112可设置在邻近栅极电极108处。
在伸长型半导体区1603中，可设置源极区104、信道区103(图17b、17c、20a和20b)和漏极区105(图17b、17c、20a和20b)，其中该信道区103可设置在栅极电极108下方。源极区104和漏极区105可设置在栅极电极108的相对两侧，沿着第一水平方向1605间隔分开。
在一些实施例中，晶体管1602还可包含个别设置在源极区104和漏极区105上方的凸起源极区(未图标)和凸起漏极区(未图标)。凸起源极区和凸起漏极区可包含例如硅的半导体材料，并可通过选择性外延生长制程的方式所形成，其中该选择性外延生长制程是在栅极电极108和侧壁间隔件112形成后所进行。
栅极电极108可设置在信道区103的两个相对侧(在图16和17a的立体图和图17c的剖面图中是在伸长型半导体区1603的左边和右边；而在图19b和20b的剖面图中是在信道区103的上方和下方)，沿着第二水平方向1606间隔分开。另外，栅极电极108可设置在信道区103的第三侧(在图16和17a的立体图和图17b和17c的剖面图中是在伸长型半导体区1603的顶部)，如图16至20b所示。因此，晶体管1602可以是鳍式场效应晶体管晶体管，其中栅极电极108设置在信道区103的两侧上其侧向地与彼此间隔分离，或者，晶体管1602可以是三栅极晶体管，其中栅极电极108设置在信道区103的三侧上。
本揭露不受限于晶体管1602包含单一个伸长型半导体区1603的实施例。在其它实施例中，晶体管1602可具有多个伸长型半导体区1603，其各自包含源极区104、信道区103和漏极区105，其中栅极电极108设置在伸长型半导体区1603的两或三侧上。该多个伸长型半导体区的长度方向可基本上与彼此平行，并可沿着第一水平方向1605延伸。
上述的特征可个别根据形成鳍式场效应晶体管和三栅极晶体管的传统工艺而形成，尤其是，传统工艺包含图案化衬底101和/或用于形成伸长型半导体区1603而设置在其上的半导体层的部分。举例来说，通过光刻和蚀刻以及用于形成栅极绝缘层107、栅极电极108和侧壁间隔件112的沉积、蚀刻和光刻的制程等方式。源极区104和漏极区105可通过离子布植的方式所掺杂。
图17a示意性地说明在制造程序的稍后阶段中的晶体管1602的立体图。图17b和17c示意性地说明通过栅极电极108中心的剖面图。图17b显示沿着平行于第一水平方向1605和垂直方向1604的平面的剖面图，图17c显示沿着平行于第二水平方向1606和垂直方向1604的平面的剖面图。为了不要模糊其它特征，在图17a的立体图中，将于以下内容更加详细说明的介电材料118是以透明的方式呈现。
在一些实施例中，硅化物区109、111和110可形成在源极区104、漏极区105，以及选择性地，在栅极电极108中。硅化物区109、110和111的特征可相对应于对照图1a至1e、3a和3b的上述特征，并且可采用相同或相似的方法而形成。
应力产生材料层116可形成在晶体管1602上方。应力产生材料层116的特征可相对应于对照图1a至1e、3a和3b的上述层116和316的特征，并且可使用相同或相似的方法而形成。尤其是，应力产生材料层116可包含压电和/或电致伸缩材料。应力产生材料层116可在形成硅化物区109、110和111于源极区104、漏极区105和/或栅极电极108之中后所形成。
在一些实施例中，电性绝缘层114和具有对照图1a至1e的上述特征的底部应力控制电极115可形成在应力产生层116下方，而对照图1a至1e的上述顶部应力控制电极117可形成在应力产生材料层116的上方。
在其它实施例中，可省略底部应力控制电极115，以及选择性地，也省略该底部应力控制电极115下方的电性绝缘材料层114，如同对照图3a和3b的内容所述。并且，只设置相似于对照图3a和3b的顶部应力控制电极317的顶部应力控制电极。
具有对照图1a至1e、3a和3b的上述特征的介电材料118可形成在半导体结构1600上方。在介电材料118中，可形成提供电性连接到源极区104的源极接触125，提供电性连接到栅极电极的栅极接触126，以及提供电性连接到漏极区105的漏极接触127，同样地可形成提供电性连接到顶部应力控制电极117和底部应力控制电极115(如果存在的话)的一个或多个应力控制接触128、129。源极接触125、栅极接触126、漏极接触127和一个或更多的应力控制接触128、129的特征可如同对照图1a至1e、3a和3b的上述特征。特别是，接触125至129的每一个都可设置在相对应的多个接触通孔119至123的其中一个之中，并且衬垫层124可设置在用于提供接触125至129的电性绝缘的接触通孔119至123的每一个的侧壁。
为了形成介电材料118和接触125、126、127、128、129，可采用对照图1a至1e、3a和3b的上述方法。在实施例中，一个或多个应力控制接触128、129可以距离信道区103相对大的距离设置在栅极电极108的端部，如图17a和17c所示。
在采用底部应力控制电极115和顶部应力控制电极117的实施例中，可使用如图2所示的电路符号来表示电路图中的晶体管1602。在只有使用顶部应力控制电极的实施例中，可使用如图4所示的电路符号来表示晶体管1602。
图18说明压电效应的原理。当应力产生材料层116包含压电材料时，施加电压于该应力产生材料层116可偏移局部电荷使得正电荷(Q+)的中心以及负电荷(Q-)的中心偏移。材料层116中可产生偶极和应力。材料的空间范围改变，因而可施加应变到邻近材料，尤其是施加到信道区103。取决于电压施加的位置，其极性和磁性、应力的正负、方向和振幅可被改变。
应力可施加应变到信道区103，因而改变晶体管1602的效能。如图19a和19b所示，在晶体管1602是p信道晶体管的实施例中，作用在信道区103的压缩应力可增加该晶体管1602的效能，而如图20a和20b所示，在晶体管1602是n信道晶体管的实施例中，拉伸应力可增加该晶体管1602的效能。
图19a和20a显示的立体图相似于图17a、19b和20b所显示沿着平行第一水平方向1605和第二水平方向1606的水平平面1607的剖面图。平面1607在顶部应力控制电极117的部分的水平面上方，其中该顶部应力控制电极117不位在伸长型半导体区1603和/或栅极电极108上方，并且平面1607通过该伸长型半导体区1603和该栅极电极108。因此，平面107相交于在伸长型半导体区1603和栅极电极108的侧壁电性绝缘层114、底部应力控制电极115、应力产生材料层116和顶部应力控制电极117的部分。在图19a中，箭头1608示意性地表示应力产生材料层116的扩张。在图19b中，箭头1609示意性地表示由应力产生材料层116的扩张1608所导致的作用在晶体管1602的信道区103的施力，其导致信道区103的压缩应力。
在图20a中，箭头1610示意性地表示应力产生材料层116的收缩。在图20b中，箭头1611示意性地表示由应力产生材料层116的收缩1610所导致的作用在信道区的施力，其导致信道区103的拉伸应力。
图19a和19b所示情形与图20a和20b所示情形的切换可通过反转施加在应力产生材料层116的电压的极性所达成。为了电子电路的适当设计，可使用晶体管1602的效能调变建立现场可编程逻辑电路。
图21示意性地说明根据本发明实施例包含晶体管2102的半导体结构2100的剖视图。为了方便起见，在图21、16至20b、1a至1e、3a和3b中，相似的参考标号被用来表示相似的组件。除非另有阐明，图21中所示的组件可具有特征相对应到在图1a至1e、图3a和3b以及/或图16至20b中由相似参考标号所表示的组件的特征，并且其可采用相似的方法以形成。
晶体管2102可包含衬底101和可包含硅的伸长型半导体区1603。在伸长型半导体区1603中，可以设置可包含硅化物区109的源极区104、信道区103和可包含硅化物区111的漏极区105。该硅化物区109和111可包含硅化镍(NiSi)。栅极电极108可形成在信道区103的上方，而侧壁间隔件112可形成在邻近栅极电极108处。晶体管2102可进一步包含应力产生材料层116，例如压电层、介电材料层118(如SiN)、源极接触125和漏极接触127。该源极接触125和漏极接触127可包含铝和钛的合金(AlTi)。
晶体管2102可进一步包含设置在应力产生材料层116的相对侧的底部应力控制电极115和顶部应力控制电极117，并且其可被用来施加电压到应力产生材料层116。底部应力控制电极115的电性绝缘可通过设置在底部应力控制电极下方的电性绝缘材料层114而提供。顶部应力控制电极117的电性绝缘可通过介电材料118而提供。应力控制电极115、117和源极与漏极接触125、127之间的电性绝缘可通过在形成有源极接触125和漏极接触127的接触通孔的侧壁设置衬垫层124而提供。
在其它实施例中，可省略底部应力控制电极115和/或电性绝缘层114，并且只设置顶部应力控制电极，其相似于上述图3a和3b的实施例的顶部应力控制电极317。
栅极电极108可包含金属，例如铝和钛的合金(AlTi)。栅极绝缘层107可设置在栅极电极108和伸长型半导体区1603之间。栅极绝缘层107可包含具有介电常数高于二氧化硅的高k材料以及功函数调整金属2103。举例来说，镧(La)或铝(Al)可设置在栅极绝缘材料107和栅极电极108之间。
晶体管2102可通过习知的取代栅极工艺所形成，其中可形成相似于上述栅极电极108的多晶硅虚拟栅极电极。虚拟栅极电极，以及选择性地，在该虚拟栅极电极下方的虚拟栅极绝缘层可在稍后移除。接着，可形成栅极绝缘层、功函数调整金属2103和金属栅极电极108。可设置应力产生材料层116、顶部应力控制电极117，以及选择性地，底部应力控制电极115和电性绝缘材料层114，以取代传统的蚀刻停止层，其用于蚀刻为了形成源极接触125和漏极接触127所采用的接触通孔。
用于形成晶体管2102的方法的一些特征可相对应于形成对照图16至20b的上述晶体管1602的特征，其中可根据晶体管2102的制程并通过取代栅极工艺的方式而进行改变。举例来说，可根据习知的取代栅极工艺进行用于形成接触125和127的制程的整合。
在对照图21的上述实施例中，应力产生材料层116可在形成硅化物区109和111之前或之后沉积。
在图21所示的晶体管2102中，上述的栅极接触已被省略。栅极电极108可电性连接到其它电路组件而不需使用包含填充有电性传导材料的接触的栅极接触。举例来说，栅极电极108可和邻近晶体管中具有栅极接触的栅极电极一体形成。在其它实施例中，栅极接触可设置在晶体管2102中。
本揭露不受限于如同上述应力产生材料层116和136提供响应于作用在应力产生材料上的电场或电流而改变的应力的实施例。在其它实施例中，应力产生材料可具有磁致伸缩材料，其提供响应于作用在应力产生材料上的磁场而改变的应力。在此实施例中，应力产生材料层可包含铁磁材料，例如金属，如铁、镍或钴、合金，例如铽和铁，像是TbFe2、或是铽、镝和铁的合金，例如Tb0.3Dy0.7Fe2(其又被称作“Terfenol-D”)。用于形成包含上述磁致伸缩材料的应力产生材料层的工艺包含溅镀和脉冲激光沉积。
包含具有磁致伸缩材料的应力产生材料层的晶体管可具有对照图1a至1e、3a、3b以及16至21的上述组构，然而，不需要设置例如应力控制电极115、117和317的应力控制电极，也不需要设置例如应力控制接触128和129的应力控制接触。取而代之的，电性绝缘材料层可设置在磁致伸缩材料层的上方和/或下方，以在磁致伸缩材料层和半导体结构的其它组件之间提供电性绝缘，尤其是在磁致伸缩材料层和晶体管的源极区、栅极电极和漏极区之间。该电性绝缘层有助于防止磁致伸缩材料层所导致的电性短路(electrical shortcut)，尤其是在磁致伸缩材料是电性传导的实施例中。
图5显示说明当施加固定栅极电压在源极区104和栅极电极108之间时，n信道晶体管的输出电流和对于施加在晶体管的漏极区105和源极区104之间的漏极-源极电压之间依附关系的示意图，其中该n信道晶体管可具有对应于对照图1a至1e的上述晶体管102的组构、对应于对照图3a和3b的上述晶体管302的组构、或对照图16至21的上述组构。
水平坐标轴501表示漏极-源极电压，而垂直坐标轴502表示输出电流。曲线503示意性地说明在信道区103中不具应力时，输出电流和对于漏极-源极电压之间的依附关系。该输出电流随着增加的正向漏极-源极电压而增加，其中在相对小的漏极-源极电压中可得到相对陡峭的增加，而在相对大的漏极-源极电压中可得到相对较小的斜率。
曲线504示意性地显示在信道区103中具有拉伸应力时，输出电流和对于漏极-源极电压之间的依附关系。拉伸应力可增加信道区103中电子的迁移率，从而得到较大的输出电流。曲线5054示意性地显示在信道区103中具有压缩应力时，输出电流和对于漏极-源极电压之间的依附关系。压缩应力可减少信道区103中电子的迁移率，从而得到较小的输出电流。
输出电流也取决于施加在晶体管的栅极电极108和源极区104之间的电压。在n信道晶体管的情况中，输出电流随着增加的栅极电压而增加，其对应于晶体管从截止状态切换到导通状态。当施加相对小的栅极电压到n信道场效应晶体管时，n信道场效应晶体管可进入截止状态，并且可在施加相对高的栅极电压时进入导通状态。
在p信道晶体管的情况中，通常施加负电压在晶体管的漏极区105和源极区104之间，使得源极区104的电位大于漏极区105。并且，在p信道晶体管中，输出电流取决于信道区103中的空穴迁移率。当压缩应施加在信道区103中时可增加空穴迁移率，而当拉伸应力施加在信道区103中时可减少空穴迁移率。因此，在p信道晶体管中，信道区103中的拉伸应力可减少输出电流，而信道区中的压缩应力可增加晶体管的输出电流。
再者，在p信道晶体管的情况中，增加施加在晶体管的栅极电极和源极电极之间的栅极电压可减少晶体管的输出电流，其相对应于将该晶体管从导通状态切换到截止状态。当施加相对小的栅极电压时，p信道场效应晶体管可进入导通状态，而在施加相对高的栅极电压时则进入截止状态。
在如同上述对照图1a至1e、3a、3b和16至21的包含应力产生材料层的晶体管中，由应力产生材料层所提供的晶体管信道区103中的应力可在支持晶体管的操作方式下而改变。尤其是，在n信道晶体管中，当晶体管进入导通状态时，信道区103中可提供相对强的拉伸应力，使得在导通状态中可得到相对高的输出电流，而当该晶体管进入截止状态时，信道区中可提供较小的拉伸应力、基本上不提供应力或是提供压缩应力。
在p信道晶体管中，当晶体管进入导通状态时，可在信道区103中提供较小的压缩应力，而当该晶体管进入截止状态时，可在信道区103中提供较小的压缩应力、基本上不提供应力或是提供拉伸应力。
在对照图1a至1e或16至21的上述采用了两个应力控制电极晶体管102中，可通过控制施加在应力控制接触128和129之间的电压而支持晶体管102、1602和2102的操作。当晶体管102、1602和2102的栅极电压改变以将晶体管102在导通状态和截止状态之间切换时，施加在应力控制接触128和129之间的电压也可改变以改变晶体管102、1602和2102的信道区103中的应力。
在对照图3a至3e或16至21的上述采用了单一个应力控制电极晶体管302中，可通过改变施加在栅极电极108和顶部应力控制电极317之间的电压而支持晶体管302、1602和2102的操作。当晶体管302、1602和2102在导通状态和截止状态之间切换时，由于施加在栅极电极的电压改变，即使顶部应力控制电极317维持在基本上相同的电压，作用在晶体管302、1602和2102的信道区103附近中的应力产生材料层316上的电场仍可改变。因此，在晶体管302、1602和2102中，当晶体管302、1602和2102在导通状态和截止状态之间切换时，即使顶部应力控制电极317维持在基本上恒定的偏压或者接地，仍然可达到晶体管302、1602和2102的信道区103中的应力变化。
施加在晶体管102、1602和2102中应力产生材料层116的电场强度(其取决于施加在晶体管102、1602和2102中底部应力控制电极114和顶部应力控制电极117的电压)以及施加在晶体管302、1602和2102中应力产生材料层316的电场强度(其取决于施加在晶体管302、1602和2102中栅极电极108和顶部应力控制电极317的电压)可个别根据应力产生材料层116和应力产生材料层316的材料性质而选定，并且可根据在晶体管103的信道区中想要设置的应力而选定。
在实施例中，应力产生材料可以是基本上没有应力滞后或只提供小量应力滞后的材料。因此，在晶体管103的信道区中所提供的应力基本上和晶体管的操作历程无关。所以，信道区103中的应力可根据晶体管的电流状态以有助于支持晶体管操作(例如改善晶体管的切换速度)的方式所提供。
在其它实施例中，具有应力滞后的应力产生材料可设置在对照图1a至1e和16至21的上述晶体管102、160和2102的应力产生材料层116中，或者可设置在对照图3a和3b的上述晶体管30的应力产生材料层316中。
图6显示说明应力滞后的示意图600。水平坐标轴601表示施加在具有应力滞后(例如PMN-PT)的应力产生材料的电场强度，而垂直坐标轴602表示由应力产生材料层所施加的应力，其也和应力产生材料层的应变(变形)相关联。
在示意图600中，电场的负向和正向值可被用来表示电场方向。电场的负向值相对应于场线以第一方向延伸的电场，而电场的正向值相对应于场线以和第一方向相反的第二方向延伸的电场。
假设施加相对强的负电场在应力产生材料层(例如在点608)，可个别得到相对强的负向或压缩应力。假设，从相对强的负电场开始减少电场的绝对值，则应力产生材料层所提供的应力可根据曲线603的分支604而变化。尤其是，当电场近似于零时，可得到应力产生材料层的残余应力607。
当正电场在之后施加时，可得到应力产生材料层的较弱压缩应力。在相对高的电场正向值(例如在点609)处，可得到相对弱的压缩应力或者基本上完全没有压缩应力。
假设，从点609开始减少电场的强度，则应力产生材料层所提供的应力可根据曲线603的分支605而变化。尤其是，假设从相对强的电场正向值开始将电场强度减少到基本为零，则可得到相对弱的残余压缩应力606。从相对弱的残余压缩应力606开始，通过施加相对强的负电场可得到应力产生材料层的实质压缩应力。
因此，由应力产生材料层所提供的应力可取决于施加在应力产生材料层的电场历程。如图6所示，取决于是否曾经将正或负电场施加在应力产生材料层，即使不再施加电场，仍可个别得到不同的残余应力606或607。并且，该残余应力的特定值和曾经所施加的电场的特定正向或负向值有关。
由此可知，设置具有应力滞后的应力产生材料层可通过施加电场到该力产生材料层而能够改变该应力产生材料层所提供的应力，而当不再施加该电场时，可维持由该应力产生材料层所提供的应力的至少一部分。
曲线603说明由应力产生材料层所提供的应力和施加在该应力产生材料层的电场之间的依附关系并不一定具有如图6所示的形状。举例来说，假设施加相对强的正电场，则由应力产生材料层所提供的应力不一定要近似于零。在其它实施例中，当施加相对强的正电场时，可提供相对强的正向或拉伸应力。在此实施例中，当存在相对强的负电场时，所得到的应力可以是负向的或者近似于零。在其它实施例中，当施加相对强的负电场时，可提供相对强的正向或拉伸应力，而若施加正电场则可个别得到负向或压缩应力。或者，当施加正电场时，可得到基本上为零的应力。
由应力产生材料层所提供的应力的特别依附关系可取决于该应力产生材料是由何种材料所形成的，同样地也可取决于沉积制程的参数、应力产生材料层的极化，尤其是取决于施加在被极化的应力产生材料层的电场方向。举例来说，可参见T.Wu等人所着“单晶铁电(011)[Pb(Mg1/3Nb2/3)O3](1-x)-[PbTiO3]x(PMN-PT,x≈0.32)中区域设计的可切换应变状态”J.应用物理，109，124101(2011)，此揭露在此并作参考文献。
包含具有应力产生材料层的电路的实施例将在以下内容中说明。
图7显示根据本发明实施例的电路700的示意性电路图。
电路700包含电流镜电路701。电流镜电路701包含晶体管702和晶体管703，在实施例中，该晶体管702和晶体管703可以是n信道场效应晶体管。晶体管702可以是包含原极区704、漏极区706和栅极电极705的传统场效应晶体管。在实施例中，晶体管702可包含具有形成在源极区704、漏极区706和/或栅极电极705上方的内部应力的材料层。该具有内部应力的材料层可在晶体管702的信道区中提供基本上恒定的应力。在其它实施例中，晶体管702的信道区基本上可不受应力。
晶体管703可以是具有特征相对应于对照图3a和3b的上述晶体管302或对照图16至21的上述晶体管1602和2102的特征的晶体管。尤其是，晶体管703可包含相似于源极区104的源极区707、相似于漏极区105的漏极区709和相似于栅极电极108的栅极电极708。
并且，晶体管703包含应力产生材料层，该应力产生材料层在晶体管703的信道区中提供响应于作用在应力产生材料上而变化的应力。应力产生材料层可包含具有如图6所述的上述应力滞后的材料。应力产生材料层的其它特征可相对应于上述应力产生材料层316的特征。
晶体管703进一步包含相似于应力控制接触128的应力控制接触710，其可连接到相似于晶体管302、1602和2102的顶部应力控制电极317的应力控制电极。由应力产生材料层所提供的应力可响应于施加在应力产生材料上由电场形式所提供的信号而变化，其中该电场可通过将电压差施加在晶体管703的栅极电极708和应力控制接触710之间而产生。
电路图700还包含校准电路713。
校准电路713可以是电性可连接到电流镜电路701输入端点711和输出端点712以及电性可连接到晶体管703的应力控制接触710。
校准电路713可电性连接到输入端点711、输出端点712和应力控制接触710以校准电流镜电路701，其将于以下内容说明。在校准该电流镜电路701之后，校准电路713可与输入接点711、应力控制接触710和输出端点712电性中断，而输入端点711和输出端点712可和电路700的其它组件(未图标)电性连接。为了将校准电路713与输入端点711和输出端点712连接和中断，电路700可包含传送栅极电路。
在实施例中，电路700可包含多个相似于电流镜电路701的电流镜电路，而校准电路713可以是交替地与各个电流镜电路连接。因此，电路700中的其它电流镜电路可以在电流镜电路701的校准之前或之后校准。
在电流镜电路701中，晶体管702和703的栅极电极705和708可与彼此电性连接，并可电性连接到输入端点711。晶体管702和703的源极区704和707可电性连接到接地。
电流镜电路701包含由输入端点711、晶体管702和晶体管702的源极区704的连接所提供的输入电流路径到接地。另外，电流镜电路701包含由输出端点712、晶体管703和晶体管703的源极区707的连接所提供的输出电流路径到接地。因此，施加到输入端点711的电流流经输入电流路径，而施加到输出端点712的电流流经输出电流路径。
假设电流施加到输入端点711，则该电流流经晶体管702的漏极区706、信道区和源极区704。由于晶体管702的栅极电极705和输入端点711之间电性连接到晶体管702的漏极区706的连接，可得到晶体管702对应于施加在输入端点711的电流的栅极电压。由于晶体管702和703的栅极电极705和708之间的电性连接，晶体管702的栅极电压也可施加在晶体管703的栅极电极708。因此，从输出电流路径所流出的电流可通过施加在输入端点711的电流所控制。
假设晶体管702和703的特性基本上相同，则流经晶体管702的电流和流经晶体管703的电流基本上相同。假设晶体管702和703具有不同特性，流经输入端点711和晶体管702的电流和流经输出端点712和晶体管703的电流可能不同。在给定流经输入端点711的电流下，流经输出端点712的电流和晶体管703例如晶体管信道区宽度的特性有关，而其也和晶体管703的信道区中的应力有关。
在一些实施例中，电流镜电路701可被适配以提供基本上相同的经过输入端点711和输出端点712的电流。在此实施例中，晶体管703可形成有具有宽度基本上相同于晶体管702的信道区宽度的信道区。在其它实施例中，电流镜电路701可被适配以提供经过输出端点712的电流，该电流近似等于倍频系数(multiplication factor)和流经输入端点711电流的乘积。在此实施例中，晶体管703的信道区宽度可近似等于倍频系数和晶体管702的信道区宽度的乘积。举例来说，为了提供近似流经输入端点711的电流的两倍的经过输出端点712的电流，晶体管703的信道区宽度可近似于晶体管702信道区宽度的两倍。
由于电路700的制造程序的公差，流经输出端点712的电流和流经输入端点711的电流之间的比值可能不同于倍频系数。为了补偿此偏移，电流经电路701的校准可通过校准电路713的方式所进行，其将于以下内容中详细说明。
为了进行电流镜电路701的校准，校准电路713连接到输入端点711、输出端点712和应力控制接触710。接着，校准电路713施加电流到输入端点711并施加电压到输出端点712。校准电路713侦测流经输入端点711的电流和流经输出端点712的电流之间的比值和倍频系数之间的差异，并响应于所侦测到的电流差异施加电压到应力控制接触710，从而减少电流差异。
在实施例中，校准电路713可包含比较器。该比较器可具有非反相输入和反相输入以及输出。该比较器可被适配以在假设施加在非反相输入的电压大于施加在反相输入的电压时提供正向输出电压，并可在假设施加在非反相输入的电压小于施加在反相输入的电压时提供负向输出电压。
比较器的输出可电性连接到晶体管703的应力控制接触710。校准电路可具有用于施加电压到该比较器的非反相输入的电路，其中该电压代表流经电流镜电路701的输入端点711的电流。另外，校准电路713可包含用于施加电压到该比较器的反相输入的电路，其中该电压代表流经电流镜电路701输出端点712的电流和倍频系数之间的比值。尤其是，在想要的电流镜电路701输出电流等同于电流镜电路711的输入电流的实施例中，可施加代表流经该输出端点712的电流的电压到该比较器的反相输入。
因此，当流经输入端点711的电流和流经输出端点712的电流与倍频系数之间的比值之间的差异大于零时，比较器的输出为正电压，而当电流差异为负时比较器的输出为负电压。
施加在晶体管703的应力控制接触710的比较器输出电压是由晶体管703的信道区中晶体管703的应力产生材料层所提供。
在晶体管703是如图7所示的n信道晶体管的实施例中，晶体管703的应力产生材料层可被适配，使得当正电压施加在应力控制接触710时晶体管703的信道区中可提供较大的拉伸应力以及/或者，减少信道区703中的压缩应力；而当负电压施加在应力控制接触710时，晶体管703的信道区中的拉伸应力减少以及/或者，信道区703中可提供较大的压缩应力。其可通过适当选择晶体管703中应力产生材料层的材料和/或通过适当选择沉积应力产生材料中所采用的参数和/或通过适当极化上述应力产生材料层而达成。
n信道晶体管的信道区中拉伸应力的增加和/或压缩应力的减少可增加在给定栅极电压下所得到的晶体管输出电流。由此可知，通过施加正电压到晶体管703的应力控制接触710，可增加电流镜电路701流经输出端点712的输出电流，而通过施加负电压到晶体管703的应力控制接触710，可减少电流镜电路701流经电流镜702的输出端点712的输出电流。
因此，通过施加比较器的输出到应力控制接触710，可减少输入电流以及输出电流与倍频系数之间的比值之间的电流差异绝对值。所以，可减少晶体管702和703之间不匹配的缺陷，使得电流镜电路701的输出电流和电流镜701的输入电流之间的比值能够与倍频系数有较佳的一致性。
本揭露不受限于比较器的非反相输入接收代表输入电流的电压以及比较器的反相输入接收代表输出电流和倍频系数之间比值的电压的实施例中。在其它实施例中，代表输出电流和倍频系数之间比值的电压可施加在非反相输入，而代表输入电流的电压可施加在反相输入。
因此，在假设正电压施加在应控制接触710时晶体管703的应力产生材料层提供较小拉伸应力和/或较大压缩应力，且假设负电压施加在应力控制接触710时应力产生材料层提供较大拉伸应力和/或较小压缩应力的实施例中，可改善晶体管702和703的匹配。
并且，本揭露不受限于晶体管703的组构对应于对照图3a和3b的上述晶体管302的组构或者对应于对照图16至21采用单一个应力控制电极的上述组构的实施例。在其它实施例中，晶体管703的组构对应于对照图1a至1e的上述晶体管102的组构或者对应于对照图16至21采用两个应力控制电极的上述组构，其中顶部应力控制电极和底部应力控制电极可个别设置在应力产生材料层之上和之下。
在该实施例中，比较器的输出可电性连接到与顶部应力控制电极电性连接的应力控制接触和与底部应力控制电极电性连接的应力控制接触的其中之一，而另一个顶部应力控制电极和底部应力控制电极可接地，或者施加基本上恒定的偏压到另一个顶部应力控制电极和底部应力控制电极。因此，控制晶体管703的应力产生层所提供的应力可以基本上与施加在晶体管703的栅极电极708的电压无关。
在进一步实施例中，晶体管702和晶体管703两者可包含应力产生材料层，而校准电路713可被适配，以调整晶体管702中由应力产生材料层所提供的应力和晶体管703中由应力产生材料层所提供的应力两者。
在校准电流镜电路701之后，校准电路713可与电流镜电路701电性中断。由于晶体管702和/或晶体管703中应力产生材料层的应力滞后，应力可基本上被维持，使得通过校准程序所获得的晶体管702和703之间的匹配能够维持。
在进一步实施例中，校准电路713可被适配，以设定倍频系数。在此实施例中，校准电路713可具有用于设定倍频系数的外部输入。
图8示意性地说明根据本发明实施例的传感器800的电路图。
传感器800包含晶体管801，其包含源极区802、漏极区804和栅极电极803。晶体管801可以是n信道晶体管，如图8所示。在其它实施例中，晶体管801可以是p信道晶体管。晶体管801的栅极电极803可电性连接到读取端点806，而漏极区804可电性连接到输出端点807。晶体管801的源极区802可以接地。
晶体管801包含设置用于在晶体管801的信道区中提供应力的应力产生材料层，其中晶体管801的信道区中所提供的应力可响应于作用在应力产生材料上的外部影响而变化。应力产生材料可以是如同上述的磁致伸缩材料，而外部影响可以是磁场805。因此，在晶体管801的信道区中提供的应力可以响应于作用在应力产生材料上的磁场805而变化。
如同对照图1a至1e、3a和3b的内容所述，晶体管801可具有平坦组构，或者其可包含一个或多个鳍片型伸长型半导体区，如同对照图16至21的内容所述。
为了通过传感器800的方式进行测量，栅极电压可施加在用于将晶体管801切换成导通状态读取端点806。另外，可施加电压到输出端点807。由于晶体管801是在导通状态，可得到通过晶体管801并流经晶体管801的信道区的电流。
如同以上所详述的，晶体管801的信道区的电性传导取决于信道区中的应力。由于晶体管801包含在晶体管的信道区中的应力产生材料层，该应力产生材料层提供响应于作用在应力产生材料层上的外部影响(例如磁场805)而变化的应力，流经晶体管801的电流可取决于外部影响的强度。因此，外部影响的强度，尤其是磁场805的强度，可通过测量流经晶体管801的电流而决定。
为了施加电压到读取端点806和输出端点807，并为了测量流经输出端点807和晶体管801的电流，可设置一种电路(未图标)。
图9示意性地说明根据本发明实施例的反相器900的电路图。反相器900包含可以是p信道晶体管的上拉晶体管901以及可以是n信道晶体管的下拉晶体管902。上拉晶体管901包含源极区910、漏极区911和栅极电极912。
上拉晶体管901和下拉晶体管902以串联电性连接在高电压电源供应端点903和低电压电源供应端点904之间，其中上拉晶体管901和下拉晶体管902的漏极区907和911与彼此连接，上拉晶体管901的源极区906电性连接到高电压电源供应端点903，而下拉晶体管902的源极区910电性连接到低电压电源供应端点904。
上拉晶体管901和下拉晶体管902的栅极电极908和912电性连接到输入端点905。反相器900的输出端点914电性连接到上拉晶体管901和下拉晶体管902的漏极区907和911。
假设施加相对高的电压到输入端点905，作为p信道晶体管的上拉晶体管901切换到截止状态，而作为n信道晶体管的下拉晶体管902切换到导通状态。因此，输出端点914电性连接到低电压电源供应端点904，并在输出端点914得到相对低的电压。假设相对低的电压到输入端点905，上拉晶体管901切换到导通状态，而下拉晶体管902切换到截止状态。所以，输出端点电性连接到高电压电源供应端点903，使得在输出端点914得到相对高的电压。
上拉晶体管901和下拉晶体管902各自的特征可相对应于对照图3a和3b的上述晶体管302的特征或是对照图16至21的上述晶体管1602和2102的特征。尤其是，上拉晶体管可包含应力产生材料层，该应力产生材料层在上拉晶体管的信道区中提供响应于施加到该应力产生材料层的电场而变化的应力。并且，上拉晶体管901包含电性连接到设置在相对于该上拉晶体管的栅极电极908的应力产生材料层一侧上的应力控制电极的应力控制接触909。所以，应力控制接触909和栅极电极908之间的电压差在上拉晶体管的应力产生材料层中产生电场。
相似地，下拉晶体管902可包含应力产生材料层，该应力产生材料层在下拉晶体管902的信道区中提供响应于施加到该应力产生材料层的电场而变化的应力。并且，下拉晶体管包含设置在相对于该下拉晶体管902的栅极电极912的应力产生材料层一侧上的应力控制电极以及电性连接到该应力控制电极的应力控制接触913。所以，应力控制接触913和栅极电极912之间的电压差在下拉晶体管902的应力产生材料层中产生电场。
晶体管901和902中的应力产生材料层可被适配，以基本上不提供应力滞后或只提供少量的应力滞后。
上拉晶体管901和下拉晶体管902的应力控制接触909和913可与彼此电性连接并接地。因此，应力控制接触909和913可维持在近似等于上述相对低电压的基本上恒定的电压。所以，假设相对高的电压施加在输入端点905时，可施加相对强的电场在上拉晶体管901和下拉晶体管902中的应力产生材料层，而假设相对低的电压施加在输入端点905时，可施加相对小的电场或基本上不施加电场在上拉晶体管901和下拉晶体管902中的应力产生材料层。
上拉晶体管901和下拉晶体管902中的应力产生材料层可被适配，使得当施加在该应力产生材料层的电场增加时，在晶体管901和902的信道区中增加拉伸应力和/或减少压缩应力，并且当施加在该应力产生材料层的电场减少时，减少拉伸应力和/或增加压缩应力。
由此可知，当施加相对高的电压到输入端点905时，晶体管901和902的信道区会受到比当施加相对低的电压到该输入端点905时更多的拉伸应力。拉伸应力的增加或压缩应力的减少可增加做为n信道晶体管的下拉晶体管902的信道区的导电性，并可减少做为p信道晶体管的上拉晶体管901的信道区的导电性。拉伸应力的减少或压缩应力的增加可在施加相对低的电压到输入端点905时获得，并可增加上拉晶体管901的信道区的电传导性以及减少下拉晶体管902的信道区的电传导性。
因此，可增加上拉晶体管901和下拉晶体管902中进入导通模式者的信道区的电传导性，并可减少上拉晶体管901和下拉晶体管902中进入截止模式者的信道区的电传导性。这可允许反相器901相较于在上拉晶体管和下拉晶体管中不设置可提供可变应力的应力产生材料层的反相器来说，改善切换速度。
图10表示根据本发明另一实施例的反相器1000。相似于对照图9的上述反相器900，反相器1000包含做为p信道晶体管的上拉晶体管1001和做为n信道晶体管的下拉晶体管1002，该反相器1000可以串联方式电性连接在高电压电源供应端点1003和低电压电源供应端点1004之间。上拉晶体管1001的漏极区1007和下拉晶体管1002的漏极区1012可与彼此电性连接并电性连接到输出端点1016。
上拉晶体管1001的源极区1006电性连接到高电压电源供应端点1003，而下拉晶体管1002的源极区1011电性连接到低电压电源供应端点1004。上拉晶体管1001的栅极电极1008和下拉晶体管1002的栅极电极1013与彼此电性连接并且电性连接到输入端点1005。
上拉晶体管1001和下拉晶体管1002各自可具有特征，其相对应于对照图1a至1e的上述晶体管102的特征或是对照图16至21的上述晶体管1602和2102的特征。尤其是，上拉晶体管1001和下拉晶体管1002各自可包含相似于应力产生材料层116的应力产生材料、相似于底部应力控制电极115的底部应力控制电极和相似于顶部应力控制电极117的顶部应力控制电极。上拉晶体管1001和下拉晶体管1002各自个别包含电性集结到顶部应力控制电极和底部应力控制电极其中之一的应力控制接触1009和1014，并各自个别包含电性接触该顶部应力控制电极和底部应力控制电极的另外一个的应力控制接触1010和1015。
上拉晶体管1001和下拉晶体管1002的应力产生材料层可被适配，以基本上不具有应力滞后或只具有少量的应力滞后。
应力控制接触1009和1014可与彼此电性连接并电性连接到高电压电源供应端点1003，使得相对高的电压施加在应力控制接触1009和1014。应力控制接触1010和1015可电性连接到输入端点1005。
假设施加相对高的电压到输入端点1005，则在上拉晶体管1001和下拉晶体管1002的应力产生材料层中可提供相对小的电场或基本上完全不提供电场；而假设施加相对低的电压到输入端点1005，则在晶体管1001和1002的应力产生材料层中可提供相对强的电场。
上拉晶体管1001和下拉晶体管1002的应力产生材料层可由在存在相对较强电场中和缺少电场的情况相比可提供较强的压缩应力或较弱的拉伸应力的材料所形成。因此，假设相对低的电压施加在输入端点1005，可在晶体管1001和1002的信道区中提供较弱的拉伸应力或较大的压缩应力，而假设相对高的电压施加在输入端点1005，可在晶体管1001和1002的信道区中提供较小的压缩应力或较大的拉伸应力。
由此可知，相似于对照图9的上述反相器900，晶体管1001和1002中进入导通状态者的信道区的电传导性增加，而晶体管1001和1002中进入截止状态者的信道区的电传导性减少。因此，可改善反相器的切换速度。
图10的反相器1000允许在上拉晶体管和下拉晶体管的应力产生材料层中使用不同应力提供材料，其在电场存在时的表现与图9的实施例中所提供的应力产生材料的表现相反。
图11示意性地说明根据本发明实施例的存储器单元1100和支持电路1120的部分。
存储器单元1100包含存储晶体管1101。存储晶体管1101可以是相似于对照图3a和3b的上述晶体管302或是对照图16至21的上述晶体管1602和2102的晶体管，尤其是包含源极区1102、漏极区1103和栅极区1104的晶体管1101。另外，存储晶体管1101包含相似于应力产生材料层316的应力产生材料层，而应力控制接触1105电性连接到相似于设置在应力产生材料层相对于栅极电极1104的一侧上的顶部应力控制电极317的应力控制电极。
存储晶体管1101的应力产生材料层中的应力产生材料可被适配，以在存储晶体管1101的信道区中提供响应于施加在该应力产生材料层的电场而变化的应力。施加在应力产生材料层的电场可通过在存储晶体管1101的应力控制接触1105和栅极电极1104之间施加电压所提供。该应力产生材料具有应力滞后，使得响应于该电场所提供的应力的至少一部分在该电场移除后保持。因此，存储晶体管1101的应力产生材料层的应力可通过在栅极电极1104和应力控制接触1105之间施加电压而设定，该应力产生材料层被设定的应力可在该电压不再施加时保持。
支持电路1120包含高电压电源供应端口1108，而存储器单元1100包含低电压电源供应端口1109。设置在支持电路中的存储晶体管1101和感测晶体管1111以串连方式电性连接在高电压供应端口1108和低电压供应端口1109之间。
存储器单元1100可以是包含具有组构相对应于存储器单元1100的组构的多个存储器单元的存储器数组的部分。支持电路1120可设置在支持电路区块中，该支持电路区块是装设在该数组周围并可在数据从该存储器单元1100被读取或数据被写入该存储器单元1100时电性连接到该存储器单元1100。当数据将要从另一个存储器单元被读取或是数据将要被写入另一个存储器单元时，支持电路1120可电性连接到那另一个存储器单元。为了达到此目的，可设置更多的电路组件(未图标)，如图11中以小点(...)示意性地表示。因此，在存储器单元数组中，对于每一个存储器单元来说只需要设置一个晶体管，因此可减少该存储器单元数组所需要的总空间量。
存储晶体管1101可以是n信道晶体管，而感测晶体管1111可以是p信道晶体管。在此实施例中，存储晶体管1101的源极区可电性连接到低电压电源供应端口1109，而感测晶体管1111的源极区1112可电性连接到高电压电源供应端口1108。存储晶体管1101的栅极电极1104和感测晶体管1111的栅极电极1114可电性连接到读取端口1106。存储晶体管1101的应力控制接触1105可电性连接到写入端口1107。晶体管1101和1111的漏极区可电性连接到位线端口1110。
做为n信道晶体管的存储晶体管1101和做为p信道晶体管的感测晶体管1111的阈值电压可被适配，使得施加在读取端口1106的电压落在一个范围内，其中该存储晶体管1101和该感测晶体管1111两者皆在电性传导的导通状态中。
存储器单元1100的操作将参考图12而说明。
图12显示说明位线端口1110的电压和通过存储晶体管1101和感测晶体管1111的电流之间关系的示意图。水平坐标轴1201表示该位线端口1110的电压，而垂直坐标轴1202表示该电流的安培。在以下内容中，假定没有电流被汲取经过该位线端口1110，其可通过连接该位线端口1110到具有高输入阻抗的感测放大器而达成。
因此，流经感测晶体管1111的电流和流经存储晶体管1101的电流基本上是相等的。曲线1203表示位线端口1110的电压和通过存储晶体管1101的电流之间的关系，其中该电流是由于存储晶体管1101的信道区中的第一应力而得到的。曲线1204表示位线端口1110的电压和通过存储晶体管1101的电流之间的关系，其中该电流是由于存储晶体管1101的信道区中的第二应力而得到的，其中该第一应力相较于该第二应力来说更加拉伸或较不压缩。由于n信道存储晶体管1101的信道区中的电荷载子迁移率随着信道区中增加的拉伸应力而增加，在第一应力下通过存储晶体管1100的电流大于在给定位线端口1110的电压下的第二应力下的电流。
曲线1205表示通过感测晶体管1111的电流和位线端口1110的电压之间的关系。由于施加在感测晶体管1111的源极区1112和漏极区1113之间的电压在位线端口1110的电压增加时减少，并在该位线端口1110的电压减少时增加，通过感测晶体管1111的电流随着位线端口1110的电压的增加而减少。
当没有实质电流通过位线端口1110时，通过感测晶体管1111和存储晶体管1101的电流基本上是相同的，因此位线端口1110的电压是由曲线1205和曲线1203和1204其中之一的交叉点而给定，其中该曲线1203和1204对应于通过该存储晶体管1101中的应力产生材料层所提供的当前应力。
由此可知，对于第一应力，可得到位线端口1110的电压1206；而对于第二应力，可得到位线端口1110的电压1207。
在存储晶体管1101中通过应力产生材料层所提供的应力之间的关系可被用来在存储器单元1100中储存一个位的数据。第一应力(由曲线1203所呈现)可被视为逻辑0，而第二应力(由曲线1204所呈现)可被视为逻辑1。
为了读取数据的位，可施加栅极电压到读取端口1106，并可测量在位线端口1110所得到的电压。为了将数据写入存储器单元1100，可在写入端口1107和读取端口1106之间施加适合在存储晶体管1101的应力产生材料层中提供第一应力(用于储存逻辑0)或第二应力(用于储存逻辑1)的电压。
图13示意性地说明根据本发明实施例的存储器单元1300的电路图。
存储器单元1300的一些特征可以对应到对照图11的上述存储器单元1100的特征。在图13和11中，相对应的特征是由相似的参考标号所表示，而存储器单元1300的组件的特征可对应到由相似参考标号所表示的存储器单元1100的组件的特征。相似于存储器单元1100，存储器单元1300包含具有源极区1102、漏极区1103和栅极电极1104的存储晶体管1100。应力控制接触1105电性连接到用于施加电场到应力产生材料的应力控制电极。
另外，存储器单元1300包含在高电压电源供应端口1108和低电压电源供应端口1109之间与存储晶体管1101以串联方式电性连接的存储晶体管1301。晶体管1101和1301的漏极区电性连接到位线端口1110。
相似于存储晶体管1101，存储晶体管1301的组构可相对应于对照图3a和3b的上述晶体管302的组构或对照图16至21的上述晶体管1602和2102的组构。存储晶体管1301可以是p信道晶体管而存储晶体管1101可以是n信道晶体管。存储晶体管1301的其它特征可对应到存储晶体管1101的特征。尤其是，存储晶体管1301可包含由基本上和存储晶体管1101的应力产生材料层相同的材料所形成的应力产生材料层。存储晶体管1301的应力控制接触1304可电性连接到设置在存储晶体管1301的应力产生材料层相对于栅极电极1304的一侧上的应力控制电极。
存储晶体管1101和1301的应力控制接触1105和1305可与彼此电性连接并电性连接到写入端口1107。栅极电极1104和1304可与彼此电性连接并电性连接到读取端口1106。由此可知，施加到存储晶体管1101和1301的应力产生材料层的电场可以是近似相等的，并且，由于存储晶体管1101和1301的应力产生材料层可以由基本上相同的材料所形成，存储晶体管1101和1301的信道区中所提供的应力可以是基本上相等的。
然而，由于存储晶体管1101是n信道晶体管且存储晶体管1301是p信道晶体管，应力对于存储晶体1301和1101的影响是不同的。增加存储晶体管1301的信道区的传导性的特定应力可减少存储晶体管1101的信道区的传导性，而增加存储晶体管1101的信道区的传导性的特定应力可减少存储晶体管1301的信道区的传导性。
存储器单元1300的操作将对照图14而说明。
图14显示说明位线端口1110的电压和通过存储晶体管1101和1301的电流之间的关系的示意图。相似于对照图11的上述存储器单元1100，位线端口1100可电性连接到具有高输入阻抗的感测放大器，使得基本上没有电流流经该位线端口1110。因此，流经存储晶体管1101的电流可以近似等同于流经存储晶体管1301的电流。
在图14中，水平坐标轴1404表示位线端口1110的电压，而垂直坐标轴1402代表通过存储晶体管1101和1301的电流。曲线1403和1404示意性地说明通过存储晶体管1101的电流和位线端口1110个别对应第一应力和第二应力的电压之间的关系，其中第一应力相较于第二应力更加拉伸或较不压缩。曲线1403和1404相似于图12中所示的曲线1203和1204。
曲线1405和1406示意性地说明位线端口1110的电压和通过存储晶体管1301个别对应第一应力和第二应力的电流之间的关系。由于应力对p信道晶体管和n信道晶体管中信道区的传导性的影响不同，在存储晶体管1301中，在第一应力下，在给定源极-栅极电压下可得到相较于在第二应力下较小的电流。
由于通过存储晶体管1101和1301的电流基本上是相等的，在第一应力下所得到的位线端口1110的电压相对应到曲线1403和1405之间的交叉点，而在第二应力下所得到的位线端口1110的电压相对应到曲线1404和1406之间的交叉点。因此，在第一应力下可得到电压1407，而在第二应力下可得到电压1408。
从存储器单元1300读取数据以及写入数据到存储器单元1300可以用相同于对照图11的存储器单元1100的方法所进行。然而，由于在存储器单元1300中，在存储晶体管1101和存储晶体管1301的信道区中的应力有所变化，可得到相对应于电压1408和1407之间的差异得较大信号边界。
图15示意性地说明根据本发明实施例的包含电阻器1528的半导体结构1500的剖面图。
半导体结构1500包含具有沟槽隔离结构1506的衬底1501，该沟槽隔离结构1506将电阻器1528与该半导体结构1500中的其它电路组件分隔。衬底1501和沟槽隔离结构1506的特征可对应到对照图1至1e的上述衬底101和沟槽隔离结构106的特征，并且其可使用相对应的方法形成。
电阻器1528还包含形成在衬底1501中的半导体区1504。半导体区1504可以用不同于半导体区1504下方的衬底1501的部分的掺杂方式而被掺杂，使得在半导体区1504和半导体区1504下方的衬底1501的部分之间有pn过渡。该pn过渡可在半导体区1504和半导体区1504下方的衬底1501的部分之间提供电性绝缘。半导体区1504可以通过离子布植的方式所形成，相似于对照图1a至1e的上述源极和漏极区104和105。
在半导体区1504上方，可设置电性绝缘层1514、底部应力控制电极1515、应力产生材料层1516和顶部应力控制电极1517。该电性绝缘层1514、底部应力控制电极1515、应力产生材料层1516和顶部应力控制电极1517的特征可相对应于对照图1a至1e的上述电性绝缘层114、底部应力控制电极115、应力产生材料层116和顶部应力控制电极117的特征，并且其可使用相对应的工艺(包含沉积和/或蚀刻方法)所形成。
半导体结构1500还包含形成在电阻器1528上方的介电材料1518。在该介电材料1518中，可形成接触通孔1519、1520、1521和1522。电性绝缘衬垫层1523可形成在该接触通孔1519、1520、1521和1522的侧壁。
在接触通孔1519和1522中可形成电阻器接触1524和1525，其提供电性连接到半导体区1504的端部。电流可通过半导体区1504在电阻器接触1524和1525之间流动，其中该半导体区1504可提供电流本质上符合欧姆定律的电阻。
在接触通孔1520和1521中，可设置在底部应力控制电极1515和顶部应力控制电极1517之间提供电性连接的应力控制接触1526和1527。
介电材料、接触通孔1519、1520、1521和1522、衬垫层1523、电阻器接触1524和1525以及应力控制接触1526和1527的其它特征可相对应于对照图1a至1e的上述介电材料118、接触通孔119-123、衬垫层124以及接触125-129的特征，并且其可使用相对应的方法所形成。
通过在应力控制接触1526和1527之间施加电压，可在底部应力控制电极1515和顶部应力控制电极1517之间产生电场。响应于该电场，应力产生材料层1516可提供强度取决于施加在该应力控制接触1526和1527之间的电场的应力。
由应力产生材料层1516所提供的应力可以在应力产生材料层1516下方的半导体区1504中提供应力，其可影响电荷载子(电子或空穴，取决于该半导体材料1504是n型掺杂或p型掺杂)的迁移率。半导体材料1504中电荷载子迁移率的增加可造成该半导体区1504的较小电阻，而电荷载子迁移率的减少可造成该半导体区1504的较大电阻。因此，由电阻器1528所提供的电阻可通过改变施加在应力控制接触1526和1527之间的电压而控制。
对于本领域的技术人员来说，本揭露的其它实施例和变化在参照本说明后将变得清楚明白。因此，此等叙述仅是例示用途，其目的在于教示本领域的技术人员使用通常方法实现在此揭露的原理。应了解到在此所表示和说明的是当前的较佳实施例。

Claims (23)

1.一种半导体结构，其包括：
晶体管，该晶体管包括：
一个或多个伸长型半导体区，该一个或多个伸长型半导体区各自包括信道区；
栅极电极，其中，该栅极电极至少是在该一个或多个伸长型半导体区的每一个的两个相对侧所提供；以及
应力产生材料层，该应力产生材料层提供可变应力；
其中，该应力产生材料层经设置而至少在该一个或多个伸长型半导体区的每一个的信道区中提供应力，在该一个或多个伸长型半导体区的每一个的信道区中所提供的该应力是可变化的。
2.如权利要求1所述的半导体结构，其中，通过该一个或多个伸长型半导体区的每一个的信道区中的应力产生材料层所提供的该应力是响应作用在该应力产生材料层的信号而变化。
3.如权利要求2所述的半导体结构，其中，作用在该应力产生材料层的该信号包括电场。
4.如权利要求3所述的半导体结构，还包括至少一个邻近该应力产生材料层的应力控制电极，该应力控制电极是用来施加该电场到该应力产生材料层。
5.如权利要求4所述的半导体结构，其中，该应力产生材料层包括压电材料和电致伸缩材料的至少其中之一。
6.如权利要求5所述的半导体结构，还包括具有厚度方向的衬底，其中，该一个或多个伸长型半导体区的每一个具有本质上沿着与该厚度方向垂直的第一水平方向延伸的长度方向，且该一个或多个伸长型半导体线的每一个的两个相对侧是沿着与该厚度方向和该第一水平方向垂直的第二水平方向而隔开。
7.如权利要求6所述的半导体结构，其中，该栅极电极还被设置在该一个或多个伸长型半导体线的每一个相对于该衬底的第三侧上。
8.如权利要求6所述的半导体结构，其中，该栅极电极包括多晶硅。
9.如权利要求6所述的半导体结构，其中，该栅极电极包括金属和金属合金的至少其中之一。
10.如权利要求6所述的半导体结构，还包括栅极绝缘层，其被提供在该一个或多个伸长型半导体线的每一个和该栅极电极之间。
11.如权利要求10所述的半导体结构，其中，该栅极绝缘层包括二氧化硅和具有介电常数比硅还高的高k材料的其中之一。
12.如权利要求11所述的半导体结构，其中，该晶体管是鳍式场效应晶体管（FinFET）晶体管，并且该一个或多个伸长型半导体区的每一个包括该鳍式场效应晶体管晶体管的鳍片。
13.如权利要求11所述的半导体结构，其中，该晶体管是三栅极晶体管，并且该一个或多个伸长型半导体区的每一个包括该三栅极晶体管的鳍片。
14.如权利要求11所述的半导体结构，其中，该一个或多个伸长型半导体区的每一个的该信道区被设置在该晶体管的源极区和漏极区之间，且其中，该源极区和该漏极区的每一个包括硅化物。
15.如权利要求14所述的半导体结构，其中，该半导体结构包括现场可编程逻辑电路，该现场可编程逻辑电路包括该晶体管。
16.一种方法，包括：
提供包含晶体管的半导体结构，该晶体管包括：
一个或多个伸长型半导体区，该一个或多个伸长型半导体区各自包括信道区；以及
栅极电极，其中，该栅极电极至少是在该一个或多个伸长型半导体区的每一个的两个相对侧所提供；
该方法还包括：
在该晶体管上方形成应力产生材料层，该应力产生材料层提供可变应力，其中，该应力产生材料层经设置而至少在该一个或多个伸长型半导体区的每一个的信道区中提供应力，在该一个或多个伸长型半导体区的每一个的信道区中所提供的该应力是可变化的。
17.如权利要求16所述的方法，其中，该应力产生材料层包括压电材料和电致伸缩材料的至少其中之一，并且通过该一个或多个伸长型半导体区的每一个的信道区中的应力产生材料层所提供的该应力是响应施加在该应力产生材料层的电场而变化。
18.如权利要求17所述的方法，还包括：形成至少一个邻近该应力产生材料层的应力控制电极，该应力控制电极是用来施加该电场到该应力产生材料层。
19.如权利要求18所述的方法，其中，该一个或多个伸长型半导体区的每一个的该信道区被提供在该晶体管的源极区和漏极区之间，且其中，该方法还包括：
形成硅化物在各该源极区和该漏极区之中；以及
在形成该硅化物后，形成提供电气连接到该源极区的源极接触结构以及提供电气连接到该漏极区的漏极接触结构。
20.如权利要求19所述的方法，其中，该应力产生材料层是在该硅化物形成后并在该源极接触结构和该漏极接触结构形成前所形成的。
21.如权利要求19所述的方法，其中，该栅极电极是虚拟栅极电极，且其中，该方法还包括：
移除该虚拟栅极电极；以及
形成取代栅极电极，其中该取代栅极电极至少是在该一个或多个伸长型半导体区的每一个的两个相对侧所提供，该取代栅极电极包括金属和金属合金的至少其中之一。
22.如权利要求21所述的方法，其中，该应力产生材料层是在该硅化物形成后并在该源极接触结构和漏极接触结构形成前所形成的。
23.如权利要求21所述的方法，其中，该应力产生材料层是在该硅化物形成前所形成的。
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