TW201438244A - 包含具有應力產生層之電晶體的半導體結構及其形成方法 - Google Patents

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Abstract

本發明涉及包含具有應力產生材料層的電晶體的半導體結構及其形成方法，公開一種半導體結構，其包括電晶體，該電晶體包括一個或多個伸長型半導體區，各該一個或多個伸長型半導體區包括通道區；閘極電極，其中，該閘極電極係至少設置在該一個或多個伸長型半導體區的每一個的兩個相對側；以及應力產生材料層，該應力產生材料層提供可變應力，其中，該應力產生材料層經設置而至少在該一個或多個伸長型半導體區的每一個的通道區中提供應力，在該一個或多個伸長型半導體區的每一個的通道區中所提供的該應力是可變化的。

Description

包含具有應力產生層之電晶體的半導體結構及其形成方法
一般而言，本揭露是關於積體電路的領域，尤其是，關於包含具有應力產生材料的電晶體及/或其他電路元件的積體電路。
積體電路包含大量電路元件，尤其包含場效電晶體。在場效電晶體中，閘極電極可以藉由藉由在該閘極電極和通道區之間提供電性絕緣而從該通道區中分離而出。源極區和汲極區可形成在鄰近該通道區處。除了平面電晶體，用在積體電路中的電晶體可包含其中通道區形成在一個或多個伸長型半導體區(例如鰭片)中的電晶體。通道區形成在一個或多個伸長型半導體區中的電晶體類型包含鰭式場效電晶體電晶體和三閘極電晶體。
該通道區、源極區和汲極區可被形成在半導體材料之中，其中，該通道區的摻雜與該源極區和汲極 區的摻雜不同。因此，在不同摻雜的半導體材料之間有過渡(transition)，例如，p-n過度或是在p型或n型摻雜半導體材料和本質上未摻雜的半導體材料之間、在該源極區和該通道區之間、以及在該通道區和汲極區之間的過渡。
在n型電晶體中，該源極和汲極區是以n型摻雜物所摻雜，而該通道區可被p型摻雜或本質上不被摻雜。在p型電晶體中，該源極和汲極區是被p型摻雜，而該通道區可被n型摻雜或本質上不被摻雜。
依照施加在該閘極電極和該源極區之間的電壓，該場效電晶體可在導通狀態和截止狀態之間切換，其中，在該導通狀態時，該源極區和汲極區之間有相對較高的電傳導性；而在該截止狀態時，該源極區和汲極區之間有相對較低的電傳導性。該場效電晶體在導通狀態中的通道區電傳導性可依據該通道區中的摻雜濃度、該通道區中的電荷載子遷移率、該通道區在該電晶體的寬度方向上的延伸、以及該源極區和汲極區之間的距離(其通常又被稱作「通道長度」)而定。
為了增加該電晶體的通道區在該導通狀態中的傳導性，已知可藉由藉由改變該通道區形成在其中的半導體材料的晶格結構，而在該通道區中提升電荷載子。其可藉由藉由在該通道區中產生拉伸或壓縮應力而達成。在該通道區中的壓縮應力可增加電洞的遷移率，使得該p型電晶體的通道區的導電性增加。相反地，在該通道區中的拉伸應力可增加電子的遷移率，使得該n型電晶體的通 道區的導電性增加。
為了在該通道區中提供應力，具有內應力的材料層可形成在該電晶體上方。該材料層可包含例如氮化矽，並可被例如電漿增強化學氣相沉積製程的方式所形成。基於所述電漿增強化學氣相沉積製程的參數，例如反應物氣體的組成、壓力和/或溫度、在該反應物氣體中產生的無線電頻率電氣放電的電力和/或施加在其上設置有電晶體的基板的偏壓，可提供該材料層的拉伸或壓縮內應力。並且，可藉由改變所述電漿增強化學氣相沉積製程的參數而控制該拉伸或壓縮內應力。
然而，藉由藉由具有內應力的傳統材料層所產生的電晶體的通道區之中的應力在該材料的沉積之後通常本質上是固定的，而無法在之後調整。因此，該電晶體的效能，尤其是該電晶體的通道區在導通狀態中的電傳導性，由於和藉由藉由該受到內應力的材料所提供的通道區之中的應力相關聯，因此本質上也是固定的。
基於上述情形，本揭露是關於可在電晶體的通道區之中提供應力的技術，尤其是關於一種電晶體，其中該通道區被提供在一個或多個伸長型半導體區中，其可在該電晶體的製程之後被改變。
在此所揭露的示意性半導體結構包含一種電晶體，該電晶體包含：一個或多個伸長型半導體區，該一個或多個伸長型半導體區的每一個包含通道區；閘極電 極，其中，該閘極電極細至少設置在該一個或多個伸長型半導體區的每一個的兩個相對側；以及應力產生材料層，該應力產生材料層提供可變應力，其中，該應力產生材料層經配置而至少在該一個或多個伸長型半導體區的每一個的該通道區中提供應力，在一個或多個伸長型半導體區的每一個的該通道區中所提供的該應力係可變化的。
本揭露的示意性方法包含：提供包含電晶體的半導體結構，該電晶體包括：一個或多個伸長型半導體區，該一個或多個伸長型半導體區的每一個包括通道區；以及閘極電極，其中，該閘極電極係至少設置在該一個或多個伸長型半導體區的每一個的兩個相對側；該方法還包括：在該電晶體上方形成應力產生材料層，該應力產生材料層提供可變應力，其中，該應力產生材料層經配置而至少在該一個或多個伸長型半導體區的每一個的該通道區中提供應力，在該一個或多個伸長型半導體區的每一個的該通道區中所提供的該應力係可變化的。
100、300、1500、1600、2100‧‧‧半導體結構
101、1501‧‧‧基板
102、302‧‧‧場效電晶體
103‧‧‧通道區
104‧‧‧源極區
105‧‧‧汲極區
106、1506‧‧‧溝槽隔離結構
107‧‧‧閘極絕緣層
108‧‧‧閘極電極
109、110、111‧‧‧矽化物部分
112、113‧‧‧側壁間隔件
114、1514‧‧‧電性絕緣層
115、1515‧‧‧底部應力控制電極
116、316、1516‧‧‧應力產生材料層
117、317、1517‧‧‧頂部應力控制電極
118、1518‧‧‧介電材料
119‧‧‧源極接觸通孔
120‧‧‧閘極接觸通孔
121‧‧‧汲極接觸通孔
122、123‧‧‧應力控制接觸通孔
124、1523‧‧‧襯墊層
125‧‧‧源極接觸
126‧‧‧閘極接觸
127‧‧‧汲極接觸
128、129、710、909、913、1009、1014、1010、1015、1105、1304、1305、1526、1527‧‧‧應力控制接觸
130‧‧‧線
330、331‧‧‧虛線
501、601、1201、1401‧‧‧水平坐標軸
502、602、1202、1402‧‧‧垂直坐標軸
503、504、505、603、1203、1204、1205、1206、1403、1404、1405、1406‧‧‧曲線
600‧‧‧應力滯後示意圖
604、605‧‧‧分支
606‧‧‧殘餘壓縮應力
607‧‧‧殘餘應力
608、609‧‧‧點
700‧‧‧電路
701‧‧‧電流鏡電路
702、703、801、1602、2102‧‧‧電晶體
704、707、802、906、910、1006、1011、1102、1112‧‧‧源極區
705、708、803、908、912、1008、1013、1114‧‧‧閘極電極
706、709、804、907、911、1007、1012、1103、1113‧‧‧汲極區
711、905、1005‧‧‧輸入端點
712、914、1016‧‧‧輸出端點
713‧‧‧校準電路
800‧‧‧感測器
805‧‧‧磁場
806‧‧‧讀取端點
807‧‧‧輸出端點
900、1000‧‧‧反相器
901、1001‧‧‧上拉電晶體
902、1002‧‧‧下拉電晶體
903、1003‧‧‧高電壓電源供應端點
904、1004‧‧‧低電壓電源供應端點
1100、1300‧‧‧記憶體單元
1101、1301‧‧‧存儲電晶體
1104‧‧‧閘極區
1106‧‧‧讀取埠
1107‧‧‧寫入埠
1108‧‧‧高電壓電源供應埠
1109‧‧‧低電壓電源供應埠
1110‧‧‧位元線埠
1111‧‧‧感測電晶體
1120‧‧‧支援電路
1207、1407、1408‧‧‧電壓
1504‧‧‧半導體區
1519、1520、1521、1522‧‧‧接觸通孔
1524、1525‧‧‧電阻器接觸
1528‧‧‧電阻器
1603‧‧‧伸長型半導體區
1604‧‧‧厚度方向
1605‧‧‧第一水平方向
1606‧‧‧第二水平方向
1607‧‧‧平面
1608、1609、1610、1611‧‧‧箭頭
2103‧‧‧功函數調整金屬
本揭露的進一步實施例已在所附的申請專利範圍中定義，並在配合附圖而參照以下的詳細敍述會變得更加清楚明白，其中：第1a至1e圖示意性地說明根據本揭露的方法在一個階段中的實施例的一種半導體結構的剖面圖；第2圖說明一種用在第1a至1e圖的半導體結構中所提供根據本揭露實施例的電晶體的電路符號； 第3a和3b圖示意性地說明一種根據本揭露實施例的半導體結構的剖面圖；第4圖說明一種用在第3a和3b圖的半導體結構中所提供根據本揭露實施例的電晶體的電路符號；第5圖顯示說明電晶體的輸出電流和對於其通道區中不同的應力的汲極-源極電壓之間依附關係的示意圖；第6圖示意性地說明應力滯後現象；第7圖示意性地說明根據本揭露實施例的一種電路；第8圖示意性地說明根據本揭露實施例的一種感測器；第9圖示意性地說明根據本揭露實施例的一種反相器；第10圖示意性地說明根據本揭露實施例的一種反相器；第11圖示意性地說明根據本揭露實施例的存儲單元和支援電路的一部分；第12圖示意性地說明根據第11圖的該存儲單元的操作；第13圖示意性地說明根據本揭露實施例的存儲單元的電路圖；第14圖示意性地說明根據第13圖的該存儲單元的操作；第15圖示意性地說明根據本揭露實施例的半導體結構的剖面圖； 第16圖示意性地說明根據本揭露實施例的方法在一個階段中的實施例的一種半導體結構的立體圖；第17a圖示意性地說明根據本揭露實施例的方法在之後的階段中第16圖的該半導體結構；第17b和17c圖示意性地說明在第17a圖所示的該半導體結構的剖面圖；第18圖示意性地說明壓電效應；第19a和19b圖分別示意性地說明由該電晶體的通道區上的應力增加區所產生的應力的影響的立體圖和剖面圖；第20a和20b圖分別示意性地說明由該電晶體的通道區上的應力增加區所產生的應力的影響的立體圖和剖面圖；以及第21圖示意性地說明根據本揭露實施例的包含電晶體的半導體結構。
雖然本揭露是參照以下詳細說明以及圖式中的說明性實施例而敍述，需明白的是，以下詳細說明以及圖式並無將本揭露限制於所揭露特定實施例的意圖，反之，所描述的實施例僅用於闡明在此所揭露標的的各種態樣，其範圍是由附加的申請專利範圍所定義。
本揭露提供其中設置有應力產生材料層的電晶體，該應力產生材料層可提供回應作用在該應力產生材料層的信號而變化的應力。該應力產生材料層可被設置 成至少在通道區中提供應力，並且選擇性地，在電晶體的源極區和/或汲極區中提供應力。由應力產生材料層所提供的應力回應作用在該應力產生材料層的信號而變化。在實施例中，應力產生材料可包含壓電材料和/或電致伸縮材料，其中由該應力產生材料所提供的應力可藉由電場而被改變。在其他實施例中，應力產生材料可包含電流致伸縮材料(current-strictive material)，其中應力可藉由流經應力產生材料的電流而被改變。或者，該應力產生材料可包含磁致伸縮材料，其中應力可藉由磁場而被改變。
由於在電晶體通道區中的電荷載子遷移率，以及相對應地在導通狀態中的電晶體所得到的通道區的傳導性都可被該電晶體通道區中的半導體材料的應力所影響，同上所述可提供回應於作用在該應力產生材料上的信號而變化的的應力的應力產生材料層可允許在最終製程之後調整電晶體的效能。
本揭露更提供通道區設置在其中一個或多個伸長型半導體區中的電晶體，例如半導體鰭片，特別是鰭式場效電晶體電晶體和/或三閘極電晶體，其中可提供可變應力的應力產生材料(例如壓電材料)是利用將其設置在靠近電晶體通道處的方式而被整合在製造流程當中。應力產生材料可對電晶體的效能具有影響。
在矽化物形成後且接觸形成前，壓電蓋層被設置在電晶體上，特別是在伸長型半導體區之中。施加在壓電層上的電壓可造成材料中的應力。該應力可將應變 施加在電晶體的一個或多個伸長型半導體區中的一個或多個通道區上，因而改變電晶體效能。
當應力是壓縮應力時，可改善P通道電晶體的效能並降低N通道電晶體的效能。當應力是拉伸應力時，可改善N通道電晶體的效能並降低P通道電晶體的效能。藉由倒置沿著壓電層所施加電壓的極性，可以得到壓縮應力與拉伸應力之間的切換。對於電子電路的適當設計而言，電晶體效能的調整可被用在建立現場可編程邏輯電路，其中該調整包含形成在一個或多個伸長型半導體線中的一個或多個通道區。
用在整合提供可變化應變的應變產生材料層(例如壓電層)的概念也可被結合到其中使用取代閘極方法的製造流程中，該取代閘極方法是用來形成鰭式場效電晶體或三閘極電晶體，或是其他具有形成在一個或多個伸長型半導體區中的一個或多個通道區的電晶體。在此實施例中，應力產生材料層也可在矽化物形成前沉積。一個或多個用於編程和/或施加電壓到應力產生材料層的接頭可用距離電晶體通道相對較大的距離設置在閘極電極的端點。
同上所述包含應力產生材料層的電晶體可提供的優點例如：改善電晶體匹配的機會，而由於高精確度匹配的電晶體通常要求嚴謹的佈局規則，因此可提供節省佈局空間和增加設計自由的機會。由於效能的改變尤其可以造成輸出電流的改變，其也可以被用來做為改變電晶 體電性行為的額外輸入(除了施加在源極區、汲極區、閘極電極和電晶體形成在其上的基板的電壓)，或者也可用在記憶體的應用，尤其可包含非易失性記憶體的實現。
在實施例中，應力產生材料可以視觸發信號而改變應力，並在該信號被移除時回到先前的應力值，因此基本上不會有應力滯後或只會有少量的應力滯後。所以，電晶體在導通狀態中通道區的電傳導性可依據施加在應力產生材料的信號而控制。在其他實施例中，應力產生材料可具有應力滯後，並且在信號被移除時停留在被改變的應力值。由此可知，電晶體在導通狀態中通道區的傳導性可藉由施加信號到應力產生材料而切換。
本揭露並不受限在電晶體通道區之中所提供的應力是回應作用在應力產生材料層上的信號而改變的實施例。在其他實施例中，回應作用在應力產生材料層上的信號而改變的應力除了可被提供在電晶體之中外，也可被提供在電路元件的半導體區之中，例如，電阻器中所設置的半導體區。該可變化的應力可以改變半導體區中的電子和/或電洞的遷移率，使得半導體區本質上符合歐姆定律的電阻(歐姆電阻)回應作用在應力產生材料層的信號而變化。
在這樣實施例中，應力產生材料可具有應力滯後(hystersis)，使得由信號所引發的歐姆電阻的變化的至少一部分可以在移除該信號後維持。在其他實施例中，基本上沒有應力滯後或者只有少許應力滯後的應力產生材 料可被用在提供一種歐姆電阻，該歐姆電阻可藉由將信號施加在應力產生材料而被動態地控制。
在要求低頻率的低干擾和/或高信號-干擾比的應用中，由於電阻器對於閃爍干擾(1/f干擾)較不敏感，可在該應用中使用該電阻器而非場效電晶體。
以下，將配合參考附圖描述更多實施例。
第1a圖示意性地說明製造場效電晶體102的方法在一個階段中的一種包含該場效電晶體102的半導體結構100的剖面圖。
該半導體結構100包含基板101，其中，形成有該場效電晶體102的源極區104、通道區103和汲極區105。溝槽隔離結構106(其可以是中空的溝槽隔離結構)可提供電晶體102和半導體結構100中其他電路元件(未圖示)之間的電性隔離。
閘極結構108可設置在基板101上並且可藉由在通道區103和該閘極電極108之間設置閘極絕緣層107而與基板101電性絕緣。該通道區103可設置在閘極電極下方，並在源極區104和汲極區105之間。
該源極區104、汲極區105和閘極電極108可個別包含矽化物部分109、110、111。在鄰近該閘極電極108處，可設置由例如二氧化矽所形成的側壁間隔件112以及使用和該側壁間隔件112不同的材料(例如氮化矽)所形成的側壁間隔件113。在一些實施例中，線層(未圖示)可設置在側壁間隔件112和閘極電極108之間，以及在側 壁間隔件113和側壁間隔件112之間。
如第1a圖所示，半導體結構100可藉由已知的製造程式所形成，該製造程式特別包含為了形成溝槽隔離結構106、閘極絕緣層107以及閘極電極108的已知的沉積、微影、蝕刻和/或氧化等製程。並且，可進行離子植入製程以將摻雜物材料引入到通道區103、源極區104和汲極區105之中，從而使該源極區104和汲極區105的摻雜不同於該通道區103的摻雜。利用側壁間隔件112和/或側壁間隔件113的離子吸附可以被用在源極區104和汲極區105中提供想要的摻雜分佈。該摻雜分佈尤其可包含源極延伸區和汲極延伸區，其中該源極延伸區和汲極延伸區可被設置在鄰近通道區103處，並且如第1a圖所示，個別具有比剩餘的源極區104和汲極區105較淺的深度。
在源極區104、閘極電極108以及汲極區105中的矽化物部分109、110、111可個別改善源極區104、閘極電極108以及汲極區105的電傳導性。該矽化物部分109、110、111的形成可藉由將如鎳、鉑和/或鎢層的金屬沉積到半導體結構100上方以及在源極區104、閘極電極108以及汲極區105中的金屬和半導體層之間開始進行例如熱啟動的化學反應。未反應的金屬可藉由蝕刻製程的方式被移除。
本揭露並不受限在如第1a圖所示源極區104、閘極電極108以及汲極區105形成在塊體半導體基板101中的實施例。在其他實施例中，可採用絕緣體上半導 體(semiconductor-on-insulator)的組構，其中該源極區104、通道區103以及汲極區105是形成在半導體層之中，該半導體層是藉由例如可包含二氧化矽的電性絕緣材料層而從基板晶圓分離。
第1b圖示意性地說明在製造程式的稍後階段中的半導體結構100的剖面圖。
在形成源極區104、汲極區105以及矽化物部分109、110、111之後，側壁間隔件113可被選擇性移除。在實施例中，該移除可藉由反應離子蝕刻(RIE)製程的方式所完成，其中該RIE適用於將側壁間隔件113的材料相對於側壁間隔件112的材料選擇性移除。在第一材料相對於第二材料的選擇性蝕刻中，第一材料的蝕刻速率大於第二材料的蝕刻速率，使得第一材料比第二材料更快地被移除。
反應離子蝕刻是一種乾式蝕刻製程，其中離子和自由基可藉由反應物氣體所產生的電子發光放電而提供。在半導體結構的表面上，會發生半導體結構100與該離子和/或自由基的材料之間的化學反應。另外，半導體結構100的表面可被高能離子轟擊，其導致該表面的濺射。由於該化學反應以及該濺射，可將材料從半導體結構100的表面移除。
反應離子蝕刻製程的選擇性可藉由反應物氣體的選擇以及藉由例如反應物氣體壓力和電子放電的電力等參數的調適所達成。為了選擇性地移除側壁間隔件 113，可採用反應離子蝕刻製程使得該側壁間隔件113(其例如可以是氮化矽)的材料能夠以比半導體結構100的其他材料更快的蝕刻速率移除。
本揭露並不受限於如第1b圖所示完整移除該側壁間隔件113的實施例。在其他實施例中，側壁間隔件113的尺寸可被減少，而該側壁間隔件113的部分則可保留在半導體結構100中。
在進一步實施例中，側壁間隔件113可保留在半導體結構100中。
同上所述，將側壁間隔件113完全或部分移除有助於在應力產生材料層(其形成將於以下說明)與通道區103之間提供較小的距離，如此一來有助於更加有效率地提供藉由通道區103中的應力產生材料層所產生的應力。
電性絕緣層114可形成在半導體結構100上方。電性絕緣層可包含介電材料，例如二氧化矽、氮氧化矽和/或氮化矽，並可藉由例如化學氣相沉積和/或電漿增強化學氣相沉積等沉積製程的方式而形成。
底部應力控制電極115可形成在電性絕緣層114上。底部應力控制電極115可包含電性傳導材料，例如氮化鈦(TiN)或如鎢(W)、金(Au)、鉻(Cr)和鋁(Al)等的金屬。在納入金屬時用於形成底部應力控制電極115的方法可包含例如濺鍍或脈衝雷射沉積的物理氣相沉積製程和/或例如化學氣相沉積和/或電漿增強化學氣相沉積的化學 沉積製程。
在其他實施例中，底部應力控制電極115可包含電性傳導氧化物，例如鑭鍶鈷氧化物(La0.5Sr0.5CoO3)，簡寫為LSCO。在此實施例中，底部應力控制電極115可藉由脈衝雷射沉積的方式所形成，舉例來說，在溫度575℃並在150mTorr的氧氣分壓下大約2J/cm2的雷射能量密度，如同例如在J.Wang等人所著“PMN-PT薄膜在同型邊界周遭的組成控制和電性性質”，應用物理A-材料科學與製程，第79期，第551-556頁(2004年)中所述，此揭露在此並作參考文獻。
在進一步的實施例中，底部應力控制電極115可包含矽化物。在該實施例中，該底部應力控制電極115的形成可包含藉由化學氣相沉積和/或電漿增強化學氣相沉積的方式、沉積多晶矽層以及沉積例如鎳、鉑和/或鎢的金屬層在該多晶矽層上，舉例來說，藉由濺鍍的方式、以及觸發金屬和多晶矽之間的化學反應，舉例來說，藉由退火製程的方式。此後，未反應的金屬可藉由蝕刻製程的方式被移除。
應力產生材料層116可被沉積在該底部應力控制電極115上方。應力產生材料提供回應作用在該應力產生材料上的信號而變化的應力。
應力產生材料116可包含電致伸縮材料。當以電場的形式所提供的信號作用在電致伸縮材料上時，可得到電致伸縮材料取決於電場強度的變形。該變形可與應 力產生材料層116中的應力相關聯，其可近似地與該電場強度的平方成比例。在一些應力產生材料層116包含電致伸縮材料的實施例中，該應力產生材料層可包含基於鉛鎂鈮酸(Pb(Mg1/3Nb2/3)O3；簡寫為PMN)的陶瓷材料。PMN可具有相對小的應力滯後或基本上不具有應力滯後(例如參見Kenji Uchino所著，“陶瓷致動器的近期發展”，1996年智慧材料、結構和MEMS座談會，SPIE第3321卷(1998年)所述，此揭露在此並作參考文獻)。當納入PMN時形成應力產生材料層116的方法可包含脈衝雷射沉積。
在實施例中，PMN的脈衝雷射沉積可由如P.Verardi等人所著，“PZT範本層在脈衝雷射沉積的Pb(Mg1/3Nb2/3)O3薄膜上的影響”，應用表面科學168(2000年)第340-344頁所述進行，此揭露在此並作參考文獻。尤其是，脈衝雷射沉積製程可在溫度大約500℃的含氧環境中於壓力大約0.2mbar下大約25J/cm2的雷射能量密度進行大約90分鐘的時間。此後，半導體結構可在氧氣壓力大約800mbar下降溫。該雷射可以是操作在1064奈米並具有以大約10Hz的重複速率的Nd-YAG雷射。在一些實施例中，包含Pb(ZrxTi1-x)O3(PZT)的範本層(其中x可以是大約0.53)可被設置在PNM層下方。PTZ的沉積可在溫度大約400℃的氧氣壓力大約0.2mbar下進行大約40分鐘。此後，可進行在大約0.2mbar的氧氣壓力下的冷卻。
在其他實施例中，沉積製程的其他參數可被使用，並可藉由例行實驗的方式決定適當的參數。此外， 可省略PZT範本層。
在進一步的實施例中，應力產生材料層116可包含壓電材料。當以電場形式所提供的信號被施加在壓電材料時，由於逆壓電效應，可得到壓電材料的變形和/或應力。藉由該逆壓電效應所得到的應力可以近似地與施加在壓電材料的電場強度成比例。壓電材料的實例可包含如鋯鈦酸鉛、PZT(Pb(ZrxTi1-x)O3，其中x落在從大約0到大約1的範圍，尤其落在從大約0.4到大約0.6的範圍，例如大約0.5)或鑭摻雜鋯鈦酸鉛(PLZT)化合物(例如Pb0.83La0.17(Zr0.3Ti0.7)0.9575O3(PLZT 17/30/70))的壓電材料。當納入PZT或PLZT時用來形成應力產生材料層116的方法可包含脈衝雷射沉積。在一些實施例中，脈衝雷射沉積製程的參數可對應至如上所述在形成該PZT範本層所採用的參數。
在進一步實施例中，應力產生材料層116可包含具有應力滯後的材料，其中回應於可以電場形式所提供的信號所提供的應力的至少部分可在移除該信號後維持。在該實施例中，層116的應力產生材料可包含弛豫鐵電(例如[Pb(Zn1/3Nb2/3)O3](1-x)-[PbTiO3]x，即PMN-PT，其中x可以是大於0並小於大約0.5，特別是大於0.3並小於大約0.4，例如大約0.32、大約0.35或大約0.4)。
在應力產生材料層116包含PMN-PT的實施例中，應力產生材料層116的形成包含脈衝雷射沉積製程，例如在J.Wang等人所著“PMN-PT薄膜在同型邊界周遭的組成控制和電性性質”，應用物理A-材料科學與製 程，第79,551-556頁(2004年)中所述的脈衝雷射沉積製程，此揭露在此並作參考文獻。
特別是，在應力產生材料層116包含PMN-PT的實施例中，可製造PMN-PT標的，其中定義PbTiO3相較於Pb(Mg1/3Nb2/3)O3的總量的參數x是根據應力產生材料層116期望的組成而選定，且其中可提供超量的Pb和Mg，以將由該脈衝雷射沉積製程期間所造成的損失納入考量。舉例來說，可提供超量40%(原子)的Pb和超量35%(原子)的Mg。
使用上述的PMT-PT標的，可進行脈衝雷射沉積製程。該脈衝雷射沉積製程可在溫度落在大約550℃到大約650℃的範圍中，例如大約600℃的具有大約200mTorr壓力的含氧環境中進行，並可採用落在大約1.5到大約2.5J/cm2的範圍的雷射能量密度。針對500nm厚的PMN-PT層，沉積時間可以是大約20分鐘，並且當所提供的應力產生材料層116的厚度較小或較大時可採用更短或更長的沉積時間。
在應力產生材料層116沉積之後，可實施後退火，其中溫度可被降到落在從大約450℃到大約550℃的範圍中，例如大約500℃。而氧氣壓力增加到大約1bar。
在其他實施例中，可採用不同的沉積製程參數，其中該參數的適當值可藉由例行實驗的方式所決定。
當納入其他例如PZN-PT的材料時，可使用類似的沉積製程以形成應力產生材料層116。
在進一步的實施例中，應力產生材料層116可包含取決於流經該層116(可穀(may-valley)半導體，例如鍺)的電流安培數而提供應力的電流致伸縮材料。
在應力產生材料層116形成後，可形成頂部應力控制電極117。該頂部應力控制電極117的材料以及在形成該頂部應力控制電極117所採用的製程可包含使用於底部應力控制電極115的材料和製程。頂部應力控制電極117的材料不需要和底部應力控制電極115的材料完全相同。舉例來說，在一個實施例中，底部應力控制電極115可包含鑭鍶鈷氧化物，而頂部應力控制電極117可包含鎢、氮化鈦、金和/或鉻。在其他實施例中，頂部應力控制電極117和底部應力控制電極115兩者皆可包含氮化鈦、例如是鎢或上述其他金屬的任何之一的金屬、或上述的矽化物。其中，頂部應力控制電極117可以用基本上和底部應力控制電極115相同的材料所形成。
第1c圖示意性地說明在該製造流程的稍後階段中半導體結構100的剖面圖。
在形成頂部應力控制電極117之後，可進行用於移除底部應力控制電極115、應力產生材料層116和頂部應力控制電極117的部分的蝕刻製程。選擇性地，電性絕緣層114也可被移除。
在該蝕刻製程中，底部應力控制電極115、應力產生材料層116和頂部應力控制電極117的部分，以及選擇性地，源極區104、汲極區105和/或溝槽隔離結構 106的部分上方的電性絕緣層114的部分可被移除，以個別暴露源極區104和汲極區105的部分，尤其是源極區104和汲極區105中的矽化物部分109和111的部分。該電性絕緣層114、底部應力控制電極115、應力產生材料層116、和鄰近並在閘極結構上方的頂部應力控制電極117可保留在半導體結構100之中。
為了移除底部應力控制電極115、應力產生材料層116、頂部應力控制電極117以及選擇性地，電性絕緣層114的部分，可採用微影和蝕刻的製程。特別是，覆蓋除了那些將要被移除的應力控制電極115、應力產生材料層116、頂部應力控制電極117以及選擇性地，電性絕緣層114的部分的半導體結構100的部分的遮罩可藉由微影的方式所形成。此後，可進行蝕刻製程，例如用於移除未被遮罩所覆蓋的電性絕緣層114、底部應力控制電極115、應力產生材料層116和頂部應力控制電極117的部分的乾蝕刻製程和/或反應離子蝕刻製程。在一些實施例中，蝕刻製程可以是使用電感耦合電漿反應離子蝕刻系統的深度反應離子蝕刻製程，該電感耦合電漿反應離子蝕刻系統的說明可見於J.Angus等人所著的“單晶PMN-PT壓電材料的乾式蝕刻”，其出版於“第24屆微電子機械系統MEMS’11國際研討會，墨西哥坎昆市(2011)”，此揭露在此並作參考文獻。特別是，可使用包含在鉻緩衝上的鎳的遮罩。蝕刻製程可在包含Ar(大約92%)和C4F8(大約8%)的蝕刻氣體中在溫度落在從大約-20℃到大約60℃的範圍 中、偏壓電力落在從大約100W到大約500W的範圍中、RF源電力落在從大約500W到大約1200W的範圍中以及壓力落在從大約2mTorr到大約15mTorr的範圍中進行。蝕刻製程的持續時間可根據將被移除的材料的厚度而選定。
在其他實施例中，可使用蝕刻製程的其他參數，而適當的參數可藉由例行實驗的方式所決定。
此後，可沉積介電材料118在半導體結構100上方，並可進行平坦化製程以得到基本上平坦的介電材料118表面。
介電材料118可包含二氧化矽、氮氧化矽和/或氮化矽並可藉由化學氣相沉積和/或電漿增強化學氣相沉積製程的方式所沉積。介電材料118的平坦化可包含化學機械研磨，其中半導體結構100相對於研磨墊而移動，並可塗布漿液在半導體結構100和研磨墊之間的接面。介電材料118的部分可由在漿液和介電材料118之間的化學反應和/或藉由機械磨平而移除。
第1d和1e圖示意性地說明在製造程式的稍後階段中半導體結構100的剖面圖。第1d圖顯示沿著如第1a至1c圖的相同平面的剖面圖，而第1e圖顯示沿著垂直於第1d圖平面的平面並通過第1d圖所示的線130的剖面圖。因此，第1d圖顯示沿著電晶體120長度方向的剖面圖，而第1e圖顯示沿著電晶體102寬度方向通過閘極電極108中心的剖面圖。
可形成源極接觸通孔119、閘極接觸通孔 120、汲極接觸通孔121和應力控制接觸通孔122、123在介電材料118之中。接觸通孔119、120、121、122、123可藉由用於在介電材料之中形成接觸通孔的已知製程的方式所形成，該已知製程包含微影和非等向性乾蝕刻製程。
源極接觸通孔119延伸穿過介電材料118到源極區104的矽化物部分109。閘極接觸通孔120延伸穿過介電材料118、頂部應力控制電極117、應力產生材料層116、底部應力控制電極115和電性絕緣層114到閘極電極108中的矽化物部分110。汲極接觸通孔121延伸穿過介電材料118到汲極區105中的矽化物部分111。應力控制接觸通孔128延伸穿過介電材料118、頂部應力控制電極117和應力產生材料層116到底部應力控制電極115。應力控制接觸通孔129延伸穿過介電材料118和頂部應力控制電極117。
在形成接觸通孔119-123之後，襯墊層124可形成在接觸通孔119-123的側壁。襯墊層124可包含例如二氧化矽、氮氧化矽和/或氮化矽的電性絕緣材料，而該襯墊層124的形成可藉由將襯墊層124材料基本上等向沉積在半導體結構100上方並進行非等向性蝕刻製程，以將該襯墊層124從底部接觸通孔119-123以及選擇性地從介電材料118的頂部表面的部分基本上移除。
襯墊層124有助於防止形成在閘極接觸通孔120中的閘極接觸126和應力控制電極115、117之間的電性接觸，並有助於防止形成在應力控制接觸通孔122中 的應力控制接觸128和頂部應力控制電極117之間的電性接觸。閘極接觸126、應力控制接觸128和更多接觸的形成將在以下說明。
在形成襯墊層124之後，接觸通孔119-123可由例如是鎢的金屬的電性傳導材料所填充。為了達到此目的，電性傳導材料可藉由已知的沉積製程而沉積，而在接觸通孔119-123外部的電性傳導材料的部分可藉由例如化學機械研磨製程的方式所移除。
在源極接觸通孔119中的電性傳導材料提供用於電性連接源極區104到半導體結構100中的其他電路元件的源極接觸125，閘極接觸通孔120中的電性傳導材料提供用於電性連接閘極電極108到半導體結構100中的其他電路元件的閘極接觸126，而汲極接觸通孔121中的電性傳導材料提供用於電性連接汲極區105到半導體結構100中的其他電路元件的汲極接觸127。
應力控制接觸通孔122中的電性傳導材料提供用於電性連接底部應力控制電極115到半導體結構100中的其他電路元件的應力控制接觸128。應力控制接觸通孔123中的電性傳導材料提供用於電性連接頂部應力控制電極117到半導體結構100中的其他電路元件的應力控制接觸129。
此後，可形成包含層間介電材料以及接觸通孔和填入有電性傳導材料的溝槽的其他電性接觸層(未圖示)，以完成半導體結構100。
在一些實施例中，極化製程可在完成半導體結構100之後進行，以產生層116中應力產生材料的鐵電極化。為了達到此目的，可施加電壓在應力控制接觸128和129之間。因此，可產生底部應力控制電極115和頂部應力控制電極117之間的電場。由於施加電場到應力產生材料層116，應力產生材料的鐵電極化可對準該電場。尤其是，在應力產生材料116包含多晶矽鐵電壓電材料的實施例中，極化應力產生材料層116有助於得到或增加該應力產生材料層116的壓電性質。
第2圖說明一種將在以下所使用的電路的電路符號，該電路包含電晶體，其相似於對照第1a至1e圖的上述電晶體102。
在第2圖的電路符號中，源極接觸125、源極區104、通道區103、汲極區105、汲極接觸127、閘極電極108和閘極接觸126都是依據場效電晶體的傳統電路符號而顯示。另外，所顯示的虛線被畫來表示電性連接到底部應力控制電極115的應力控制接觸128以及連接到頂部應力控制電極117的應力控制接觸129。
根據場效電晶體的傳統電路符號，源極區104(未圖示於第2圖中)的箭頭可被用於區隔p通道電晶體和n通道電晶體，其中，在n通道電晶體中箭頭從通道區103指向源極接觸125，而在p通道電晶體中箭頭從源極接觸125指向通道區103。
第3a和3b圖示意性地說明根據本發明另一 實施例的半導體結構300的剖面圖。第3b圖顯示沿著和第3a圖示圖中的平面垂直的平面並藉由第3a圖所示虛線330的剖面圖。第3a圖所示的剖面圖是沿著和第3b圖示圖中的平面垂直的平面並藉由第3b圖所示虛線331。
半導體結構300包含場效電晶體302，其中第3a圖所示的截面是沿著電晶體302的長度方向，而第3b圖所示的截面是沿著電晶體302的寬度方向。
半導體結構300的一些特徵可對應於對照第1a至1e圖的上述半導體結構100的特徵。為了方便起見，第3a和3b圖與第1a至1e圖中，相同的元件符號被用來表示相似的元件，而半導體結構300的元件特徵可相對應到由相同元件符號所表示的半導體結構100的元件的特徵。
半導體結構300包含基板101，其中形成有電晶體302的源極區104、通道區103和汲極區105。溝槽隔離結構106提供電晶體302和半導體結構300中其他電路元件之間的電性絕緣。閘極電極108可形成在基板101上方，並藉由閘極絕緣層107和該基板101電性絕緣。在源極區104、閘極電極108和汲極區105中可設置矽化物部分109、110和111。
側壁間隔件112可設置在鄰近閘極電極108處。在源極區104和汲極區105的形成中，可採用由不同於該側壁間隔件112的其他材料所形成的額外側壁間隔件，其相似於對照第1a圖的上述側壁間隔件113。額外的 側壁間隔件可在之後藉由上述蝕刻製程的方式完全或部分地移除。
應力產生材料層316可形成在源極區104、閘極電極108和汲極區105上方。應力產生材料層316可直接形成在源極區104、閘極電極108、二氧化矽側壁間隔件112和汲極區105上，如第3圖所示。或者，相似於上述的層114的相對薄的電性絕緣材料層(未圖示)可形成在應力產生材料層316下方以提供應力產生材料層316與源極區104、閘極電極108和汲極區105之間的電性絕緣。電性絕緣材料層可例如包含二氧化矽、氮氧化矽和/或氮化矽，並可藉由化學氣相沉積或電漿增強化學氣相沉積的方式所形成。
在應力產生材料層316上，可形成頂部應力控制電極317。
應力產生材料層316的特徵可對應於對照第1a至1e圖的上述應力產生材料層116的特徵。尤其是，應力產生材料層316可包含電致伸縮、電流致伸縮或壓電材料。頂部應力控制電極317的特徵可相對應於對照第1a至1e圖的上述頂部應力控制電極117的特徵。
為了形成應力產生材料層316和頂部應力控制電極317，可採用的製程可相對應於在形成上述應力產生材料層116和頂部應力控制電極117的製程。
在第3a和3b圖的實施例中，可省略第1a至1e圖實施例所提供的底部應力控制電極115。作用在應 力產生材料層316的電場可藉由施加電壓在閘極電極108和頂部應力控制電極317之間所提供。
在頂部應力控制電極317上方，可形成並平坦化介電材料層118，例如藉由化學機械研磨製程的方式。在介電材料層118中，可形成源極接觸通孔119、閘極接觸通孔120、汲極接觸通孔121和應力控制接觸通孔122。
在源極接觸通孔119中，可形成源極接觸125。在閘極接觸通孔120中，可設置閘極接觸126。在汲極接觸通孔121中，可設置汲極接觸127，而應力控制接觸128可設置在應力控制接觸通孔122中。在源極接觸通孔119、閘極接觸通孔120、汲極接觸通孔121和應力控制接觸通孔122的側壁上，可形成電性絕緣材料的襯墊層124。
應力產生材料層316和頂部應力控制電極317可延伸超出基本上整個場效電晶體302，如第3a和3b圖所示。在其他實施例中，可進行蝕刻製成以移除源極區104的部分上方的應力產生材料層316和頂部應力控制電極317的部分、汲極區105和溝槽隔離結構106的部分，其相似於第1a至1e圖實施例中層115、116、117的蝕刻。在該實施例中，在完成的場效電晶體302中，應力產生材料層316和頂部應力控制電極317可延伸超出閘極電極108的頂表面和側表面以及鄰近閘極電極108的源極區104和汲極區105的部分，其相似於第1d圖中所示的應力產生材 料層116和頂部應力控制電極117。
在場效電晶體302中，通道區103中的應力可藉由施加電場到應力產生材料層316而控制。其可藉由在閘極接觸126和應力控制接觸128施加不同電壓而達成，使得電壓施加在閘極電極108和頂部應力控制電極316之間。
相似於對照第1a至1e圖的上述實施例，在形成場效電晶體302之後，可進行應力產生材料層316的極化。其可藉由在閘極接觸126和應力控制接觸128之間施加電壓所達成，其中該應力控制接觸128適配以在應力產生材料層316中提供足以使應力產生材料層316鐵電極化的電場。
第4圖顯示使用在包含電晶體的電路的電路圖中的示意性電路符號，其中該電晶體的特徵相對應於電晶體302的特徵。
在電路符號中，源極接觸125、源極區104、通道區103、汲極區105、汲極接觸127、閘極電極108和閘極接觸126都是依據場效電晶體的傳統電路符號而顯示。另外，應力控制接觸128是由虛線所表示。相似於場效電晶體的傳統電路符號，可畫出在顯示源極區(未圖示於第4圖中)的線條的箭頭，其中該箭頭的方向可被用於區隔n通道電晶體和p通道電晶體。
更多的實施例將對照第16至20圖而敍述。為了方便起見，第16至20圖與第1a至1e、3a和3b圖中， 相同的元件符號被用來表示相似的元件。除非另有闡明，第16至20圖中所示的元件可具有特徵相對應到在第1a至1e圖和/或第3a和3b圖中由相似元件符號所表示的元件的特徵，並且其可採用相似的方法以形成。
第16圖顯示根據本發明實施例的半導體結構1600的立體圖。
半導體結構1600包含電晶體1602。該電晶體1602包含伸長型半導體區1603，其可包含例如矽的半導體材料。伸長型半導體區1603可形成在具有對照第1a至1e圖以及第3a和3b圖的上述特徵的基板101上。尤其是，該基板可以是塊體半導體基板或絕緣體上矽(silicon-on-insulator)基板，而該伸長型半導體區1603可包含鰭片從該基板突出或形成在跟基板上的半導體。
基板可具有厚度方向1604(第16圖的立體圖中的垂直方向)、與該厚度方向1604垂直的第一水平方向1605(在第16圖的立體圖中由前延伸到後)、與該厚度方向1604和該第一水平方向1605垂直的第二水平方向1606(在第16圖的立體圖中由左延伸到右)。伸長型半導體區1603的長度方向可沿著第一水平方向1605延伸，該伸長型半導體區1603在厚度方向1604和第二水平方向1606的延伸小於該伸長型半導體區1603在第一水平方向1605的延伸。
電晶體1602還包含形成在伸長型半導體區1603上方的閘極電極108，並且該閘極電極108可藉由具 有對照第1a至1e圖以及第3a和3b圖的上述特徵的閘極絕緣層107與該伸長型半導體區1603分離。在實施例中，閘極電極108可包含多晶矽。側壁間隔件112可設置在鄰近閘極電極108處。
在伸長型半導體區1603中，可設置源極區104、通道區103(第17b、17c、20a和20b圖)和汲極區105(第17b、17c、20a和20b圖)，其中該通道區103可設置在閘極電極108下方。源極區104和汲極區105可設置在閘極電極108的相對兩側，沿著第一水平方向1605間隔分開。
在一些實施例中，電晶體1602還可包含個別設置在源極區104和汲極區105上方的凸起源極區(未圖示)和凸起汲極區(未圖示)。凸起源極區和凸起汲極區可包含例如矽的半導體材料，並可藉由選擇性磊晶生長製程的方式所形成，其中該選擇性磊晶生長製程是在閘極電極108和側壁間隔件112形成後所進行。
閘極電極108可設置在通道區103的兩個相對側(在第16和17a圖的立體圖和第17c圖的剖面圖中是在伸長型半導體區1603的左邊和右邊；而在第19b和20b圖的剖面圖中是在通道區103的上方和下方)，沿著第二水平方向1606間隔分開。另外，閘極電極108可設置在通道區103的第三側(在第16和17a圖的立體圖和第17b和17c圖的剖面圖中是在伸長型半導體區1603的頂部)，如第16至20b圖所示。因此，電晶體1602可以是鰭式場效電晶體電晶體，其中閘極電極108設置在通道區103的兩側上其 側向地與彼此間隔分離，或者，電晶體1602可以是三閘極電晶體，其中閘極電極108設置在通道區103的三側上。
本揭露不受限於電晶體1602包含單一個伸長型半導體區1603的實施例。在其他實施例中，電晶體1602可具有多個伸長型半導體區1603，其各自包含源極區104、通道區103和汲極區105，其中閘極電極108設置在伸長型半導體區1603的兩或三側上。該多個伸長型半導體區的長度方向可基本上與彼此平行，並可沿著第一水平方向1605延伸。
上述的特徵可個別根據形成鰭式場效電晶體和三閘極電晶體的傳統製程而形成，尤其是，傳統製程包含圖案化基板101和/或用於形成伸長型半導體區1603而設置在其上的半導體層的部分。舉例來說，藉由微影和蝕刻以及用於形成閘極絕緣層107、閘極電極108和側壁間隔件112的沉積、蝕刻和微影的製程等方式。源極區104和汲極區105可藉由離子布植的方式所摻雜。
第17a圖示意性地說明在製造程式的稍後階段中的電晶體1602的立體圖。第17b和17c圖示意性地說明藉由閘極電極108中心的剖面圖。第17b圖顯示沿著平行於第一水平方向1605和垂直方向1604的平面的剖面圖，第17c圖顯示沿著平行於第二水平方向1606和垂直方向1604的平面的剖面圖。為了不要模糊其他特徵，在第17a圖的立體圖中，將於以下內容更加詳細說明的介電材料118是以透明的方式呈現。
在一些實施例中，矽化物區109、111和110可形成在源極區104、汲極區105，以及選擇性地，在閘極電極108中。矽化物區109、110和111的特徵可相對應於對照第1a至1e、3a和3b圖的上述特徵，並且可採用相同或相似的方法而形成。
應力產生材料層116可形成在電晶體1602上方。應力產生材料層116的特徵可相對應於對照第1a至1e、3a和3b圖的上述層116和316的特徵，並且可使用相同或相似的方法而形成。尤其是，應力產生材料層116可包含壓電和/或電致伸縮材料。應力產生材料層116可在形成矽化物區109、110和111於源極區104、汲極區105和/或閘極電極108之中後所形成。
在一些實施例中，電性絕緣層114和具有對照第1a至1e圖的上述特徵的底部應力控制電極115可形成在應力產生層116下方，而對照第1a至1e圖的上述頂部應力控制電極117可形成在應力產生材料層116的上方。
在其他實施例中，可省略底部應力控制電極115，以及選擇性地，也省略該底部應力控制電極115下方的電性絕緣材料層114，如同對照第3a和3b圖的內容所述。並且，只設置相似於對照第3a和3b圖的頂部應力控制電極317的頂部應力控制電極。
具有對照第1a至1e、3a和3b圖的上述特徵的介電材料118可形成在半導體結構1600上方。在介電材料118中，可形成提供電性連接到源極區104的源極接 觸125，提供電性連接到閘極電極的閘極接觸126，以及提供電性連接到汲極區105的汲極接觸127，同樣地可形成提供電性連接到頂部應力控制電極117和底部應力控制電極115(如果存在的話)的一個或多個應力控制接觸128、129。源極接觸125、閘極接觸126、汲極接觸127和一個或更多的應力控制接觸128、129的特徵可如同對照第1a至1e、3a和3b圖的上述特徵。特別是，接觸125至129的每一個都可設置在相對應的多個接觸通孔119至123的其中一個之中，並且襯墊層124可設置在用於提供接觸125至129的電性絕緣的接觸通孔119至123的每一個的側壁。
為了形成介電材料118和接觸125、126、127、128、129，可採用對照第1a至1e、3a和3b圖的上述方法。在實施例中，一個或多個應力控制接觸128、129可以距離通道區103相對大的距離設置在閘極電極108的端部，如第17a和17c圖所示。
在採用底部應力控制電極115和頂部應力控制電極117的實施例中，可使用如第2圖所示的電路符號來表示電路圖中的電晶體1602。在只有使用頂部應力控制電極的實施例中，可使用如第4圖所示的電路符號來表示電晶體1602。
第18圖說明壓電效應的原理。當應力產生材料層116包含壓電材料時，施加電壓於該應力產生材料層116可偏移局部電荷使得正電荷(Q+)的中心以及負電荷(Q-)的中心偏移。材料層116中可產生偶極和應力。材料 的空間範圍改變，因而可施加應變到鄰近材料，尤其是施加到通道區103。取決於電壓施加的位置，其極性和磁性、應力的正負、方向和振幅可被改變。
應力可施加應變到通道區103，因而改變電晶體1602的效能。如第19a和19b圖所示，在電晶體1602是p通道電晶體的實施例中，作用在通道區103的壓縮應力可增加該電晶體1602的效能，而如第20a和20b圖所示，在電晶體1602是n通道電晶體的實施例中，拉伸應力可增加該電晶體1602的效能。
第19a和20a圖顯示的立體圖相似於第17a、19b和20b圖所顯示沿著平行第一水平方向1605和第二水平方向1606的水平平面1607的剖面圖。平面1607在頂部應力控制電極117的部分的水平面上方，其中該頂部應力控制電極117不位在伸長型半導體區1603和/或閘極電極108上方，並且平面1607藉由該伸長型半導體區1603和該閘極電極108。因此，平面107相交於在伸長型半導體區1603和閘極電極108的側壁電性絕緣層114、底部應力控制電極115、應力產生材料層116和頂部應力控制電極117的部分。在第19a圖中，箭頭1608示意性地表示應力產生材料層116的擴張。在第19b圖中，箭頭1609示意性地表示由應力產生材料層116的擴張1608所導致的作用在電晶體1602的通道區103的施力，其導致通道區103的壓縮應力。
在第20a圖中，箭頭1610示意性地表示應 力產生材料層116的收縮。在第20b圖中，箭頭1611示意性地表示由應力產生材料層116的收縮1610所導致的作用在通道區的施力，其導致通道區103的拉伸應力。
第19a和19b圖所示情形與第20a和20b圖所示情形的切換可藉由反轉施加在應力產生材料層116的電壓的極性所達成。為了電子電路的適當設計，可使用電晶體1602的效能調變建立現場可編程邏輯電路。
第21圖示意性地說明根據本發明實施例包含電晶體2102的半導體結構2100的剖視圖。為了方便起見，在第21、16至20b、1a至1e、3a和3b圖中，相同的元件符號被用來表示相似的元件。除非另有闡明，第21圖中所示的元件可具有特徵相對應到在第1a至1e圖、第3a和3b圖以及/或第16至20b圖中由相同元件符號所表示的元件的特徵，並且其可採用相似的方法以形成。
電晶體2102可包含基板101和可包含矽的伸長型半導體區1603。在伸長型半導體區1603中，可以設置可包含矽化物區109的源極區104、通道區103和可包含矽化物區111的汲極區105。該矽化物區109和111可包含矽化鎳(NiSi)。閘極電極108可形成在通道區103的上方，而側壁間隔件112可形成在鄰近閘極電極108處。電晶體2102可進一步包含應力產生材料層116，例如壓電層、介電材料層118(如SiN)、源極接觸125和汲極接觸127。該源極接觸125和汲極接觸127可包含鋁和鈦的合金(AlTi)。
電晶體2102可進一步包含設置在應力產生材料層116的相對側的底部應力控制電極115和頂部應力控制電極117，並且其可被用來施加電壓到應力產生材料層116。底部應力控制電極115的電性絕緣可藉由設置在底部應力控制電極下方的電性絕緣材料層114而提供。頂部應力控制電極117的電性絕緣可藉由介電材料118而提供。應力控制電極115、117和源極與汲極接觸125、127之間的電性絕緣可藉由在形成有源極接觸125和汲極接觸127的接觸通孔的側壁設置襯墊層124而提供。
在其他實施例中，可省略底部應力控制電極115和/或電性絕緣層114，並且只設置頂部應力控制電極，其相似於上述第3a和3b圖的實施例的頂部應力控制電極317。
閘極電極108可包含金屬，例如鋁和鈦的合金(AlTi)。閘極絕緣層107可設置在閘極電極108和伸長型半導體區1603之間。閘極絕緣層107可包含具有介電常數高於二氧化矽的高k材料以及功函數調整金屬2103。舉例來說，鑭(La)或鋁(Al)可設置在閘極絕緣材料107和閘極電極108之間。
電晶體2102可藉由習知的取代閘極製程所形成，其中可形成相似於上述閘極電極108的多晶矽虛擬閘極電極。虛擬閘極電極，以及選擇性地，在該虛擬閘極電極下方的虛擬閘極絕緣層可在稍後移除。接著，可形成閘極絕緣層、功函數調整金屬2103和金屬閘極電極108。 可設置應力產生材料層116、頂部應力控制電極117，以及選擇性地，底部應力控制電極115和電性絕緣材料層114，以取代傳統的蝕刻停止層，其用於蝕刻為了形成源極接觸125和汲極接觸127所採用的接觸通孔。
用於形成電晶體2102的方法的一些特徵可相對應於形成對照第16至20b圖的上述電晶體1602的特徵，其中可根據電晶體2102的製程並藉由取代閘極製程的方式而進行改變。舉例來說，可根據習知的取代閘極製程進行用於形成接觸125和127的製程的整合。
在對照第21圖的上述實施例中，應力產生材料層116可在形成矽化物區109和111之前或之後沉積。
在第21圖所示的電晶體2102中，上述的閘極接觸已被省略。閘極電極108可電性連接到其他電路元件而不需使用包含填充有電性傳導材料的接觸的閘極接觸。舉例來說，閘極電極108可和鄰近電晶體中具有閘極接觸的閘極電極一體形成。在其他實施例中，閘極接觸可設置在電晶體2102中。
本揭露不受限於如同上述應力產生材料層116和136提供回應於作用在應力產生材料上的電場或電流而改變的應力的實施例。在其他實施例中，應力產生材料可具有磁致伸縮材料，其提供回應於作用在應力產生材料上的磁場而改變的應力。在此實施例中，應力產生材料層可包含鐵磁材料，例如金屬，如鐵、鎳或鈷、合金，例如鋱和鐵，像是TbFe2、或是鋱、鏑和鐵的合金，例如 Tb0.3Dy0.7Fe2(其又被稱作“Terfenol-D”)。用於形成包含上述磁致伸縮材料的應力產生材料層的製程包含濺鍍和脈衝雷射沉積。
包含具有磁致伸縮材料的應力產生材料層的電晶體可具有對照第1a至1e、3a、3b以及16至21圖的上述組構，然而，不需要設置例如應力控制電極115、117和317的應力控制電極，也不需要設置例如應力控制接觸128和129的應力控制接觸。取而代之的，電性絕緣材料層可設置在磁致伸縮材料層的上方和/或下方，以在磁致伸縮材料層和半導體結構的其他元件之間提供電性絕緣，尤其是在磁致伸縮材料層和電晶體的源極區、閘極電極和汲極區之間。該電性絕緣層有助於防止磁致伸縮材料層所導致的電性短路(electrical shortcut)，尤其是在磁致伸縮材料是電性傳導的實施例中。
第5圖顯示說明當施加固定閘極電壓在源極區104和閘極電極108之間時，n通道電晶體的輸出電流和對於施加在電晶體的汲極區105和源極區104之間的汲極-源極電壓之間依附關係的示意圖，其中該n通道電晶體可具有對應於對照第1a至1e圖的上述電晶體102的組構、對應於對照第3a和3b圖的上述電晶體302的組構、或對照第16至21圖的上述組構。
水平坐標軸501表示汲極-源極電壓，而垂直坐標軸502表示輸出電流。曲線503示意性地說明在通道區103中不具應力時，輸出電流和對於汲極-源極電壓之 間的依附關係。該輸出電流隨著增加的正向汲極-源極電壓而增加，其中在相對小的汲極-源極電壓中可得到相對陡峭的增加，而在相對大的汲極-源極電壓中可得到相對較小的斜率。
曲線504示意性地顯示在通道區103中具有拉伸應力時，輸出電流和對於汲極-源極電壓之間的依附關係。拉伸應力可增加通道區103中電子的遷移率，從而得到較大的輸出電流。曲線505示意性地顯示在通道區103中具有壓縮應力時，輸出電流和對於汲極-源極電壓之間的依附關係。壓縮應力可減少通道區103中電子的遷移率，從而得到較小的輸出電流。
輸出電流也取決於施加在電晶體的閘極電極108和源極區104之間的電壓。在n通道電晶體的情況中，輸出電流隨著增加的閘極電壓而增加，其對應於電晶體從截止狀態切換到導通狀態。當施加相對小的閘極電壓到n通道場效電晶體時，n通道場效電晶體可進入截止狀態，並且可在施加相對高的閘極電壓時進入導通狀態。
在p通道電晶體的情況中，通常施加負電壓在電晶體的汲極區105和源極區104之間，使得源極區104的電位大於汲極區105。並且，在p通道電晶體中，輸出電流取決於通道區103中的電洞遷移率。當壓縮應施加在通道區103中時可增加電洞遷移率，而當拉伸應力施加在通道區103中時可減少電洞遷移率。因此，在p通道電晶體中，通道區103中的拉伸應力可減少輸出電流，而通道 區中的壓縮應力可增加電晶體的輸出電流。
再者，在p通道電晶體的情況中，增加施加在電晶體的閘極電極和源極電極之間的閘極電壓可減少電晶體的輸出電流，其相對應於將該電晶體從導通狀態切換到截止狀態。當施加相對小的閘極電壓時，p通道場效電晶體可進入導通狀態，而在施加相對高的閘極電壓時則進入截止狀態。
在如同上述對照第1a至1e、3a、3b和16至21圖的包含應力產生材料層的電晶體中，由應力產生材料層所提供的電晶體通道區103中的應力可在支援電晶體的操作方式下而改變。尤其是，在n通道電晶體中，當電晶體進入導通狀態時，通道區103中可提供相對強的拉伸應力，使得在導通狀態中可得到相對高的輸出電流，而當該電晶體進入截止狀態時，通道區中可提供較小的拉伸應力、基本上不提供應力或是提供壓縮應力。
在p通道電晶體中，當電晶體進入導通狀態時，可在通道區103中提供較小的壓縮應力，而當該電晶體進入截止狀態時，可在通道區103中提供較小的壓縮應力、基本上不提供應力或是提供拉伸應力。
在對照第1a至1e或16至21圖的上述採用了兩個應力控制電極電晶體102中，可藉由控制施加在應力控制接觸128和129之間的電壓而支援電晶體102、1602和2102的操作。當電晶體102、1602和2102的閘極電壓改變以將電晶體102在導通狀態和截止狀態之間切換時， 施加在應力控制接觸128和129之間的電壓也可改變以改變電晶體102、1602和2102的通道區103中的應力。
在對照第3a至3e或16至21圖的上述採用了單一個應力控制電極電晶體302中，可藉由改變施加在閘極電極108和頂部應力控制電極317之間的電壓而支援電晶體302、1602和2102的操作。當電晶體302、1602和2102在導通狀態和截止狀態之間切換時，由於施加在閘極電極的電壓改變，即使頂部應力控制電極317維持在基本上相同的電壓，作用在電晶體302、1602和2102的通道區103附近中的應力產生材料層316上的電場仍可改變。因此，在電晶體302、1602和2102中，當電晶體302、1602和2102在導通狀態和截止狀態之間切換時，即使頂部應力控制電極317維持在基本上恆定的偏壓或者接地，仍然可達到電晶體302、1602和2102的通道區103中的應力變化。
施加在電晶體102、1602和2102中應力產生材料層116的電場強度(其取決於施加在電晶體102、1602和2102中底部應力控制電極114和頂部應力控制電極117的電壓)以及施加在電晶體302、1602和2102中應力產生材料層316的電場強度(其取決於施加在電晶體302、1602和2102中閘極電極108和頂部應力控制電極317的電壓)可個別根據應力產生材料層116和應力產生材料層316的材料性質而選定，並且可根據在電晶體103的通道區中想要設置的應力而選定。
在實施例中，應力產生材料可以是基本上 沒有應力滯後或只提供小量應力滯後的材料。因此，在電晶體103的通道區中所提供的應力基本上和電晶體的操作歷程無關。所以，通道區103中的應力可根據電晶體的電流狀態以有助於支援電晶體操作(例如改善電晶體的切換速度)的方式所提供。
在其他實施例中，具有應力滯後的應力產生材料可設置在對照第1a至1e和16至21圖的上述電晶體102、160和2102的應力產生材料層116中，或者可設置在對照第3a和3b圖的上述電晶體30的應力產生材料層316中。
第6圖顯示說明應力滯後的示意圖600。水平坐標軸601表示施加在具有應力滯後(例如PMN-PT)的應力產生材料的電場強度，而垂直坐標軸602表示由應力產生材料層所施加的應力，其也和應力產生材料層的應變(變形)相關聯。
在示意圖600中，電場的負向和正向值可被用來表示電場方向。電場的負向值相對應於場線以第一方向延伸的電場，而電場的正向值相對應於場線以和第一方向相反的第二方向延伸的電場。
假設施加相對強的負電場在應力產生材料層(例如在點608)，可個別得到相對強的負向或壓縮應力。假設，從相對強的負電場開始減少電場的絕對值，則應力產生材料層所提供的應力可根據曲線603的分支604而變化。尤其是，當電場近似於零時，可得到應力產生材料層 的殘餘應力607。
當正電場在之後施加時，可得到應力產生材料層的較弱壓縮應力。在相對高的電場正向值(例如在點609)處，可得到相對弱的壓縮應力或者基本上完全沒有壓縮應力。
假設，從點609開始減少電場的強度，則應力產生材料層所提供的應力可根據曲線603的分支605而變化。尤其是，假設從相對強的電場正向值開始將電場強度減少到基本為零，則可得到相對弱的殘餘壓縮應力606。從相對弱的殘餘壓縮應力606開始，藉由施加相對強的負電場可得到應力產生材料層的實質壓縮應力。
因此，由應力產生材料層所提供的應力可取決於施加在應力產生材料層的電場歷程。如第6圖所示，取決於是否曾經將正或負電場施加在應力產生材料層，即使不再施加電場，仍可個別得到不同的殘餘應力606或607。並且，該殘餘應力的特定值和曾經所施加的電場的特定正向或負向值有關。
由此可知，設置具有應力滯後的應力產生材料層可藉由施加電場到該力產生材料層而能夠改變該應力產生材料層所提供的應力，而當不再施加該電場時，可維持由該應力產生材料層所提供的應力的至少一部分。
曲線603說明由應力產生材料層所提供的應力和施加在該應力產生材料層的電場之間的依附關係並不一定具有如第6圖所示的形狀。舉例來說，假設施加相 對強的正電場，則由應力產生材料層所提供的應力不一定要近似於零。在其他實施例中，當施加相對強的正電場時，可提供相對強的正向或拉伸應力。在此實施例中，當存在相對強的負電場時，所得到的應力可以是負向的或者近似於零。在其他實施例中，當施加相對強的負電場時，可提供相對強的正向或拉伸應力，而若施加正電場則可個別得到負向或壓縮應力。或者，當施加正電場時，可得到基本上為零的應力。
由應力產生材料層所提供的應力的特別依附關係可取決於該應力產生材料是由何種材料所形成的，同樣地也可取決於沉積製程的參數、應力產生材料層的極化，尤其是取決於施加在被極化的應力產生材料層的電場方向。舉例來說，可參見T.Wu等人所著“單晶鐵電(011)[Pb(Mg1/3Nb2/3)O3](1-x)-[PbTiO3]x(PMN-PT,x0.32)中區域設計的可切換應變狀態”J.應用物理，109，124101(2011)，此揭露在此並作參考文獻。
包含具有應力產生材料層的電路的實施例將在以下內容中說明。
第7圖顯示根據本發明實施例的電路700的示意性電路圖。
電路700包含電流鏡電路701。電流鏡電路701包含電晶體702和電晶體703，在實施例中，該電晶體702和電晶體703可以是n通道場效電晶體。電晶體702可以是包含源極區704、汲極區706和閘極電極705的傳 統場效電晶體。在實施例中，電晶體702可包含具有形成在源極區704、汲極區706和/或閘極電極705上方的內部應力的材料層。該具有內部應力的材料層可在電晶體702的通道區中提供基本上恆定的應力。在其他實施例中，電晶體702的通道區基本上可不受應力。
電晶體703可以是具有特徵相對應於對照第3a和3b圖的上述電晶體302或對照第16至21圖的上述電晶體1602和2102的特徵的電晶體。尤其是，電晶體703可包含相似於源極區104的源極區707、相似於汲極區105的汲極區709和相似於閘極電極108的閘極電極708。
並且，電晶體703包含應力產生材料層，該應力產生材料層在電晶體703的通道區中提供回應於作用在應力產生材料上而變化的應力。應力產生材料層可包含具有如第6圖所述的上述應力滯後的材料。應力產生材料層的其他特徵可相對應於上述應力產生材料層316的特徵。
電晶體703進一步包含相似於應力控制接觸128的應力控制接觸710，其可連接到相似於電晶體302、1602和2102的頂部應力控制電極317的應力控制電極。由應力產生材料層所提供的應力可回應於施加在應力產生材料上由電場形式所提供的信號而變化，其中該電場可藉由將電壓差施加在電晶體703的閘極電極708和應力控制接觸710之間而產生。
電路圖700還包含校準電路713。
校準電路713可以是電性可連接到電流鏡電路701輸入端點711和輸出端點712以及電性可連接到電晶體703的應力控制接觸710。
校準電路713可電性連接到輸入端點711、輸出端點712和應力控制接觸710以校準電流鏡電路701，其將於以下內容說明。在校準該電流鏡電路701之後，校準電路713可與輸入接點711、應力控制接觸710和輸出端點712電性中斷，而輸入端點711和輸出端點712可和電路700的其他元件(未圖示)電性連接。為了將校準電路713與輸入端點711和輸出端點712連接和中斷，電路700可包含傳送閘極電路。
在實施例中，電路700可包含多個相似於電流鏡電路701的電流鏡電路，而校準電路713可以是交替地與各個電流鏡電路連接。因此，電路700中的其他電流鏡電路可以在電流鏡電路701的校準之前或之後校準。
在電流鏡電路701中，電晶體702和703的閘極電極705和708可與彼此電性連接，並可電性連接到輸入端點711。電晶體702和703的源極區704和707可電性連接到接地。
電流鏡電路701包含由輸入端點711、電晶體702和電晶體702的源極區704的連接所提供的輸入電流路徑到接地。另外，電流鏡電路701包含由輸出端點712、電晶體703和電晶體703的源極區707的連接所提供的輸出電流路徑到接地。因此，施加到輸入端點711的電 流流經輸入電流路徑，而施加到輸出端點712的電流流經輸出電流路徑。
假設電流施加到輸入端點711，則該電流流經電晶體702的汲極區706、通道區和源極區704。由於電晶體702的閘極電極705和輸入端點711之間電性連接到電晶體702的汲極區706的連接，可得到電晶體702對應於施加在輸入端點711的電流的閘極電壓。由於電晶體702和703的閘極電極705和708之間的電性連接，電晶體702的閘極電壓也可施加在電晶體703的閘極電極708。因此，從輸出電流路徑所流出的電流可藉由施加在輸入端點711的電流所控制。
假設電晶體702和703的特性基本上相同，則流經電晶體702的電流和流經電晶體703的電流基本上相同。假設電晶體702和703具有不同特性，流經輸入端點711和電晶體702的電流和流經輸出端點712和電晶體703的電流可能不同。在給定流經輸入端點711的電流下，流經輸出端點712的電流和電晶體703例如電晶體通道區寬度的特性有關，而其也和電晶體703的通道區中的應力有關。
在一些實施例中，電流鏡電路701可被適配以提供基本上相同的經過輸入端點711和輸出端點712的電流。在此實施例中，電晶體703可形成有具有寬度基本上相同於電晶體702的通道區寬度的通道區。在其他實施例中，電流鏡電路701可被適配以提供經過輸出端點712 的電流，該電流近似等於倍頻係數(multiplication factor)和流經輸入端點711電流的乘積。在此實施例中，電晶體703的通道區寬度可近似等於倍頻係數和電晶體702的通道區寬度的乘積。舉例來說，為了提供近似流經輸入端點711的電流的兩倍的經過輸出端點712的電流，電晶體703的通道區寬度可近似於電晶體702通道區寬度的兩倍。
由於電路700的製造程式的公差，流經輸出端點712的電流和流經輸入端點711的電流之間的比值可能不同於倍頻係數。為了補償此偏移，電流經電路701的校準可藉由校準電路713的方式所進行，其將於以下內容中詳細說明。
為了進行電流鏡電路701的校準，校準電路713連接到輸入端點711、輸出端點712和應力控制接觸710。接著，校準電路713施加電流到輸入端點711並施加電壓到輸出端點712。校準電路713偵測流經輸入端點711的電流和流經輸出端點712的電流之間的比值和倍頻係數之間的差異，並回應於所偵測到的電流差異施加電壓到應力控制接觸710，從而減少電流差異。
在實施例中，校準電路713可包含比較器。該比較器可具有非反相輸入和反相輸入以及輸出。該比較器可被適配以在假設施加在非反相輸入的電壓大於施加在反相輸入的電壓時提供正向輸出電壓，並可在假設施加在非反相輸入的電壓小於施加在反相輸入的電壓時提供負向輸出電壓。
比較器的輸出可電性連接到電晶體703的應力控制接觸710。校準電路可具有用於施加電壓到該比較器的非反相輸入的電路，其中該電壓代表流經電流鏡電路701的輸入端點711的電流。另外，校準電路713可包含用於施加電壓到該比較器的反相輸入的電路，其中該電壓代表流經電流鏡電路701輸出端點712的電流和倍頻係數之間的比值。尤其是，在想要的電流鏡電路701輸出電流等同於電流鏡電路711的輸入電流的實施例中，可施加代表流經該輸出端點712的電流的電壓到該比較器的反相輸入。
因此，當流經輸入端點711的電流和流經輸出端點712的電流與倍頻係數之間的比值之間的差異大於零時，比較器的輸出為正電壓，而當電流差異為負時比較器的輸出為負電壓。
施加在電晶體703的應力控制接觸710的比較器輸出電壓是由電晶體703的通道區中電晶體703的應力產生材料層所提供。
在電晶體703是如第7圖所示的n通道電晶體的實施例中，電晶體703的應力產生材料層可被適配，使得當正電壓施加在應力控制接觸710時電晶體703的通道區中可提供較大的拉伸應力以及/或者，減少通道區703中的壓縮應力；而當負電壓施加在應力控制接觸710時，電晶體703的通道區中的拉伸應力減少以及/或者，通道區703中可提供較大的壓縮應力。其可藉由適當選擇電晶體 703中應力產生材料層的材料和/或藉由適當選擇沉積應力產生材料中所採用的參數和/或藉由適當極化上述應力產生材料層而達成。
n通道電晶體的通道區中拉伸應力的增加和/或壓縮應力的減少可增加在給定閘極電壓下所得到的電晶體輸出電流。由此可知，藉由施加正電壓到電晶體703的應力控制接觸710，可增加電流鏡電路701流經輸出端點712的輸出電流，而藉由施加負電壓到電晶體703的應力控制接觸710，可減少電流鏡電路701流經電流鏡702的輸出端點712的輸出電流。
因此，藉由施加比較器的輸出到應力控制接觸710，可減少輸入電流以及輸出電流與倍頻係數之間的比值之間的電流差異絕對值。所以，可減少電晶體702和703之間不匹配的缺陷，使得電流鏡電路701的輸出電流和電流鏡701的輸入電流之間的比值能夠與倍頻係數有較佳的一致性。
本揭露不受限於比較器的非反相輸入接收代表輸入電流的電壓以及比較器的反相輸入接收代表輸出電流和倍頻係數之間比值的電壓的實施例中。在其他實施例中，代表輸出電流和倍頻係數之間比值的電壓可施加在非反相輸入，而代表輸入電流的電壓可施加在反相輸入。
因此，在假設正電壓施加在應控制接觸710時電晶體703的應力產生材料層提供較小拉伸應力和/或較大壓縮應力，且假設負電壓施加在應力控制接觸710時應 力產生材料層提供較大拉伸應力和/或較小壓縮應力的實施例中，可改善電晶體702和703的匹配。
並且，本揭露不受限於電晶體703的組構對應於對照第3a和3b圖的上述電晶體302的組構或者對應於對照第16至21圖採用單一個應力控制電極的上述組構的實施例。在其他實施例中，電晶體703的組構對應於對照第1a至1e圖的上述電晶體102的組構或者對應於對照第16至21圖採用兩個應力控制電極的上述組構，其中頂部應力控制電極和底部應力控制電極可個別設置在應力產生材料層之上和之下。
在該實施例中，比較器的輸出可電性連接到與頂部應力控制電極電性連接的應力控制接觸和與底部應力控制電極電性連接的應力控制接觸的其中之一，而另一個頂部應力控制電極和底部應力控制電極可接地，或者施加基本上恆定的偏壓到另一個頂部應力控制電極和底部應力控制電極。因此，控制電晶體703的應力產生層所提供的應力可以基本上與施加在電晶體703的閘極電極708的電壓無關。
在進一步實施例中，電晶體702和電晶體703兩者可包含應力產生材料層，而校準電路713可被適配，以調整電晶體702中由應力產生材料層所提供的應力和電晶體703中由應力產生材料層所提供的應力兩者。
在校準電流鏡電路701之後，校準電路713可與電流鏡電路701電性中斷。由於電晶體702和/或電晶 體703中應力產生材料層的應力滯後，應力可基本上被維持，使得藉由校準程式所獲得的電晶體702和703之間的匹配能夠維持。
在進一步實施例中，校準電路713可被適配，以設定倍頻係數。在此實施例中，校準電路713可具有用於設定倍頻係數的外部輸入。
第8圖示意性地說明根據本發明實施例的感測器800的電路圖。
感測器800包含電晶體801，其包含源極區802、汲極區804和閘極電極803。電晶體801可以是n通道電晶體，如第8圖所示。在其他實施例中，電晶體801可以是p通道電晶體。電晶體801的閘極電極803可電性連接到讀取端點806，而汲極區804可電性連接到輸出端點807。電晶體801的源極區802可以接地。
電晶體801包含設置用於在電晶體801的通道區中提供應力的應力產生材料層，其中電晶體801的通道區中所提供的應力可回應於作用在應力產生材料上的外部影響而變化。應力產生材料可以是如同上述的磁致伸縮材料，而外部影響可以是磁場805。因此，在電晶體801的通道區中提供的應力可以回應於作用在應力產生材料上的磁場805而變化。
如同對照第1a至1e、3a和3b圖的內容所述，電晶體801可具有平坦組構，或者其可包含一個或多個鰭片型伸長型半導體區，如同對照第16至21圖的內容 所述。
為了藉由感測器800的方式進行測量，閘極電壓可施加在用於將電晶體801切換成導通狀態讀取端點806。另外，可施加電壓到輸出端點807。由於電晶體801是在導通狀態，可得到通過電晶體801並流經電晶體801的通道區的電流。
如同以上所詳述的，電晶體801的通道區的電性傳導取決於通道區中的應力。由於電晶體801包含在電晶體的通道區中的應力產生材料層，該應力產生材料層提供回應於作用在應力產生材料層上的外部影響(例如磁場805)而變化的應力，流經電晶體801的電流可取決於外部影響的強度。因此，外部影響的強度，尤其是磁場805的強度，可藉由測量流經電晶體801的電流而決定。
為了施加電壓到讀取端點806和輸出端點807，並為了測量流經輸出端點807和電晶體801的電流，可設置一種電路(未圖示)。
第9圖示意性地說明根據本發明實施例的反相器900的電路圖。反相器900包含可以是p通道電晶體的上拉電晶體901以及可以是n通道電晶體的下拉電晶體902。上拉電晶體901包含源極區910、汲極區911和閘極電極912。
上拉電晶體901和下拉電晶體902以串聯電性連接在高電壓電源供應端點903和低電壓電源供應端點904之間，其中上拉電晶體901和下拉電晶體902的汲極 區907和911與彼此連接，上拉電晶體901的源極區906電性連接到高電壓電源供應端點903，而下拉電晶體902的源極區910電性連接到低電壓電源供應端點904。
上拉電晶體901和下拉電晶體902的閘極電極908和912電性連接到輸入端點905。反相器900的輸出端點914電性連接到上拉電晶體901和下拉電晶體902的汲極區907和911。
假設施加相對高的電壓到輸入端點905，作為p通道電晶體的上拉電晶體901切換到截止狀態，而作為n通道電晶體的下拉電晶體902切換到導通狀態。因此，輸出端點914電性連接到低電壓電源供應端點904，並在輸出端點914得到相對低的電壓。假設相對低的電壓到輸入端點905，上拉電晶體901切換到導通狀態，而下拉電晶體902切換到截止狀態。所以，輸出端點電性連接到高電壓電源供應端點903，使得在輸出端點914得到相對高的電壓。
上拉電晶體901和下拉電晶體902各自的特徵可相對應於對照第3a和3b圖的上述電晶體302的特徵或是對照第16至21圖的上述電晶體1602和2102的特徵。尤其是，上拉電晶體可包含應力產生材料層，該應力產生材料層在上拉電晶體的通道區中提供回應於施加到該應力產生材料層的電場而變化的應力。並且，上拉電晶體901包含電性連接到設置在相對於該上拉電晶體的閘極電極908的應力產生材料層一側上的應力控制電極的應力控制 接觸909。所以，應力控制接觸909和閘極電極908之間的電壓差在上拉電晶體的應力產生材料層中產生電場。
相似地，下拉電晶體902可包含應力產生材料層，該應力產生材料層在下拉電晶體902的通道區中提供回應於施加到該應力產生材料層的電場而變化的應力。並且，下拉電晶體包含設置在相對於該下拉電晶體902的閘極電極912的應力產生材料層一側上的應力控制電極以及電性連接到該應力控制電極的應力控制接觸913。所以，應力控制接觸913和閘極電極912之間的電壓差在下拉電晶體902的應力產生材料層中產生電場。
電晶體901和902中的應力產生材料層可被適配，以基本上不提供應力滯後或只提供少量的應力滯後。
上拉電晶體901和下拉電晶體902的應力控制接觸909和913可與彼此電性連接並接地。因此，應力控制接觸909和913可維持在近似等於上述相對低電壓的基本上恆定的電壓。所以，假設相對高的電壓施加在輸入端點905時，可施加相對強的電場在上拉電晶體901和下拉電晶體902中的應力產生材料層，而假設相對低的電壓施加在輸入端點905時，可施加相對小的電場或基本上不施加電場在上拉電晶體901和下拉電晶體902中的應力產生材料層。
上拉電晶體901和下拉電晶體902中的應力產生材料層可被適配，使得當施加在該應力產生材料層的電場增加時，在電晶體901和902的通道區中增加拉伸應 力和/或減少壓縮應力，並且當施加在該應力產生材料層的電場減少時，減少拉伸應力和/或增加壓縮應力。
由此可知，當施加相對高的電壓到輸入端點905時，電晶體901和902的通道區會受到比當施加相對低的電壓到該輸入端點905時更多的拉伸應力。拉伸應力的增加或壓縮應力的減少可增加做為n通道電晶體的下拉電晶體902的通道區的導電性，並可減少做為p通道電晶體的上拉電晶體901的通道區的導電性。拉伸應力的減少或壓縮應力的增加可在施加相對低的電壓到輸入端點905時獲得，並可增加上拉電晶體901的通道區的電傳導性以及減少下拉電晶體902的通道區的電傳導性。
因此，可增加上拉電晶體901和下拉電晶體902中進入導通模式者的通道區的電傳導性，並可減少上拉電晶體901和下拉電晶體902中進入截止模式者的通道區的電傳導性。這可允許反相器901相較於在上拉電晶體和下拉電晶體中不設置可提供可變應力的應力產生材料層的反相器來說，改善切換速度。
第10圖表示根據本發明另一實施例的反相器1000。相似於對照第9圖的上述反相器900，反相器1000包含做為p通道電晶體的上拉電晶體1001和做為n通道電晶體的下拉電晶體1002，該反相器1000可以串聯方式電性連接在高電壓電源供應端點1003和低電壓電源供應端點1004之間。上拉電晶體1001的汲極區1007和下拉電晶體1002的汲極區1012可與彼此電性連接並電性連接到輸 出端點1016。
上拉電晶體1001的源極區1006電性連接到高電壓電源供應端點1003，而下拉電晶體1002的源極區1011電性連接到低電壓電源供應端點1004。上拉電晶體1001的閘極電極1008和下拉電晶體1002的閘極電極1013與彼此電性連接並且電性連接到輸入端點1005。
上拉電晶體1001和下拉電晶體1002各自可具有特徵，其相對應於對照第1a至1e圖的上述電晶體102的特徵或是對照第16至21圖的上述電晶體1602和2102的特徵。尤其是，上拉電晶體1001和下拉電晶體1002各自可包含相似於應力產生材料層116的應力產生材料、相似於底部應力控制電極115的底部應力控制電極和相似於頂部應力控制電極117的頂部應力控制電極。上拉電晶體1001和下拉電晶體1002各自個別包含電性集結到頂部應力控制電極和底部應力控制電極其中之一的應力控制接觸1009和1014，並各自個別包含電性接觸該頂部應力控制電極和底部應力控制電極的另外一個的應力控制接觸1010和1015。
上拉電晶體1001和下拉電晶體1002的應力產生材料層可被適配，以基本上不具有應力滯後或只具有少量的應力滯後。
應力控制接觸1009和1014可與彼此電性連接並電性連接到高電壓電源供應端點1003，使得相對高的電壓施加在應力控制接觸1009和1014。應力控制接觸1010 和1015可電性連接到輸入端點1005。
假設施加相對高的電壓到輸入端點1005，則在上拉電晶體1001和下拉電晶體1002的應力產生材料層中可提供相對小的電場或基本上完全不提供電場；而假設施加相對低的電壓到輸入端點1005，則在電晶體1001和1002的應力產生材料層中可提供相對強的電場。
上拉電晶體1001和下拉電晶體1002的應力產生材料層可由在存在相對較強電場中和缺少電場的情況相比可提供較強的壓縮應力或較弱的拉伸應力的材料所形成。因此，假設相對低的電壓施加在輸入端點1005，可在電晶體1001和1002的通道區中提供較弱的拉伸應力或較大的壓縮應力，而假設相對高的電壓施加在輸入端點1005，可在電晶體1001和1002的通道區中提供較小的壓縮應力或較大的拉伸應力。
由此可知，相似於對照第9圖的上述反相器900，電晶體1001和1002中進入導通狀態者的通道區的電傳導性增加，而電晶體1001和1002中進入截止狀態者的通道區的電傳導性減少。因此，可改善反相器的切換速度。
第10圖的反相器1000允許在上拉電晶體和下拉電晶體的應力產生材料層中使用不同應力提供材料，其在電場存在時的表現與第9圖的實施例中所提供的應力產生材料的表現相反。
第11圖示意性地說明根據本發明實施例的記憶體單元1100和支援電路1120的部分。
記憶體單元1100包含存儲電晶體1101。存儲電晶體1101可以是相似於對照第3a和3b圖的上述電晶體302或是對照第16至21圖的上述電晶體1602和2102的電晶體，尤其是包含源極區1102、汲極區1103和閘極區1104的電晶體1101。另外，存儲電晶體1101包含相似於應力產生材料層316的應力產生材料層，而應力控制接觸1105電性連接到相似於設置在應力產生材料層相對於閘極電極1104的一側上的頂部應力控制電極317的應力控制電極。
存儲電晶體1101的應力產生材料層中的應力產生材料可被適配，以在存儲電晶體1101的通道區中提供回應於施加在該應力產生材料層的電場而變化的應力。施加在應力產生材料層的電場可藉由在存儲電晶體1101的應力控制接觸1105和閘極電極1104之間施加電壓所提供。該應力產生材料具有應力滯後，使得回應於該電場所提供的應力的至少一部分在該電場移除後保持。因此，存儲電晶體1101的應力產生材料層的應力可藉由在閘極電極1104和應力控制接觸1105之間施加電壓而設定，該應力產生材料層被設定的應力可在該電壓不再施加時保持。
支援電路1120包含高電壓電源供應埠1108，而記憶體單元1100包含低電壓電源供應埠1109。設置在支援電路中的存儲電晶體1101和感測電晶體1111以串連方式電性連接在高電壓供應埠1108和低電壓供應埠1109之間。
記憶體單元1100可以是包含具有組構相對應於記憶體單元1100的組構的多個記憶體單元的記憶體陣列的部分。支援電路1120可設置在支援電路區塊中，該支援電路區塊是裝設在該陣列周圍並可在資料從該記憶體單元1100被讀取或資料被寫入該記憶體單元1100時電性連接到該記憶體單元1100。當資料將要從另一個記憶體單元被讀取或是資料將要被寫入另一個記憶體單元時，支援電路1120可電性連接到那另一個記憶體單元。為了達到此目的，可設置更多的電路元件(未圖示)，如第11圖中以小點(...)示意性地表示。因此，在記憶體單元陣列中，對於每一個記憶體單元來說只需要設置一個電晶體，因此可減少該記憶體單元陣列所需要的總空間量。
存儲電晶體1101可以是n通道電晶體，而感測電晶體1111可以是p通道電晶體。在此實施例中，存儲電晶體1101的源極區可電性連接到低電壓電源供應埠1109，而感測電晶體1111的源極區1112可電性連接到高電壓電源供應埠1108。存儲電晶體1101的閘極電極1104和感測電晶體1111的閘極電極1114可電性連接到讀取埠1106。存儲電晶體1101的應力控制接觸1105可電性連接到寫入埠1107。電晶體1101和1111的汲極區可電性連接到位元線埠1110。
做為n通道電晶體的存儲電晶體1101和做為p通道電晶體的感測電晶體1111的閾值電壓可被適配，使得施加在讀取埠1106的電壓落在一個範圍內，其中該存 儲電晶體1101和該感測電晶體1111兩者皆在電性傳導的導通狀態中。
記憶體單元1100的操作將參考第12圖而說明。
第12圖顯示說明位元線埠1110的電壓和通過存儲電晶體1101和感測電晶體1111的電流之間關係的示意圖。水平坐標軸1201表示該位元線埠1110的電壓，而垂直坐標軸1202表示該電流的安培。在以下內容中，假定沒有電流被汲取經過該位元線埠1110，其可藉由連接該位元線埠1110到具有高輸入阻抗的感測放大器而達成。
因此，流經感測電晶體1111的電流和流經存儲電晶體1101的電流基本上是相等的。曲線1203表示位元線埠1110的電壓和通過存儲電晶體1101的電流之間的關係，其中該電流是由於存儲電晶體1101的通道區中的第一應力而得到的。曲線1204表示位元線埠1110的電壓和通過存儲電晶體1101的電流之間的關係，其中該電流是由於存儲電晶體1101的通道區中的第二應力而得到的，其中該第一應力相較於該第二應力來說更加拉伸或較不壓縮。由於n通道存儲電晶體1101的通道區中的電荷載子遷移率隨著通道區中增加的拉伸應力而增加，在第一應力下通過存儲電晶體1100的電流大於在給定位元線埠1110的電壓下的第二應力下的電流。
曲線1205表示通過感測電晶體1111的電流和位元線埠1110的電壓之間的關係。由於施加在感測電晶 體1111的源極區1112和汲極區1113之間的電壓在位元線埠1110的電壓增加時減少，並在該位元線埠1110的電壓減少時增加，通過感測電晶體1111的電流隨著位元線埠1110的電壓的增加而減少。
當沒有實質電流通過位元線埠1110時，通過感測電晶體1111和存儲電晶體1101的電流基本上是相同的，因此位元線埠1110的電壓是由曲線1205和曲線1203和1204其中之一的交叉點而給定，其中該曲線1203和1204對應於藉由該存儲電晶體1101中的應力產生材料層所提供的當前應力。
由此可知，對於第一應力，可得到位元線埠1110的電壓1206；而對於第二應力，可得到位元線埠1110的電壓1207。
在存儲電晶體1101中藉由應力產生材料層所提供的應力之間的關係可被用來在記憶體單元1100中儲存一個位的資料。第一應力(由曲線1203所呈現)可被視為邏輯0，而第二應力(由曲線1204所呈現)可被視為邏輯1。
為了讀取資料的位元，可施加閘極電壓到讀取埠1106，並可測量在位元線埠1110所得到的電壓。為了將資料寫入記憶體單元1100，可在寫入埠1107和讀取埠1106之間施加適合在存儲電晶體1101的應力產生材料層中提供第一應力(用於儲存邏輯0)或第二應力(用於儲存邏輯1)的電壓。
第13圖示意性地說明根據本發明實施例的記憶體單元1300的電路圖。
記憶體單元1300的一些特徵可以對應到對照第11圖的上述記憶體單元1100的特徵。在第13和11圖中，相對應的特徵是由相同的元件符號所表示，而記憶體單元1300的元件的特徵可對應到由相同元件符號所表示的記憶體單元1100的元件的特徵。相似於記憶體單元1100，記憶體單元1300包含具有源極區1102、汲極區1103和閘極電極1104的存儲電晶體1100。應力控制接觸1105電性連接到用於施加電場到應力產生材料的應力控制電極。
另外，記憶體單元1300包含在高電壓電源供應埠1108和低電壓電源供應埠1109之間與存儲電晶體1101以串聯方式電性連接的存儲電晶體1301。電晶體1101和1301的汲極區電性連接到位元線埠1110。
相似於存儲電晶體1101，存儲電晶體1301的組構可相對應於對照第3a和3b圖的上述電晶體302的組構或對照第16至21圖的上述電晶體1602和2102的組構。存儲電晶體1301可以是p通道電晶體而存儲電晶體1101可以是n通道電晶體。存儲電晶體1301的其他特徵可對應到存儲電晶體1101的特徵。尤其是，存儲電晶體1301可包含由基本上和存儲電晶體1101的應力產生材料層相同的材料所形成的應力產生材料層。存儲電晶體1301的應力控制接觸1304可電性連接到設置在存儲電晶體 1301的應力產生材料層相對於閘極電極1304的一側上的應力控制電極。
存儲電晶體1101和1301的應力控制接觸1105和1305可與彼此電性連接並電性連接到寫入埠1107。閘極電極1104和1304可與彼此電性連接並電性連接到讀取埠1106。由此可知，施加到存儲電晶體1101和1301的應力產生材料層的電場可以是近似相等的，並且，由於存儲電晶體1101和1301的應力產生材料層可以由基本上相同的材料所形成，存儲電晶體1101和1301的通道區中所提供的應力可以是基本上相等的。
然而，由於存儲電晶體1101是n通道電晶體且存儲電晶體1301是p通道電晶體，應力對於存儲晶體1301和1101的影響是不同的。增加存儲電晶體1301的通道區的傳導性的特定應力可減少存儲電晶體1101的通道區的傳導性，而增加存儲電晶體1101的通道區的傳導性的特定應力可減少存儲電晶體1301的通道區的傳導性。
記憶體單元1300的操作將對照第14圖而說明。
第14圖顯示說明位元線埠1110的電壓和通過存儲電晶體1101和1301的電流之間的關係的示意圖。相似於對照第11圖的上述記憶體單元1100，位元線埠1100可電性連接到具有高輸入阻抗的感測放大器，使得基本上沒有電流流經該位元線埠1110。因此，流經存儲電晶體1101的電流可以近似等同於流經存儲電晶體1301的電流。
在第14圖中，水平坐標軸1401表示位元線埠1110的電壓，而垂直坐標軸1402代表通過存儲電晶體1101和1301的電流。曲線1403和1404示意性地說明藉由存儲電晶體1101的電流和位元線埠1110個別對應第一應力和第二應力的電壓之間的關係，其中第一應力相較於第二應力更加拉伸或較不壓縮。曲線1403和1404相似於第12圖中所示的曲線1203和1204。
曲線1405和1406示意性地說明位元線埠1110的電壓和通過存儲電晶體1301個別對應第一應力和第二應力的電流之間的關係。由於應力對p通道電晶體和n通道電晶體中通道區的傳導性的影響不同，在存儲電晶體1301中，在第一應力下，在給定源極-閘極電壓下可得到相較於在第二應力下較小的電流。
由於通過存儲電晶體1101和1301的電流基本上是相等的，在第一應力下所得到的位元線埠1110的電壓相對應到曲線1403和1405之間的交叉點，而在第二應力下所得到的位元線埠1110的電壓相對應到曲線1404和1406之間的交叉點。因此，在第一應力下可得到電壓1407，而在第二應力下可得到電壓1408。
從記憶體單元1300讀取資料以及寫入資料到記憶體單元1300可以用相同於對照第11圖的記憶體單元1100的方法所進行。然而，由於在記憶體單元1300中，在存儲電晶體1101和存儲電晶體1301的通道區中的應力有所變化，可得到相對應於電壓1408和1407之間的差異 得較大信號邊界。
第15圖示意性地說明根據本發明實施例的包含電阻器1528的半導體結構1500的剖面圖。
半導體結構1500包含具有溝槽隔離結構1506的基板1501，該溝槽隔離結構1506將電阻器1528與該半導體結構1500中的其他電路元件分隔。基板1501和溝槽隔離結構1506的特徵可對應到對照第1至1e圖的上述基板101和溝槽隔離結構106的特徵，並且其可使用相對應的方法形成。
電阻器1528還包含形成在基板1501中的半導體區1504。半導體區1504可以用不同於半導體區1504下方的基板1501的部分的摻雜方式而被摻雜，使得在半導體區1504和半導體區1504下方的基板1501的部分之間有pn過渡。該pn過渡可在半導體區1504和半導體區1504下方的基板1501的部分之間提供電性絕緣。半導體區1504可以藉由離子布植的方式所形成，相似於對照第1a至1e圖的上述源極和汲極區104和105。
在半導體區1504上方，可設置電性絕緣層1514、底部應力控制電極1515、應力產生材料層1516和頂部應力控制電極1517。該電性絕緣層1514、底部應力控制電極1515、應力產生材料層1516和頂部應力控制電極1517的特徵可相對應於對照第1a至1e圖的上述電性絕緣層114、底部應力控制電極115、應力產生材料層116和頂部應力控制電極117的特徵，並且其可使用相對應的製程(包 含沉積和/或蝕刻方法)所形成。
半導體結構1500還包含形成在電阻器1528上方的介電材料1518。在該介電材料1518中，可形成接觸通孔1519、1520、1521和1522。電性絕緣襯墊層1523可形成在該接觸通孔1519、1520、1521和1522的側壁。
在接觸通孔1519和1522中可形成電阻器接觸1524和1525，其提供電性連接到半導體區1504的端部。電流可藉由半導體區1504在電阻器接觸1524和1525之間流動，其中該半導體區1504可提供電流本質上符合歐姆定律的電阻。
在接觸通孔1520和1521中，可設置在底部應力控制電極1515和頂部應力控制電極1517之間提供電性連接的應力控制接觸1526和1527。
介電材料、接觸通孔1519、1520、1521和1522、襯墊層1523、電阻器接觸1524和1525以及應力控制接觸1526和1527的其他特徵可相對應於對照第1a至1e圖的上述介電材料118、接觸通孔119-123、襯墊層124以及接觸125-129的特徵，並且其可使用相對應的方法所形成。
藉由在應力控制接觸1526和1527之間施加電壓，可在底部應力控制電極1515和頂部應力控制電極1517之間產生電場。回應於該電場，應力產生材料層1516可提供強度取決於施加在該應力控制接觸1526和1527之間的電場的應力。
由應力產生材料層1516所提供的應力可以在應力產生材料層1516下方的半導體區1504中提供應力，其可影響電荷載子(電子或電洞，取決於該半導體材料1504是n型摻雜或p型摻雜)的遷移率。半導體材料1504中電荷載子遷移率的增加可造成該半導體區1504的較小電阻，而電荷載子遷移率的減少可造成該半導體區1504的較大電阻。因此，由電阻器1528所提供的電阻可藉由改變施加在應力控制接觸1526和1527之間的電壓而控制。
對於本領域的技術人員來說，本揭露的其他實施例和變化在參照本說明後將變得清楚明白。因此，此等敍述僅是例示用途，其目的在於教示本領域的技術人員使用通常方法實現在此揭露的原理。應瞭解到在此所表示和說明的是當前的較佳實施例。
101‧‧‧基板
103‧‧‧通道區
104‧‧‧源極區
105‧‧‧汲極區
107‧‧‧閘極絕緣層
108‧‧‧閘極電極
109、111‧‧‧矽化物部分
112‧‧‧側壁間隔件
114‧‧‧電性絕緣層
115‧‧‧底部應力控制電極
116‧‧‧應力產生材料層
117‧‧‧頂部應力控制電極
118‧‧‧介電材料
124‧‧‧襯墊層
125‧‧‧源極接觸
127‧‧‧汲極接觸
2100‧‧‧半導體結構
2102‧‧‧電晶體
1603‧‧‧伸長型半導體區
2103‧‧‧功函數調整金屬

Claims (23)

  1. 一種半導體結構，包括：電晶體，該電晶體包括：一個或多個伸長型半導體區，該一個或多個伸長型半導體區的每一個包括通道區；閘極電極，其中，該閘極電極係至少設置在該一個或多個伸長型半導體區的每一個的兩個相對側；以及應力產生材料層，該應力產生材料層提供可變應力；其中，該應力產生材料層經配置而至少在該一個或多個伸長型半導體區的每一個的該通道區中提供應力，在該一個或多個伸長型半導體區的每一個的該通道區中所提供的該應力係可變化的。
  2. 如申請專利範圍第1項所述的半導體結構，其中，藉由該一個或多個伸長型半導體區的每一個的該通道區中的應力產生材料層所提供的該應力係回應作用在該應力產生材料層的信號而變化。
  3. 如申請專利範圍第2項所述的半導體結構，其中，作用在該應力產生材料層的該信號包括電場。
  4. 如申請專利範圍第3項所述的半導體結構，還包括至少一個鄰近該應力產生材料層的應力控制電極，該應力控制電極係用於施加該電場到該應力產生材料層。
  5. 如申請專利範圍第4項所述的半導體結構，其中，該 應力產生材料層包括壓電材料和電致伸縮材料的至少其中之一。
  6. 如申請專利範圍第5項所述的半導體結構，還包括具有厚度方向的基板，其中，該一個或多個伸長型半導體區的每一個具有本質上沿著與該厚度方向垂直的第一水平方向延伸的長度方向，且該一個或多個伸長型半導體線的每一個的該兩個相對側係沿著與該厚度方向和該第一水平方向垂直的第二水平方向而隔開。
  7. 如申請專利範圍第6項所述的半導體結構，其中，該閘極電極還被配置在該一個或多個伸長型半導體線的每一個相對於該基板的第三側。
  8. 如申請專利範圍第6項所述的半導體結構，其中，該閘極電極包括多晶矽。
  9. 如申請專利範圍第6項所述的半導體結構，其中，該閘極電極包括金屬和金屬合金的至少其中之一。
  10. 如申請專利範圍第6項所述的半導體結構，還包括閘極絕緣層，係被設置在該一個或多個伸長型半導體線的每一個和該閘極電極之間。
  11. 如申請專利範圍第10項所述的半導體結構，其中，該閘極絕緣層包括二氧化矽和具有介電常數比矽還高的高k材料的至少其中之一。
  12. 如申請專利範圍第11項所述的半導體結構，其中，該電晶體係鰭式場效電晶體(FinFET)之電晶體，且該一個或多個伸長型半導體區的每一個包括該鰭式場效電晶 體之電晶體的鰭片。
  13. 如申請專利範圍第11項所述的半導體結構，其中，該電晶體係三閘極電晶體，且該一個或多個伸長型半導體區的每一個包括該三閘極電晶體的鰭片。
  14. 如申請專利範圍第11項所述的半導體結構，其中，該一個或多個伸長型半導體區的每一個的該通道區被配置在該電晶體的源極區和汲極區之間，以及其中，該源極區和該汲極區的每一個包括矽化物。
  15. 如申請專利範圍第14項所述的半導體結構，其中，該半導體結構包括現場可編程邏輯電路，該現場可編程邏輯電路包括該電晶體。
  16. 一種方法，包括：提供包含電晶體的半導體結構，該電晶體包括：一個或多個伸長型半導體區，該一個或多個伸長型半導體區的每一個包括通道區；以及閘極電極，其中，該閘極電極係至少設置在該一個或多個伸長型半導體區的每一個的兩個相對側；該方法還包括：在該電晶體上方形成應力產生材料層，該應力產生材料層提供可變應力，其中，該應力產生材料層經配置而至少在該一個或多個伸長型半導體區的每一個的該通道區中提供應力，在該一個或多個伸長型半導體區的每一個的該通道區中所提供的該應力係可變化的。
  17. 如申請專利範圍第16項所述的方法，其中，該應力產生材料層包括壓電材料和電致伸縮材料的至少其中之一，且藉由該一個或多個伸長型半導體區的每一個的該通道區中的該應力產生材料層所提供的該應力係回應施加在該應力產生材料層的電場而變化。
  18. 如申請專利範圍第17項所述的方法，還包括：形成至少一個鄰近該應力產生材料層的應力控制電極，該應力控制電極用於施加該電場到該應力產生材料層。
  19. 如申請專利範圍第18項所述的方法，其中，該一個或多個伸長型半導體區的每一個的該通道區被設置在該電晶體的源極區和汲極區之間，以及其中，該方法還包括：形成矽化物在各該源極區和該汲極區中；以及在形成該矽化物後，形成提供電氣連接到該源極區的源極接觸結構以及提供電氣連接到該汲極區的汲極接觸結構。
  20. 如申請專利範圍第19項所述的方法，其中，該應力產生材料層係在該矽化物形成後以及在該源極接觸結構和該汲極接觸結構形成前所形成。
  21. 如申請專利範圍第19項所述的方法，其中，該閘極電極係虛擬閘極電極，以及其中，該方法還包括：移除該虛擬閘極電極；以及形成取代閘極電極，其中，該取代閘極電極係至少設置在該一個或多個伸長型半導體區的每一個的兩 個相對側，該取代閘極電極包括金屬和金屬合金的至少其中之一。
  22. 如申請專利範圍第21項所述的方法，其中，該應力產生材料層係在該矽化物形成後以及在該源極接觸結構和該汲極接觸結構形成前所形成。
  23. 如申請專利範圍第21項所述的方法，其中，該應力產生材料層係在該矽化物形成前所形成。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI817093B (zh) * 2020-04-03 2023-10-01 南亞科技股份有限公司 具有嵌入式磁性儲存結構的半導體元件及其製備方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9209174B2 (en) * 2013-02-15 2015-12-08 Globalfoundries Inc. Circuit element including a layer of a stress-creating material providing a variable stress and method for the formation thereof
US9368626B2 (en) 2013-12-04 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with strained layer
US9196730B1 (en) * 2014-06-20 2015-11-24 Taiwan Seminconductor Manufacturing Company Limited Variable channel strain of nanowire transistors to improve drive current
FR3029011B1 (fr) * 2014-11-25 2018-04-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede ameliore de mise en contrainte d'une zone de canal de transistor
US9570588B2 (en) * 2014-12-29 2017-02-14 Globalfoundries Inc. Methods of forming transistor structures including forming channel material after formation processes to prevent damage to the channel material
KR102298775B1 (ko) * 2015-01-21 2021-09-07 에스케이하이닉스 주식회사 싱글 폴리 비휘발성 메모리 소자 및 그 제조방법
US11049939B2 (en) 2015-08-03 2021-06-29 Semiwise Limited Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation
TWI660438B (zh) * 2015-09-23 2019-05-21 聯華電子股份有限公司 半導體元件及其製作方法
WO2017052562A1 (en) 2015-09-24 2017-03-30 Intel Corporation Methods of forming backside self-aligned vias and structures formed thereby
US11264493B2 (en) 2015-09-25 2022-03-01 Intel Corporation Wrap-around source/drain method of making contacts for backside metals
US10032913B2 (en) * 2016-01-08 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structures, FinFET devices and methods of forming the same
US11328951B2 (en) 2016-04-01 2022-05-10 Intel Corporation Transistor cells including a deep via lined wit h a dielectric material
DE102016207349A1 (de) * 2016-04-29 2017-11-02 Robert Bosch Gmbh Leistungstransistor, Treiber und Endstufe
CN109643742A (zh) 2016-08-26 2019-04-16 英特尔公司 集成电路器件结构和双侧制造技术
DE112016007504T5 (de) 2016-12-07 2019-09-26 Intel Corporation Integriertes Schaltungs-Bauelement mit zinnenartigem Metall-Leiterbahn-Layout
US10037912B2 (en) 2016-12-14 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
EP3340323B1 (en) * 2016-12-22 2019-11-13 Melexis Technologies NV Semiconductor device comprising passive magnetoelectric transducer structure
TWI701715B (zh) * 2017-06-06 2020-08-11 黃知澍 N-face III族/氮化物磊晶結構及其主動元件與其積體化之極性反轉製作方法
US10256152B2 (en) * 2017-07-24 2019-04-09 Globalfoundries Inc. Methods of making FinFET device comprising a piezoelectric liner for generating a surface charge
US10446659B2 (en) * 2017-10-13 2019-10-15 Globalfoundries Inc. Negative capacitance integration through a gate contact
US10177038B1 (en) * 2017-11-30 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Prevention of contact bottom void in semiconductor fabrication
WO2019132863A1 (en) 2017-12-26 2019-07-04 Intel Corporation Stacked transistors with contact last
WO2019139620A1 (en) 2018-01-12 2019-07-18 Intel Corporation Isolation wall stressor structures to improve channel stress and their methods of fabrication
WO2019172879A1 (en) 2018-03-05 2019-09-12 Intel Corporation Metallization structures for stacked device connectivity and their methods of fabrication
US11688780B2 (en) 2019-03-22 2023-06-27 Intel Corporation Deep source and drain for transistor structures with back-side contact metallization
US11050012B2 (en) * 2019-04-01 2021-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method to protect electrodes from oxidation in a MEMS device
US10991806B2 (en) 2019-05-09 2021-04-27 United Microelectronics Corp. Two-transistor memory device and method for fabricating memory device
US11373696B1 (en) 2021-02-19 2022-06-28 Nif/T, Llc FFT-dram
US11824133B2 (en) 2021-07-22 2023-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Detection using semiconductor detector

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5666305A (en) * 1993-03-29 1997-09-09 Olympus Optical Co., Ltd. Method of driving ferroelectric gate transistor memory cell
US7989851B2 (en) * 2002-06-06 2011-08-02 Rutgers, The State University Of New Jersey Multifunctional biosensor based on ZnO nanostructures
FR2888990B1 (fr) * 2005-07-22 2007-09-07 Commissariat Energie Atomique Dispositif microelectronique dote de transistors surmontes d'une couche piezoelectrique
US8039834B2 (en) * 2006-06-13 2011-10-18 Georgia Tech Research Corporation Nanogenerator comprising piezoelectric semiconducting nanostructures and Schottky conductive contacts
US7977751B2 (en) * 2007-02-06 2011-07-12 Sony Corporation Insulated gate field effect transistor and a method of manufacturing the same
FR2916305B1 (fr) * 2007-05-15 2009-10-23 Commissariat Energie Atomique Dispositif a transistor a canal contraint.
US7851288B2 (en) * 2007-06-08 2010-12-14 International Business Machines Corporation Field effect transistor using carbon based stress liner
FR2918794B1 (fr) * 2007-07-09 2010-04-30 Commissariat Energie Atomique Cellule memoire sram non-volatile dotee de transistors a grille mobile et actionnement piezoelectrique.
JP4544288B2 (ja) * 2007-10-19 2010-09-15 セイコーエプソン株式会社 半導体装置及び電子機器
JP2009137132A (ja) * 2007-12-05 2009-06-25 Seiko Epson Corp 液体噴射ヘッド及び液体噴射装置
US9773793B2 (en) * 2009-10-09 2017-09-26 Texas Instuments Incorporated Transistor performance modification with stressor structures
KR101669470B1 (ko) * 2009-10-14 2016-10-26 삼성전자주식회사 금속 실리사이드층을 포함하는 반도체 소자
JP5569243B2 (ja) * 2010-08-09 2014-08-13 ソニー株式会社 半導体装置及びその製造方法
US9209174B2 (en) * 2013-02-15 2015-12-08 Globalfoundries Inc. Circuit element including a layer of a stress-creating material providing a variable stress and method for the formation thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI817093B (zh) * 2020-04-03 2023-10-01 南亞科技股份有限公司 具有嵌入式磁性儲存結構的半導體元件及其製備方法

Also Published As

Publication number Publication date
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