JP2008004830A - 不揮発性半導体記憶素子及び不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】１ビットを超える情報の記憶と低電源電圧化との両立を図り、且つ可及的に簡略な配線の、高集積度且つ高性能の不揮発性半導体記憶素子を得ることを可能にする。
【解決手段】半導体基板１に形成された第一の導電型の半導体領域３内に互いに向かい合う様に形成された第二の導電型のソース・ドレイン領域４と、ソース・ドレイン領域の間の半導体領域上に形成され且つ間に浮遊ゲート電極６，８を介して積層された少なくとも二層の強誘電体絶縁膜５，７，９と、浮遊ゲート電極と強誘電体絶縁膜との積層膜の、ソース・ドレイン領域を結ぶ方向と垂直な方向の側面に設けられた第一の絶縁膜１０と、第一の絶縁膜が設けられた、浮遊ゲート電極と強誘電体絶縁膜との積層膜の側面に第一の絶縁膜を挟むように形成されるとともに浮遊ゲート電極と強誘電体絶縁膜との積層膜の上面に形成された制御ゲート電極１１と、を備えている。
【選択図】図１

Description

この発明は不揮発性半導体記憶素子及びそれを含む不揮発性半導体記憶装置に関する。

従来の不揮発性半導体記憶素子は、制御ゲート電極とソース・ドレイン領域との電位を調節する事でチャネル領域と制御ゲート電極との間に設けた電荷蓄積層に電荷を注入ないし放出させ、これにより電荷蓄積層の内部にある電荷量を調節し、それに依って素子のしきい値電圧(素子のソースとドレインとの間を流れる電流のオン状態(導通状態)とオフ状態(非導通状態)との切り替わる制御ゲート電圧)を変え、情報の記憶を行っている。この方式の不揮発性半導体記憶素子に於いて本来はしきい値電圧を２通りに変化させる事で一つの素子あたり１ビットの情報を記憶していた。それ故、集積度の向上を図る為には個々の記憶素子あたり１ビットを越える情報を記憶させる必要が在る。

１ビットを超える情報を記憶させる為に、チャネルの左右ないし上下に各々電荷蓄積層と制御ゲート電極とを設けて、二つの不揮発性半導体記憶素子の並列と等価な素子を形成する方法が例えば特許文献１及び特許文献２に開示されている。この様に二つの素子の並列と等価な素子を形成すると、二つの制御ゲート電極の電位を独立に制御する事で、二つの電荷蓄積層の電荷量を独立に制御する事が可能となり、それに依り個々の不揮発性半導体記憶素子あたり１ビットを越える情報を記憶する事が可能となる。更に、電荷蓄積層中の電荷の量を微調整する事で２種類を超えるしきい値電圧を実現する方法が在る。
特許第３０４６３７６号明細書 特開平１０−１２５８１０号公報

この様に二つの素子の並列と等価な素子を形成する事で、集積度の向上を図る方法では、一つの素子に制御ゲート電極が二つ存在するので、一つの素子に制御ゲート電極が一つ存在する場合と比較すると配線が複雑になると言う問題点が在る。また電荷蓄積層中の電荷の量を微調整する事で２種類を超えるしきい値電圧を実現する方法では、しきい値電圧のバラツキ(以下ではΔＶ_ＴＨと記す)を十分に小さい値に収める必要がある。その理由は次の通りである。例として一つの素子あたり２ビットの情報を記憶する場合を考えると、しきい値電圧を４通りに調節する必要がある。最も低いしきい値電圧は負の値、最も高いしきい値電圧は電源電圧（以下ではＶ_ＤＤと記す）よりも高い値としても、０Ｖと電源電圧Ｖ_ＤＤとの間に２種類のしきい値電圧が収まる必要がある。それ故、Ｖ_ＤＤ＞２×ΔＶ_ＴＨと言う関係を満たす必要が在る。ここで、この様な方式の素子に於けるしきい値電圧は電荷蓄積層に蓄えられている電荷量で決まる。そして電荷蓄積層に蓄えられる電荷量はチャネル領域と制御ゲート電極との間に電圧を印加して、チャネル領域と電荷蓄積層との間に設けられた絶縁膜を電子にトンネル効果で通過させる事で行う。それ故、電荷蓄積層に蓄えられる電荷量は連続的な値を取る事が可能であり、この事は同時に電荷蓄積層に蓄えられる電荷量の制御の難しさをも意味する。ΔＶ_ＴＨの具体的な値としてはベリファイ機能を持たせない場合で２．３Ｖ(Masayuki Ichige et al., “A novel self-aligned shallow trench isolation cell for 90 nm 4Gbit NAND Flash EEPROMs,” in Technical Digest of 2003 Symposium on VLSI Technology pp.89-90)、ベリファイ機能を持たせる場合で０．５Ｖ(Osama Khouri et al., “Program and Verify Word-Line Voltage Regulator for Multilevel Flash Memories,” in Analog Integrated Circuits and Signal Processing, vol. 34 (2003) pp.119-131) 程度の値が報告されている。それ故、ベリファイ機能を持たせる場合でもＶ_ＤＤは０．５Ｖ×２＝１Ｖ程度よりも低い値とする事は不可能である。この事は低消費電力化の要求に必要な低電源電圧化の大きな妨げとなっていた。このバラツキの問題は電界効果トランジスタの浮遊ゲート電極に電荷を蓄える事に依り素子のしきい値電圧を変える事で情報の記憶を行う素子に限らず、浮遊ゲート電極とは独立のキャパシターに蓄えられる電荷量を変える事で情報の記憶を行う方式の素子に於いても同様であり、やはり低電源電圧化の大きな妨げとなっていた。

本発明は、上記問題点を解決するために成されたもので、その目的はしきい値電圧ないしキャパシターに蓄えられている電荷量の制御性の向上を図る事で１ビットを超える情報を記憶する事と低電源電圧化との両立を図り、且つ配線の複雑化を伴わない高性能の不揮発性半導体記憶素子を提供する事に在る。

本発明の第一の態様に依る不揮発性半導体記憶素子は、半導体基板に形成された第一の導電型の半導体領域内に互いに向かい合う様に形成された第二の導電型のソース・ドレイン領域と、前記ソース・ドレイン領域の間の前記半導体領域上に形成され且つ間に浮遊ゲート電極を介して積層された少なくとも二層の強誘電体絶縁膜と、前記浮遊ゲート電極と前記強誘電体絶縁膜との積層膜の、前記ソース・ドレイン領域を結ぶ方向と垂直な方向の側面に設けられた第一の絶縁膜と、前記第一の絶縁膜が設けられた、前記浮遊ゲート電極と前記強誘電体絶縁膜との積層膜の側面に前記第一の絶縁膜を挟むように形成されるとともに前記浮遊ゲート電極と前記強誘電体絶縁膜との積層膜の上面に形成された制御ゲート電極と、を備えた事を特徴とする。

また、本発明の第二の態様に依る不揮発性半導体記憶素子は、半導体基板上に形成された第一の導電体と、前記第一の導電体の上に形成され且つ間に浮遊ゲート電極を介して積層された少なくとも二層の強誘電体絶縁膜と、前記浮遊ゲート電極と前記強誘電体絶縁膜との積層膜の側面に設けられた第一の絶縁膜と、前記第一の絶縁膜が設けられた、前記浮遊ゲート電極と前記強誘電体絶縁膜との積層膜の側面に前記第一の絶縁膜を挟むように形成されるとともに前記浮遊ゲート電極と前記強誘電体絶縁膜との積層膜の上面に形成された第二の導電体と、を備えた事を特徴とする。

また、本発明の第三の態様に依る不揮発性半導体記憶装置は、第一の態様による不揮発性半導体記憶素子を複数個含み、これらの不揮発性半導体記憶素子は格子点状に配置され、且つ同一の行に含まれる前記不揮発性半導体記憶素子の内で隣り合う前記不揮発性半導体記憶素子の前記ソース・ドレイン領域は相互に結合され、且つ同一の行に含まれる前記半導体記憶素子の前記第一の導電型の半導体領域は相互に結合され、且つ同一の列に含まれる前記半導体記憶素子の前記制御ゲート電極は相互に結合されている事を特徴とする。

また、本発明の第四の態様に依る不揮発性半導体記憶装置は、第二の態様による不揮発性半導体記憶素子と、前記不揮発性半導体記憶素子の第一ないし第二の導電体の何れか一方にソース・ドレイン領域の何れか一方が結合された電界効果トランジスタとをそれぞれ複数個含み、これらの不揮発性半導体素子及び電界効果トランジスタは格子点状に配置され、且つ同一の行に含まれる前記電界効果トランジスタのソース・ドレイン領域の他方は相互に結合され、且つ同一の列に含まれる前記電界効果トランジスタのゲート電極は相互に結合されている事を特徴とする。

本発明に依れば、１ビットを超える情報の記憶と低電源電圧化との両立を図り、且つ可及的に簡略な配線の、高集積度且つ高性能の不揮発性半導体記憶素子並びに不揮発性半導体記憶装置を得る事ができる。

以下図面を用いて本発明の実施形態を詳細に説明する。また本発明は以下の実施形態に限定されるものではなく、種々変更して用いる事ができる。

（第１実施形態）
本発明の第１実施形態による不揮発性半導体記憶素子の斜視図を図１に示す。また図１に示す切断線Ａ−Ａ’方向の断面図を図２に示し、切断線Ｂ−Ｂ’方向の断面図を図３に示す。この不揮発性半導体記憶素子は半導体基板１上に形成されており、素子分離領域２の内にチャネル領域を成す第１導電型の半導体領域３が形成され、その内に向かい合う様に第２導電型のソース・ドレイン領域４が形成されている。そしてソース・ドレイン領域４の間に在るチャネル領域３の上に第１の強誘電体絶縁膜５が形成され、第１の強誘電体絶縁膜５の上に第１の浮遊ゲート電極６が形成され、第１の浮遊ゲート電極６の上に第２の強誘電体絶縁膜７が形成され、第２の強誘電体絶縁膜７の上に第２の浮遊ゲート電極８が形成され、第２の浮遊ゲート電極８の上に第３の強誘電体絶縁膜９が形成されている。そして第１の強誘電体絶縁膜５、第１の浮遊ゲート電極６、第２の強誘電体絶縁膜７、第２の浮遊ゲート電極８、および第３の強誘電体絶縁膜９の側面に絶縁膜側壁１０が形成され、これらを上方と左右方向とから囲む様に制御ゲート電極１１が形成されている。なお、図１〜図３に於いては層間絶縁膜、配線金属、制御ゲート電極と配線金属との接合領域等は省略してある。また、強誘電体絶縁膜は２層以上であれば良いが、本実施形態に於いては強誘電体絶縁膜が３層の場合を例に取って示す。また、各部分の縮尺は正確ではない。

強誘電体絶縁膜は電場を印加する事に依り分極の向きを変える事が可能であり、生じた分極は電場の強度をゼロとしても保たれ、且つその向きを反転する為にはその強誘電体絶縁膜の材料で決まる所の一定値以上に強い電場（以下、抗電場と記す）を分極と逆向きに印加する必要がある。抗電場の値は、ＰｂＺｒ_０．６５Ｔｉ_０．３５Ｏ_３の場合に５７ｋＶ／ｃｍ（Reji Thomas et al., “PZT(65/35) and PLZT(8/65/35) thin films by sol-gel process: a comparative study on the structural, microstructural and electrical properties”, in Thin Solid Films vol. 443 (2003) pp.14-22）の報告がある。抗電場よりも小さい強度の電場を印加しても分極の反転は起こらない。そして分極の値は強誘電体絶縁膜を形成する材料の性質で決まるのでその値を連続的に調節する事は不可能であり、この事は同時に分極の値に対する制御性が極めて良い事をも意味する。

また、本実施形態に於いては制御ゲート電極１１が強誘電体絶縁膜５，７，９と浮遊ゲート電極６，８とを囲む様に形成されている事の結果、制御ゲート電極１１に電圧を印加した状態で各強誘電体絶縁膜５，７，９に印加される電場強度は強誘電体絶縁膜ごとに異なる値となり、基板に近い強誘電体絶縁膜ほど印加される電場強度は強い。この事を以下に説明する。

図３に示す構造に於いて第１の強誘電体絶縁膜５の厚さ＝１０ｎｍ、第１の浮遊ゲート電極６の厚さ＝１０ｎｍ、第２の強誘電体絶縁膜７の厚さ＝２０ｎｍ、第２の浮遊ゲート電極８の厚さ＝１０ｎｍ、第３の強誘電体絶縁膜９の厚さ＝３０ｎｍ、としてチャネル領域３の電位を０Ｖ、制御ゲート電極１１の電位を１Ｖとした場合の、図３に示す切断線Ｃ−Ｃ’に沿う電場強度をシミュレーションに依り求めた結果を図４に示す。縦軸は電場強度を示し、横軸は基板表面に垂直方向に測った高さを示す。基板表面を高さの原点とした。それ故、高さがマイナスの領域はチャネル領域３に、高さが０ｎｍと１０ｎｍとの間の領域は第１の強誘電体絶縁膜５に、高さが１０ｎｍと２０ｎｍとの間の領域は第１の浮遊ゲート電極６に、高さが２０ｎｍと４０ｎｍとの間の領域は第２の強誘電体絶縁膜７に、高さが４０ｎｍと５０ｎｍとの間の領域は第２の浮遊ゲート電極８に、高さが５０ｎｍと８０ｎｍとの間の領域は第３の強誘電体絶縁膜９に、高さが８０ｎｍ以上の領域は制御ゲート電極１１に、各々対応する。図４からわかるように、第１の強誘電体絶縁膜５中の電場が最も強く、第２の強誘電体絶縁膜７中の電場がその次に強く、第３の強誘電体絶縁膜９中の電場が最も弱い事が判る。なお、図４には第１の強誘電体絶縁膜５が最も薄く、第２の強誘電体絶縁膜７がその次に薄く、第３の強誘電体絶縁膜９が最も厚い場合の結果を示したが、逆に第１の強誘電体絶縁膜５が最も厚く、第２の強誘電体絶縁膜７がその次に厚く、第３の強誘電体絶縁膜９が最も薄い場合も、図４に示す場合とほぼ同様の電場強度となり、強誘電体絶縁膜５，７，９の厚さが全て等しい場合も、図４に示す場合とほぼ同様の電場強度となった。それ故、各強誘電体絶縁膜に印加される電場強度に於いて各強誘電体絶縁膜の厚さは、本質的ではない事が判る。また、図４にはチャネル領域３と制御ゲート電極１１との間の電位差が１Ｖである場合の結果を示したが、電磁気学の基礎方程式は電位に関して線形の方程式である事から考えると１Ｖと言う値は本質的ではなく、異なる電位差の場合にも基板に近い強誘電体絶縁膜ほど電場強度は強く、基板から離れるに従って強誘電体絶縁膜中の電場強度は弱くなる事が判る。これらの事は今回の検討に依り新たに得られた知見である。また、ここには強誘電体絶縁膜が３層の場合を示したが、強誘電体絶縁膜が２層ないし４層以上の場合も同様である。この事もまた今回の検討に依り新たに得られた知見である。

この様に、基板表面に近い強誘電体絶縁膜ほど電場強度が強く、基板表面から離れるに従って強誘電体絶縁膜中の電場強度が弱まる事の理由は、次の様に解釈する事ができる。本実施形態の構造に於いては強誘電体絶縁膜及び浮遊ゲート電極は制御ゲート電極に上方と左右方向とからコの字の形に取り囲まれている。仮に制御ゲート電極に全ての方向から完全に囲まれているとすると、制御ゲート電極は全体が同電位であるので、その内部には電場は生じない。基板表面から最も離れた強誘電体絶縁膜を考えると、制御ゲート電極の、コの字の縦棒の極めて近くに存在している。それ故、完全に囲まれている状態に類似の状態となる為に強誘電体絶縁膜中の電場強度は弱くなる。他方、基板表面に最も近い強誘電体絶縁膜を考えると、制御ゲート電極が上方にのみ存在している状態と類似の状態となる。それ故、チャネル領域と制御ゲート電極との間に生ずる強い電場が印加されその結果として強誘電体絶縁膜中の電場強度は強い値となる。これらの二者の間の強誘電体絶縁膜に於いては、ここに記した二つの状態の中間の状態であるので電場強度も中間の値となり、その結果として基板表面に近い強誘電体絶縁膜中の電場強度が最も強く、基板表面から離れるに従って強誘電体絶縁膜中の電場強度は弱くなると解釈される。この事もまた今回の検討に依り新たに得られた知見である。

また、図４に示すような基板表面に近い強誘電体絶縁膜中の電場強度が最も強く、基板表面から離れるに従って強誘電体絶縁膜中の電場強度は弱くなることは、基板表面に近い強誘電体絶縁膜５を通る制御ゲート１１からの電気力線の本数が一番多く、基板表面から離れるに従って強誘電体絶縁膜を通る制御ゲート１１からの電気力線の本数が少なくなることからも理解される。

なお、ここに記した議論より明らかな様に、強誘電体絶縁膜中の電場強度が強誘電体絶縁膜に依り異なる値となる為には制御ゲート電極が、強誘電体絶縁膜及び浮遊ゲート電極の上方のみならず左右方向にも存在している事が本質である事が判る。この事もまた今回の検討に依り新たに得られた知見である。

この様に、制御ゲート電極に電圧を印加すると基板表面に近い強誘電体絶縁膜中の電場強度が最も強く、基板表面から離れるに従って強誘電体絶縁膜中の電場強度は弱くなるので、制御ゲート電極に印加する電圧を０Ｖから次第に高くすると、先ず基板表面に最も近い強誘電体絶縁膜中の電場が抗電場となり、次に基板表面に２番目に近い強誘電体絶縁膜中の電場が抗電場となり、と言う具合に基板表面に近い強誘電体絶縁膜から順に内の電場が抗電場に達する。それ故、本発明の不揮発性半導体記憶素子に於いては、制御ゲート電極に印加する電圧を調節する事に依り、基板表面に近い強誘電体絶縁膜の分極のみを反転する事が可能である。この事もまた今回の検討に依り新たに得られた知見である。

この事を用いると、本実施形態の半導体記憶素子に於いては各強誘電体絶縁膜の分極の向きを任意に調節する事が可能となる。この事を以下に説明する。分極の向きの任意の組み合わせが指定されたとする。その組み合わせに於いて、基板表面から最も離れた強誘電体絶縁膜の分極が基板表面から制御ゲート電極に向かう向きであれば制御ゲート電極に負の、制御ゲート電極から基板表面に向かう向きであれば制御ゲート電極に正の、電圧を印加する。電圧の大きさは、基板表面から最も離れた強誘電体絶縁膜中の電場が抗電場以上となる値に選ぶ。この様な電圧を制御ゲート電極に印加すると全ての強誘電体絶縁膜中の電場強度が抗電場よりも強くなるので、全ての強誘電体絶縁膜の分極が、基板表面から最も離れた強誘電体絶縁膜の分極と等しい向きとなる。

次に、指定された組み合わせの内で、基板表面から最も離れた強誘電体絶縁膜の分極とは逆の分極の指定されている強誘電体絶縁膜の内で基板表面から最も離れた強誘電体絶縁膜中の電場強度は抗電場よりも強く且つその強誘電体絶縁膜の上に浮遊ゲート電極を介して形成されている強誘電体絶縁膜中の電場強度は抗電場よりも弱い値となる様な電圧を制御ゲート電極に印加する。図４に関して記した通り、強誘電体絶縁膜中の電場は基板表面に最も近い強誘電体絶縁膜中で最も強く、基板表面から離れるに従って弱くなるので、この様に電圧の値を選ぶ事は可能である。電圧の極性は、基板表面から最も離れた強誘電体絶縁膜の分極の向きを指定された向きに揃える上記の手続きに於ける極性とは逆の極性とする。この操作を順次繰り返すと全ての強誘電体絶縁膜の分極の向きを所望の向きとする事ができる。この事は今回の検討に依り新たに得られた知見である。

例として、図１〜図３に示した様に強誘電体絶縁膜が三層であり、初めに全ての強誘電体絶縁膜５，７，９の分極が制御ゲート電極１１から基板１の表面に向いていたとして、最も基板に近い強誘電体絶縁膜５と最も基板から離れた強誘電体絶縁膜９との分極は基板１の表面から制御ゲート電極１１に向かう向き、中央の強誘電体絶縁膜７の分極は制御ゲート電極１１から基板１の表面に向かう向き、とする場合の手続きを以下に示す。先ず、基板表面から最も離れた強誘電体絶縁膜９中の電場強度が抗電場以上となる大きさの電圧を制御ゲート電極１１に印加する。極性はチャネル領域３の電位に対して制御ゲート電極１１の電位が負となる極性とする。この様にすると全ての強誘電体絶縁膜５，７，９中の電場強度は抗電場以上となるので、全ての強誘電体絶縁膜５，７，９の分極は基板表面から制御ゲート電極１１に向かう向きとなる。

次に中央の強誘電体絶縁膜７中の電場強度は抗電場よりも強く、基板表面から最も離れた強誘電体絶縁膜９中の電場強度は抗電場よりも弱くなる様な大きさの電圧を制御ゲート電極１１に印加する。図４に関して記した通り、強誘電体絶縁膜中の電場は基板表面に最も近い強誘電体絶縁膜５中で最も強く、基板表面から離れるに従って弱くなるので、この様に電圧の値を選ぶ事は可能である。極性はチャネル領域３の電位に対して制御ゲート電極１１の電位が正となる極性とする。この様にすると基板表面から最も離れた強誘電体絶縁膜９以外の強誘電体絶縁膜５，７中の電場強度は抗電場以上となるので、基板表面に最も近い強誘電体絶縁膜５と中央の強誘電体絶縁膜７との分極の向きは制御ゲート電極１１から基板表面に向かう向きとなる。そして基板表面から最も離れた強誘電体絶縁膜９中の電場強度は抗電場よりも弱いので、分極の向きは変化しない。

続いて、基板表面に最も近い強誘電体絶縁膜５中の電場強度は抗電場よりも強く、中央の強誘電体絶縁膜７中の電場強度は抗電場よりも弱くなる様な大きさの電圧を制御ゲート電極に印加する。図４に関して記した通り、強誘電体絶縁膜中の電場は基板表面に最も近い強誘電体絶縁膜５中で最も強く、基板表面から離れるに従って弱くなるので、この様に電圧の値を選ぶ事は可能である。極性はチャネル領域３の電位に対して制御ゲート電極の電位が負となる極性とする。この様にすると基板表面に最も近い強誘電体絶縁膜５中の電場強度は抗電場以上となるので、基板表面に最も近い強誘電体絶縁膜５の分極の向きは基板表面から制御ゲート電極１１に向かう向きとなる。そして中央の強誘電体絶縁膜７中と基板表面から最も離れた強誘電体絶縁膜９中との電場強度は抗電場よりも弱いので、分極の向きは変化しない。

従ってこの一連の操作を行うと、最も基板表面に近い強誘電体絶縁膜５と最も基板表面から離れた強誘電体絶縁膜９との分極は基板表面から制御ゲート電極１１に向かう向き、中央の強誘電体絶縁膜７の分極は制御ゲート電極１１から基板表面に向かう向き、となる。なお、ここでは図１〜図３に示す様にチャネル領域３が基板表面に形成されており、その上に強誘電体絶縁膜５，７，９及び浮遊ゲート電極６，８が形成されている構造を例に取り説明を行った為に「基板表面に近い強誘電体絶縁膜」ないし「基板表面から離れた強誘電体絶縁膜」等と記したが、チャネル領域３が基板表面に形成されている事は本質的ではなく、例えば基板表面に形成された板状の半導体領域中にチャネル領域が形成されており、その側面に強誘電体絶縁膜及び浮遊ゲート電極が形成されている構造でも良い。その場合には「基板表面に近い強誘電体絶縁膜」ないし「基板表面から離れた強誘電体絶縁膜」等は「チャネル領域に近い強誘電体絶縁膜」ないし「チャネル領域から離れた強誘電体絶縁膜」等となる。以下に於いても同様である。

全ての強誘電体絶縁膜の分極が制御ゲート電極から基板表面に向かう向きである場合の素子のしきい値電圧をＶ_ＴＨ０とすると、各強誘電体絶縁膜の分極が各々ある特定の向きを向いている場合の素子のしきい値電圧とＶ_ＴＨ０との差は

に比例する。但し、強誘電体絶縁膜は全部でｎ層あるとし、基板表面側から数えてｉ番目の強誘電体絶縁膜の厚さをＴ_ｉ（１<ｉ<ｎ）とした。またｅ_ｉ（１<ｉ<ｎ）は基板表面から数えてｉ番目の強誘電体絶縁膜の分極が制御ゲート電極から基板表面に向かう向きであれば０、基板表面から制御ゲート電極に向かう向きであれば１である。

それ故、本実施形態の不揮発性半導体記憶素子に於いては、強誘電体絶縁膜がｎ層あるとすると、強誘電体絶縁膜の内の何層の分極が基板表面から制御ゲート電極に向かう向きであるかに依り少なくともｎ＋１通りの異なるしきい値電圧を実現する事が可能である。したがって、ｎが２以上であれば、すなわち強誘電体絶縁膜が少なくとも２層在れば、一つの不揮発性半導体記憶素子あたり３つ以上の異なるしきい値電圧が実現されるので、一つの不揮発性半導体記憶素子あたり１ビットを越える情報の記憶が可能である。それ故、従来の不揮発性半導体記憶素子よりも高い密度で情報の記憶を行う事が可能となる。特に強誘電体絶縁膜の厚さがすべて異なる場合には、いずれか一層の強誘電体絶縁膜の分極のみ、基板表面から制御ゲート電極に向かう向きである場合のしきい値電圧の値は全て異なり且ついずれか一層の強誘電体絶縁膜の分極のみ、制御ゲート電極から基板表面に向かう向きである場合のしきい値電圧の値は全て異なるので、一つの不揮発性半導体記憶素子あたりに記憶する事の可能な情報量は更に高くなると言う利点がある。また、ｅ_ｉ（１<ｉ<ｎ）の各々に０または１を割り振る全ての可能な割り振り方に対して（１）式の値が尽く異なる値となるならば、しきい値電圧は２^ｎ通りの異なる値を取るので一つの不揮発性半導体記憶素子あたりｎビットの情報の記憶が可能となると言う利点が在る。なお、各々の不揮発性半導体記憶素子のしきい値電圧の値は、特定の電圧を制御ゲート電極に印加した場合にソース・ドレイン間を流れる電流を検知する事で読み出す事が可能である。特にＴ_ｉが２^ｉに比例する（１<ｉ<ｎ）場合またはその順序を入れ替えたものである場合には実現されるしきい値電圧が等間隔となるので情報の処理が容易であると言う利点が在る。

ここに記した様に各強誘電体絶縁膜の分極の向きの組み合わせを全て用いる必要はなく、例えば基板表面側から或る特定の層数の強誘電体絶縁膜の分極の向きは全て等しく且つそれら以外の強誘電体絶縁膜の分極は全て等しく且つ前者と後者とは逆向きと言う場合のみを用いてもよい。特に基板表面側から或る特定の層数の強誘電体絶縁膜の分極は全て制御ゲート電極から基板表面に向かう向き且つそれら以外の強誘電体絶縁膜の分極は全て基板表面から制御ゲート電極に向かう向きと言う場合のみを用いて、何層の強誘電体絶縁膜の分極が基板表面から制御ゲート電極に向かう向きであるかに依りしきい値電圧が異なる事を用いて情報の記憶を行ってもよい。この様にすると次の操作で所望の分極が実現される。先ず制御ゲート電極に０Ｖの電位を印加した状態で、基板表面から最も離れた強誘電体絶縁膜中の電場強度が抗電場よりも強くなる様な値の正の電圧を基板に印加すると、全ての強誘電体絶縁膜中の電場強度は抗電場よりも強くなるので、全ての強誘電体絶縁膜の分極は基板表面から制御ゲート電極に向かう向きとなる。次に基板に０Ｖの電位を印加した状態で、分極の向きを制御ゲート電極から基板表面に向かう向きにしたい強誘電体絶縁膜中の電場強度のみ抗電場よりも強くなる様な大きさの正の電圧を制御ゲート電極に印加する。図４に関して記した通り、強誘電体絶縁膜中の電場は基板表面に最も近い強誘電体絶縁膜中で最も強く、基板表面から離れるに従って弱くなるので、この様に電圧の値を選ぶ事は可能である。この様にすると分極の向きを制御ゲート電極から基板表面に向かう向きにしたい強誘電体絶縁膜の分極のみ制御ゲート電極から基板表面に向かう向きに変化し、それ以外の強誘電体絶縁膜の分極は変化しない。それ故、この様な分極の組み合わせのみを用いると、正または０の電位のみを特定の電極に印加する事で強誘電体絶縁膜の所望の分極を実現する事が可能であると言う利点がある。また、上述の様にそれ以外の分極の組み合わせをも用いれば一つの不揮発性半導体記憶素子あたりの記憶可能な情報の量が多くなるので、情報の高い記憶密度が実現されると言う利点が在る。

なお、本実施形態の不揮発性半導体記憶素子に於いては、制御ゲート電極は１つのみであるので、二つの不揮発性半導体記憶素子の並列と等価な従来素子とは異なり、配線の複雑化を伴わないと言う利点が在る。

また、本実施形態の不揮発性半導体記憶素子に於いてはしきい値電圧の調整に強誘電体絶縁膜の分極を用いているので、電荷蓄積層に蓄える電荷の量を微調整する事によりしきい値電圧を調節する従来素子と異なり、しきい値電圧の制御性が極めて良い。それ故、電源電圧の低電圧化に有利であると言う利点が在る。

以上説明した様に本実施形態の不揮発性半導体記憶素子に依れば、１ビットを超える情報の記憶と低電源電圧化との両立が図られ且つ簡略な配線の、高集積度且つ高性能の不揮発性半導体記憶素子を得る事ができる。

次に本実施形態に依る不揮発性半導体記憶素子の製造方法について以下に説明する。

先ず図５に示す様に半導体基板１に例えばＢ（硼素）イオンを例えば３０ｋｅＶのエネルギー、１ｘ１０^１２ｃｍ^−２の濃度で注入した後に例えば１０５０℃で３０秒の熱工程を加え、チャネル領域３を形成する。次に例えば化学的気相成長法（以下ではＣＶＤ(Chemical Vapor Deposition)法と記す）等の方法を用いる事に依り例えばＰＺＴ膜（ＰｂＺｒ_ｘＴｉ_１−ｘＯ_３）を例えば厚さ１０ｎｍ堆積して第１のＰＺＴ膜１２を形成する。続いて例えばＣＶＤ法等の方法を用いる事に依り例えばＰｔを例えば厚さ１０ｎｍ堆積して第１の金属膜１３を形成する。続いて例えばＣＶＤ法等の方法を用いる事に依り例えばＰＺＴ膜を例えば厚さ２０ｎｍ堆積して第２のＰＺＴ膜１４を形成する。続いて例えばＣＶＤ法等の方法を用いる事に依り例えばＰｔを例えば厚さ１０ｎｍ堆積して第２の金属膜１５を形成する。続いて例えばＣＶＤ法等の方法を用いる事に依り例えばＰＺＴ膜を例えば厚さ３０ｎｍ堆積して第３のＰＺＴ膜１６を形成する。

次に図６に示す様に、例えば反応性イオンエッチング法（以下ではＲＩＥ(Reactive Ion Etching)法と記す）等の異方性エッチングを施す事に依り、半導体基板１、第１乃至第３のＰＺＴ膜１２，１４，１６、第１及び第２の金属膜１３，１５を加工する。

次に図７に示す様に例えばＣＶＤ法等の方法を用いる事に依り、半導体基板１全面に例えば厚さ２００ｎｍの例えばＳｉＯ_２膜を形成し続いて例えば化学的機械的研磨法（以下ではＣＭＰ(Chemical Mechanical Polishing)法と記す）等の方法を用いる事に依り表面を平坦化する。続いて例えばＲＩＥ法等の方法を用いる事に依り上記ＳｉＯ_２膜を加工して、その表面を前記半導体基板１の表面とほぼ等しくする事に依り素子分離領域２を形成する。

次に図８に示す様に例えばＣＶＤ法等の方法を用いる事に依り例えばＰＺＴ膜を例えば厚さ１０ｎｍ堆積し、続いて例えばＲＩＥ法等の異方性エッチングを施す事に依り側壁１７を形成する。

次に図９に示す様に例えばＣＶＤ法等の方法を用いる事に依り例えばＰｔを例えば厚さ１０ｎｍ堆積して第３の金属膜１８を形成する。

次に図１０に示す様に例えばＲＩＥ法等の方法を用いる事に依り第１〜第３のＰＺＴ膜１２，１４，１６と、第１〜第３の金属膜１３，１５，１８と、側壁１７とを加工し、第１〜第３の強誘電体絶縁膜５，７，９と、第１及び第２の浮遊ゲート電極６，８と、絶縁膜側壁１０と、制御ゲート電極１１と、を形成する。

続いて例えばＡｓ（砒素）イオンを例えば５ ｋｅＶのエネルギーで１ｘ１０^１５ ｃｍ^−２の濃度で注入し、熱工程を施す事に依りソース・ドレイン領域４を形成する。

以後は従来技術と同様に層間絶縁膜形成工程や配線工程を経て本実施形態の不揮発性半導体記憶素子を形成する。

本実施形態に於いてはｎ型の素子の場合を例に取って示したが、不純物の導電型を逆にすればｐ型の素子の場合にも、そして光蝕刻法等の方法を用いて基板内の特定の領域にのみ不純物を導入すれば相補型の素子の場合にも同様である。また、それらを一部として含む半導体装置にも用いる事ができる。

また、本実施形態に於いては不揮発性半導体記憶素子のみの形成工程を示したが、不揮発性半導体記憶素子の他に、電界効果トランジスタやバイポーラー型トランジスタや単一電子トランジスタ等の能動素子、または抵抗体やダイオードやインダクターやキャパシター等の受動素子、または例えば強誘電体を用いた素子や磁性体を用いた素子をも含む半導体装置の一部として不揮発性半導体記憶素子を形成する場合にも用いる事ができる。ＯＥＩＣ（オプト・エレクトリカル・インテグレーテッド・サーキット）やＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）の一部として不揮発性半導体記憶素子を形成する場合もまた同様である。不揮発性半導体記憶素子の周辺回路を含んで良い事は言うまでも無い。

また、本実施形態ではバルク基板上に形成する場合を例に取って説明したが、ＳＯＩ(Silicon On Insulator)基板上に形成する場合も同様であり、同様の効果が得られる。

また、本実施形態では、ｎ型半導体層を形成する為の不純物としてはＡｓを、ｐ型半導体層を形成する為の不純物としてはＢを用いたが、ｎ型半導体層を形成する為の不純物として他のＶ族不純物を用いる、ないしはｐ型半導体層を形成する為の不純物として他のＩＩＩ族不純物を用いてもよい。また、ＩＩＩ族やＶ族の不純物の導入はそれらを含む化合物の形で行ってもよい。

また、本実施形態では、不純物の導入はイオン注入を用いて行ったが、イオン注入以外の例えば固相拡散や気相拡散等の方法を用いて行ってもよい。また、不純物を含有する半導体を堆積するないしは成長させる等の方法を用いてもよい。

また、本実施形態では、素子のしきい値電圧を調節する為の不純物導入は行っていないが、ウエル形成の為の不純物導入とは別にしきい値電圧調節の為の不純物導入を行ってもよい。この様にするとしきい値電圧を所望の値に設定しやすくなると言う利点が得られる。また、本実施形態の様にすると工程の簡略化が図られると言う利点がある。

また、本実施形態では、シングルドレイン構造の素子を示したが、シングルドレイン構造以外の例えばエクステンション構造ないしＬＤＤ（ライトリードープト ソース・ドレイン）構造等の構造の素子を構築したとしてもよい。またハロー構造ないしポケット構造等の素子を用いてもよい。これらの様な構造とすると素子の短チャネル効果に対する耐性が向上するので好ましい。

また、本実施形態では、ソース・ドレイン領域の形成をゲート電極ないしゲート絶縁膜の加工の後に行っているが、これらの順序は本質ではなく、逆の順序で行ってもよい。ゲート電極ないしゲート絶縁膜の材質によっては熱工程を施す事が好ましくない場合がある。その様な場合にはソース・ドレイン領域への不純物の導入ないし活性化の熱工程をゲート電極ないしゲート絶縁膜の加工に先立って行う事が好ましい。

また、本実施形態では、制御ゲート電極ないし浮遊ゲート電極はＰｔを用いて形成しているが、例えばＡｕ、Ｉｒ、Ｒｕ等の金属を用いて形成してもよい。また単結晶シリコンや非晶質シリコン等の半導体、ないしは上記の四者以外の金属ないしは金属を含む化合物等、ないしはそれらの積層等で形成してもよい。金属ないし金属を含む化合物で制御ゲート電極を形成すると制御ゲート電極の抵抗が抑制されるので素子の高速動作が得られ、好ましい。

またＰｔ、Ａｕ、Ｉｒ、Ｒｕ等の金属で制御ゲート電極ないし浮遊ゲート電極を形成すると強誘電体絶縁膜との界面で反応が進みにくいので、制御ゲート電極ないし浮遊ゲート電極と強誘電体絶縁膜との界面の制御性が良いと言う利点も有る。

また、制御ゲート電極ないし浮遊ゲート電極の少なくとも一部に多結晶シリコン等の半導体を用いると仕事関数の制御が容易であるので素子のしきい値電圧の調節が容易になると言う別の利点がある。

なお、本実施形態では制御ゲート電極ないし浮遊ゲート電極を同一の材料で形成したが、この事は本質ではなく異なる材料を用いてもよい。また個々の浮遊ゲート電極に対して異なる材料を用いてもよい。本実施形態に示した様に全て同一の材料で形成すると、加工が容易であると言う利点がある。

なお、制御ゲート電極ないし浮遊ゲート電極と強誘電体絶縁膜との界面に常誘電体絶縁膜の界面層を設けて、強誘電体絶縁膜を強誘電体材料と常誘電体材料との積層としてもよい。その様な界面層を設けると制御ゲート電極ないし浮遊ゲート電極と強誘電体絶縁膜との界面の反応が抑制されるので、界面の制御性が向上すると言う利点がある。

また、チャネル領域と強誘電体絶縁膜との界面に例えば酸化シリコンないし窒化シリコンないし酸化窒化シリコン等の界面層を設けてもよい。その様な界面層を設けるとチャネル領域と強誘電体絶縁膜との界面の反応が抑制されるので、界面の制御性が向上すると言う利点がある。

また、チャネルを移動するキャリアの移動度が向上するので素子の動作速度が向上し、高速動作に有利であると言う利点もある。また、これらの界面層は例えばＨｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｔａ（タンタル）、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｃｅ（セリウム）、Ｐｒ（プラセオジム）、ないしはランタノイド系列の元素等の金属等の酸化物等ないしはこれらの元素を初めとする様々な元素を含むシリケート材料等、ないしはそれらに窒素をも含有させた絶縁膜等、高誘電体膜ないしはそれらの積層等の絶縁膜等の、酸化シリコンよりも誘電率の高い絶縁膜を用いてもよい。その様にすると制御ゲート電極に電圧を印加した場合に、酸化シリコンで界面層を形成した場合と比べて強誘電体絶縁膜中に印加される電場強度が強まるので強誘電体絶縁膜の分極を制御する為に必要な電圧を低くする事ができ、その結果として動作電圧を下げる事が可能になると言う利点が在る。また、これらの材料をチャネル領域と強誘電体絶縁膜との界面層に用いると、制御ゲート電極とチャネル領域との間に形成される容量結合が強まる為に、チャネル領域の電位に対する制御ゲート電極の制御性が向上すると言う別の利点が在る。

また、本実施形態では、制御ゲート電極ないし浮遊ゲート電極の形成はそれらの材料を堆積した後に異方性エッチングを施すと言う方法で形成しているが、例えばダマシンプロセス等のような埋め込み等の方法を用いて形成してもよい。制御ゲート電極ないし浮遊ゲート電極の形成に先立ってソース・ドレイン領域を形成する場合には、ダマシンプロセスを用いるとソース・ドレイン領域と制御ゲート電極ないし電荷蓄積層とが自己整合的に形成されるので好ましい。

また、本実施形態では、素子を流れる電流の主方向に測った制御ゲート電極の長さは、制御ゲート電極の上部も下部も等しいが、この事は本質的ではない。例えば制御ゲート電極の上部を測った長さの方が下部を測った長さよりも長いアルファベットの「Ｔ」の字の様な形であってもよい。この場合にはゲート抵抗を低減する事ができると言う他の利点も得られる。

また、本実施形態では素子を流れる電流の主方向に測った制御ゲート電極の長さと浮遊ゲート電極の長さとは等しいとしているが、この事は本質的ではなく、両者が異なる長さであってもよい。本実施形態に示した方法で形成すると両者の長さは等しく加工されるが、この様にすると両者の加工を同一のマスク工程で加工する事が可能となるので工程が簡略になると言う利点が在る。また、制御ゲート電極を浮遊ゲート電極よりも長く形成して制御ゲート電極が浮遊ゲート電極を、チャネルを流れる電流の主方向と平行な方向からも取り囲む様に形成すると、図４に関して記した、基板表面から離れるに従って強誘電体絶縁膜中の電場が弱くなると言う傾向が強まると言う利点がある。

また、本実施形態に於いては強誘電体絶縁膜としてＰＺＴ膜を用いたが、ＰＺＴ膜以外に例えばＰＬＺＴ（Ｐｂ_ｘＬａ_１−ｘＺｒ_ｙＴｉ_１−ｙＯ_３）ないしＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）等の他の強誘電体絶縁膜を用いてもよい。各々の強誘電体絶縁膜を異なる材料で形成してもよい。絶縁膜側壁に関しても同様である。本実施形態に示した様に全て同一の材料で形成すると、加工が容易であると言う利点がある。なお、基板表面に最も近い強誘電体絶縁膜は抗電場が強い材料で形成するのが望ましい。

また、本実施形態では素子分離領域ないし側壁形成時に基板表面から最も離れた強誘電体絶縁膜が露出しているが、例えば金属で覆った状態で素子分離領域の形成を行っても良い。その様にすると素子分離領域ないし側壁形成時の異方性エッチングの選択比を大きく取り易いと言う利点がある。また本実施形態の様にその様な層を設けないと製造工程が簡略化されると言う利点が在る。強誘電体絶縁膜を覆う場合に強誘電体材料を覆う材料として金属を用いるとそれを制御ゲート電極の一部として用いる事ができるので剥離の必要がないと言う利点がある。

また、本実施形態では明記していないが、配線の為の金属層の形成は例えばスパッタ法等を用いて行ってもよいし堆積法等の方法を用いて行ってもよい。また、金属の選択成長等の方法を用いてもよいしダマシン法等の方法を用いてもよい。また、配線金属の材料は例えばシリコンを含有するＡｌ（アルミニウム）等を用いても、例えばＣｕ（銅）等の金属を用いてもよい。特にＣｕは抵抗率が低いので好ましい。

また、本実施形態では、シリサイド工程には言及しなかったが、ソース・ドレイン領域上にシリサイド層を形成してもよい。また、ソース・ドレイン領域上に金属を含む層を堆積ないしは成長させる等の方法を用いてもよい。この様にするとソース・ドレイン領域の抵抗が低減されるので好ましい。

また、制御ゲート電極を多結晶シリコン等で形成する場合には制御ゲート電極に対してのシリサイド化を施してもよい。その場合にシリサイド化を施すとゲート抵抗が低減されるので好ましい。また、エレベート構造を用いてもよい。エレベート構造によってもソース・ドレイン領域の抵抗が低減されるので好ましい。

また、本実施形態では、制御ゲート電極の上部は電極が露出する構造であるが、上部に例えば酸化シリコンや窒化シリコンや酸化窒化シリコン等の絶縁物を設けてもよい。特に制御ゲート電極が金属を含む材料で形成されており、且つソース・ドレイン領域上にシリサイド層を形成する場合等、製造工程の途中で制御ゲート電極を保護する必要が在る場合等は制御ゲート電極の上部に酸化シリコンや窒化シリコンや酸化窒化シリコン等の保護材料を設ける事は必須である。

また、強誘電体絶縁膜ないし絶縁膜側壁を形成する絶縁膜等の厚さは本実施形態の値に限るものではない。制御ゲート電極及び浮遊ゲート電極の厚さに関しても同様である。

また、本実施形態ではゲート側壁には言及していないが、制御ゲート電極ないし浮遊ゲート電極に側壁を設けてもよい。特に高誘電率材料でゲート側壁を設けると特許第３６５８５６４号公報に記されている様に制御ゲート電極ないし浮遊ゲート電極の角近傍に於ける強誘電体絶縁膜中の電場が緩和される為、強誘電体絶縁膜の信頼性の向上と言う利点が得られるので好ましい。

また、本実施形態では、制御ゲート電極ないし浮遊ゲート電極の形成後の後酸化には言及していないが、制御ゲート電極ないし浮遊ゲート電極やゲート絶縁膜材料等に鑑みて可能であれば、後酸化工程を行ってもよい。また、必ずしも後酸化に限らず、例えば薬液処理ないしは反応性の気体に曝す等の方法で制御ゲート電極ないし浮遊ゲート電極の角を丸める処理を行ってもよい。これらの工程が可能な場合にはそれに依り制御ゲート電極ないし浮遊ゲート電極の角部の電場が緩和されるので強誘電体絶縁膜の信頼性が向上し、好ましい。

また、本実施形態では明記していないが、層間絶縁膜としては酸化シリコン膜を用いてもよいし、例えば低誘電率材料等の酸化シリコン以外の物質を層間絶縁膜に用いてもよい。層間絶縁膜の誘電率を低くすると素子の寄生容量が低減されるので素子の高速動作が得られると言う利点がある。

また、コンタクト孔に関しては言及していないが、自己整合コンタクトを形成する事も可能である。自己整合コンタクトを用いると素子の面積を低減する事ができるので、集積度の向上が図られ、好ましい。

（第２実施形態）
本発明の第２実施形態による不揮発性半導体記憶素子の断面図を図１１に示す。この不揮発性半導体記憶素子は半導体基板１上に形成されており、素子分離領域２の内にチャネル領域を成す第１導電型の半導体領域１９が形成され、その内に第１の導電体を成す第２導電型の半導体領域２０が形成されている。そして半導体領域２０の上に第１の強誘電体絶縁膜５が形成され、第１の強誘電体絶縁膜５の上に第１の浮遊ゲート電極６が形成され、第１の浮遊ゲート電極６の上に第２の強誘電体絶縁膜７が形成され、第２の強誘電体絶縁膜７の上に第２の浮遊ゲート電極８が形成され、第２の浮遊ゲート電極８の上に第３の強誘電体絶縁膜９が形成されている。そして、第１の強誘電体絶縁膜５、第１の浮遊ゲート電極６、第２の強誘電体絶縁膜７、第２の浮遊ゲート電極８、および第３の強誘電体絶縁膜９の側面に絶縁膜側壁１０が形成され、これらを上方と側方とから囲む様に第２の導電体を成す電極２１が形成されている。なお、図１１に於いては層間絶縁膜、配線金属、導電対と配線金属との接合領域等は省略してある。また、強誘電体絶縁膜は２層以上であれば良いが、本実施形態に於いては強誘電体絶縁膜が３層の場合を例に取って示す。また、各部分の縮尺は正確ではない。

本実施形態の不揮発性半導体記憶素子は強誘電体絶縁膜の分極を用いて情報の記憶を行う。第１実施形態で説明した様に、強誘電体絶縁膜の分極の値は強誘電体絶縁膜を形成する材料の性質で決まるのでその値を連続的に調節する事は不可能であり、この事は同時に分極の値に対する制御性が極めて良い事をも意味する。また、図１１に示す構造に於いては第２の導電体を成す電極２１が強誘電体絶縁膜５，７，９と、浮遊ゲート電極６，８とを囲む様に形成されているので、第１実施形態で説明した様に、第２の導電体を成す電極２１に電圧を印加した状態で各強誘電体絶縁膜５，７，９に印加される電場強度は強誘電体絶縁膜ごとに異なり、基板に近い強誘電体絶縁膜ほど印加される電場強度は強い。それ故、第１実施形態で説明した様に、本実施形態の不揮発性半導体記憶素子に於いては、第２の導電体を成す電極２１に印加する電圧を調節する事に依り、基板表面に近い特定の強誘電体絶縁膜の分極のみを反転する事が可能である。この事を用いると、本実施形態の半導体記憶素子に於いては各強誘電体絶縁膜の分極の向きを任意に調節する事が可能となる。

全ての強誘電体絶縁膜の分極が第２の導電体を成す電極２１から第１の導電体を成す半導体領域２０に向かう向きである場合の、第１の導電体と第２の導電体との電位差が０Ｖの状態に於いて第１の導電体ないし第２の導電体に蓄えられている電荷をＱ_０とすると、各強誘電体絶縁膜の分極が各々ある特定の向きを向いている場合の、第１の導電体と第２の導電体との電位差が０Ｖの状態に於いて第１の導電体ないし第２の導電体に蓄えられている電荷とＱ_０との差は（１）式に比例する。但し、強誘電体絶縁膜は全部でｎ層あるとし、基板表面側から数えてｉ番目の強誘電体絶縁膜の厚さをＴ_ｉ（１<ｉ<ｎ）とした。またｅ_ｉ（１<ｉ<ｎ）は基板表面から数えてｉ番目の強誘電体絶縁膜の分極が第２の導電体を成す電極から第１の導電体を成す半導体領域に向かう向きであれば０、第１の導電体を成す半導体領域から第２の導電体を成す電極に向かう向きであれば１である。

それ故、本実施形態の不揮発性半導体記憶素子に於いては、強誘電体絶縁膜がｎ層あるとすると、強誘電体絶縁膜の内の何層の分極が第１の導電体を成す半導体領域から第２の導電体を成す電極に向かう向きであるかに依り少なくともｎ＋１通りの異なる電荷量を実現する事が可能である。それ故、ｎが２以上であれば、すなわち強誘電体絶縁膜が少なくとも２層在れば、一つの不揮発性半導体記憶素子あたり３つ以上の異なる電荷量が実現されるので、一つの不揮発性半導体記憶素子あたり１ビットを越える情報の記憶が可能である。それ故、従来の不揮発性半導体記憶素子よりも高い密度で情報の記憶を行う事が可能となる。特に強誘電体絶縁膜の厚さがすべて異なる場合には、いずれか一層の強誘電体絶縁膜の分極のみ、第１の導電体を成す半導体領域から第２の導電体を成す電極に向かう向きである場合の電荷量は全て異なり且ついずれか一層の強誘電体絶縁膜の分極のみ、第２の導電体を成す電極から第１の導電体を成す半導体領域に向かう向きである場合の電荷量は全て異なるので、一つの不揮発性半導体記憶素子あたり記憶する事の可能な情報量は更に高くなると言う利点がある。

また、ｅ_ｉ（１<ｉ<ｎ）の各々に０または１を割り振る全ての可能な割り振り方に対して（１）式の値が尽く異なる値となるならば、電荷量は２^ｎ通りの異なる値を取るので一つの不揮発性半導体記憶素子あたりｎビットの情報の記憶が可能となると言う利点が在る。なお、各々の不揮発性半導体記憶素子の電荷量は、第１の導電体を成す半導体領域と第２の導電体を成す電極との間の電位差を先ず０Ｖとし、次に全ての強誘電体絶縁膜中の電場強度が抗電場よりも強い値となる様な電位差を与えた後に、再び電位差を０Ｖとした場合に両電極に出入りする電荷量を検知する事で読み出す事が可能である。特にＴ_ｉが２^ｉに比例する（１<ｉ<ｎ）場合またはその順序を入れ替えたものである場合には実現される電荷量が等間隔となるので情報の処理が容易であると言う利点が在る。

なお、本実施形態の不揮発性半導体記憶素子に於いては、必要な電極は第１の導電体及び第２の導電体の２つのみであるので、二つの不揮発性半導体記憶素子の並列と等価な従来素子とは異なり、配線の複雑化を伴わないと言う利点が在る。また、本実施形態の不揮発性半導体記憶素子に於いては電荷量の調整に強誘電体絶縁膜の分極を用いているので、電荷蓄積層に蓄える電荷の量を調節する従来素子と異なり、電荷量の制御性が極めて良い。それ故、電源電圧の低電圧化に有利であると言う利点が在る。

以上説明した様に、本実施形態の不揮発性半導体記憶素子に依れば、１ビットを超える情報の記憶と低電源電圧化との両立が図られ且つ簡略な配線の、高集積度且つ高性能の不揮発性半導体記憶素子を得る事ができる。

本実施形態に於いては第１の導電体として半導体基板中に形成された半導体領域２０を用いたがこの事は本質ではなく、例えば金属ないし金属珪化物等を第１の導電体としてもよい。金属ないし金属珪化物等の材料を第１の導電体に用いると抵抗が低い為に素子の高速動作が可能になると言う利点が在る。また、本実施形態の様に半導体領域２０を第１の導電体として用いると構成ないし製造工程が簡略になると言う利点が在る。

本実施形態に於いても第１実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。

（第３実施形態）
次に本発明の第３実施形態による不揮発性半導体記憶装置を説明する。

本実施形態の不揮発性半導体記憶装置の回路図を図１２に示す。この不揮発性半導体記憶装置は第１実施形態の不揮発性半導体記憶素子が格子点状に配列されている。第１実施形態の不揮発性半導体記憶素子を図中のＴｒ_ｉ，ｊ（１<ｉ<Ｍ、１<ｊ<Ｎ）で示す。同一の行に含まれる不揮発性半導体記憶素子のソース・ドレイン領域は隣り合う素子同士で相互に結合され、同一の行に含まれる不揮発性半導体素子のチャネル領域は相互に結合され、同一の列に含まれる不揮発性半導体記憶素子の制御ゲート電極は相互に結合されている。各行の不揮発性半導体記憶素子のソース・ドレイン領域は左右各々電界効果トランジスタＴ_Ｓ，ｉ、Ｔ_Ｄ，ｉ（１<ｉ<Ｍ）を介して共通の線に結合されており、それらの電位は各々Ｖ_Ｓ、Ｖ_Ｄとなっている。また、各行の不揮発性半導体記憶素子のチャネル領域は電界効果トランジスタＴ_Ｂ，ｉ（１<ｉ<Ｍ）を介して共通の線に結合されており、その電位はＶ_Ｂとなっている。そしてＴ_Ｓ，ｉ、Ｔ_Ｄ，ｉ、Ｔ_Ｂ，ｉ（１<ｉ<Ｍ）のゲート電極の電位は各々Ｖ_Ｓ，ｉ、Ｖ_Ｄ，ｉ、Ｖ_Ｂ，ｉ（１<ｉ<Ｍ）となっている。Ｔ_Ｓ，ｉ、Ｔ_Ｄ，ｉ、Ｔ_Ｂ，ｉ（１<ｉ<Ｍ）のしきい値電圧は、すべて揃っている必要はないがほぼ等しいとして、Ｖ_ｔｈとする。Ｖ_ｔｈは０ＶとＶ_ＤＤとの間に設定しておく。ここにＶ_ＤＤは電源電圧を表す。また、ｊ列の相互に結合されている制御ゲート電極の電位はＶ_ＣＧ，ｊ（１<ｊ<Ｎ）となっている。なお、図１２に於いてはここに示す領域の外部の配線や外部の配線との接合領域等は省略してある。この不揮発性半導体記憶装置は全体でＬ×Ｍ×Ｎビットの情報を記憶する事が可能である。ここでＬは各々の不揮発性半導体記憶素子の記憶する事の可能な情報量である。その動作を以下に説明する。

不揮発性半導体記憶素子はｎ型であるとし、不揮発性半導体記憶素子Ｔｒ_ｍ，ｎ（ｍ行ｎ列に在る不揮発性半導体記憶素子）への情報の書き込みと消去、及びその読み出し方法を説明する。先ず情報の書き込みと消去とは次の様にして行う。上記第１実施形態に記した様に、この不揮発性半導体記憶素子は複数のしきい値電圧を取る事が可能であり、その内で最も高い値をＶ_{ＴＨ，ｍａｘ}とする。Ｖ_ＣＧ，ｊ（ｊ≠ｎ）はＶ_{ＴＨ，ｍａｘ}よりも高い電位とする。こうすると不揮発性半導体記憶素子Ｔｒ_ｉ，ｊ（１<ｉ<Ｍ、ｊ≠ｎ）はすべて導通状態となる。Ｖ_Ｓ，ｉ、Ｖ_Ｄ，ｉ、Ｖ_Ｂ，ｉ（ｉ≠ｍ）はＶ_ｔｈよりも低い値（例えば０Ｖ）、Ｖ_Ｓ，ｍ、Ｖ_Ｄ，ｍ、Ｖ_Ｂ，ｍはＶ_ｔｈよりも高い値（例えばＶ_ＤＤ）とする。こうするとトランジスタＴ_Ｓ，ｉ、Ｔ_Ｄ，ｉ、Ｔ_Ｂ，ｉ（ｉ≠ｍ）は全て非導通状態、トランジスタＴ_Ｓ，ｍ、Ｔ_Ｄ，ｍ、Ｔ_Ｂ，ｍは導通状態となる。そしてＶ_Ｓ、Ｖ_Ｄ、Ｖ_Ｂは０Ｖとする。この様にすると不揮発性半導体記憶素子Ｔｒ_ｉ，ｊ（ｉ≠ｍ、１<ｊ<Ｎ）のソース・ドレイン領域とチャネル領域とは外部の回路と接続されていないので浮遊状態となり、不揮発性半導体記憶素子Ｔｒ_ｍ，ｊ（１<ｊ<Ｎ）のソース・ドレイン領域とチャネル領域とは外部の回路と接続されるのでその電位はすべて０Ｖとなる。この状態でＶ_ＣＧ，ｎを第１実施形態に於いて説明した様に操作すると、不揮発性半導体記憶素子Ｔｒ_ｍ，ｎの強誘電体絶縁膜の分極を所望の向きに設定する事ができる。ここでＶ_ＣＧ，ｊ（ｊ≠ｎ）はＶ_{ＴＨ，ｍａｘ}よりも高い電位に設定されているが、不揮発性半導体記憶素子の強誘電体絶縁膜中の電場が抗電場よりは強くなる電圧条件よりは低い電位としておくと、不揮発性半導体記憶素子Ｔｒ_ｉ，ｊ（１<ｉ<Ｍ、ｊ≠ｎ）の強誘電体絶縁膜の分極は変化しない。それ故、不揮発性半導体記憶素子Ｔｒ_ｉ，ｊ（１<ｉ<Ｍ、ｊ≠ｎ）のしきい値電圧は変化しない。そして上に記した様に、不揮発性半導体記憶素子Ｔｒ_ｉ，ｎ（ｉ≠ｍ）のソース・ドレイン領域とチャネル領域とは浮遊状態である。それ故、Ｖ_ＣＧ，ｎを変化させると、不揮発性半導体記憶素子Ｔｒ_ｉ，ｎ（ｉ≠ｍ）のチャネル領域の電位は、強誘電体絶縁膜と浮遊ゲート電極とを介した制御ゲート電極との容量結合に依りＶ_ＣＧ，ｎに追随する。その為に不揮発性半導体記憶素子Ｔｒ_ｉ，ｎ（ｉ≠ｍ）の強誘電体絶縁膜中の電場強度はあまり高い値にはならず、強誘電体絶縁膜の分極は変化しない。それ故、不揮発性半導体記憶素子Ｔｒ_ｉ，ｎ（ｉ≠ｍ）のしきい値電圧は変化しない。この様にして他の不揮発性半導体記憶素子Ｔｒ_ｉ，ｊのしきい値電圧を変化させずに不揮発性半導体記憶素子Ｔｒ_ｍ，ｎのしきい値電圧のみを制御する事が可能である。この様にして書き込みと消去とが行われる。

次に読み出しの方法を説明する。不揮発性半導体記憶素子Ｔｒ_ｍ，ｎの情報の読み出しは次の様にして行う。Ｖ_ＣＧ，ｊ（ｊ≠ｎ）はＶ_{ＴＨ，ｍａｘ}よりも高い電位とする。こうすると、不揮発性半導体記憶素子Ｔｒ_ｉ，ｊ（１<ｉ<Ｍ、ｊ≠ｎ）はすべて導通状態となる。Ｖ_ＳとＶ_Ｂとは例えば０ Ｖ、Ｖ_Ｄは例えばＶ_ＤＤとする。Ｖ_Ｓ，ｉ、Ｖ_Ｄ，ｉ、Ｖ_Ｂ，ｉ（ｉ≠ｍ）はＶ_ｔｈよりも低い値（例えば０Ｖ）、Ｖ_Ｓ，ｍ、Ｖ_Ｄ，ｍ、Ｖ_Ｂ，ｍは例えばＶ_ＤＤとする。こうするとトランジスタＴ_Ｓ，ｉ、Ｔ_Ｄ，ｉ、Ｔ_Ｂ，ｉ（ｉ≠ｍ）は全て非導通状態、トランジスタＴ_Ｓ，ｍ、Ｔ_Ｄ，ｍ、Ｔ_Ｂ，ｍは導通状態となる。この様にすると、不揮発性半導体記憶素子Ｔｒ_ｉ，ｊ（ｉ≠ｍ、１<ｊ<Ｎ）のソース・ドレイン領域とチャネル領域とは外部の回路と接続されていないので浮遊状態となる。不揮発性半導体記憶素子Ｔｒ_ｍ，ｊ（１<ｊ<Ｎ）のソース・ドレイン領域は外部の回路と接続されているので、不揮発性半導体記憶素子Ｔｒ_ｍ，ｊ（１<ｊ<ｎ）のソース・ドレイン領域及び不揮発性半導体記憶素子Ｔｒ_ｍ，ｎのソース・ドレイン領域の内で図１２の左にある方の電位は０Ｖ、不揮発性半導体記憶素子Ｔｒ_ｍ，ｊ（ｎ<ｊ<Ｎ）のソース・ドレイン領域及び不揮発性半導体記憶素子Ｔｒ_ｍ，ｎのソース・ドレイン領域の内で図１２の右にある方の電位はＶ_ＤＤとなる。また、不揮発性半導体記憶素子Ｔｒ_ｍ，ｊ（１<ｊ<Ｎ）のチャネル領域は外部の回路と接続されているので電位は０Ｖとなる。そしてＶ_ＣＧ，ｎを例えばＶ_ＤＤとすると、不揮発性半導体記憶素子Ｔｒ_ｍ，ｎのしきい値電圧に応じた電流がＶ_Ｓを印加した端子とＶ_Ｄを印加した端子との間を流れるので、この電流値を検出する事で、不揮発性半導体記憶素子Ｔｒ_ｍ，ｎに記憶されている情報の読み出しが可能となる。

この様にして、不揮発性半導体記憶素子毎に独立にＬビットの情報の記憶が可能であり、全体としてＬ×Ｍ×Ｎビットの情報を記憶する事が可能となる。

本実施形態に於いても第１実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。

（第４実施形態）
次に、本発明の第４実施形態による不揮発性半導体記憶装置を説明する。

本実施形態の不揮発性半導体記憶装置の回路図を図１３に示す。この不揮発性半導体記憶装置は第２実施形態の不揮発性半導体記憶素子と、電界効果トランジスタとを共に含む事に特徴が在る。この不揮発性半導体記憶装置は第２実施形態の不揮発性半導体記憶素子と結合された電界効果トランジスタが格子点状に配列されている。第２実施形態の不揮発性半導体記憶素子を図中のＣ_ｉ，ｊ、ソース・ドレイン領域の一方がＣ_ｉ，ｊの第１の導電体と第２の導電体との一方と結合された電界効果トランジスタをＴ_ｉ，ｊ（１<ｉ<Ｍ、１<ｊ<Ｎ）で各々示す。第ｉ行に含まれる電界効果トランジスタのソース・ドレイン領域の他方は相互に結合され、電位はＶ_Ｄ，ｉ（１<ｉ<Ｍ）となっている。また、第ｊ列に含まれる電界効果トランジスタのゲート電極は相互に結合され、電位はＶ_Ｇ，ｊ（１<ｊ<Ｎ）となっている。また、各不揮発性半導体記憶素子Ｃ_ｉ，ｊ（１<ｉ<Ｍ、１<ｊ<Ｎ）の第１の導電体と第２の導電体との他方は何れも共通の電位Ｖ_０（例えば０Ｖ）となっている。

トランジスタＴ_ｉ，ｊ（１<ｉ<Ｍ、１<ｊ<Ｎ）のしきい値電圧は、すべて揃っている必要はないがほぼ等しいとして、Ｖ_ｔｈとする。Ｖ_ｔｈは０ＶとＶ_ＤＤとの間に設定しておく。ここにＶ_ＤＤは電源電圧を表す。なお、この図に於いてはここに示す領域の外部の配線や外部の配線との接合領域等は省略してある。この不揮発性半導体記憶装置は全体でＬ×Ｍ×Ｎビットの情報を記憶する事が可能である。ここでＬは個々の不揮発性半導体記憶素子の記憶する事の可能な情報量である。その動作を以下に説明する。

不揮発性半導体記憶素子Ｃ_ｍ，ｎ（ｍ行ｎ列に在る不揮発性半導体記憶素子）への情報の書き込みと消去、及びその読み出し方法を説明する。先ず情報の書き込みと消去とは次の様にして行う。上記第２実施形態に記した様に、この不揮発性半導体記憶素子の強誘電体絶縁膜の分極の向きは第１の導電体と第２の導電体との電位差を調節する事で複数の状態を取らせる事が可能である。Ｖ_Ｇ，ｊ（ｊ≠ｎ）はＶ_ｔｈよりも低い電位（例えば０Ｖ）とする。こうすると、トランジスタＴ_ｉ，ｊ（１<ｉ<Ｍ、ｊ≠ｎ）はすべて非導通状態となる。Ｖ_Ｇ，ｎはＶ_ｔｈよりも高い値（例えばＶ_ＤＤ）とすると、トランジスタＴ_ｉ，ｎ（１<ｉ<Ｍ）は全て導通状態となる。この状態でＶ_Ｄ，ｍを第２実施形態に於いて情報の書き込みと消去とに関して説明した様に操作すると、不揮発性半導体記憶素子Ｃ_ｍ，ｎの強誘電体絶縁膜の分極を所望の向きに設定する事ができる。ここでＶ_Ｄ，ｉ（ｉ≠ｍ）はＶ_０に設定しておくと、不揮発性半導体記憶素子Ｃ_ｉ，ｊ（ｉ≠ｍ、１<ｊ<Ｎ）の第１の導電体と第２の導電体との電位差は０Ｖであるので、不揮発性半導体記憶素子Ｃ_ｉ，ｊ（ｉ≠ｍ、１<ｊ<Ｎ）の強誘電体絶縁膜中の電場強度は抗電場よりも強くなる事はなく、分極は変化しない。また、トランジスタＴ_ｍ，ｊ（ｊ≠ｎ）はすべて非導通状態であるので、不揮発性半導体記憶素子Ｃ_ｍ，ｊ（ｊ≠ｎ）の第１の導電体と第２の導電体との内でトランジスタＴ_ｍ，ｊ（ｊ≠ｎ）と結合されている導電体は浮遊状態となっている。それ故、不揮発性半導体記憶素子Ｃ_ｍ，ｊ（ｊ≠ｎ）の強誘電体絶縁膜中の電場強度は抗電場よりも強くなる事はなく、分極は変化しない。この様にして他の不揮発性半導体記憶素子Ｃ_ｉ，ｊの強誘電体絶縁膜の分極を変化させずに不揮発性半導体記憶素子Ｃ_ｍ，ｎの強誘電体絶縁膜の分極のみを制御する事が可能である。この様にして書き込みと消去とが行われる。

次に読み出しの方法を説明する。不揮発性半導体記憶素子Ｃ_ｍ，ｎの情報の読み出しは次の様にして行う。Ｖ_Ｇ，ｊ（ｊ≠ｎ）はＶ_ｔｈよりも低い電位（例えば０Ｖ）とする。こうすると、トランジスタＴ_ｉ，ｊ（１<ｉ<Ｍ、ｊ≠ｎ）はすべて非導通状態となる。Ｖ_Ｇ，ｎはＶ_ｔｈよりも高い値（例えばＶ_ＤＤ）とすると、トランジスタＴ_ｉ，ｎ（１<ｉ<Ｍ）は全て導通状態となる。この状態でＶ_Ｄ，ｍを第２実施形態に於いて情報の読み出しに関して説明した様に操作すると不揮発性半導体記憶素子Ｃ_ｍ，ｎの強誘電体絶縁膜の分極を読み出す事ができる。ここでＶ_Ｄ，ｉ（ｉ≠ｍ）はＶ_０に設定しておくと、不揮発性半導体記憶素子Ｃ_ｉ，ｊ（ｉ≠ｍ、１<ｊ<Ｎ）の第１の導電体と第２の導電体との電位差は０Ｖであるので、不揮発性半導体記憶素子Ｃ_ｉ，ｊ（ｉ≠ｍ、１<ｊ<Ｎ）の強誘電体絶縁膜中の電場強度は抗電場よりも強くなる事はなく、分極は変化しない。また、トランジスタＴ_ｍ，ｊ（ｊ≠ｎ）はすべて非導通状態であるので、不揮発性半導体記憶素子Ｃ_ｍ，ｊ（ｊ≠ｎ）の第１の導電体と第２の導電体との内でトランジスタＴ_ｍ，ｊ（ｊ≠ｎ）と結合されている導電体は浮遊状態となっている。それ故、不揮発性半導体記憶素子Ｃ_ｍ，ｊ（ｊ≠ｎ）の強誘電体絶縁膜中の電場強度は抗電場よりも強くなる事はなく、分極は変化しない。この様にして他の不揮発性半導体記憶素子Ｃ_ｉ，ｊの強誘電体絶縁膜の分極を変化させずに、不揮発性半導体記憶素子Ｃ_ｍ，ｎの強誘電体絶縁膜の分極を読み出す事が可能である。この様にして読み出しが行われる。なお、読み出しを行うとＣ_ｍ，ｎの強誘電体絶縁膜の分極は変化するが、読み出しを行う場合の各Ｖ_Ｇ，ｊ（１<ｊ<Ｎ）、Ｖ_Ｄ，ｉ（ｉ≠ｍ）は書き込みと消去とを行う場合と同様に調節されているので、読み出しを行った直後に読み出された分極と等しい分極を書き込む操作を行えば読み出しを行う前の状態が再び実現される。

本発明の第１実施形態による不揮発性半導体記憶素子の斜視図。 第１実施形態による不揮発性半導体記憶素子の図１に示す切断線Ａ−Ａ’方向の断面図。 第１実施形態による不揮発性半導体記憶素子の図１に示す切断線Ｂ−Ｂ’方向の断面図。 第１実施形態による不揮発性半導体記憶素子の図３に示す切断線Ｃ−Ｃ’に沿う電場強度を示す図。 第１実施形態による不揮発性半導体記憶素子の製造工程を説明する斜視図。 第１実施形態による不揮発性半導体記憶素子の製造工程を説明する斜視図。 第１実施形態による不揮発性半導体記憶素子の製造工程を説明する斜視図。 第１実施形態による不揮発性半導体記憶素子の製造工程を説明する斜視図。 第１実施形態による不揮発性半導体記憶素子の製造工程を説明する斜視図。 第１実施形態による不揮発性半導体記憶素子の製造工程を説明する斜視図。 本発明の第２実施形態による不揮発性半導体記憶素子の断面図。 本発明の第３実施形態による不揮発性半導体記憶装置の回路図。 本発明の第４実施形態による不揮発性半導体記憶装置の回路図。

符号の説明

１ 半導体基板
２ 素子分離領域
３ チャネル領域
４ ソース・ドレイン領域
５ 第１の強誘電体絶縁膜
６ 第１の浮遊ゲート電極
７ 第２の強誘電体絶縁膜
８ 第２の浮遊ゲート電極
９ 第３の強誘電体絶縁膜
１０ 絶縁膜側壁
１１ 制御ゲート電極
１２ 第１のＰＺＴ膜
１３ 第１の金属膜
１４ 第２のＰＺＴ膜
１５ 第２の金属膜
１６ 第３のＰＺＴ膜
１７ 側壁
１８ 第３の金属膜
１９ 第１導電型の半導体領域
２０ 第１の導電体を成す第２導電型の半導体領域
２１ 第２の導電体を成す電極

Claims (13)

1. 半導体基板に形成された第一の導電型の半導体領域内に互いに向かい合う様に形成された第二の導電型のソース・ドレイン領域と、
   前記ソース・ドレイン領域の間の前記半導体領域上に形成され且つ間に浮遊ゲート電極を介して積層された少なくとも二層の強誘電体絶縁膜と、
   前記浮遊ゲート電極と前記強誘電体絶縁膜との積層膜の、前記ソース・ドレイン領域を結ぶ方向と垂直な方向の側面に設けられた第一の絶縁膜と、
   前記第一の絶縁膜が設けられた、前記浮遊ゲート電極と前記強誘電体絶縁膜との積層膜の側面に前記第一の絶縁膜を挟むように形成されるとともに前記浮遊ゲート電極と前記強誘電体絶縁膜との積層膜の上面に形成された制御ゲート電極と、
   を備えた事を特徴とする不揮発性半導体記憶素子。
2. 前記強誘電体絶縁膜は強誘電体材料層と常誘電体材料層との積層構造を有している事を特徴とする請求項１記載の不揮発性半導体記憶素子。
3. 前記半導体領域に最も近い前記強誘電体絶縁膜と前記半導体領域との間に常誘電体材料よりなる第二の絶縁膜を有する事を特徴とする請求項２記載の不揮発性半導体記憶素子。
4. 半導体基板上に形成された第一の導電体と、
   前記第一の導電体の上に形成され且つ間に浮遊ゲート電極を介して積層された少なくとも二層の強誘電体絶縁膜と、
   前記浮遊ゲート電極と前記強誘電体絶縁膜との積層膜の側面に設けられた第一の絶縁膜と、
   前記第一の絶縁膜が設けられた、前記浮遊ゲート電極と前記強誘電体絶縁膜との積層膜の側面に前記第一の絶縁膜を挟むように形成されるとともに前記浮遊ゲート電極と前記強誘電体絶縁膜との積層膜の上面に形成された第二の導電体と、
   を備えた事を特徴とする不揮発性半導体記憶素子。
5. 前記強誘電体絶縁膜は強誘電体材料層と常誘電体材料層との積層構造を有している事を特徴とする請求項４記載の不揮発性半導体記憶素子。
6. 前記第一の導電体に最も近い前記強誘電体絶縁膜と前記第一の導電体との間に常誘電体材料よりなる第二の絶縁膜を有する事を特徴とする請求項５記載の不揮発性半導体記憶素子。
7. 前記常誘電体材料の誘電率が、酸化シリコンの誘電率よりも高い事を特徴とする請求項２，３，５または６のいずれかに記載の不揮発性半導体記憶素子。
8. 前記強誘電体絶縁膜の厚さが全て異なる事を特徴とする請求項１乃至７の何れかに記載の不揮発性半導体記憶素子。
9. 前記強誘電体絶縁膜の厚さに各々０または１を掛けた値の前記強誘電体絶縁膜の全てに渡る総和が、前記強誘電体絶縁膜の各々に対する０または１の可能な割り振り方の全てに対して尽く異なる値となる事を特徴とする請求項８に記載の不揮発性半導体記憶素子。
10. 前記浮遊ゲート電極または制御ゲート電極は、Ｐｔ、Ａｕ、Ｉｒ、Ｒｕの何れかより成る事を特徴とする請求項１記載の不揮発性半導体記憶素子。
11. 前記浮遊ゲート電極または前記第二の導電体がＰｔ、Ａｕ、Ｉｒ、Ｒｕの何れかより成る事を特徴とする請求項４記載の不揮発性半導体記憶素子。
12. 請求項１記載の不揮発性半導体記憶素子を複数個含み、これらの不揮発性半導体記憶素子は格子点状に配置され、且つ同一の行に含まれる前記不揮発性半導体記憶素子の内で隣り合う前記不揮発性半導体記憶素子の前記ソース・ドレイン領域は相互に結合され、且つ同一の行に含まれる前記半導体記憶素子の前記第一の導電型の半導体領域は相互に結合され、且つ同一の列に含まれる前記半導体記憶素子の前記制御ゲート電極は相互に結合されている事を特徴とする不揮発性半導体記憶装置。
13. 請求項４記載の不揮発性半導体記憶素子と、前記不揮発性半導体記憶素子の第一ないし第二の導電体の何れか一方にソース・ドレイン領域の何れか一方が結合された電界効果トランジスタとをそれぞれ複数個含み、これらの不揮発性半導体記憶素子及び電界効果トランジスタは格子点状に配置され、且つ同一の行に含まれる前記電界効果トランジスタのソース・ドレイン領域の他方は相互に結合され、且つ同一の列に含まれる前記電界効果トランジスタのゲート電極は相互に結合されている事を特徴とする不揮発性半導体記憶装置。

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