JP2023024959A - ｉｎ－ｓｉｔｕ電気バイアスを用いた半導体製造プラットフォームおよびその方法 - Google Patents

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Abstract

【課題】 ｉｎ－ｓｉｔｕ電気バイアスを用いた半導体製造プラットフォームおよびその方法を提供する。【解決手段】 半導体デバイスを作製する方法は、製造プラットフォームの第１の堆積チャンバ内に半導体ウェハを配置することであって、半導体ウェハは第１の導電層を含む、ことと、第１の堆積チャンバ内の第１の導電層上に誘電体層を堆積させることと、製造プラットフォームの第２の堆積チャンバ内に半導体ウェハを配置することと、第２の堆積チャンバ内の誘電体層上に第２の導電層を堆積させることと、を含む。方法は、製造プラットフォームの電界アニーラの処理チャンバ内に半導体ウェハを配置することと、処理チャンバ内で、第１の導電層を第１の電位に結合させ、第２の導電層を第２の電位に結合させることにより、誘電体層にわたって電気バイアス電圧を印加することと、電気バイアス電圧を印加しながら、半導体ウェハをアニールすることと、を更に含む。【選択図】図７

Description

関連出願の相互参照
本出願は、２０２０年４月６日に出願された米国非仮特許出願第１６／８４１，３４２号明細書、および２０２１年８月９日に出願された米国非仮特許出願第１７／３９７，１５９号明細書に対する優先権を主張し、それぞれの全体が参照により本明細書に組み込まれる。
本発明は一般に半導体処理システムおよび方法に関し、特定の実施形態では、ウェハのアニール中にウェハの導電層にわたって直接印加されたインサイチュ電気バイアスを用いた半導体処理用の製造プラットフォームおよび方法に関する。
一般に、半導体集積回路（ＩＣ）は、半導体基板上に材料（例えば、誘電体、金属、半導体など）の層を順次堆積し、フォトリソグラフィおよびエッチングを使用して層をパターニングして、回路構成要素（例えば、トランジスタおよびコンデンサ）および相互接続要素（例えば、ライン、コンタクト、およびビア）を形成することにより作製される。その最小フィーチャサイズは、液浸リソグラフィおよびマルチパターニングなどの革新と共に定期的に縮小されてきており、パッキング密度を高めることによりコストが削減されている。構成要素のフットプリントの小型化は、単位面積あたりの構成要素の出力を増加させることにより強化され得る。例えば、単位幅あたりのトランジスタの駆動電流、またはコンデンサの蓄積電荷密度は、それぞれ、より薄いゲート誘電体またはより薄いコンデンサ誘電体を使用することにより向上させることができる。
しかしながら、小型化の利点は、プロセスの複雑さ、回路速度、および待機電力消費において幾分かのコストを伴い、これらに対処する必要があり得る。配線幅をより狭くし、導体と電極との間隔を減らすスケーリングトレンドには、性能のトレードオフがある。これらのトレードオフのいくつかは、新しい材料を使用することにより軽減される場合がある。例えば、より高い配線およびビア抵抗、並びに配線間容量の増加に起因する相互接続システムにおけるＩＲ降下およびＲＣ遅延の増加は、（タングステンおよび銅の代わりに）ルテニウムおよびコバルトなどの金属、並びにフルオロシリケートガラスおよび炭素ドープ酸化物などの低ｋ金属間誘電体（ＩＭＤ）を使用することにより軽減される場合がある。トランジスタのソースドレイン間隔を減らし、ゲート誘電体またはコンデンサ誘電体をより薄くすることにより、スタンバイリークが増加する場合がある。この問題は、高ｋ誘電体または強誘電性誘電体材料を使用することにより軽減される場合がある。
新しい材料を組み込むことは、ＩＣにおけるその使用によって提供される利点をより良く活用するための更なる革新を必要とする。
本発明の一実施形態によると、半導体デバイスを作製する方法は、製造プラットフォームの第１の堆積チャンバ内に半導体ウェハを配置することであって、半導体ウェハは第１の導電層を含む、ことと、第１の堆積チャンバ内の第１の導電層上に誘電体層を堆積させることと、製造プラットフォームの第２の堆積チャンバ内に半導体ウェハを配置することと、第２の堆積チャンバ内の誘電体層上に第２の導電層を堆積させることと、を含む。方法は、製造プラットフォームの電界アニーラの処理チャンバ内に半導体ウェハを配置することと、処理チャンバ内で、第１の導電層を第１の電位に結合させ、第２の導電層を第２の電位に結合させることにより、誘電体層にわたって電気バイアス電圧を印加することと、電気バイアス電圧を印加しながら、半導体ウェハをアニールすることと、を更に含む。
本発明の一実施形態によると、半導体デバイスを作製するための製造プラットフォームは、半導体ウェハ上に導電層を堆積させるように構成された第１の堆積チャンバと、半導体ウェハ上に誘電体層を堆積させるように構成された第２の堆積チャンバとを含む。製造プラットフォームは、電界アニーラの処理チャンバを更に含み、処理チャンバは、半導体ウェハを支持するように構成された基板ホルダと、基板ホルダにより支持された半導体ウェハを加熱するように構成された加熱要素と、半導体ウェハの第１の主表面に取り外し可能に取り付けられるように構成された第１の電極と、第１の電極を第１の電位ノードに結合させる第１の配線と、を含む。
本発明およびその利点のより完全な理解のために、ここで、以下の記載を添付図面と併せて参照する。
本発明の一実施形態による、電界アニーラの処理チャンバの断面図を示す。 本発明の代替の実施形態による、電界アニーラの処理チャンバの断面図を示す。 本発明の一実施形態による、電界アニーラのロードレールの斜視図を示す。 図２に示される斜視図の細部の拡大斜視図である。 本発明の一実施形態による、電界アニーラのロードレールの斜視図を示す。 図２に示される斜視図の細部の拡大斜視図である。 図２に示される斜視図の細部の異なる向きからの拡大斜視図である。 本発明の一実施形態による、電界アニーラの処理チャンバ内に配置された様々な半導体ウェハの断面図を示す。 本発明の一実施形態による、電界アニーラの処理チャンバ内に配置された様々な半導体ウェハの断面図を示す。 本発明の一実施形態による、電界アニーラの処理チャンバ内に配置された様々な半導体ウェハの断面図を示す。 本発明の一実施形態による、半導体デバイスを作製するための製造プラットフォームを示す。 本発明の実施形態による、半導体ウェハのアニーリング中に誘電体層にわたって電気バイアス電圧を印加していることを示す。 本発明の実施形態による、半導体ウェハのアニーリング中に誘電体層にわたって電気バイアス電圧を印加していることを示す。 本発明の実施形態による、半導体ウェハのアニーリング中に誘電体層にわたって電気バイアス電圧を印加していることを示す。
本開示は、処理中に電気バイアス電圧がウェハの２つの導電層の間に印加されている間に半導体ウェハを処理するための装置および方法について記載する。バイアスは、ウェハに直接、電気的に接触し、且つ処理チャンバの外側に位置する電源に接続された、電極を介して印加される。本明細書では、電気的バイアスと同時に実施されるアニールプロセスを電界アニールと呼び、電界アニールを実施するために使用される処理装置を電界アニーラと呼ぶ。例示的な実施形態では、堆積後アニール（ＰＤＡ）プロセスステップ中に、電気的バイアスを使用して、ウェハ内の誘電体層を所望の大きさのＤＣ電界（電界）にさらす。
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）および／またはコンデンサなどの強誘電性誘電体ベースの電子構成要素の作製を含むいくつかの作製プロセスフローでは、以下に説明するように、電界ＰＤＡを使用することが有利な場合がある。強誘電体層を形成するために使用されるプロセスステップには、強誘電性酸化物、例えば、ドープされた酸化ハフニウム、またはドープされたハフニウムジルコネート、またはバリウムストロンチウムチタネートなどのペロブスカイト酸化物、またはビスミュート（ｂｉｓｍｕｔｅ）を堆積させることを含み得る。Ｌａ、Ａｌ、Ｓｉ、Ｓｒ、Ｇｄ、およびＹなどの多数のドーパントが、結晶構造を歪めることによって強誘電挙動を改善することが示されている。しかしながら、ＨｆＯ２、またはＨｆＺｒＯｘの場合、複数の相が可能である。これらの材料では、堆積後アニール（ＰＤＡ）条件は、強誘電挙動を伴う所望の非中心対称斜方晶相を導入する際に重要な役割を果たす。強誘電アニール（ＦＥＡ）と呼ばれるＰＤＡステップは、堆積した酸化ハフニウム層を安定または準安定の多結晶強誘電性酸化ハフニウム層に変換することができる。酸化ハフニウムベースの強誘電性誘電体を使用する電子構成要素を含むＩＣの製造フローには、通常、安定した強誘電特性を得るために、本明細書ではウェイクアップサイクリングと呼ばれる、電気サイクリングステップが含まれる。本開示の実施形態では、強誘電体ＭＯＳＦＥＴ（ＦＥ－ＦＥＴ）および強誘電体コンデンサは、例えば酸化ハフニウムを含む、例えば強誘電性誘電体を使用して、構築することができ、ここで、結晶化ＦＥＡの間、誘電体は、以下で更に詳細に説明される装置および方法を使用して、上記の印加されたＤＣ電界にさらされる。例示的な実施形態で使用される電界ＦＥＡ技術は、ウェイクアップサイクリングを短縮化する利点、およびいくつかの実施形態では、排除する利点を提供することができる。ウェイクアップ効果については、以下で更に詳細に説明する。本開示の様々な実施形態を使用して説明された電界ＦＥＡ技術は、酸化ハフニウムベースの材料以外の材料を使用して強誘電体層を形成する際に、同様の利益を提供することができることが理解されよう。
誘電体材料は、電界（Ｅ）によって分極され得る。電界に応答する電気分極ベクトル（Ｐ）は、中心対称誘電体に対して、一般に概ね線形で対称な、電界Ｅの関数である。中心対称誘電体は、非強誘電性である（すなわち、Ｅ＝０においてＰ＝０）。しかしながら、一部の非中心対称誘電体は強誘電性であり、すなわち、自発のまたは残存する分極を示し、Ｅ＝０においてＰ＝ＰＲ≠０であり、これは残留分極（ＰＲ）と呼ばれる。強誘電性誘電体においてＰをゼロに強制するために、逆極性の強制電界（ＥＣ）を印加する必要がある。強誘電体のＰ対Ｅ曲線は、概ね対称のヒステリシスループを有する非線形である。当業者には知られているように、酸化ハフニウムベースの強誘電体薄膜などの一部の強誘電体膜は、ウェイクアップ効果を示し、従来の処理（電界アニールなし）を使用して作製された元来の膜は、ピンチされたヒステリシス曲線（小さなＰＲ）を有するが、この曲線は、比較的高い順方向（正）および逆方向（負）の電界を複数回、例えば約１０２サイクル～約１０５サイクルを反復した後には広がり、安定した、幅がより広いヒステリシスループ（より大きなＰＲ）になる。通常、不安定なＰＲを有する元来の誘電体層を含む全ての強誘電体構成要素は、それぞれの回路が設計されたように機能するために、ウェイクアップサイクリングにより安定化される必要がある。したがって、本開示で説明される革新的な電界アニール技術は、ウェイクアップサイクルの数を低減し、いくつかの実施形態では、ウェイクアップサイクリングステップを排除することにより、極めて大きな利点を提供することが認識され得る。
Ｐ対Ｅ特性にヒステリシスが存在することにより、強誘電体コンデンサを不揮発性メモリ（ＮＶＭ）要素として使用することが可能になる。例えば、高い正バイアス電圧または負バイアス電圧を用いて、強誘電体コンデンサを、Ｐ対Ｅヒステリシスループの上側分岐または下側分岐のいずれかに強制して、高い正分極または負分極の対応する状態にすることにより、「１」または「０」のいずれかのバイナリロジック状態を格納することができる。バイアスが除去された後（Ｅ＝０）、強誘電体コンデンサが、Ｐ対Ｅヒステリシスループの上側分岐に強制されたかまたは下側分岐に強制されたかに応じて、分極の一部が、残留分極＋ＰＲまたはＰＲとして保持される。ヒステリシス曲線の各分岐の（Ｐ対Ｅの最大勾配に対応する）最大変位電流は反対の極性で発生するので、例えば、所与の極性の電圧ランプに応答するコンデンサ電流を検出することにより、格納された情報を読み出すことができる。上で説明したデータ格納および読出し機構から理解されるように、安定した高いＰＲの重要性ゆえに、ウェイクアップサイクリングステップは通常、上述した電界ＦＥＡなしで形成された酸化ハフニウムベースの強誘電性ＮＶＭを含むＩＣの製造において実施される。しかしながら、本開示で説明される電界アニーラおよび電界ＦＥＡを使用することで、ウェイクアップサイクルの回数が減ることにより、そして、いくつかの実施形態では、ウェイクアップサイクリングステップが製造フローから排除されることにより、酸化ハフニウムベースの強誘電性ＮＶＭのコストが削減されるという利点をもたらすことができる。
強誘電体は、ＦＥ－ＦＥＴ用のゲート誘電体スタックを形成する際に使用されてもよい。ゲート誘電体スタックの残留分極が十分に大きい場合、トランジスタは、強誘電体コンデンサと同様に、いったんプログラムされると、その状態を保持し、プログラム電圧が除去された後でさえも、オンまたはオフの状態を維持することができる。そのようなＦＥ－ＦＥＴはまた、デジタル情報をＮＶＭセルに格納するために使用されてもよい。酸化ハフニウムベースの強誘電体コンデンサＮＶＭとの関連で上述したように、酸化ハフニウムベースの強誘電体ＦＥ－ＦＥＴ ＮＶＭの製造コストは、革新的な電界アニーラおよび電界ＦＥＡを使用することにより削減され得る。
ＦＥ－ＦＥＴは、デジタルロジックまたはアナログ回路において使用される場合、従来の（すなわち、非強誘電性）ＭＯＳＦＥＴに比べて、いくつかの利点をもたらすことができる。デジタルロジックおよび／またはアナログ回路で使用されるＦＥ－ＦＥＴのゲート誘電体スタックは、強誘電体薄膜および非強誘電体薄膜を含む。回路で使用される場合、例えばデジタルスイッチとして使用される場合、ゲート誘電体スタックの強誘電体部分は、動的容量を提供し、これは、特定のバイアス掃引条件（例えば、掃引速度または周波数）下で、強誘電体の分極の変化に起因して電圧スナップバックをもたらす可能性がある。このスナップバックにより、ＦＥ－ＦＥＴの、望ましい、勾配がより急な閾値、およびより高いＩＯＮ／ＩＯＦＦ比、がもたらされる場合がある。これに関連して、ＦＥ－ＦＥＴは一般に、負性容量電界効果トランジスタ（ＮＣＦＥＴ）と呼ばれている。ここでは、より正確に、急勾配強電界効果トランジスタ（ＳＳＦＥＦＥＴ）と呼ばれる。しかしながら、ヒステリシスのないトランジスタのＩ－ＶおよびＣ－Ｖ曲線を実現するために、ゲート誘電体スタックにおける強誘電特性（例えば、ＰＲ）および膜厚を適切に調整する必要があり得る。当業者には知られているように、ヒステリシスのないＩ－ＶおよびＣ－Ｖ曲線は、安定したトランジスタ動作を示唆するが、ヒステリシスの存在は、回路の不安定性および意図しない電気的発振をもたらす場合がある。回路の安定性を考慮すると、ＳＳＦＥＦＥＴが回路を不安定にすることなく期待される回路の利点を提供するために、ＰＲが安定し、設計ウィンドウ内に留まる必要があることが理解されよう。したがって、電界ＦＥＡを含まないＳＳＦＥＦＥＴの作製フローは、ウェイクアップサイクリングステップを組み込む場合がある一方で、本開示で説明される本発明の電界アニール技術を使用すると、ウェイクアップサイクリングを減らして、そして、いくつかの実施形態ではウェイクアップサイクリングなしで、安定した強誘電特性を実現することにより、コストが削減されるという利点をもたらすことができる。
本開示では、最初に、電界アニール技術が、図１Ａに示されるような電界アニール（例えば、電界ＦＥＡ）プロセスステップ中の電界アニーラの処理チャンバの断面図の概略図を、図１Ｂの代替的実施形態と共に使用して説明される。電界アニーラについては、図２～図５に示される電界アニーラのロードレールの様々な斜視図を参照して更に説明される。ＦＥ－ＦＥＴ／ＳＳＦＥＦＥＴおよび／またはＭＯＳ強誘電体コンデンサのゲート誘電体層の、電界ＦＥＡ中の電気接続については、図６Ａおよび６Ｂにそれぞれ示される、平面バルク相補型ＭＯＳ（ＣＭＯＳ）およびシリコンオンインシュレータ（ＳＯＩ）ＣＭＯＳ半導体ウェハの断面図を参照して説明する。ＭＯＳコンデンサに加えて、一般にＭＩＭコンデンサと呼ばれるＩＣ内のコンデンサ構成要素は、コンデンサの上部電極と下部電極の両方に金属層を使用して形成され得る。本開示では、非強誘電性絶縁体と強誘電性絶縁体とを、略語で区別する。非強誘電性絶縁体はＩと略され、強誘電性絶縁体はＦと略される。電界ＦＥＡ中にＭＦＭコンデンサの電極に行われる電気接続は、図６Ｃに示される断面図を参照して説明される。
強誘電性電子デバイス（例えば、トランジスタおよびコンデンサ）において使用するための材料層の様々な組み合わせのスタックが形成され得る。スタックは、非強誘電性誘電体層、金属層、および半導体と共に、強誘電体層を含み得る。その例には、以下のスタック、すなわち（層を上から下に列挙すると）、金属－強誘電体－金属（ＭＦＭ）、金属－強誘電体－絶縁体－金属（ＭＦＩＭ）、金属－強誘電体－絶縁体－半導体（ＭＦＩＳ）、金属－強誘電体－金属－半導体（ＭＦＭＳ）、金属－強誘電体－金属－絶縁体－半導体（ＭＦＭＩＳ）、半導体－強誘電体－半導体（ＳＦＳ）、および半導体－強誘電体－絶縁体－半導体（ＳＦＩＳ）が含まれるが、これらに限定されない。本開示では、例示的なスタックは、（例えば、ＦＥＦＥＴ／ＳＳＦＥＦＥＴトランジスタ内の）ＭＦＩＳ、または（例えば、上部および下部金属電極を有するコンデンサ内の）ＭＦＭであり得る。
図１Ａは、電界アニールを実施するために装備されたアニーラである電界アニーラの処理チャンバ２２５内部の基板ホルダ１０上に配置された半導体ウェハ５０の断面図を概略的に示す。処理チャンバ２２５は、処理チャンバ２２５内に配置されたウェハを熱処理するように設計された熱処理システム２３５を備える。様々な実施形態では、熱処理システム２３５は、処理チャンバ２２５の内部または外部の様々な場所に配置されたランプ、抵抗要素、および他のものを使用することにより、加熱および冷却要素を制御して、処理チャンバ２２５内の半導体ウェハ５０の所望の温度を維持する温度コントローラを備える。
半導体ウェハ５０は、半導体基板２０、半導体基板２０上に形成されたＭＯＳ誘電体層３０、およびＭＯＳ誘電体層３０上に形成された導電性上部電極層４０を備える。
図１Ａに概略的に示されるように、第１の電界アニーラ電極は、導電性上部電極層４０と物理的且つ電気的に接触している。第１の電界アニーラ電極は、高温処理の影響を受けない導電性材料を含み得る。一実施形態では、第１の電界アニーラ電極は、タングステンを含み得る。第１の電界アニーラ電極は、アニール中に損傷を受けることなく高温に加熱され得る適切な導体（例えば、タングステン）の一次配線１１０を使用してＤＣ電源１３０の第１の端子に接続されている一次電極２１１（例えば、タングステンリボン）を備える。一次電極２１１のリボン形状は、アニールプロセス中にウェハが加熱される際に、スリップを防止し且つ半導体ウェハ５０の表面との良好な物理的接続を維持するのに役立つ、ばねのような作用を提供する。導電性上部電極層４０の電位は、任意選択で、（一次配線１１０に類似した）監視配線１１２により、別の監視電極２１２、例えば導電性上部電極層４０と接触するように配置された別のタングステンリボン、に接続された電圧計１５０を使用して監視され得る。２つの電極は、導電性上部電極層４０により電気的に短絡されて一緒になっている。一次電極２１１および監視電極２１２は、集合的に、第１の電界アニーラ電極２１０と呼ばれ得る。一次配線１１０および監視配線１１２は、集合的に、２つの配線１１５と呼ばれ得る。
図１Ａに示される例示的な実施形態では、半導体ウェハ５０の裏面に物理的に接触している、基板ホルダ１０の表面は、第２の電界アニーラ電極として使用される。基板ホルダ１０の表面は、適切な導電性材料、例えば、シリコンベース、カーボンベース、シリコンおよびカーボン複合材ベース、または金属窒化物ベースのコーティングでコーティングされて、アニール温度における電極としての使用に適した導電性表面を得ることができる。裏面、および裏面に隣接する半導体ウェハ５０の一部は、ｎ型またはｐ型をドープしたシリコンまたはゲルマニウムなどの導電性材料であってもよく、基板ホルダ１０の表面に電気的に接触していてもよい。いくつかの実施形態では、半導体ウェハ５０の裏面と基板ホルダ１０の表面との間に電気的接触を確立するために、裏面エッチングを使用して裏面における導電性表面を露出させていてもよい。
図１Ａに概略的に示されるように、基板ホルダ１０の表面、したがって半導体ウェハ５０の裏面は、基準電位に接続されてもよく、基準電位は接地と呼ばれ、図１ＡではＧＮＤと示されている。接地接続は、一次配線１１０と同様の二次配線１１３を使用して確立され得る。この実施形態では、二次配線１１３は、装置の主構造の導電性部分をシステム接地に接続する接地配線に電気的に接続されている。ＤＣ電源１３０の第２の端子もまた、接地（ＧＮＤ）に接続されて、半導体ウェハ５０全体にわたってバイアス電圧を印加する。当業者によって理解され、以下で更に説明されるように、ＤＣ電源の２つの端子間の電圧降下を調整して、所望の極性と所望の範囲内の電界強度とを有する電界を、ＭＯＳ誘電体層３０において実現することができる。様々な実施形態では、ＤＣ電源１３０は、１Ｖ～１００Ｖ、および一実施形態では３Ｖ～１０Ｖなどの、適切な電圧を供給するように構成され得る。
アニール中に印加されるバイアスは、固定電圧または時間変化する電圧であってもよく、その大きさおよび波形は、材料、層の厚さ、アニール条件、および特定のデバイス用途に応じて大きく変動し得ることに留意されたい。上述したＤＣバイアス電圧は、例示だけを目的としたものであり、限定的であると解釈されるべきではない。時間変化する電圧波形には、パルスＤＣ、交流パルス、正弦波、のこぎり波などを含み得る。印加されるバイアスは、共通接地電位、何らかの他の固定基準電位、制御された可変基準電位、時間変化する電位、または浮動ノード電位を基準としてもよいことに更に留意されたい。
図１Ａの実施形態は、処理チャンバ２２５内部の単一の半導体ウェハ５０を示しているが、ダミーウェハを含む複数のウェハが、適切に設計された処理チャンバ内部に配置されてもよいことが理解されよう。図１Ａの電界アニーラ電極および電気接続は、単一のウェハ処理用に構成されているように示されている。しかしながら、半導体ウェハのバッチをアニールするために、電界アニーラの構成が変更されてもよい。バッチ処理に適した例示的な実施形態が、図１Ｂに示される。
図１Ｂでは、高温処理の影響を受けない絶縁体（例えば、セラミック絶縁体）を含むスロット付き基板ホルダ１４上に複数の半導体ウェハ５０が水平に積み重ねられている。絶縁材料は、基板ホルダ１４が、半導体ウェハ５０の導電性上面と裏面との間に電気的短絡を生じさせることを防止する。積み重ねられたウェハは、電界アニーラの処理チャンバ２２６内部にロードされていることが示されている。処理チャンバ２２６内部に位置しているのは、２つの導電性バス、すなわち、スロット付き基板ホルダ１４の上下にそれぞれ固定された第１の導電性バス１０８および第２の導電性バス１０９である。処理チャンバ２２６内部の温度は、熱処理システム２３６により制御され得る。
各ウェハの導電性上面は、図１Ａの一次電極２１１と同様の一次電極２１５によって、第１の導電性バス１０８に電気的に接続されていることが示されている。図１Ｂに示されるように、第１の導電性バス１０８と一次電極２１５との間の接続は、スロット付き基板ホルダ１４の開口部を通過する接続配線を使用して確立され得る。この実施形態では、第１の電界アニーラ電極は、一次電極２１５および第１の導電性バス１０８を備える。第１の電界アニーラ電極は、図１Ａと同様に、一次配線１１０を使用してＤＣ電源１３０に接続されている。各ウェハの導電性裏面は、二次電極２１６および接続配線（上面と同様）を使用して、第２の導電性バス１０９に接続され得る。この実施形態では、二次電極２１６および第２の導電性バス１０９を備える第２の電界アニーラ電極は、二次配線１１４を使用してＧＮＤに接続されている。ウェハの上面の電位は、図１Ｂに示されるように、監視配線１１２を使用して第１の導電性バス１０８を電圧計１５０に接続することにより監視されてもよい。
図１Ｂを参照して上述した電界アニーラは、水平スタックに配置されたウェハをバッチ処理するのに適している。水平処理チャンバ２２６の設計を変更して、半導体ウェハ５０を垂直に積み重ねることができる同様の電界アニーラを提供することができる。
図２は、本発明の一実施形態による、電界アニーラのロードレール１００の斜視図を示す。ロードレール１００を使用して、電界アニーラの処理チャンバ２２５内にウェハを導入することができる。ウェハは、最初に、ロードレールステージに取り付けられた基板ホルダのスロット内にロードされる（図２）。次いで、電極は、ウェハ／各ウェハに対して適切な電気的接触を行うように位置決めされる。次いで、ロードレールステージを使用して、基板ホルダ内のウェハをオーブンの加熱ゾーン内に位置決めする。
図２では、２つの配線１１５（図１Ａの一次配線１１０および監視配線１１２と同様）が、（図２の破線の円で示されている）領域Ｂ１までつながっているように示されている。領域Ｂ１は、半導体ウェハ５０の導電性上部電極層４０に接触する２つのタングステンリボンを備える第１の電界アニーラ電極２１０を含む。上述したように、リボン形状は、アニールプロセス中に半導体ウェハ５０との良好な物理的接続を維持するのに役立つ。第１の電界アニーラ電極２１０は、露出した金属（例えば、露出したタングステン）である２つの配線１１５の一部分に取り付けられている。２つの配線１１５の他の一部分は、絶縁材料、例えば絶縁セラミックビーズにより、装置の他の導電性部分から電気的に絶縁されている。２つの配線１１５の絶縁された部分は、絶縁導電性配線３１０と呼ばれる。図３は、セラミックビーズで絶縁された導電性配線３１０を、図２の破線の円で示される領域Ｄ１の拡大斜視図で示す。
上述したように、２つの配線１１５のうちの第１の配線は、（図２に示される）電力フィードスルー１２０を通過し、誘電体層、例えば半導体ウェハ５０のＭＯＳ誘電体層３０、に電界を印加するために使用されるＤＣ電源１３０に接続され得る。図２に概略的に示されるように、２つの配線１１５のうちの他方の配線（図１Ａの監視配線１１２と同様）は、半導体ウェハ５０の導電性上部電極層４０の電位を監視するために、一方の端部において第１の電界アニーラ電極２１０に接続されてもよく、反対側の端部において電圧計１５０に接続されてもよい。半導体ウェハ５０の裏面に接触している基板ホルダ（例えば、図１Ａの基板ホルダ１０）を含む、装置の主構造の導電性部分は、接地配線１４０により接地ＧＮＤに接続されている。半導体ウェハ５０の基板ホルダは、（図２の破線の円で示されている）領域Ｂ１の拡大斜視図を示す図５Ａを参照して、以下で更に説明される。
図２で矢印Ｃにより示される異なる角度からのロードレール１００の斜視図が、図４に示されている。図４は、２つのそれぞれの開口部を通過する２つのそれぞれの絶縁導電性配線３１０からセラミックビーズを除去することによって露出された、２つの配線１１５の導体を示す。２つの配線１１５は、半導体ウェハ５０の上部表面に接触している第１の電界アニーラ電極２１０の２つのタングステンリボンに接続する。図４のこれら２つの配線１１５は、第１の電界アニーラ電極２１０からＤＣ電源１３０および電圧計１５０にそれぞれ延びる、図２に示されたものと同じ配線である。図４の斜視図では、第１の電界アニーラ電極２１０は、（破線の円で示される）領域Ｃ１に位置している。図２の斜視図では、第１の電界アニーラ電極２１０は、領域Ｂ１に位置している。
図２の領域Ｂ１および図４のＣ１はそれぞれ、図５Ａおよび図５Ｂに示される拡大斜視図においてより詳細に示されている。図５Ａの斜視図は、２つの配線１１５のうちの１つと第１の電界アニーラ電極２１０との間の接続をより明確に示している。図５Ｂの斜視図を見ている角度は、半導体ウェハ５０の導電性上部電極層４０に物理的に接触している第１の電界アニーラ電極２１０のタングステンリボンをより明確に示している。図５Ａおよび図５Ｂの半導体ウェハ５０は、支持プレート２３０によって下から支持されていることが示される。支持プレート２３０は、図２および図３に示されるスロット付き基板ホルダの一部であり、また、図１Ａの基板ホルダ１０の例示的な実施形態でもあり得る。支持プレート２３０の表面は、例えばステンレス鋼を含む、金属製であってもよく、半導体ウェハ５０の導電性裏面に物理的且つ電気的に接触していてもよい。一実施形態では、支持プレート２３０は、リングの形態であり得る。リング形状は、ウェハの外径を支持するが、裏面の大部分を加熱要素に露出させる。支持プレート２３０は、接地ＧＮＤに接続された導電性材料を含み得る。
図５Ａは、アニール中に半導体ウェハ５０の表面全体にわたり、より均一な温度プロファイルを実現するのに役立つ、いくつかの任意選択のバッファウェハ２４０を示す。バッファウェハ２４０は、明確にするために、図４および図５Ｂには示されていない。図５Ｂに示されるように、絶縁セラミックタブ２５０は、半導体ウェハ５０および支持プレート２３０のエッジに近いキャリアレールに沿って配置されて、半導体ウェハ５０と電界アニーラの導電性表面との間に、望ましくない電気的短絡が偶発的に生じる可能性を低減させてもよい。
電界ＰＤＡ中にＤＣ電源１３０が設定され得るＤＣバイアス電圧は、一般に、以下に説明されるように、電界ＰＤＡが実施されているターゲット誘電体層（例えば、図１ＡのＭＯＳ誘電体層３０）の厚さｔＯＸだけでなく、導電性上部電極層４０で使用される材料などの他の層の特性、並びにターゲット誘電体層の下の層の材料、厚さ、および特性、にも依存する。いくつかの実施形態では、ＤＣ電源１３０のＤＣバイアス電圧は、電界アニール中に一定に保たれるように制御され得る。
図６Ａおよび図６Ｂはそれぞれ、平面バルクＣＭＯＳフローおよび平面ＳＯＩ ＣＭＯＳフローの電界アニールステップにおける半導体ウェハ５０の断面図を示す。図６Ａおよび図６Ｂに示される例示的な実施形態における電界アニールステップは、導電性上部電極層４０がＭＯＳ誘電体層３０の上に形成された後に実施される電界強誘電アニール、すなわちＦＥＡである。導電性上部電極層４０は、ＦＥ－ＦＥＴ／ＳＳＦＥＦＥＴまたは強誘電性ＭＯＳコンデンサのゲート電極として使用されてもよく、ＴｉＮ、ＴａＮ、Ｗ、金属合金などの１つ以上の導電性材料を含んでもよい。
図６Ａおよび図６Ｂでは、ゲートファーストプロセスインテグレーション方法を使用して、ＭＯＳ誘電体層３０を使用する強誘電体構成要素（例えば、ＦＥ－ＦＥＴ／ＳＳＦＥＦＥＴ、および強誘電体ＭＯＳコンデンサ）を作製してもよい。しかしながら、当業者であれば、これらの実施形態の革新的な態様は、ゲートラスト（または置換ゲート）プロセスインテグレーション方法を使用して作製されたそれぞれの強誘電体構成要素に適用可能であることが理解されよう。
図６Ａおよび図６Ｂに示される例示的な実施形態では、ＭＯＳ誘電体層３０は、ドープされたアモルファス酸化ハフニウム膜、および半導体（例えば、シリコン）の表面に隣接する界面誘電体層（例えば、酸化シリコン）を含む。ＭＯＳ誘電体層３０の厚さｔＯＸは、用途に依存し、約１ｎｍから約１００ｎｍまで変動し得る。アニール温度は、アニール中に、アモルファス酸化ハフニウムが結晶化して多結晶酸化ハフニウム膜を形成するように調整され得る。例えば、電界ＦＥＡは、例えば低圧での不活性ガス環境において、約２００℃～約１２００℃の温度で実施され得る。２００℃未満の温度は、アモルファス層の結晶化には不十分な場合があり、１２００℃超の温度は、より初期の処理ステップ中に形成される他の層の特性を変化させる場合がある。酸化ハフニウムの斜方晶相は強誘電性であるが、純粋なＨｆＯ２では斜方晶相は不安定であるため、純粋なアモルファスＨｆＯ２は、自然に単晶相または立方晶相の結晶粒に変換され得る。しかしながら、当業者には知られているように、ＨｆＯ２の斜方晶相は、ジルコニウム、シリコン、またはランタン原子などの特定のドーパント原子によって安定化され得る。したがって、ＭＯＳ誘電体層３０中のドープされたアモルファス酸化ハフニウム膜が結晶化するにつれて、ＨｆＯ２の斜方晶相が形成され、強誘電性である準安定斜方晶相中のドーパントによって安定化され得る。電界ＦＥＡ中の電界強度は、１ＭＶ／ｃｍ～約１００ＭＶ／ｃｍに調整され得る。電界が過度に低いと、ウェイクアップサイクリングを低減／排除するのに十分な利点をもたらさない場合がある一方で、電界が過度に高いと、ＭＯＳ誘電体層３０が損傷するおよび／またはその寿命を低下させる場合がある。以下で更に説明するように、ＭＯＳ誘電体層３０に所望の範囲の電界を印加するためのＤＣ電源１３０のそれぞれのＤＣバイアス電圧設定は、プロセスフローが、バルクＣＭＯＳまたはＳＯＩ ＣＭＯＳのどちらの作製のためであるかに依存する。
図６Ａ～図６Ｃでは、その上に強誘電体構成要素に対して固有の層が形成される半導体ウェハ５０の層は、集合的に、基板２０と呼ばれる。したがって、図６Ａおよび図６Ｂに示される平面ＦＥ－ＦＥＴ／ＳＳＦＥＦＥＴまたは強誘電性ＭＯＳコンデンサの場合、基板２０は、ＭＯＳ誘電体層３０を形成する前に形成された全ての層を含む。図６Ｃに示されるＭＦＭ強誘電体コンデンサの場合、基板２０は、ＭＦＭ導電性下部電極層４５を形成する前に形成された全ての層を含む。
平面ＦＥ－ＦＥＴ／ＳＳＦＥＦＥＴまたは強誘電体ＭＯＳコンデンサ用の基板２０は、第１の導電性型（例えば、ｐ型）の第１の半導体領域２１、第２の導電性型（例えば、ｎ型）の第２の半導体領域２２、並びに、第１の半導体領域２１および第２の半導体領域２２のそれぞれにおける隣接する電子構成要素を電気的に絶縁するのに役立つシャロートレンチ分離（ＳＴＩ）領域２５と呼ばれる絶縁領域、を備える。当業者には知られているように、第１の半導体領域２１および第２の半導体領域２２上の導電性上部電極層４０は、同じプロセスによって形成された同じ材料を含んでもよく、または別個のプロセスによって形成された異なる材料を含んでもよい。別個のプロセスを使用する場合、適切な領域をマスクするためおよび露出させるために、様々なマスキングステップが使用され得る。
図６Ａに示されるように、バルクＣＭＯＳでは、第１の導電性型の第１の半導体領域２１は、半導体ウェハ５０の裏面まで完全に延び、第２の導電性型の第２の半導体領域２２は、第１の半導体領域２１と共にｐ－ｎ接合を形成する深さまで延びる。ｐ－ｎ接合は、一般に、ｎウェルｐウェル間接合と呼ばれる。ＳＯＩ ＣＭＯＳでは、第１の半導体領域２１、第２の半導体領域２２、およびＳＴＩ領域２５は、図６Ｂに示されるように、例えば酸化シリコンを含む、埋め込み酸化物（ＢＯＸ）層１５と呼ばれる絶縁領域により下部が終端される。ＢＯＸ層１５を有する半導体ウェハは、当業者には知られているように、酸素注入による分離（ＳＩＭＯＸ）プロセス、ウェハボンディングプロセス、例えばスマートカット技術などの、いくつかの方法を使用して生産され得る。ＢＯＸ層１５の下のドープされた半導体領域１２は、半導体ウェハ５０の裏面まで完全に延びている。
図１Ａおよび図２を参照して上述されたように、半導体ウェハ５０の裏面およびＤＣ電源１３０の第２の端子は、接地ＧＮＤに接続され、ＤＣ電源の第１の端子は、一次配線１１０を使用して、第１の電界アニーラ電極の一次電極２１１に接続されている。（簡略化のために、監視電極２１２および監視配線１１２は、図６Ａ～図６Ｃには示されていない。）図６Ａおよび図６Ｂに示される一次電極２１１は、図１Ａの断面図並びに図５Ａおよび図５Ｂの詳細な斜視図と同様に、導電性上部電極層４０に物理的且つ電気的に接触している。したがって、ＤＣ電源１３０によって供給される全ＤＣバイアス電圧は、導電性上部電極層４０と半導体ウェハ５０の裏面との間に印加される。
再び図６Ａを参照すると、バルクＣＭＯＳの場合、第１の半導体領域２１では、ＭＯＳ誘電体層３０の半導体側における電位は、半導体ウェハ５０の裏面の電位とほぼ同じである。したがって、ＭＯＳ誘電体層３０にわたる電圧降下は、ＤＣ電源１３０により供給されるＤＣバイアス電圧、および第１の半導体領域２１とこの領域上の導電性上部電極層４０との間の仕事関数差により決定される。しかしながら、第２の半導体領域２２では、ｎウェルｐウェル間接合にわたる電圧降下を、ＭＯＳ誘電体層３０の半導体側における電位を決定する際に、したがって、ＭＯＳ誘電体層３０にわたる電圧降下を決定する際に、含める必要がある。したがって、ＤＣ電源１３０によって供給されるＤＣバイアス電圧の極性を、ｐ－ｎ接合が順方向にバイアスされるように選択することにより、ｎウェルｐウェル間接合にわたる電圧降下を最小限に抑えることが有利な場合がある。一実施形態では、電界ＦＥＡ中のＤＣ電源１３０のＤＣバイアス電圧設定は、ＭＯＳ誘電体層３０の約１０ｎｍのｔＯＸ値に対して約３Ｖ～約１０Ｖであり得る。
図６Ｂを参照すると、ＳＯＩ ＣＭＯＳでは、ＤＣ電源１３０によって供給されるＤＣバイアス電圧のかなりの部分が、ＭＯＳ誘電体層３０およびＢＯＸ層１５の厚さの比率および誘電率の比率に応じて、ＢＯＸ層１５にわたって降下し得る。したがって、ＳＯＩ ＣＭＯＳプロセスフローにおける電界ＦＥＡ用に使用されるＤＣバイアス電圧は、バルクＣＭＯＳプロセスフローの対応する値と比較して増加させる必要があり得る。
比較的進展したＣＭＯＳ ＩＣは、ＦｉｎＦＥＴ構造と呼ばれる３次元ＭＯＳ構造を使用する場合があり、ＦｉｎＦＥＴ構造では、一般に、ゲートおよびゲート誘電体が、半導体基板から突出した薄くて長い半導体フィンの３つの側面を包み込んでいる。当業者であれば、図６Ａおよび図６Ｂに示される平面ＭＯＳ構造を参照して説明される電界ＦＥＡ中のＦＥ－ＦＥＴ／ＳＳＦＥＦＥＴおよびＭＯＳ強誘電体コンデンサへの電気接続を適合させて、対応するＦｉｎＦＥＴ構造の電界ＦＥＡを実施することができる。
図６Ｃは、ＭＦＭ強誘電体コンデンサの作製を含むプロセスフローで実施される電界ＦＥＡステップを示す。図６ＣにおけるＭＦＭ強誘電体コンデンサ構造は、導電性上部電極層４０と導電性下部電極層４５との間に挟まれた、ドープされた酸化ハフニウムベースの強誘電体－誘電体層３５を含む。導電性上部電極層４０に接触しているように示される一次電極２１１は、一次配線１１０を使用して、ＤＣ電源１３０（図示せず）の第１の端子に接続されている。図６Ａおよび図６Ｂの半導体ウェハ５０の場合と同様に、半導体ウェハ５０の裏面とＤＣ電源１３０の第２の端子とは、ＧＮＤに接続されている。しかしながら、以下に説明するように、導電性下部電極層４５が、基板２０内の誘電体層の過度に大きな累積厚さにより、図６Ｃの半導体ウェハ５０の裏面ＧＮＤ接続から効果的に電気的に絶縁されている場合、これらの接続だけでは、ＭＦＭコンデンサの強誘電体－誘電体層３５に十分に高い電界を生成するのに十分ではない場合がある。
導電性下部電極層４５を含むＭＦＭコンデンサ層は、一般に、ＩＣ作製フローのバックエンドオブライン（ＢＥＯＬ）中に形成される。図６Ｃの基板２０は、導電性下部電極層４５の下に形成された全ての層を備えるので、基板は、導電性半導体およびＭＯＳＦＥＴのゲート層の上に物理的に位置する比較的厚い層間誘電体（ＩＬＤ）層および金属間誘電体（ＩＭＤ）層を含み得る。したがって、図６Ｃに示される作製の中間段階において、導電性下部電極層４５が、ビアおよびコンタクトにより導電性半導体およびＭＯＳＦＥＴのゲート層に接続されていない限り、半導体ウェハ５０の裏面と導電性下部電極層４５との間の電気的結合が、ＭＦＭコンデンサの強誘電体－誘電体層３５に十分に高い電界を生成するには弱すぎる場合がある。そのような実施形態では、半導体ウェハ５０の裏面に電気的に接触している基板ホルダ、例えば図１Ａの基板ホルダ１０または図５Ａの支持プレート２３０は、効果的な第２の電界アニーラ電極ではない場合がある。そのような場合、効果的な第２の電界アニーラ電極接続を形成するために、図６Ｃを参照して以下に説明するように、追加の処理を使用してもよい。
電界ＦＥＡが望まれるプロセスフローの中間段階において、導電性下部電極層４５が半導体ウェハ５０の裏面から電気的に分離されるＩＣ設計では、マスキングステップを使用して、ＭＦＭコンデンサの強誘電体－誘電体層３５および導電性上部電極層４０をパターニングして、図６Ｃに示されるように、導電性下部電極層４５の一部を露出させてもよい。導電性下部電極層４５の露出領域は、例えば、半導体ウェハ５０のエッジに沿ったリングの形状であってもよい。（図１Ａの断面図並びに図５Ａおよび図５Ｂの詳細な斜視図に示される第１の電界アニーラ電極２１０の電極と構造が類似している）追加の二次電極２１４を、導電性下部電極層４５の露出部分に物理的且つ電気的に接触させて配置してもよい。導電性下部電極層４５への直接的な電気接続である二次電極２１４は、効果的な第２の電界アニーラ電極接続であり得る。図６Ｃに示されるように、追加の二次電極２１４は、（一次配線１１０と同様の）二次配線１１４を使用してＧＮＤに接続され得る。したがって、ＭＦＭコンデンサの強誘電体－誘電体層３５にわたって、ＤＣバイアス電圧の全体が降下する。一実施形態では、電界ＦＥＡ中のＤＣ電源１３０用のＤＣバイアス電圧設定は、ＭＦＭコンデンサの強誘電体－誘電体層３５については、約１０ｎｍのｔＯＸ値に対して約３Ｖ～約１０Ｖであり得る。
図７は、本発明の一実施形態による、半導体デバイスを作製するための製造プラットフォームを示す。製造プラットフォーム７００は、半導体ウェハ上に導電層を堆積させるように構成された第１の堆積チャンバ７０１、半導体ウェハ上に誘電体層を堆積させるように構成された第２の堆積チャンバ、電界アニーラの処理チャンバ７０３、クリーニングチャンバ７０４上、およびウェハ搬送システム７０５を含む。
製造プラットフォーム７００の内部は、処理条件を確実に清浄にするために、真空条件下に維持されてもよく、ウェハ搬送システム７０５は、処理されるウェハを、製造プラットフォーム７００の処理チャンバ間で搬送するように構成されている。クリーニングチャンバ７０４は、処理の前および処理ステップの間に、ウェハから酸化物および汚染物質を除去するように構成されてもよい。
電界アニーラの処理チャンバ７０３を、様々な実施形態において上述してきた。実施形態では、処理チャンバ７０３は、半導体ウェハを支持するように構成された基板ホルダと、基板ホルダにより支持された半導体ウェハを加熱するように構成された加熱要素と、半導体ウェハの第１の主表面に取り外し可能に取り付けられるように構成された第１の電極と、第１の電極を第１の電位ノードに結合させる第１の配線と、を含む。
一実施形態では、処理チャンバ７０３は、基板ホルダに結合された第２の電極と、第２の電極を第２の電位ノードに結合させる第２の配線とを含むことができる。更に、処理チャンバ７０３は、半導体ウェハの第１の主表面に取り外し可能に取り付けられるように構成された第３の電極と、電圧監視メータと、第３の電極を電圧監視メータに結合させる第３の配線とを含むことができる。一実施形態では、処理チャンバ７０３は、半導体ウェハの第２の主表面に取り外し可能に取り付けられるように構成された第２の電極と、第２の電極を第２の電位ノードに結合させる第２の配線とを含むことができる。
更に、処理チャンバ７０３は、第１の電位ノードに結合された電源を含むことができる。一実施形態では、電源は、誘電体層にわたって電気バイアス電圧を印加するように構成されている。一実施形態では、電気バイアス電圧は、時間変化する電圧波形を含む。一実施形態では、電源は、加熱要素が半導体ウェハを加熱している間に、誘電体層にわたって電気バイアス電圧を印加するように構成されている。一実施形態では、加熱要素は、半導体ウェハの温度を第１の温度から第２の温度までランプさせる。
一実施形態によれば、半導体デバイスを作製する方法は、製造プラットフォーム７００の第１の堆積チャンバ７０１内に半導体ウェハを配置することを含む。一実施形態では、半導体ウェハは、第１の導電層を備える。一実施例では、第１の導電層は、第２の堆積チャンバ７０２内のウェハ上に堆積されてもよく、その後、ウェハは、第１の堆積チャンバ７０１内に配置される。別の実施例では、ウェハは、第１の導電層をウェハ上に堆積させる前または後に、クリーニングチャンバ７０４内でクリーニングされてもよい。
本方法は、第１の堆積チャンバ７０１内の第１の導電層上に誘電体層を堆積させることを更に含む。その後で、方法は、第２の堆積チャンバ７０２内に半導体ウェハを配置することと、第２の堆積チャンバ７０２内の誘電体層上に第２の導電層を堆積させることと、を含む。
方法は、電界アニーラの処理チャンバ７０３内に半導体ウェハを配置することを更に含む。いったん処理チャンバ７０３内に入ると、方法は、第１の導電層を第１の電位に結合させ、第２の導電層を第２の電位に結合させることにより、誘電体層にわたって電気バイアス電圧を印加することと、電気バイアス電圧を印加しながら半導体ウェハをアニーリングすることと、を含む。
一実施形態によれば、電気バイアス電圧を印加することは、誘電体層にわたって時間変化する電圧波形を印加することを含む。一実施形態によれば、アニーリングは、半導体ウェハの温度を第１の温度から第２の温度までランプさせることを含む。一実施例では、第２の温度は、第１の温度よりも大きい。他の実施例では、第１の温度は、第２の温度よりも大きい。
一実施形態によれば、アニールすることは、第１の期間中に、半導体ウェハの温度を第１の温度から第２の温度までランプさせることと、その後、第２の期間中に、半導体ウェハの温度を少なくとも実質的に第２の温度に維持することとを含み、第２の温度は、第１の温度よりも大きい。
一実施形態によれば、アニールすることは、第１の期間中に、半導体ウェハの温度を少なくとも実質的に第１の温度に維持することと、その後、第２の期間中に、半導体ウェハの温度を第１の温度から第２の温度までランプさせることとを含み、第１の温度は、第２の温度よりも大きい。
一実施形態によれば、第１の導電層を第１の電位に結合させることは、半導体ウェハの第１の主表面に第１の電極を取り付けることを含み、第２の導電層を第２の電位に結合させることは、半導体ウェハの第２の主表面を基板ホルダ上に配置することと、基板ホルダを第２の電位に結合させることと、を含む。
一実施形態によれば、第１の導電層を第１の電位に結合させることは、半導体ウェハの第１の主表面に第１の電極を取り付けることを含み、第２の導電層を第２の電位に結合させることは、半導体ウェハの第２の主表面に第２の電極を取り付けることを含む。
時間変化する電圧波形は、パルスＤＣ、交流パルス、正弦波、のこぎり波などを含んでもよい。時間変化する電圧波形の非限定的な実施例が、図８Ａ～図８Ｃに示される。図８Ａは、正弦波電圧波形８０１と一定ウェハ温度８０２との組み合わせを示す。
図８Ｂは、パルス電圧波形８１１とウェハ温度８１２との組み合わせを示し、ウェハ温度は、第１の期間中に、第１の温度から第２の温度までランプされ、その後、第２の期間中に、ウェハ温度は、少なくとも実質的に第２の温度に維持され、第２の温度は、第１の温度よりも大きい。別の実施形態によれば、ウェハ温度は、第１の期間中に、少なくとも実質的に第１の温度に維持され、その後、第２の期間中に、ウェハ温度は、第１の温度から第２の温度までランプさせることができ、第１の温度は、第２の温度よりも大きい。
図８Ｃは、のこぎり波形８２１とウェハ温度８２２との組み合わせを示し、ウェハ温度は、第１の期間中に、少なくとも実質的に第１の温度に維持され、その後、第２の期間中に、ウェハ温度は、第１の温度から第２の温度までランプされ、第１の温度は、第２の温度よりも大きい。別の実施形態によれば、ウェハ温度は、第１の期間中に、第１の温度から第２の温度までランプされてもよく、その後、第２の期間中に、ウェハ温度は、少なくとも実質的に第２の温度に維持され、第２の温度は、第１の温度よりも大きい。
本発明は、例示的実施形態を参照して説明されているが、本明細書は、限定的な意味で解釈されることを意図するものではない。当業者であれば、本明細書を参照することにより、それらの例示的実施形態の様々な修正形態および組み合わせ並びに本発明の別の実施形態が明らかになるであろう。したがって、添付の特許請求の範囲は、そのようなあらゆる修正形態または実施形態を包含することが意図される。
１０ 基板ホルダ
１２ ドープされた半導体領域
１４ 基板ホルダ
１５ ＢＯＸ層
２０ 基板
２１ 第１の半導体領域
２２ 第２の半導体領域
２５ シャロートレンチ分離（ＳＴＩ）領域
３０ ＭＯＳ誘電体層
３５ 強誘電体－誘電体層
４０ 導電性上部電極層
４５ 導電性下部電極層
５０ 半導体ウェハ
１００ ロードレール
１０８ 第１の導電性バス
１０９ 第２の導電性バス
１１０ 一次配線
１１２ 監視配線
１１３ 二次配線
１１４ 二次配線
１１５ ２つの配線
１２０ 電力フィードスルー
１３０ ＤＣ電源
１４０ 接地配線
１５０ 電圧計
２１０ 第１の電界アニーラ電極
２１１ 一次電極
２１２ 監視電極
２１４ 二次電極
２１５ 一次電極
２１６ 二次電極
２２５ 処理チャンバ
２２６ 処理チャンバ
２３０ 支持プレート
２３５ 熱処理システム
２３６ 熱処理システム
２４０ バッファウェハ
２５０ 絶縁セラミックタブ
３１０ 絶縁導電性配線
７００ 製造プラットフォーム
７０１ 第１の堆積チャンバ
７０２ 第２の堆積チャンバ
７０３ 処理チャンバ
７０４ クリーニングチャンバ
７０５ ウェハ搬送システム
８０１ 正弦波電圧波形
８０２ 一定ウェハ温度
８１１ パルス電圧波形
８１２ ウェハ温度
８２１ のこぎり波形
８２２ ウェハ温度

Claims (20)

  1. 半導体デバイスを製造する方法であって、
    製造プラットフォームの第１の堆積チャンバ内に半導体ウェハを配置するステップであって、前記半導体ウェハは第１の導電層を備える、ステップと、
    前記第１の堆積チャンバ内の前記第１の導電層上に誘電体層を堆積させるステップと、
    前記製造プラットフォームの第２の堆積チャンバ内に前記半導体ウェハを配置するステップと、
    前記第２の堆積チャンバ内の前記誘電体層上に第２の導電層を堆積させるステップと、
    前記製造プラットフォームの電界アニーラの処理チャンバ内に前記半導体ウェハを配置するステップと、
    前記処理チャンバ内で、前記第１の導電層を第１の電位に結合させ、前記第２の導電層を第２の電位に結合させることにより、前記誘電体層にわたって電気バイアス電圧を印加するステップと、
    前記電気バイアス電圧を印加しながら、前記半導体ウェハをアニールするステップと、
    を有する、方法。
  2. 前記電気バイアス電圧を印加するステップは、前記誘電体層にわたって時間変化する電圧波形を印加するステップを有する、請求項１に記載の方法。
  3. 前記時間変化する波形は、パルスＤＣ、交流パルス、正弦波、またはのこぎり波を含む、請求項２に記載の方法。
  4. 前記アニールするステップは、前記半導体ウェハの温度を第１の温度から第２の温度までランプさせるステップを有する、請求項１に記載の方法。
  5. 前記第２の温度は、前記第１の温度よりも大きい、請求項４に記載の方法。
  6. 前記第１の温度は、前記第２の温度よりも大きい、請求項４に記載の方法。
  7. 前記アニールするステップは、第１の期間中に、前記半導体ウェハの温度を第１の温度から第２の温度までランプさせるステップと、その後、第２の期間中に、前記半導体ウェハの前記温度を少なくとも実質的に前記第２の温度に維持するステップとを有し、
    前記第２の温度は、前記第１の温度よりも大きい、請求項１に記載の方法。
  8. 前記誘電体層は酸化ハフニウムを含む、請求項１に記載の方法。
  9. 前記アニールするステップは、第１の期間中に、前記半導体ウェハの温度を少なくとも実質的に第１の温度に維持するステップと、その後、第２の期間中に、前記半導体ウェハの前記温度を前記第１の温度から第２の温度までランプさせるステップと、を有し、
    前記第１の温度は、前記第２の温度よりも大きい、請求項１に記載の方法。
  10. 前記第１の導電層を前記第１の電位に結合させるステップは、前記半導体ウェハの第１の主表面に第１の電極を取り付けるステップを有し、
    前記第２の導電層を第２の電位に結合させるステップは、前記半導体ウェハの第２の主表面を基板ホルダ上に配置するステップと、前記基板ホルダを前記第２の電位に結合させるステップと、を有する、請求項１に記載の方法。
  11. 前記第１の導電層を前記第１の電位に結合させるステップは、前記半導体ウェハの第１の主表面に第１の電極を取り付けるステップを有し、前記第２の導電層を前記第２の電位に結合させるステップは、前記半導体ウェハの第２の主表面に第２の電極を取り付けるステップを有する、請求項１に記載の方法。
  12. 半導体デバイスを製造する製造プラットフォームであって、前記製造プラットフォームは、
    半導体ウェハ上に導電層を堆積させるように構成された第１の堆積チャンバと、
    前記半導体ウェハ上に誘電体層を堆積させるように構成された第２の堆積チャンバと、
    電界アニーラの処理チャンバであって、前記処理チャンバは、
    前記半導体ウェハを支持するように構成された基板ホルダと、
    前記基板ホルダにより支持された前記半導体ウェハを加熱するように構成された加熱要素と、
    前記半導体ウェハの第１の主表面に取り外し可能に取り付けられるように構成された第１の電極と、
    前記第１の電極を第１の電位ノードに結合する第１の配線と、
    を有する、処理チャンバと、
    を有する、製造プラットフォーム。
  13. 前記電界アニーラの前記処理チャンバは、さらに、
    前記基板ホルダに結合された第２の電極と、
    前記第２の電極を第２の電位ノードに結合する第２の配線と、
    を有する、請求項１２に記載の製造プラットフォーム。
  14. 前記電界アニーラの前記処理チャンバは、さらに、
    前記半導体ウェハの前記第１の主表面に取り外し可能に取り付けられるように構成された第３の電極と、
    電圧監視メータと、
    前記第３の電極を電圧監視メータに結合する第３の配線と、
    を有する、請求項１３に記載の製造プラットフォーム。
  15. 前記電界アニーラの前記処理チャンバは、さらに、
    前記半導体ウェハの第２の主表面に取り外し可能に取り付けられるように構成された第２の電極と、
    前記第２の電極を第２の電位ノードに結合する第２の配線と、
    を有する、請求項１２に記載の製造プラットフォーム。
  16. 前記電界アニーラの前記処理チャンバは、さらに、
    前記第１の電位ノードに結合された電源を有する、請求項１２に記載の製造プラットフォーム。
  17. 前記電源は、前記誘電体層にわたって電気バイアス電圧を印加するように構成されている、請求項１６に記載の製造プラットフォーム。
  18. 前記電気バイアス電圧は、時間変化する電圧波形を含む、請求項１７に記載の製造プラットフォーム。
  19. 前記電源は、前記加熱要素が前記半導体ウェハを加熱している間に、前記誘電体層にわたって電気バイアス電圧を印加するように構成されている、請求項１６に記載の製造プラットフォーム。
  20. 前記加熱要素は、前記半導体ウェハの温度を第１の温度から第２の温度までランプさせる、請求項１９に記載の製造プラットフォーム。
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