JPH09252055A - Ｃｍｏｓｆｅｔの製造方法 - Google Patents
Ｃｍｏｓｆｅｔの製造方法Info
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- JPH09252055A JPH09252055A JP8060917A JP6091796A JPH09252055A JP H09252055 A JPH09252055 A JP H09252055A JP 8060917 A JP8060917 A JP 8060917A JP 6091796 A JP6091796 A JP 6091796A JP H09252055 A JPH09252055 A JP H09252055A
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Abstract
(57)【要約】
【課題】 プロセスに起因するダメージを確実に回復す
ることができるＣＭＯＳＦＥＴの製造方法を提供する。 【解決手段】 ＣＭＯＳＦＥＴの製造方法において、Ｐ
ウェル領域４にＬＤＤイオン注入を行う工程と、Ｎ2 雰
囲気中で、９００℃〜１０００℃、１０秒〜３０秒のＲ
ＴＡ処理を行う工程と、前記Ｐウェル領域４にソース／
ドレインイオン注入を行う工程と、Ｎウェル領域３にソ
ース／ドレインイオン注入を行う工程と、前記Ｐウェル
領域４及びＮウェル領域３にＮ2 雰囲気中で、９００℃
〜１０００℃、１０秒〜３０秒のＲＴＡ処理を行う工程
とを施す。
ることができるＣＭＯＳＦＥＴの製造方法を提供する。 【解決手段】 ＣＭＯＳＦＥＴの製造方法において、Ｐ
ウェル領域４にＬＤＤイオン注入を行う工程と、Ｎ2 雰
囲気中で、９００℃〜１０００℃、１０秒〜３０秒のＲ
ＴＡ処理を行う工程と、前記Ｐウェル領域４にソース／
ドレインイオン注入を行う工程と、Ｎウェル領域３にソ
ース／ドレインイオン注入を行う工程と、前記Ｐウェル
領域４及びＮウェル領域３にＮ2 雰囲気中で、９００℃
〜１０００℃、１０秒〜３０秒のＲＴＡ処理を行う工程
とを施す。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳＦＥＴ
（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造方法に係り、特
に、ＣＭＯＳＦＥＴのゲート酸化膜の膜質を向上させる
ためのプロセス設計に関するものである。
（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造方法に係り、特
に、ＣＭＯＳＦＥＴのゲート酸化膜の膜質を向上させる
ためのプロセス設計に関するものである。
【０００２】
【従来の技術】従来、ＣＭＯＳＦＥＴのソース／ドレイ
ンを形成する際に、通常では、不純物の活性化やＳｉの
欠陥回復等のために、活性化アニールを行うようにして
いる。ＣＭＯＳＦＥＴの微細化に伴い、この活性化アニ
ールにＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅ
ａｌｉｎｇ）が用いられている。ＲＴＡの条件（温度，
時間）は、不純物の拡散を抑制しながら活性化すること
のみで決められる。
ンを形成する際に、通常では、不純物の活性化やＳｉの
欠陥回復等のために、活性化アニールを行うようにして
いる。ＣＭＯＳＦＥＴの微細化に伴い、この活性化アニ
ールにＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅ
ａｌｉｎｇ）が用いられている。ＲＴＡの条件（温度，
時間）は、不純物の拡散を抑制しながら活性化すること
のみで決められる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
た従来のＣＭＯＳＦＥＴの製造プロセスはますます複雑
になる。プロセスに起因するダメージ（Ｐｒｏｃｅｓｓ
Ｉｎｄｕｃｅｄ Ｄａｒｍａｇｅ 以下、ＰＩＤと記
す）が、ゲート酸化膜の信頼性を低下させる大きな要因
の一つである。
た従来のＣＭＯＳＦＥＴの製造プロセスはますます複雑
になる。プロセスに起因するダメージ（Ｐｒｏｃｅｓｓ
Ｉｎｄｕｃｅｄ Ｄａｒｍａｇｅ 以下、ＰＩＤと記
す）が、ゲート酸化膜の信頼性を低下させる大きな要因
の一つである。
【０００４】ゲート酸化膜の信頼性を向上させるために
は、ＰＩＤを回復する必要があるが、従来のプロセスで
はこれがなされていないのが現状である。本発明は、か
かる従来の問題点を除去し、プロセスに起因するダメー
ジを確実に回復することができるＣＭＯＳＦＥＴの製造
方法を提供することを目的とする。
は、ＰＩＤを回復する必要があるが、従来のプロセスで
はこれがなされていないのが現状である。本発明は、か
かる従来の問題点を除去し、プロセスに起因するダメー
ジを確実に回復することができるＣＭＯＳＦＥＴの製造
方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕ＣＭＯＳＦＥＴの製造方法において、第１導電型
ウェル領域にＬＤＤイオン注入を行う工程と、Ｎ2 雰囲
気中で、９００℃〜１０００℃、１０秒〜３０秒のＲＴ
Ａ処理を行う工程と、前記第１導電型ウェル領域にソー
ス／ドレインイオン注入を行う工程と、第２導電型ウェ
ル領域にソース／ドレインイオン注入を行う工程と、前
記第１導電型ウェル領域及び第２導電型ウェル領域にＮ
2 雰囲気中で、９００℃〜１０００℃、１０秒〜３０秒
のＲＴＡ処理を行う工程とを施すようにしたものであ
る。
成するために、 〔１〕ＣＭＯＳＦＥＴの製造方法において、第１導電型
ウェル領域にＬＤＤイオン注入を行う工程と、Ｎ2 雰囲
気中で、９００℃〜１０００℃、１０秒〜３０秒のＲＴ
Ａ処理を行う工程と、前記第１導電型ウェル領域にソー
ス／ドレインイオン注入を行う工程と、第２導電型ウェ
ル領域にソース／ドレインイオン注入を行う工程と、前
記第１導電型ウェル領域及び第２導電型ウェル領域にＮ
2 雰囲気中で、９００℃〜１０００℃、１０秒〜３０秒
のＲＴＡ処理を行う工程とを施すようにしたものであ
る。
【０００６】〔２〕ＣＭＯＳＦＥＴの製造方法におい
て、第１導電型ウェル領域にＬＤＤイオン注入を行う工
程と、Ｎ2 ／Ｏ2 雰囲気中で、９００℃〜１０００℃、
１０秒〜３０秒のＲＴＡ処理を行う工程と、前記第１導
電型ウェル領域にソース／ドレインイオン注入を行う工
程と、第２導電型ウェル領域にソース／ドレインイオン
注入を行う工程と、前記第１導電型ウェル領域及び第２
導電型ウェル領域にＮ2／Ｏ2 雰囲気中で、９００℃〜
１０００℃、１０秒〜３０秒のＲＴＡ処理を行う工程と
を施すようにしたものである。
て、第１導電型ウェル領域にＬＤＤイオン注入を行う工
程と、Ｎ2 ／Ｏ2 雰囲気中で、９００℃〜１０００℃、
１０秒〜３０秒のＲＴＡ処理を行う工程と、前記第１導
電型ウェル領域にソース／ドレインイオン注入を行う工
程と、第２導電型ウェル領域にソース／ドレインイオン
注入を行う工程と、前記第１導電型ウェル領域及び第２
導電型ウェル領域にＮ2／Ｏ2 雰囲気中で、９００℃〜
１０００℃、１０秒〜３０秒のＲＴＡ処理を行う工程と
を施すようにしたものである。
【０００７】〔３〕ＣＭＯＳＦＥＴの製造方法におい
て、第１導電型ウェル領域にＬＤＤイオン注入を行う工
程と、Ｎ2 ／Ｏ2 ／Ｈ2 雰囲気中で、９００℃〜１００
０℃、１０秒〜３０秒のＲＴＡ処理を行う工程と、前記
第１導電型ウェル領域にソース／ドレインイオン注入を
行う工程と、第２導電型ウェル領域にソース／ドレイン
イオン注入を行う工程と、前記第１導電型ウェル領域及
び第２導電型ウェル領域にＮ2 ／Ｏ2 ／Ｈ2 雰囲気中
で、９００℃〜１０００℃、１０秒〜３０秒のＲＴＡ処
理を行う工程とを施すようにしたものである。
て、第１導電型ウェル領域にＬＤＤイオン注入を行う工
程と、Ｎ2 ／Ｏ2 ／Ｈ2 雰囲気中で、９００℃〜１００
０℃、１０秒〜３０秒のＲＴＡ処理を行う工程と、前記
第１導電型ウェル領域にソース／ドレインイオン注入を
行う工程と、第２導電型ウェル領域にソース／ドレイン
イオン注入を行う工程と、前記第１導電型ウェル領域及
び第２導電型ウェル領域にＮ2 ／Ｏ2 ／Ｈ2 雰囲気中
で、９００℃〜１０００℃、１０秒〜３０秒のＲＴＡ処
理を行う工程とを施すようにしたものである。
【０００８】〔４〕ＣＭＯＳＦＥＴの製造方法におい
て、第１導電型ウェル領域にＬＤＤイオン注入を行う工
程と、前記第１導電型ウェル領域にソース／ドレインイ
オン注入を行う工程と、第２導電型ウェル領域にソース
／ドレインイオン注入を行う工程と、前記第１導電型ウ
ェル領域及び第２導電型ウェル領域にＮ2 雰囲気中で、
９００℃〜１０００℃、１０秒〜３０秒のＲＴＡ処理を
行う工程とを施すようにしたものである。
て、第１導電型ウェル領域にＬＤＤイオン注入を行う工
程と、前記第１導電型ウェル領域にソース／ドレインイ
オン注入を行う工程と、第２導電型ウェル領域にソース
／ドレインイオン注入を行う工程と、前記第１導電型ウ
ェル領域及び第２導電型ウェル領域にＮ2 雰囲気中で、
９００℃〜１０００℃、１０秒〜３０秒のＲＴＡ処理を
行う工程とを施すようにしたものである。
【０００９】〔５〕ＣＭＯＳＦＥＴの製造方法におい
て、第１導電型ウェル領域にＬＤＤイオン注入を行う工
程と、前記第１導電型ウェル領域にソース／ドレインイ
オン注入を行う工程と、第２導電型ウェル領域にソース
／ドレインイオン注入を行う工程と、前記第１導電型ウ
ェル領域及び第２導電型ウェル領域にＮ2 ／Ｏ2 雰囲気
中で、９００℃〜１０００℃、１０秒〜３０秒のＲＴＡ
処理を行う工程とを施すようにしたものである。
て、第１導電型ウェル領域にＬＤＤイオン注入を行う工
程と、前記第１導電型ウェル領域にソース／ドレインイ
オン注入を行う工程と、第２導電型ウェル領域にソース
／ドレインイオン注入を行う工程と、前記第１導電型ウ
ェル領域及び第２導電型ウェル領域にＮ2 ／Ｏ2 雰囲気
中で、９００℃〜１０００℃、１０秒〜３０秒のＲＴＡ
処理を行う工程とを施すようにしたものである。
【００１０】〔６〕ＣＭＯＳＦＥＴの製造方法におい
て、第１導電型ウェル領域にＬＤＤイオン注入を行う工
程と、前記第１導電型ウェル領域にソース／ドレインイ
オン注入を行う工程と、第２導電型ウェル領域にソース
／ドレインイオン注入を行う工程と、前記第１導電型ウ
ェル領域及び第２導電型ウェル領域にＮ2 ／Ｏ2 ／Ｈ2
雰囲気中で、９００℃〜１０００℃、１０秒〜３０秒の
ＲＴＡ処理を行う工程とを施すようにしたものである。
て、第１導電型ウェル領域にＬＤＤイオン注入を行う工
程と、前記第１導電型ウェル領域にソース／ドレインイ
オン注入を行う工程と、第２導電型ウェル領域にソース
／ドレインイオン注入を行う工程と、前記第１導電型ウ
ェル領域及び第２導電型ウェル領域にＮ2 ／Ｏ2 ／Ｈ2
雰囲気中で、９００℃〜１０００℃、１０秒〜３０秒の
ＲＴＡ処理を行う工程とを施すようにしたものである。
【００１１】このように、ＲＴＡ条件を最適化すること
により、不純物の活性化と同時に、ゲート酸化膜が受け
たプロセスダメージを回復させ、ゲート酸化膜の信頼性
の向上を図ることができる。
により、不純物の活性化と同時に、ゲート酸化膜が受け
たプロセスダメージを回復させ、ゲート酸化膜の信頼性
の向上を図ることができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て詳細に説明する。図１は本発明の第１実施例を示すＣ
ＭＯＳＦＥＴの製造工程断面図（その１）、図２はその
ＣＭＯＳＦＥＴの製造工程断面図（その２）である。 （１）まず、図１（ａ）に示すように、Ｓｉ基板１上に
選択的にフィールド酸化膜２を形成して、アクティブ領
域にＮウェル領域３及びＰウェル領域４を形成する。更
に、Ｎウェル領域３上にゲート酸化膜５とゲート電極６
を形成し、Ｐウェル領域４上にゲート酸化膜７とゲート
電極８を形成する。
て詳細に説明する。図１は本発明の第１実施例を示すＣ
ＭＯＳＦＥＴの製造工程断面図（その１）、図２はその
ＣＭＯＳＦＥＴの製造工程断面図（その２）である。 （１）まず、図１（ａ）に示すように、Ｓｉ基板１上に
選択的にフィールド酸化膜２を形成して、アクティブ領
域にＮウェル領域３及びＰウェル領域４を形成する。更
に、Ｎウェル領域３上にゲート酸化膜５とゲート電極６
を形成し、Ｐウェル領域４上にゲート酸化膜７とゲート
電極８を形成する。
【００１３】（２）次に、図１（ｂ）に示すように、選
択的にレジストを形成し、Ｎウェル領域３上をレジスト
９でマスクして、露出しているＰウェル領域４のゲート
電極８を除く箇所に31Ｐ+ イオンを打ち込み、Ｎチャン
ネルのＬＤＤイオン注入を行う。 （３）引き続き、図１（ｃ）に示すように、窒素ガス
（Ｎ2 ）雰囲気中で、９００℃〜１０００℃、１０秒〜
３０秒のＲＴＡ処理を行う。
択的にレジストを形成し、Ｎウェル領域３上をレジスト
９でマスクして、露出しているＰウェル領域４のゲート
電極８を除く箇所に31Ｐ+ イオンを打ち込み、Ｎチャン
ネルのＬＤＤイオン注入を行う。 （３）引き続き、図１（ｃ）に示すように、窒素ガス
（Ｎ2 ）雰囲気中で、９００℃〜１０００℃、１０秒〜
３０秒のＲＴＡ処理を行う。
【００１４】（４）次に、図２（ａ）に示すように、75
Ａｓ+ イオンを打ち込み、Ｎチャンネルのソース・ドレ
インイオン注入を行う。 （５）次に、図２（ｂ）に示すように、Ｎウェル領域３
上のレジスト９を除去して、次に、Ｐウェル領域４にレ
ジスト１０を塗布してマスクして、Ｎウェル領域３上の
ゲート電極６を除く箇所に49ＢＦ+ イオンを打ち込み、
Ｐチャンネルのソース・ドレインイオン注入を行う。
Ａｓ+ イオンを打ち込み、Ｎチャンネルのソース・ドレ
インイオン注入を行う。 （５）次に、図２（ｂ）に示すように、Ｎウェル領域３
上のレジスト９を除去して、次に、Ｐウェル領域４にレ
ジスト１０を塗布してマスクして、Ｎウェル領域３上の
ゲート電極６を除く箇所に49ＢＦ+ イオンを打ち込み、
Ｐチャンネルのソース・ドレインイオン注入を行う。
【００１５】（６）引き続き、Ｐウェル領域４上のレジ
スト１０を除去して、図２（ｃ）に示すように、窒素ガ
ス（Ｎ2 ）雰囲気中で、９００℃〜１０００℃、１０秒
〜３０秒のＲＴＡ処理を行う。上記したように、この第
１実施例では、ＣＭＯＳＦＥＴの製造工程において、 （Ａ）上記（２）に示したＭＯＳＦＥＴのＮチャンネル
のＬＤＤイオン注入を行った後に、窒素ガス（Ｎ2 ）雰
囲気中で、９００℃〜１０００℃、１０秒〜３０秒のＲ
ＴＡ処理を行うようにしたものである。
スト１０を除去して、図２（ｃ）に示すように、窒素ガ
ス（Ｎ2 ）雰囲気中で、９００℃〜１０００℃、１０秒
〜３０秒のＲＴＡ処理を行う。上記したように、この第
１実施例では、ＣＭＯＳＦＥＴの製造工程において、 （Ａ）上記（２）に示したＭＯＳＦＥＴのＮチャンネル
のＬＤＤイオン注入を行った後に、窒素ガス（Ｎ2 ）雰
囲気中で、９００℃〜１０００℃、１０秒〜３０秒のＲ
ＴＡ処理を行うようにしたものである。
【００１６】（Ｂ）また、上記（６）に示したＭＯＳＦ
ＥＴのソース／ドレインイオン注入後にも窒素ガス（Ｎ
2 ）雰囲気中で、９００℃〜１０００℃、１０秒〜３０
秒のＲＴＡ処理を行うようにしたものである。 次に、本発明の第２実施例について説明する。図３は本
発明の第２実施例を示すＣＭＯＳＦＥＴの製造工程断面
図（その１）、図４はそのＣＭＯＳＦＥＴの製造工程断
面図（その２）である。
ＥＴのソース／ドレインイオン注入後にも窒素ガス（Ｎ
2 ）雰囲気中で、９００℃〜１０００℃、１０秒〜３０
秒のＲＴＡ処理を行うようにしたものである。 次に、本発明の第２実施例について説明する。図３は本
発明の第２実施例を示すＣＭＯＳＦＥＴの製造工程断面
図（その１）、図４はそのＣＭＯＳＦＥＴの製造工程断
面図（その２）である。
【００１７】（１）第１実施例と同様に、図３（ａ）に
示すように、Ｓｉ基板１上に選択的にフィールド酸化膜
２を形成して、アクティブ領域にＮウェル領域３及びＰ
ウェル領域４を形成する。更に、Ｎウェル領域３上にゲ
ート酸化膜５とゲート電極６を形成し、Ｐウェル領域４
上にゲート酸化膜７とゲート電極８を形成する。 （２）次に、図３（ｂ）に示すように、選択的にレジス
トを形成し、Ｎウェル領域３上をレジスト９でマスクし
て、露出しているＰウェル領域４のゲート電極８を除く
箇所に31Ｐ+ イオンを打ち込み、ＮチャンネルのＬＤＤ
イオン注入を行う。
示すように、Ｓｉ基板１上に選択的にフィールド酸化膜
２を形成して、アクティブ領域にＮウェル領域３及びＰ
ウェル領域４を形成する。更に、Ｎウェル領域３上にゲ
ート酸化膜５とゲート電極６を形成し、Ｐウェル領域４
上にゲート酸化膜７とゲート電極８を形成する。 （２）次に、図３（ｂ）に示すように、選択的にレジス
トを形成し、Ｎウェル領域３上をレジスト９でマスクし
て、露出しているＰウェル領域４のゲート電極８を除く
箇所に31Ｐ+ イオンを打ち込み、ＮチャンネルのＬＤＤ
イオン注入を行う。
【００１８】（３）次に、図３（ｃ）に示すように、75
Ａｓ+ イオンを打ち込み、Ｎチャンネルのソース・ドレ
インイオン注入を行う。 （４）次に、図４（ａ）に示すように、Ｎウェル領域３
上のレジスト９を除去して、Ｐウェル領域４にレジスト
１０を塗布してマスクして、Ｎウェル領域３上のゲート
電極６を除く箇所に49ＢＦ+ イオンを打ち込み、Ｐチャ
ンネルのソース・ドレインイオン注入を行う。
Ａｓ+ イオンを打ち込み、Ｎチャンネルのソース・ドレ
インイオン注入を行う。 （４）次に、図４（ａ）に示すように、Ｎウェル領域３
上のレジスト９を除去して、Ｐウェル領域４にレジスト
１０を塗布してマスクして、Ｎウェル領域３上のゲート
電極６を除く箇所に49ＢＦ+ イオンを打ち込み、Ｐチャ
ンネルのソース・ドレインイオン注入を行う。
【００１９】（５）引き続き、Ｐウェル領域４上のレジ
スト１０を除去して、図４（ｂ）に示すように、窒素ガ
ス（Ｎ2 ）雰囲気中で、９００℃〜１０００℃、１０秒
〜３０秒のＲＴＡ処理を行う。 上記したように、この実施例では、ＣＭＯＳＦＥＴの製
造工程において、第１実施例において施した上記（２）
に示したＭＯＳＦＥＴのＮチャンネルのＬＤＤイオン注
入を行うことなく、ＭＯＳＦＥＴのＰチャンネルのソー
ス・ドレインイオン注入後にのみ窒素ガス（Ｎ2 ）雰囲
気中で、９００℃〜１０００℃、１０秒〜３０秒のＲＴ
Ａ処理を行うようにしたものである。
スト１０を除去して、図４（ｂ）に示すように、窒素ガ
ス（Ｎ2 ）雰囲気中で、９００℃〜１０００℃、１０秒
〜３０秒のＲＴＡ処理を行う。 上記したように、この実施例では、ＣＭＯＳＦＥＴの製
造工程において、第１実施例において施した上記（２）
に示したＭＯＳＦＥＴのＮチャンネルのＬＤＤイオン注
入を行うことなく、ＭＯＳＦＥＴのＰチャンネルのソー
ス・ドレインイオン注入後にのみ窒素ガス（Ｎ2 ）雰囲
気中で、９００℃〜１０００℃、１０秒〜３０秒のＲＴ
Ａ処理を行うようにしたものである。
【００２０】図５は本発明の第２実施例を示すＣＭＯＳ
ＦＥＴと従来のＣＭＯＳＦＥＴ又は１０５０℃のＲＴＡ
処理によるＣＭＯＳＦＥＴの実験データを示す図であ
り、横軸は時間（秒）、縦軸は累積不良率（％）を示し
ている。本発明の場合においては、９５０℃、Ｎ2 ガス
で３０秒のＲＴＡ処理を行った。
ＦＥＴと従来のＣＭＯＳＦＥＴ又は１０５０℃のＲＴＡ
処理によるＣＭＯＳＦＥＴの実験データを示す図であ
り、横軸は時間（秒）、縦軸は累積不良率（％）を示し
ている。本発明の場合においては、９５０℃、Ｎ2 ガス
で３０秒のＲＴＡ処理を行った。
【００２１】図５より明らかなように、本発明のＣＭＯ
ＳＦＥＴの場合ａは、累積不良率が抑えられ、良好な特
性を示している。これに対して、従来のＲＴＡ処理なし
のＣＭＯＳＦＥＴの場合ｂは不良が現れている。また、
１０５０℃のＲＴＡ処理によるＣＭＯＳＦＥＴの場合ｃ
は、やはり不良が現れやすい。また、本発明によれば、
ＲＴＡ処理の条件を以下のように変えることにより、実
施することができる。
ＳＦＥＴの場合ａは、累積不良率が抑えられ、良好な特
性を示している。これに対して、従来のＲＴＡ処理なし
のＣＭＯＳＦＥＴの場合ｂは不良が現れている。また、
１０５０℃のＲＴＡ処理によるＣＭＯＳＦＥＴの場合ｃ
は、やはり不良が現れやすい。また、本発明によれば、
ＲＴＡ処理の条件を以下のように変えることにより、実
施することができる。
【００２２】（Ａ）本発明の第３実施例では、図１
（ｂ）に示したＮチャンネルのＬＤＤイオン注入を行っ
た後に、窒素／酸素（Ｎ2 ／Ｏ2 ）混合ガス雰囲気中
で、９００℃〜１０００℃、１０秒〜３０秒のＲＴＡ処
理を行うようにしている。また、図２（ｂ）に示したソ
ース／ドレインイオン注入後にも同様な条件のＲＴＡ処
理を行うようにしている。
（ｂ）に示したＮチャンネルのＬＤＤイオン注入を行っ
た後に、窒素／酸素（Ｎ2 ／Ｏ2 ）混合ガス雰囲気中
で、９００℃〜１０００℃、１０秒〜３０秒のＲＴＡ処
理を行うようにしている。また、図２（ｂ）に示したソ
ース／ドレインイオン注入後にも同様な条件のＲＴＡ処
理を行うようにしている。
【００２３】（Ｂ）本発明の第４実施例では、図３
（ｂ）に示したＮチャンネルのＬＤＤイオン注入はＲＴ
Ａ処理を行わず、図４（ａ）に示したソース／ドレイン
イオン注入後に窒素／酸素（Ｎ2 ／Ｏ2 ）混合ガス雰囲
気中で、アニール温度が９００℃〜１０００℃、アニー
ル時間が１０秒〜３０秒のＲＴＡ処理を行うようにして
いる。
（ｂ）に示したＮチャンネルのＬＤＤイオン注入はＲＴ
Ａ処理を行わず、図４（ａ）に示したソース／ドレイン
イオン注入後に窒素／酸素（Ｎ2 ／Ｏ2 ）混合ガス雰囲
気中で、アニール温度が９００℃〜１０００℃、アニー
ル時間が１０秒〜３０秒のＲＴＡ処理を行うようにして
いる。
【００２４】（Ｃ）本発明の第５実施例では、図１
（ｂ）に示したＮチャンネルのＬＤＤイオン注入を行っ
た後に、窒素／酸素／水素（Ｎ2 ／Ｏ2 ／Ｈ2 ）混合ガ
ス雰囲気中で、９００℃〜１０００℃、１０秒〜３０秒
のＲＴＡ処理を行うようにしている。また、図２（ｂ）
に示したソース／ドレインイオン注入後にも同様な条件
のＲＴＡ処理を行うようにしている。
（ｂ）に示したＮチャンネルのＬＤＤイオン注入を行っ
た後に、窒素／酸素／水素（Ｎ2 ／Ｏ2 ／Ｈ2 ）混合ガ
ス雰囲気中で、９００℃〜１０００℃、１０秒〜３０秒
のＲＴＡ処理を行うようにしている。また、図２（ｂ）
に示したソース／ドレインイオン注入後にも同様な条件
のＲＴＡ処理を行うようにしている。
【００２５】（Ｄ）本発明の第６実施例では、図３
（ｂ）に示したＮチャンネルのＬＤＤイオン注入はＲＴ
Ａ処理を行わず、図４（ａ）に示したソース／ドレイン
イオン注入後に窒素／酸素／水素（Ｎ2 ／Ｏ2 ／Ｈ2 ）
混合ガス雰囲気中で、アニール温度が９００℃〜１００
０℃、アニール時間が１０秒〜３０秒のＲＴＡ処理を行
うようにしている。
（ｂ）に示したＮチャンネルのＬＤＤイオン注入はＲＴ
Ａ処理を行わず、図４（ａ）に示したソース／ドレイン
イオン注入後に窒素／酸素／水素（Ｎ2 ／Ｏ2 ／Ｈ2 ）
混合ガス雰囲気中で、アニール温度が９００℃〜１００
０℃、アニール時間が１０秒〜３０秒のＲＴＡ処理を行
うようにしている。
【００２６】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００２７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。ＣＭ
ＯＳＦＥＴの製造方法において、ＲＴＡ条件を最適化す
ることにより、不純物の活性化と同時に、ゲート酸化膜
が受けたプロセスダメージを回復させ、ゲート酸化膜の
信頼性の向上を図ることができる。
よれば、以下のような効果を奏することができる。ＣＭ
ＯＳＦＥＴの製造方法において、ＲＴＡ条件を最適化す
ることにより、不純物の活性化と同時に、ゲート酸化膜
が受けたプロセスダメージを回復させ、ゲート酸化膜の
信頼性の向上を図ることができる。
【図１】本発明の第１実施例を示すＣＭＯＳＦＥＴの製
造工程断面図（その１）である。
造工程断面図（その１）である。
【図２】本発明の第１実施例を示すＣＭＯＳＦＥＴの製
造工程断面図（その２）である。
造工程断面図（その２）である。
【図３】本発明の第２実施例を示すＣＭＯＳＦＥＴの製
造工程断面図（その１）である。
造工程断面図（その１）である。
【図４】本発明の第２実施例を示すＣＭＯＳＦＥＴの製
造工程断面図（その２）である。
造工程断面図（その２）である。
【図５】本発明の第２実施例を示すＣＭＯＳＦＥＴと従
来のＣＭＯＳＦＥＴ又は１０５０℃のＲＴＡ処理による
ＣＭＯＳＦＥＴの実験データを示す図である。
来のＣＭＯＳＦＥＴ又は１０５０℃のＲＴＡ処理による
ＣＭＯＳＦＥＴの実験データを示す図である。
１ Ｓｉ基板 ２ フィールド酸化膜 ３ Ｎウェル領域 ４ Ｐウェル領域 ５，７ ゲート酸化膜 ６，８ ゲート電極 ９，１０ レジスト
Claims (6)
- 【請求項１】 ＣＭＯＳＦＥＴの製造方法において、
（ａ）第１導電型ウェル領域にＬＤＤイオン注入を行う
工程と、（ｂ）Ｎ2 雰囲気中で、９００℃〜１０００
℃、１０秒〜３０秒のＲＴＡ処理を行う工程と、（ｃ）
前記第１導電型ウェル領域にソース／ドレインイオン注
入を行う工程と、（ｄ）第２導電型ウェル領域にソース
／ドレインイオン注入を行う工程と、（ｅ）前記第１導
電型ウェル領域及び第２導電型ウェル領域にＮ2 雰囲気
中で、９００℃〜１０００℃、１０秒〜３０秒のＲＴＡ
処理を行う工程とを施すことを特徴とするＣＭＯＳＦＥ
Ｔの製造方法。 - 【請求項２】 ＣＭＯＳＦＥＴの製造方法において、
（ａ）第１導電型ウェル領域にＬＤＤイオン注入を行う
工程と、（ｂ）Ｎ2 ／Ｏ2 雰囲気中で、９００℃〜１０
００℃、１０秒〜３０秒のＲＴＡ処理を行う工程と、
（ｃ）前記第１導電型ウェル領域にソース／ドレインイ
オン注入を行う工程と、（ｄ）第２導電型ウェル領域に
ソース／ドレインイオン注入を行う工程と、（ｅ）前記
第１導電型ウェル領域及び第２導電型ウェル領域にＮ2
／Ｏ2 雰囲気中で、９００℃〜１０００℃、１０秒〜３
０秒のＲＴＡ処理を行う工程とを施すことを特徴とする
ＣＭＯＳＦＥＴの製造方法。 - 【請求項３】 ＣＭＯＳＦＥＴの製造方法において、
（ａ）第１導電型ウェル領域にＬＤＤイオン注入を行う
工程と、（ｂ）Ｎ2 ／Ｏ2 ／Ｈ2 雰囲気中で、９００℃
〜１０００℃、１０秒〜３０秒のＲＴＡ処理を行う工程
と、（ｃ）前記第１導電型ウェル領域にソース／ドレイ
ンイオン注入を行う工程と、（ｄ）第２導電型ウェル領
域にソース／ドレインイオン注入を行う工程と、（ｅ）
前記第１導電型ウェル領域及び第２導電型ウェル領域に
Ｎ2 ／Ｏ2 ／Ｈ2雰囲気中で、９００℃〜１０００℃、
１０秒〜３０秒のＲＴＡ処理を行う工程とを施すことを
特徴とするＣＭＯＳＦＥＴの製造方法。 - 【請求項４】 ＣＭＯＳＦＥＴの製造方法において、
（ａ）第１導電型ウェル領域にＬＤＤイオン注入を行う
工程と、（ｂ）前記第１導電型ウェル領域にソース／ド
レインイオン注入を行う工程と、（ｃ）第２導電型ウェ
ル領域にソース／ドレインイオン注入を行う工程と、
（ｄ）前記第１導電型ウェル領域及び第２導電型ウェル
領域にＮ2 雰囲気中で、９００℃〜１０００℃、１０秒
〜３０秒のＲＴＡ処理を行う工程とを施すことを特徴と
するＣＭＯＳＦＥＴの製造方法。 - 【請求項５】 ＣＭＯＳＦＥＴの製造方法において、
（ａ）第１導電型ウェル領域にＬＤＤイオン注入を行う
工程と、（ｂ）前記第１導電型ウェル領域にソース／ド
レインイオン注入を行う工程と、（ｃ）第２導電型ウェ
ル領域にソース／ドレインイオン注入を行う工程と、
（ｄ）前記第１導電型ウェル領域及び第２導電型ウェル
領域にＮ2 ／Ｏ2 雰囲気中で、９００℃〜１０００℃、
１０秒〜３０秒のＲＴＡ処理を行う工程とを施すことを
特徴とするＣＭＯＳＦＥＴの製造方法。 - 【請求項６】 ＣＭＯＳＦＥＴの製造方法において、
（ａ）第１導電型ウェル領域にＬＤＤイオン注入を行う
工程と、（ｂ）前記第１導電型ウェル領域にソース／ド
レインイオン注入を行う工程と、（ｃ）第２導電型ウェ
ル領域にソース／ドレインイオン注入を行う工程と、
（ｄ）前記第１導電型ウェル領域及び第２導電型ウェル
領域にＮ2 ／Ｏ2 ／Ｈ2雰囲気中で、９００℃〜１００
０℃、１０秒〜３０秒のＲＴＡ処理を行う工程とを施す
ことを特徴とするＣＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8060917A JPH09252055A (ja) | 1996-03-18 | 1996-03-18 | Ｃｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8060917A JPH09252055A (ja) | 1996-03-18 | 1996-03-18 | Ｃｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252055A true JPH09252055A (ja) | 1997-09-22 |
Family
ID=13156222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8060917A Pending JPH09252055A (ja) | 1996-03-18 | 1996-03-18 | Ｃｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09252055A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001297995A (ja) * | 2000-04-13 | 2001-10-26 | Nec Corp | 回路製造方法および装置 |
| KR100358174B1 (ko) * | 1998-06-29 | 2002-12-18 | 주식회사 하이닉스반도체 | 반도체장치의소오스및드레인형성방법 |
| JP2006005323A (ja) * | 2004-06-14 | 2006-01-05 | Hynix Semiconductor Inc | フラッシュッモリ素子の製造方法 |
| KR100913056B1 (ko) * | 2002-12-26 | 2009-08-20 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
-
1996
- 1996-03-18 JP JP8060917A patent/JPH09252055A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358174B1 (ko) * | 1998-06-29 | 2002-12-18 | 주식회사 하이닉스반도체 | 반도체장치의소오스및드레인형성방법 |
| JP2001297995A (ja) * | 2000-04-13 | 2001-10-26 | Nec Corp | 回路製造方法および装置 |
| KR100913056B1 (ko) * | 2002-12-26 | 2009-08-20 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| JP2006005323A (ja) * | 2004-06-14 | 2006-01-05 | Hynix Semiconductor Inc | フラッシュッモリ素子の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030311 |