JPH09252056A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09252056A JPH09252056A JP8087734A JP8773496A JPH09252056A JP H09252056 A JPH09252056 A JP H09252056A JP 8087734 A JP8087734 A JP 8087734A JP 8773496 A JP8773496 A JP 8773496A JP H09252056 A JPH09252056 A JP H09252056A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 本発明の第一の目的は、ｐ+ 型イオン注入領
域の活性化におけるＲＴＡ処理の効果を保持しつつ、ｎ
+ 型イオン注入領域の良好な活性化をも実現するできる
半導体装置の製造方法を提供することにある。 【解決手段】 Ａｓ+ イオン注入により、ｎチャネルＭ
ＯＳトランジスタ形成予定領域のｐ型ウェル１２表面に
ｎ+ 型ソース・ドレイン領域２８ａ、２８ｂを形成した
後、処理温度８５０℃、処理時間６０分の条件でＦＡ処
理を行い、ｎ+ 型ソース・ドレイン領域２８ａ、２８ｂ
内の注入イオン種を活性化する。続いて、ＢＦ2 + イオ
ン注入により、ｐチャネルＭＯＳトランジスタ形成予定
領域のｎ型ウェル１４表面にｐ+ 型ソース・ドレイン領
域３４ａ、３４ｂを形成した後、処理温度１０００℃、
処理時間２０秒の条件でＲＴＡ処理を行い、ｐ+ 型ソー
ス・ドレイン領域３４ａ、３４ｂ内の注入イオン種を活
性化する。
域の活性化におけるＲＴＡ処理の効果を保持しつつ、ｎ
+ 型イオン注入領域の良好な活性化をも実現するできる
半導体装置の製造方法を提供することにある。 【解決手段】 Ａｓ+ イオン注入により、ｎチャネルＭ
ＯＳトランジスタ形成予定領域のｐ型ウェル１２表面に
ｎ+ 型ソース・ドレイン領域２８ａ、２８ｂを形成した
後、処理温度８５０℃、処理時間６０分の条件でＦＡ処
理を行い、ｎ+ 型ソース・ドレイン領域２８ａ、２８ｂ
内の注入イオン種を活性化する。続いて、ＢＦ2 + イオ
ン注入により、ｐチャネルＭＯＳトランジスタ形成予定
領域のｎ型ウェル１４表面にｐ+ 型ソース・ドレイン領
域３４ａ、３４ｂを形成した後、処理温度１０００℃、
処理時間２０秒の条件でＲＴＡ処理を行い、ｐ+ 型ソー
ス・ドレイン領域３４ａ、３４ｂ内の注入イオン種を活
性化する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特にＣ−ＭＯＳ（Complementary Metal Oxide Se
miconductor ；相補型金属酸化膜半導体）トランジスタ
の製造方法に関する。
係り、特にＣ−ＭＯＳ（Complementary Metal Oxide Se
miconductor ；相補型金属酸化膜半導体）トランジスタ
の製造方法に関する。
【０００２】
【従来の技術】近年のＬＳＩ（Large Scale Integratio
n ；大規模集積回路）の微細化に伴い、Ｃ−ＭＯＳトラ
ンジスタの製造プロセス全体における低温化が求められ
ている。ソース／ドレイン領域としてのｎ+ 型不純物領
域及びｐ+ 型不純物領域の形成においても、それ自身の
浅接合化のため、また他工程への影響を抑えるため、不
純物イオン注入後のアニール処理における活性化温度の
低温化が必要になる。
n ；大規模集積回路）の微細化に伴い、Ｃ−ＭＯＳトラ
ンジスタの製造プロセス全体における低温化が求められ
ている。ソース／ドレイン領域としてのｎ+ 型不純物領
域及びｐ+ 型不純物領域の形成においても、それ自身の
浅接合化のため、また他工程への影響を抑えるため、不
純物イオン注入後のアニール処理における活性化温度の
低温化が必要になる。
【０００３】一般に、ソース／ドレイン領域を形成する
場合、ｎ+ 型不純物領域の形成にはＡｓ+ イオン注入を
行い、ｐ+ 型不純物領域の形成にはＢＦ2 + イオン注入
を行った後、炉体アニール装置による熱処理（Furnace
Annealing ；以下、「ＦＡ処理」という）により注入不
純物イオンの活性化を行うという手法が用いられてい
る。この際、注入ダメージの回復が容易でないＡｓ+ イ
オン注入領域に対しては相対的に高い温度でＦＡ処理を
行い、不純物が高温で拡散し易いＢＦ2 + イオン注入領
域に対しては相対的に低い温度でのＦＡ処理を行うのが
通例である。
場合、ｎ+ 型不純物領域の形成にはＡｓ+ イオン注入を
行い、ｐ+ 型不純物領域の形成にはＢＦ2 + イオン注入
を行った後、炉体アニール装置による熱処理（Furnace
Annealing ；以下、「ＦＡ処理」という）により注入不
純物イオンの活性化を行うという手法が用いられてい
る。この際、注入ダメージの回復が容易でないＡｓ+ イ
オン注入領域に対しては相対的に高い温度でＦＡ処理を
行い、不純物が高温で拡散し易いＢＦ2 + イオン注入領
域に対しては相対的に低い温度でのＦＡ処理を行うのが
通例である。
【０００４】即ち、Ａｓ+ イオン注入領域及びＢＦ2 +
イオン注入領域の活性化は、それぞれ別の熱処理により
行われている。具体的には、Ａｓ+ イオン注入領域の活
性化は９００℃程度でのＦＡ処理により、ＢＦ2 + イオ
ン注入領域の活性化は８５０℃程度でのＦＡ処理により
それぞれ行われている。
イオン注入領域の活性化は、それぞれ別の熱処理により
行われている。具体的には、Ａｓ+ イオン注入領域の活
性化は９００℃程度でのＦＡ処理により、ＢＦ2 + イオ
ン注入領域の活性化は８５０℃程度でのＦＡ処理により
それぞれ行われている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のＦＡ処理によるイオン注入領域の活性化は、幾つか
の問題を生じていた。例えば、ｎ+ 型イオン注入領域の
活性化を９００℃で行うと、この活性化前に形成された
チャンネル領域にドープされている不純物分布が変化す
る。この不純物分布の変化は、従来においては特に問題
になることは少なかったが、ＬＳＩの微細化に伴いデバ
イス特性上大きな影響を及ぼすようになってきた。ま
た、デュアルゲート構造のＣ−ＭＯＳトランジスタにお
いて、ポリサイドゲートを使用した場合、この温度では
ゲート不純物の相互拡散が発生し、これもデバイス特性
上の問題となってきた。
来のＦＡ処理によるイオン注入領域の活性化は、幾つか
の問題を生じていた。例えば、ｎ+ 型イオン注入領域の
活性化を９００℃で行うと、この活性化前に形成された
チャンネル領域にドープされている不純物分布が変化す
る。この不純物分布の変化は、従来においては特に問題
になることは少なかったが、ＬＳＩの微細化に伴いデバ
イス特性上大きな影響を及ぼすようになってきた。ま
た、デュアルゲート構造のＣ−ＭＯＳトランジスタにお
いて、ポリサイドゲートを使用した場合、この温度では
ゲート不純物の相互拡散が発生し、これもデバイス特性
上の問題となってきた。
【０００６】また、ｐ+ 型イオン注入領域の活性化にお
いても、ｐ+ 型不純物領域を形成するものとして用いら
れるＢは、拡散係数が大きいため、８５０℃の温度でも
拡散により不純物分布が広がってしまう。従って、微細
化によりゲート長が短くなったデバイスにおいては、横
方向拡散、即ちソース／ドレイン領域からチャンネル領
域方向への拡散による短チャネル効果が無視できなくな
り、閾値電圧Ｖthが低下するなどのデバイス特性上の問
題となってきた。
いても、ｐ+ 型不純物領域を形成するものとして用いら
れるＢは、拡散係数が大きいため、８５０℃の温度でも
拡散により不純物分布が広がってしまう。従って、微細
化によりゲート長が短くなったデバイスにおいては、横
方向拡散、即ちソース／ドレイン領域からチャンネル領
域方向への拡散による短チャネル効果が無視できなくな
り、閾値電圧Ｖthが低下するなどのデバイス特性上の問
題となってきた。
【０００７】こうした問題の解決のため、不純物イオン
の活性化温度の低温化が求められている訳であるが、ｎ
+ 型イオン注入領域の場合、活性化温度の低温化は不純
物イオンの活性化不良によるシート抵抗の増大、残留欠
陥の発生によるリーク電流の増大といった問題に直結す
ることになる。
の活性化温度の低温化が求められている訳であるが、ｎ
+ 型イオン注入領域の場合、活性化温度の低温化は不純
物イオンの活性化不良によるシート抵抗の増大、残留欠
陥の発生によるリーク電流の増大といった問題に直結す
ることになる。
【０００８】ところで、不純物イオンの活性化温度の低
温化とは別に、活性化の際の不純物の拡散を抑制する手
法として、ランプアニール装置による短時間熱処理（Ra
pidThermal Annealing ；以下、「ＲＴＡ処理」とい
う）による活性化が検討されている。このＲＴＡ処理
は、処理温度が高温であるものの、処理時間が極めて短
時間であるため、活性化中の不純物の拡散を抑制するこ
とができる。しかも、高温処理であるため、不純物イオ
ンの活性化率も高い。
温化とは別に、活性化の際の不純物の拡散を抑制する手
法として、ランプアニール装置による短時間熱処理（Ra
pidThermal Annealing ；以下、「ＲＴＡ処理」とい
う）による活性化が検討されている。このＲＴＡ処理
は、処理温度が高温であるものの、処理時間が極めて短
時間であるため、活性化中の不純物の拡散を抑制するこ
とができる。しかも、高温処理であるため、不純物イオ
ンの活性化率も高い。
【０００９】しかし、このＲＴＡ処理においても、ＢＦ
2 + イオン注入により形成したｐ+型イオン注入領域を
活性化する場合には高い効果を示すが、Ａｓ+ イオン注
入により形成したｎ+ 型イオン注入領域を活性化する場
合には、短時間処理であることから十分な効果を発揮す
ることができず、リーク電流が発生するなど、依然とし
てデバイス特性上の問題となることが多かった。
2 + イオン注入により形成したｐ+型イオン注入領域を
活性化する場合には高い効果を示すが、Ａｓ+ イオン注
入により形成したｎ+ 型イオン注入領域を活性化する場
合には、短時間処理であることから十分な効果を発揮す
ることができず、リーク電流が発生するなど、依然とし
てデバイス特性上の問題となることが多かった。
【００１０】そこで本発明の第一の目的は、このＲＴＡ
処理のもつ問題を解決し、ｐ+ 型イオン注入領域の活性
化におけるＲＴＡ処理の効果を保持しつつ、ｎ+ 型イオ
ン注入領域の良好な活性化をも実現するできる半導体装
置の製造方法を提供することにある。
処理のもつ問題を解決し、ｐ+ 型イオン注入領域の活性
化におけるＲＴＡ処理の効果を保持しつつ、ｎ+ 型イオ
ン注入領域の良好な活性化をも実現するできる半導体装
置の製造方法を提供することにある。
【００１１】また、本発明の第二の目的は、高温処理に
よるチャンネル領域の不純物分布の変化を招く等のｎ+
型イオン注入領域の活性化の際の他工程への影響を抑え
つつ、リーク電流の発生等の生じないｎ+ 型不純物領域
を形成することができる半導体装置の製造方法を提供す
ることにある。
よるチャンネル領域の不純物分布の変化を招く等のｎ+
型イオン注入領域の活性化の際の他工程への影響を抑え
つつ、リーク電流の発生等の生じないｎ+ 型不純物領域
を形成することができる半導体装置の製造方法を提供す
ることにある。
【００１２】
【課題を解決するための手段】まず、本発明者は、ＦＡ
処理による不純物イオンの活性化の効果とＲＴＡ処理に
よる不純物イオンの活性化の効果とを比較する実験を行
った。その結果を、次の表１に示す。
処理による不純物イオンの活性化の効果とＲＴＡ処理に
よる不純物イオンの活性化の効果とを比較する実験を行
った。その結果を、次の表１に示す。
【００１３】
【表１】
【００１４】この表から明らかなように、ＢＦ2 + イオ
ン注入により形成したｐ+ 型イオン注入領域をＲＴＡ処
理を用いて活性化する場合、ＦＡ処理を用いる場合より
も、不純物拡散を抑制することができるだけでなく、拡
散層抵抗を低下させることができる。しかも、リーク電
流の発生といった問題も生じていない。これに対して、
Ａｓ+ イオン注入により形成したｎ+ 型イオン注入領域
をＲＴＡ処理を用いて活性化する場合は、ＦＡ処理を用
いる場合より、リーク電流の発生が著しい。このリーク
電流の発生は、ＲＴＡ処理温度を上げれば抑制される傾
向にあるが、１０５０℃まで上げても、そのリーク電流
はＦＡ処理を用いる場合よりも大きい。しかも、ＲＴＡ
処理温度を上げた場合、〔表１〕から明らかなように、
ＦＡ処理を用いる場合と同程度の不純物拡散が生じる。
ン注入により形成したｐ+ 型イオン注入領域をＲＴＡ処
理を用いて活性化する場合、ＦＡ処理を用いる場合より
も、不純物拡散を抑制することができるだけでなく、拡
散層抵抗を低下させることができる。しかも、リーク電
流の発生といった問題も生じていない。これに対して、
Ａｓ+ イオン注入により形成したｎ+ 型イオン注入領域
をＲＴＡ処理を用いて活性化する場合は、ＦＡ処理を用
いる場合より、リーク電流の発生が著しい。このリーク
電流の発生は、ＲＴＡ処理温度を上げれば抑制される傾
向にあるが、１０５０℃まで上げても、そのリーク電流
はＦＡ処理を用いる場合よりも大きい。しかも、ＲＴＡ
処理温度を上げた場合、〔表１〕から明らかなように、
ＦＡ処理を用いる場合と同程度の不純物拡散が生じる。
【００１５】以上のことから、ＲＴＡ処理は、ＢＦ2 +
イオン注入により形成したｐ+ 型イオン注入領域の活性
化には効果があるが、Ａｓ+ イオン注入により形成した
ｎ+型イオン注入領域の活性化には特性上の効果がな
く、却って副作用が強くて実用的でないことが判る。即
ち、ＲＴＡ処理を用いて、ＢＦ2 + イオン注入により形
成したｐ+ 型イオン注入領域とＡｓ+ イオン注入により
形成したｎ+ 型イオン注入領域とを同時に活性化するこ
とはできない。
イオン注入により形成したｐ+ 型イオン注入領域の活性
化には効果があるが、Ａｓ+ イオン注入により形成した
ｎ+型イオン注入領域の活性化には特性上の効果がな
く、却って副作用が強くて実用的でないことが判る。即
ち、ＲＴＡ処理を用いて、ＢＦ2 + イオン注入により形
成したｐ+ 型イオン注入領域とＡｓ+ イオン注入により
形成したｎ+ 型イオン注入領域とを同時に活性化するこ
とはできない。
【００１６】従って、上記課題は、以下の本発明に係る
半導体装置の製造方法により達成される。即ち、請求項
１に係る半導体装置の製造方法は、（ａ）半導体基板の
第１及び第２の素子領域上に、ゲート絶縁膜を介して第
１及び第２のゲート電極をそれぞれ形成する第１の工程
と、（ｂ）前記第１の素子領域の前記半導体基板表面に
Ａｓ+ イオンを選択的に注入し、ｎ+ 型ソース／ドレイ
ン領域を形成する第２の工程と、（ｃ）炉体アニール装
置による熱処理を行う第３の工程と、（ｄ）前記第２の
素子領域の前記半導体基板表面にＢＦ2 + イオン又はＢ
+ イオンを選択的に注入して、ｐ+ 型ソース／ドレイン
領域を形成する第４の工程と、（ｅ）ランプアニール装
置による熱処理を行う第５の工程と、を有することを特
徴とする。
半導体装置の製造方法により達成される。即ち、請求項
１に係る半導体装置の製造方法は、（ａ）半導体基板の
第１及び第２の素子領域上に、ゲート絶縁膜を介して第
１及び第２のゲート電極をそれぞれ形成する第１の工程
と、（ｂ）前記第１の素子領域の前記半導体基板表面に
Ａｓ+ イオンを選択的に注入し、ｎ+ 型ソース／ドレイ
ン領域を形成する第２の工程と、（ｃ）炉体アニール装
置による熱処理を行う第３の工程と、（ｄ）前記第２の
素子領域の前記半導体基板表面にＢＦ2 + イオン又はＢ
+ イオンを選択的に注入して、ｐ+ 型ソース／ドレイン
領域を形成する第４の工程と、（ｅ）ランプアニール装
置による熱処理を行う第５の工程と、を有することを特
徴とする。
【００１７】また、請求項２に係る半導体装置の製造方
法は、上記請求項１に係る半導体装置の製造方法におい
て、前記第３の工程が、炉体アニール装置による処理温
度８５０乃至８００℃、処理時間３０乃至６０分の熱処
理を行う工程であり、前記第５の工程が、ランプアニー
ル装置による処理温度１０００乃至１１００℃、処理時
間１０乃至３０秒の熱処理を行う工程である、ことを特
徴とする。
法は、上記請求項１に係る半導体装置の製造方法におい
て、前記第３の工程が、炉体アニール装置による処理温
度８５０乃至８００℃、処理時間３０乃至６０分の熱処
理を行う工程であり、前記第５の工程が、ランプアニー
ル装置による処理温度１０００乃至１１００℃、処理時
間１０乃至３０秒の熱処理を行う工程である、ことを特
徴とする。
【００１８】このように請求項１又は２に係る半導体装
置の製造方法においては、Ａｓ+ イオンを注入したｎ+
型ソース／ドレイン領域の活性化を、従来通り低温長時
間のＦＡ処理を用いて行う。その後、ＢＦ2 + イオン又
はＢ+ イオンを注入したｐ+型ソース／ドレイン領域の
活性化を、不純物が拡散し過ぎるＦＡ処理を用いる代わ
りに、高温短時間のＲＴＡ処理を用いて行う。
置の製造方法においては、Ａｓ+ イオンを注入したｎ+
型ソース／ドレイン領域の活性化を、従来通り低温長時
間のＦＡ処理を用いて行う。その後、ＢＦ2 + イオン又
はＢ+ イオンを注入したｐ+型ソース／ドレイン領域の
活性化を、不純物が拡散し過ぎるＦＡ処理を用いる代わ
りに、高温短時間のＲＴＡ処理を用いて行う。
【００１９】この場合、Ａｓ+ イオンを注入したｎ+ 型
ソース／ドレイン領域を十分に活性化するためには、Ｆ
Ａ処理の処理温度が９００℃以上、処理時間が３０分以
上であることが必要であるが、その後にＲＴＡ処理が併
用されるため、８５０℃未満に抑制することが可能とな
り、従来の９００℃よりも低温化することができる。従
って、ＦＡ処理の処理温度が８００乃至８５０℃、処理
時間が３０乃至６０分であることが望ましい。
ソース／ドレイン領域を十分に活性化するためには、Ｆ
Ａ処理の処理温度が９００℃以上、処理時間が３０分以
上であることが必要であるが、その後にＲＴＡ処理が併
用されるため、８５０℃未満に抑制することが可能とな
り、従来の９００℃よりも低温化することができる。従
って、ＦＡ処理の処理温度が８００乃至８５０℃、処理
時間が３０乃至６０分であることが望ましい。
【００２０】また、ＢＦ2 + イオン又はＢ+ イオンを注
入したｐ+ 型ソース／ドレイン領域の活性化自体は、Ｒ
ＴＡ処理温度が１０００℃未満の低温でも可能である
が、その後コンタクト形成前に堆積する酸化膜の平坦化
のためには１０００℃以上であることが望ましい。従っ
て、ｐ+ 型ソース／ドレイン領域の活性化の効果を考え
合わせると、ＲＴＡ処理の処理温度は１０００乃至１１
００℃、処理時間は１０乃至３０秒の範囲内であること
が望ましい。
入したｐ+ 型ソース／ドレイン領域の活性化自体は、Ｒ
ＴＡ処理温度が１０００℃未満の低温でも可能である
が、その後コンタクト形成前に堆積する酸化膜の平坦化
のためには１０００℃以上であることが望ましい。従っ
て、ｐ+ 型ソース／ドレイン領域の活性化の効果を考え
合わせると、ＲＴＡ処理の処理温度は１０００乃至１１
００℃、処理時間は１０乃至３０秒の範囲内であること
が望ましい。
【００２１】このように請求項１又は２に係る半導体装
置の製造方法によれば、Ａｓ+ イオンを注入したｎ+ 型
ソース／ドレイン領域の活性化をＦＡ処理とＲＴＡ処理
とを併用して行い、ＢＦ2 + イオン又はＢ+ イオンを注
入したｐ+ 型ソース／ドレイン領域の活性化のみをＲＴ
Ａ処理を用いて行うことにより、上記第一の目的を達成
することができる。従って、ｎ+ 型ソース／ドレイン領
域及びｐ+ 型ソース／ドレイン領域の双方における不純
物拡散を抑制し、短チャネル効果の影響をなくす必要の
ある場合に特に有効となる。
置の製造方法によれば、Ａｓ+ イオンを注入したｎ+ 型
ソース／ドレイン領域の活性化をＦＡ処理とＲＴＡ処理
とを併用して行い、ＢＦ2 + イオン又はＢ+ イオンを注
入したｐ+ 型ソース／ドレイン領域の活性化のみをＲＴ
Ａ処理を用いて行うことにより、上記第一の目的を達成
することができる。従って、ｎ+ 型ソース／ドレイン領
域及びｐ+ 型ソース／ドレイン領域の双方における不純
物拡散を抑制し、短チャネル効果の影響をなくす必要の
ある場合に特に有効となる。
【００２２】また、請求項３に係る半導体装置の製造方
法は、（ａ）半導体基板の第１及び第２の素子領域上
に、ゲート絶縁膜を介して第１及び第２のゲート電極を
それぞれ形成する第１の工程と、（ｂ）前記第１の素子
領域の前記半導体基板表面にＡｓ+ イオンを選択的に注
入して、ｎ+ 型ソース／ドレイン領域を形成する第２の
工程と、（ｃ）ランプアニール装置による熱処理を行う
第３の工程と、（ｄ）前記第２の素子領域の前記半導体
基板表面にＢＦ2 + イオン又はＢ+ イオンを選択的に注
入して、ｐ+ 型ソース／ドレイン領域を形成する第４の
工程と、（ｅ）炉体アニール装置による熱処理を行う第
５の工程と、を有することを特徴とする。
法は、（ａ）半導体基板の第１及び第２の素子領域上
に、ゲート絶縁膜を介して第１及び第２のゲート電極を
それぞれ形成する第１の工程と、（ｂ）前記第１の素子
領域の前記半導体基板表面にＡｓ+ イオンを選択的に注
入して、ｎ+ 型ソース／ドレイン領域を形成する第２の
工程と、（ｃ）ランプアニール装置による熱処理を行う
第３の工程と、（ｄ）前記第２の素子領域の前記半導体
基板表面にＢＦ2 + イオン又はＢ+ イオンを選択的に注
入して、ｐ+ 型ソース／ドレイン領域を形成する第４の
工程と、（ｅ）炉体アニール装置による熱処理を行う第
５の工程と、を有することを特徴とする。
【００２３】また、請求項４に係る半導体装置の製造方
法は、上記請求項３に係る半導体装置の製造方法におい
て、前記第３の工程が、ランプアニール装置による処理
温度９００乃至１０００℃、処理時間１０乃至３０秒の
熱処理を行う工程であり、前記第５の工程が、炉体アニ
ール装置による処理温度８００乃至８５０℃、処理時間
３０乃至６０分の熱処理を行う工程である、ことを特徴
とする。
法は、上記請求項３に係る半導体装置の製造方法におい
て、前記第３の工程が、ランプアニール装置による処理
温度９００乃至１０００℃、処理時間１０乃至３０秒の
熱処理を行う工程であり、前記第５の工程が、炉体アニ
ール装置による処理温度８００乃至８５０℃、処理時間
３０乃至６０分の熱処理を行う工程である、ことを特徴
とする。
【００２４】このように請求項３又は４に係る半導体装
置の製造方法においては、Ａｓ+ イオンを注入したｎ+
型ソース／ドレイン領域の活性化を、従来のＦＡ処理を
用いる代わりに、高温短時間のＲＴＡ処理を用いて行
う。その後、ＢＦ2 + イオン又はＢ+ イオンを注入した
ｐ+ 型ソース／ドレイン領域の活性化を、従来通り低温
長時間のＦＡ処理を用いて行う。
置の製造方法においては、Ａｓ+ イオンを注入したｎ+
型ソース／ドレイン領域の活性化を、従来のＦＡ処理を
用いる代わりに、高温短時間のＲＴＡ処理を用いて行
う。その後、ＢＦ2 + イオン又はＢ+ イオンを注入した
ｐ+ 型ソース／ドレイン領域の活性化を、従来通り低温
長時間のＦＡ処理を用いて行う。
【００２５】Ａｓ+ イオンを注入したｎ+ 型ソース／ド
レイン領域の活性化を従来のＦＡ処理を用いて行うと、
その際のアニール処理により、ポリサイド相互拡散の発
生やチャンネル領域の不純物分布の変化などの問題が生
じる。
レイン領域の活性化を従来のＦＡ処理を用いて行うと、
その際のアニール処理により、ポリサイド相互拡散の発
生やチャンネル領域の不純物分布の変化などの問題が生
じる。
【００２６】これらの問題を抑えるためには、ＦＡ処理
の低温化、短時間化を行えばよく、例えばｐ+ 型ソース
／ドレイン領域を活性化する場合と同じ条件のＦＡ処理
を行えばよいが、それではｎ+ 型ソース／ドレイン領域
を十分に活性化することはできない。従って、不純物拡
散の少ないＲＴＡ処理を用いることにより、ｎ+ 型ソー
ス／ドレイン領域を活性化することと他工程への影響を
防止することとを両立させる。なお、表１を用いて説明
したように、ｎ+ 型ソース／ドレイン領域の活性化をＲ
ＴＡ処理のみにより行うと、残留欠陥によるリーク電流
の発生が問題になるが、後の工程におけるｐ+ 型ソース
／ドレイン領域を活性化するためのＦＡ処理と併用する
ことにより、リーク電流の発生を抑制することができ
る。
の低温化、短時間化を行えばよく、例えばｐ+ 型ソース
／ドレイン領域を活性化する場合と同じ条件のＦＡ処理
を行えばよいが、それではｎ+ 型ソース／ドレイン領域
を十分に活性化することはできない。従って、不純物拡
散の少ないＲＴＡ処理を用いることにより、ｎ+ 型ソー
ス／ドレイン領域を活性化することと他工程への影響を
防止することとを両立させる。なお、表１を用いて説明
したように、ｎ+ 型ソース／ドレイン領域の活性化をＲ
ＴＡ処理のみにより行うと、残留欠陥によるリーク電流
の発生が問題になるが、後の工程におけるｐ+ 型ソース
／ドレイン領域を活性化するためのＦＡ処理と併用する
ことにより、リーク電流の発生を抑制することができ
る。
【００２７】この場合、Ａｓ+ イオンを注入したｎ+ 型
ソース／ドレイン領域を十分に活性化するためのＲＴＡ
処理の処理条件は、後の工程におけるＦＡ処理と併用す
ることを考慮すると、処理温度が９００乃至１０００
℃、処理時間が１０乃至３０秒であることが望ましい。
また、ＢＦ2 + イオン又はＢ+ イオンを注入したｐ+ 型
ソース／ドレイン領域の活性化のためのＲＴＡ処理の処
理温度は８００乃至８５０℃、処理時間は３０乃至６０
分であることが望ましい。
ソース／ドレイン領域を十分に活性化するためのＲＴＡ
処理の処理条件は、後の工程におけるＦＡ処理と併用す
ることを考慮すると、処理温度が９００乃至１０００
℃、処理時間が１０乃至３０秒であることが望ましい。
また、ＢＦ2 + イオン又はＢ+ イオンを注入したｐ+ 型
ソース／ドレイン領域の活性化のためのＲＴＡ処理の処
理温度は８００乃至８５０℃、処理時間は３０乃至６０
分であることが望ましい。
【００２８】このように請求項３又は４に係る半導体装
置の製造方法によれば、Ａｓ+ イオンを注入したｎ+ 型
ソース／ドレイン領域の活性化をＲＴＡ処理とＦＡ処理
とを併用して行い、ＢＦ2 + イオン又はＢ+ イオンを注
入したｐ+ 型ソース／ドレイン領域の活性化のみをＲＴ
Ａ処理を用いて行うことにより、相対的に低温でのＦＡ
処理によるｎ+ 型ソース／ドレイン領域の活性化の不足
分をＲＴＡ処理により補うことが可能となるため、上記
第二の目的を達成することができる。従って、従来の相
対的に高温でのＦＡ処理によりポリサイド相互拡散の発
生やチャンネル領域の不純物分布の変化などの問題が生
じる場合に適用される手法であり、特にデュアルゲート
構造のＣ−ＭＯＳトランジスタの場合に有効である。
置の製造方法によれば、Ａｓ+ イオンを注入したｎ+ 型
ソース／ドレイン領域の活性化をＲＴＡ処理とＦＡ処理
とを併用して行い、ＢＦ2 + イオン又はＢ+ イオンを注
入したｐ+ 型ソース／ドレイン領域の活性化のみをＲＴ
Ａ処理を用いて行うことにより、相対的に低温でのＦＡ
処理によるｎ+ 型ソース／ドレイン領域の活性化の不足
分をＲＴＡ処理により補うことが可能となるため、上記
第二の目的を達成することができる。従って、従来の相
対的に高温でのＦＡ処理によりポリサイド相互拡散の発
生やチャンネル領域の不純物分布の変化などの問題が生
じる場合に適用される手法であり、特にデュアルゲート
構造のＣ−ＭＯＳトランジスタの場合に有効である。
【００２９】また、請求項５に係る半導体装置の製造方
法は、（ａ）半導体基板の第１及び第２の素子領域上
に、ゲート絶縁膜を介して第１及び第２のゲート電極を
それぞれ形成する第１の工程と、（ｂ）前記第１の素子
領域の前記半導体基板表面にＰ+ イオンを選択的に注入
して、ｎ+ 型ソース／ドレイン領域を形成する第２の工
程と、（ｃ）前記第２の素子領域の前記半導体基板表面
にＢＦ2 + イオン又はＢ+ イオンを選択的に注入して、
ｐ+ 型ソース／ドレイン領域を形成する第３の工程と、
（ｄ）ランプアニール装置による熱処理を行う第４の工
程とを有することを特徴とする。
法は、（ａ）半導体基板の第１及び第２の素子領域上
に、ゲート絶縁膜を介して第１及び第２のゲート電極を
それぞれ形成する第１の工程と、（ｂ）前記第１の素子
領域の前記半導体基板表面にＰ+ イオンを選択的に注入
して、ｎ+ 型ソース／ドレイン領域を形成する第２の工
程と、（ｃ）前記第２の素子領域の前記半導体基板表面
にＢＦ2 + イオン又はＢ+ イオンを選択的に注入して、
ｐ+ 型ソース／ドレイン領域を形成する第３の工程と、
（ｄ）ランプアニール装置による熱処理を行う第４の工
程とを有することを特徴とする。
【００３０】また、請求項６に係る半導体装置の製造方
法は、上記請求項５に係る半導体装置の製造方法におい
て、前記第４の工程が、ランプアニール装置による処理
温度９５０乃至１０５０℃、処理時間１０乃至３０秒の
熱処理を行う工程である、ことを特徴とする。
法は、上記請求項５に係る半導体装置の製造方法におい
て、前記第４の工程が、ランプアニール装置による処理
温度９５０乃至１０５０℃、処理時間１０乃至３０秒の
熱処理を行う工程である、ことを特徴とする。
【００３１】このように請求項５又は６に係る半導体装
置の製造方法においては、ｎ+ 型ソース／ドレイン領域
を形成するための注入イオン種の変更を行い、従来のＡ
ｓ+イオンに代えてＰ+ イオンを用いる。そしてＰ+ イ
オンを注入したｎ+ 型ソース／ドレイン領域の活性化と
ＢＦ2 +イオン又はＢ+ イオンを注入したｐ+ 型ソース
／ドレイン領域の活性化とを、高温短時間のＲＴＡ処理
を用いて同時に行う。
置の製造方法においては、ｎ+ 型ソース／ドレイン領域
を形成するための注入イオン種の変更を行い、従来のＡ
ｓ+イオンに代えてＰ+ イオンを用いる。そしてＰ+ イ
オンを注入したｎ+ 型ソース／ドレイン領域の活性化と
ＢＦ2 +イオン又はＢ+ イオンを注入したｐ+ 型ソース
／ドレイン領域の活性化とを、高温短時間のＲＴＡ処理
を用いて同時に行う。
【００３２】Ｐ+ イオンはＡｓ+ イオンと異なり、低温
で活性化しても欠陥が残留しにくいという利点を有して
いるが、反面、その拡散係数は極めて大きく、通常のＦ
Ａ処理を行うと接合深さが深くなってしまうため、これ
まで実プロセスに適用することができなかった。こうし
た問題を、ここでは、注入イオン種としてＰ+ イオンを
用い、その活性化にＲＴＡ処理を用いることにより解決
している。この場合、Ｐ+ イオンを注入したｎ+ 型ソー
ス／ドレイン領域とＢＦ2 + イオン又はＢ+ イオンを注
入したｐ+ 型ソース／ドレイン領域とを同時に活性化す
ることを考慮すると、ＲＴＡ処理の処理条件は、処理温
度が９５０乃至１０５０℃、処理時間が１０乃至３０秒
であることが望ましい。
で活性化しても欠陥が残留しにくいという利点を有して
いるが、反面、その拡散係数は極めて大きく、通常のＦ
Ａ処理を行うと接合深さが深くなってしまうため、これ
まで実プロセスに適用することができなかった。こうし
た問題を、ここでは、注入イオン種としてＰ+ イオンを
用い、その活性化にＲＴＡ処理を用いることにより解決
している。この場合、Ｐ+ イオンを注入したｎ+ 型ソー
ス／ドレイン領域とＢＦ2 + イオン又はＢ+ イオンを注
入したｐ+ 型ソース／ドレイン領域とを同時に活性化す
ることを考慮すると、ＲＴＡ処理の処理条件は、処理温
度が９５０乃至１０５０℃、処理時間が１０乃至３０秒
であることが望ましい。
【００３３】このように請求項５又は６に係る半導体装
置の製造方法によれば、ｎ+ 型ソース／ドレイン領域を
形成するための注入イオンを従来のＡｓ+ イオンからＰ
+ イオンに代え、このＰ+ イオンを注入したｎ+ 型ソー
ス／ドレイン領域の活性化とＢＦ2 + イオン又はＢ+ イ
オンを注入したｐ+ 型ソース／ドレイン領域の活性化を
ＲＴＡ処理を用いて行うことにより、ｎ+ 型ソース／ド
レイン領域及びｐ+ 型ソース／ドレイン領域の双方にお
ける不純物拡散を抑制すると共に、リーク電流や拡散層
抵抗を低いレベルに抑制することができるため、上記第
二の目的を達成することができる。また、ｎ+ 型ソース
／ドレイン領域及びｐ+ 型ソース／ドレイン領域の双方
の活性化を同時に１回のＲＴＡ処理で達成することにが
できるため、工程数を減少させて製造に要する時間を短
縮することができる。
置の製造方法によれば、ｎ+ 型ソース／ドレイン領域を
形成するための注入イオンを従来のＡｓ+ イオンからＰ
+ イオンに代え、このＰ+ イオンを注入したｎ+ 型ソー
ス／ドレイン領域の活性化とＢＦ2 + イオン又はＢ+ イ
オンを注入したｐ+ 型ソース／ドレイン領域の活性化を
ＲＴＡ処理を用いて行うことにより、ｎ+ 型ソース／ド
レイン領域及びｐ+ 型ソース／ドレイン領域の双方にお
ける不純物拡散を抑制すると共に、リーク電流や拡散層
抵抗を低いレベルに抑制することができるため、上記第
二の目的を達成することができる。また、ｎ+ 型ソース
／ドレイン領域及びｐ+ 型ソース／ドレイン領域の双方
の活性化を同時に１回のＲＴＡ処理で達成することにが
できるため、工程数を減少させて製造に要する時間を短
縮することができる。
【００３４】また、請求項７に係る半導体装置の製造方
法は、（ａ）半導体基板の第１及び第２の素子領域上
に、ゲート絶縁膜を介して第１及び第２のゲート電極を
それぞれ形成する第１の工程と、（ｂ）前記第１の素子
領域の前記半導体基板表面にＰ+ イオンを選択的に注入
して、ｎ+ 型ソース／ドレイン領域を形成する第２の工
程と、（ｃ）前記第２の素子領域の前記半導体基板表面
にＢＦ2 + イオン又はＢ+ イオンを選択的に注入して、
ｐ+ 型ソース／ドレイン領域を形成する第３の工程と、
（ｄ）炉体アニール装置による熱処理を行う第４の工程
とを有することを特徴とする。
法は、（ａ）半導体基板の第１及び第２の素子領域上
に、ゲート絶縁膜を介して第１及び第２のゲート電極を
それぞれ形成する第１の工程と、（ｂ）前記第１の素子
領域の前記半導体基板表面にＰ+ イオンを選択的に注入
して、ｎ+ 型ソース／ドレイン領域を形成する第２の工
程と、（ｃ）前記第２の素子領域の前記半導体基板表面
にＢＦ2 + イオン又はＢ+ イオンを選択的に注入して、
ｐ+ 型ソース／ドレイン領域を形成する第３の工程と、
（ｄ）炉体アニール装置による熱処理を行う第４の工程
とを有することを特徴とする。
【００３５】また、請求項８に係る半導体装置の製造方
法は、上記請求項７に係る半導体装置の製造方法におい
て、前記第４の工程が、炉体アニール装置による処理温
度７００乃至８５０℃、処理時間３０乃至１２０分の熱
処理を行う工程である、ことを特徴とする。
法は、上記請求項７に係る半導体装置の製造方法におい
て、前記第４の工程が、炉体アニール装置による処理温
度７００乃至８５０℃、処理時間３０乃至１２０分の熱
処理を行う工程である、ことを特徴とする。
【００３６】このように請求項７又は８に係る半導体装
置の製造方法においては、ｎ+ 型ソース／ドレイン領域
を形成するための注入イオン種を、従来のＡｓ+ イオン
からＰ+ イオンに代えて用いている。そしてＰ+ イオン
を注入したｎ+ 型ソース／ドレイン領域の活性化とＢＦ
2 + イオン又はＢ+ イオンを注入したｐ+ 型ソース／ド
レイン領域の活性化とを、相対的に低温のＦＡ処理を用
いて同時に行う。
置の製造方法においては、ｎ+ 型ソース／ドレイン領域
を形成するための注入イオン種を、従来のＡｓ+ イオン
からＰ+ イオンに代えて用いている。そしてＰ+ イオン
を注入したｎ+ 型ソース／ドレイン領域の活性化とＢＦ
2 + イオン又はＢ+ イオンを注入したｐ+ 型ソース／ド
レイン領域の活性化とを、相対的に低温のＦＡ処理を用
いて同時に行う。
【００３７】Ｐ+ イオンの拡散係数が極めて大きく、通
常のＦＡ処理を行うと接合深さが深くなってしまうこと
に対して、ここでは、相対的に低温のＦＡ処理を行うこ
とによって対処している。この相対的に低温のＦＡ処理
の場合、ＲＴＡ処理の場合ほどには不純物イオンの活性
化率は上がらず、拡散層抵抗は上昇するが、ＲＴＡ処理
を用いることなく、ＦＡ処理という従来の手法を用いる
ことができるという利点がある。
常のＦＡ処理を行うと接合深さが深くなってしまうこと
に対して、ここでは、相対的に低温のＦＡ処理を行うこ
とによって対処している。この相対的に低温のＦＡ処理
の場合、ＲＴＡ処理の場合ほどには不純物イオンの活性
化率は上がらず、拡散層抵抗は上昇するが、ＲＴＡ処理
を用いることなく、ＦＡ処理という従来の手法を用いる
ことができるという利点がある。
【００３８】この場合、Ｐ+ イオンを注入したｎ+ 型ソ
ース／ドレイン領域とＢＦ2 + イオン又はＢ+ イオンを
注入したｐ+ 型ソース／ドレイン領域とを同時に活性化
することを考慮すると、ＦＡ処理の処理条件は、処理温
度が７００乃至８５０℃、処理時間が３０乃至１２０分
であることが望ましい。
ース／ドレイン領域とＢＦ2 + イオン又はＢ+ イオンを
注入したｐ+ 型ソース／ドレイン領域とを同時に活性化
することを考慮すると、ＦＡ処理の処理条件は、処理温
度が７００乃至８５０℃、処理時間が３０乃至１２０分
であることが望ましい。
【００３９】このように請求項７又は８に係る半導体装
置の製造方法によれば、ｎ+ 型ソース／ドレイン領域を
形成するための注入イオンを従来のＡｓ+ イオンからＰ
+ イオンに代え、このＰ+ イオンを注入したｎ+ 型ソー
ス／ドレイン領域の活性化とＢＦ2 + イオン又はＢ+ イ
オンを注入したｐ+ 型ソース／ドレイン領域の活性化を
相対的に低温のＦＡ処理を用いて行うことにより、上記
第二の目的を達成することができる。また、ｎ+ 型ソー
ス／ドレイン領域及びｐ+ 型ソース／ドレイン領域の双
方の活性化を同時に１回のＦＡ処理で達成することにが
できるため、工程数を減少させて製造に要する時間を短
縮することができる。
置の製造方法によれば、ｎ+ 型ソース／ドレイン領域を
形成するための注入イオンを従来のＡｓ+ イオンからＰ
+ イオンに代え、このＰ+ イオンを注入したｎ+ 型ソー
ス／ドレイン領域の活性化とＢＦ2 + イオン又はＢ+ イ
オンを注入したｐ+ 型ソース／ドレイン領域の活性化を
相対的に低温のＦＡ処理を用いて行うことにより、上記
第二の目的を達成することができる。また、ｎ+ 型ソー
ス／ドレイン領域及びｐ+ 型ソース／ドレイン領域の双
方の活性化を同時に１回のＦＡ処理で達成することにが
できるため、工程数を減少させて製造に要する時間を短
縮することができる。
【００４０】また、請求項９に係る半導体装置の製造方
法は、上記請求項１乃至４に係る半導体装置の製造方法
において、前記第１の素子領域の前記半導体基板表面に
選択的に注入するＡｓ+ イオンのドーズ量が、１×１０
15ｃｍ-2以上であり、前記第２の素子領域の前記半導体
基板表面に選択的に注入するＢＦ2 + イオン又はＢ+イ
オンのドーズ量が、１×１０15ｃｍ-2以上である、こと
を特徴とする。
法は、上記請求項１乃至４に係る半導体装置の製造方法
において、前記第１の素子領域の前記半導体基板表面に
選択的に注入するＡｓ+ イオンのドーズ量が、１×１０
15ｃｍ-2以上であり、前記第２の素子領域の前記半導体
基板表面に選択的に注入するＢＦ2 + イオン又はＢ+イ
オンのドーズ量が、１×１０15ｃｍ-2以上である、こと
を特徴とする。
【００４１】また、請求項１０に係る半導体装置の製造
方法は、上記請求項５乃至８に係る半導体装置の製造方
法において、前記第１の素子領域の前記半導体基板表面
に選択的に注入するＰ+ イオンのドーズ量が、１×１０
15ｃｍ-2以上であり、前記第２の素子領域の前記半導体
基板表面に選択的に注入するＢＦ2 + イオン又はＢ+イ
オンのドーズ量が、１×１０15ｃｍ-2以上である、こと
を特徴とする。
方法は、上記請求項５乃至８に係る半導体装置の製造方
法において、前記第１の素子領域の前記半導体基板表面
に選択的に注入するＰ+ イオンのドーズ量が、１×１０
15ｃｍ-2以上であり、前記第２の素子領域の前記半導体
基板表面に選択的に注入するＢＦ2 + イオン又はＢ+イ
オンのドーズ量が、１×１０15ｃｍ-2以上である、こと
を特徴とする。
【００４２】また、請求項１１に係る半導体装置の製造
方法は、上記請求項２乃至１０に係る半導体装置の製造
方法において、前記第１の工程が、半導体基板の第１及
び第２の素子領域上に、ゲート電極絶縁膜を介して第１
及び第２のポリシリコン層をそれぞれ形成した後、前記
第１の素子領域上の前記第１のポリシリコン層にｎ型不
純物イオンを選択的に注入すると共に、前記第２の素子
領域上の前記第２のポリシリコン層にｐ型不純物イオン
を選択的に注入し、続いて前記第１及び第２のポリシリ
コン層上に第１及び第２の高融点金属層を形成してシリ
サイド化を行い、前記第１のポリシリコン層とシリサイ
ド化した前記第１の高融点金属層とからなる第１のゲー
ト電極及び前記第２のポリシリコン層とシリサイド化し
た前記第２の高融点金属層とからなる第２のゲート電極
を形成する工程である、ことを特徴とする。
方法は、上記請求項２乃至１０に係る半導体装置の製造
方法において、前記第１の工程が、半導体基板の第１及
び第２の素子領域上に、ゲート電極絶縁膜を介して第１
及び第２のポリシリコン層をそれぞれ形成した後、前記
第１の素子領域上の前記第１のポリシリコン層にｎ型不
純物イオンを選択的に注入すると共に、前記第２の素子
領域上の前記第２のポリシリコン層にｐ型不純物イオン
を選択的に注入し、続いて前記第１及び第２のポリシリ
コン層上に第１及び第２の高融点金属層を形成してシリ
サイド化を行い、前記第１のポリシリコン層とシリサイ
ド化した前記第１の高融点金属層とからなる第１のゲー
ト電極及び前記第２のポリシリコン層とシリサイド化し
た前記第２の高融点金属層とからなる第２のゲート電極
を形成する工程である、ことを特徴とする。
【００４３】また、請求項１２に係る半導体装置の製造
方法は、上記請求項１１に係る半導体装置の製造方法に
おいて、前記ｎ型不純物イオンが、Ａｓ+ イオン又はＰ
+ イオンであり、前記ｐ型不純物イオンが、ＢＦ2 + イ
オン又はＢ+ イオンである、ことを特徴とする。
方法は、上記請求項１１に係る半導体装置の製造方法に
おいて、前記ｎ型不純物イオンが、Ａｓ+ イオン又はＰ
+ イオンであり、前記ｐ型不純物イオンが、ＢＦ2 + イ
オン又はＢ+ イオンである、ことを特徴とする。
【００４４】このように請求項１１又は１２に係る半導
体装置の製造方法においては、上記請求項２乃至１０に
係る半導体装置の製造方法を用い、第１及び第２の素子
領域の半導体基板表面にｎ+ 型ソース／ドレイン領域及
びｐ+ 型ソース／ドレイン領域を形成する工程に先立っ
て、半導体基板の第１及び第２の素子領域上に、ゲート
電極絶縁膜を介してｐ型不純物イオンを注入した第１の
ポリシリコン層とシリサイド化した第１の高融点金属層
とからなる第１のゲート電極及びｎ型不純物イオンを選
択的に注入した第２のポリシリコン層とシリサイド化し
た第２の高融点金属層とからなる第２のゲート電極を形
成する。
体装置の製造方法においては、上記請求項２乃至１０に
係る半導体装置の製造方法を用い、第１及び第２の素子
領域の半導体基板表面にｎ+ 型ソース／ドレイン領域及
びｐ+ 型ソース／ドレイン領域を形成する工程に先立っ
て、半導体基板の第１及び第２の素子領域上に、ゲート
電極絶縁膜を介してｐ型不純物イオンを注入した第１の
ポリシリコン層とシリサイド化した第１の高融点金属層
とからなる第１のゲート電極及びｎ型不純物イオンを選
択的に注入した第２のポリシリコン層とシリサイド化し
た第２の高融点金属層とからなる第２のゲート電極を形
成する。
【００４５】この場合、第１のゲート電極の第１のポリ
シリコン層に注入するｐ型不純物イオンが、Ａｓ+ イオ
ン又はＰ+ イオンであり、ｎ+ 型不純物イオンが、ＢＦ
2 +イオン又はＢ+ イオンであることが望ましい。
シリコン層に注入するｐ型不純物イオンが、Ａｓ+ イオ
ン又はＰ+ イオンであり、ｎ+ 型不純物イオンが、ＢＦ
2 +イオン又はＢ+ イオンであることが望ましい。
【００４６】このように請求項１１又は１２に係る半導
体装置の製造方法によれば、ｐ型不純物イオンを注入し
た第１のポリシリコン層とシリサイド化した第１の高融
点金属層とからなる第１のゲート電極及びｎ型不純物を
選択的に注入した第２のポリシリコン層とシリサイド化
した第２の高融点金属層とからなる第２のゲート電極を
形成した後、上記請求項２乃至１０に係る半導体装置の
製造方法を用いて、ｎ+ 型ソース／ドレイン領域及びｐ
+ 型ソース／ドレイン領域を形成することにより、ポリ
サイドゲートを使用したＣ−ＭＯＳトランジスタの製造
において、上記請求項２乃至１０に係る半導体装置の製
造方法の効果をそれぞれ奏することができるため、上記
第二の目的を達成することができる。従って、ポリサイ
ド相互拡散の発生を抑制したデュアルゲート構造のＣ−
ＭＯＳトランジスタを実現することができる。
体装置の製造方法によれば、ｐ型不純物イオンを注入し
た第１のポリシリコン層とシリサイド化した第１の高融
点金属層とからなる第１のゲート電極及びｎ型不純物を
選択的に注入した第２のポリシリコン層とシリサイド化
した第２の高融点金属層とからなる第２のゲート電極を
形成した後、上記請求項２乃至１０に係る半導体装置の
製造方法を用いて、ｎ+ 型ソース／ドレイン領域及びｐ
+ 型ソース／ドレイン領域を形成することにより、ポリ
サイドゲートを使用したＣ−ＭＯＳトランジスタの製造
において、上記請求項２乃至１０に係る半導体装置の製
造方法の効果をそれぞれ奏することができるため、上記
第二の目的を達成することができる。従って、ポリサイ
ド相互拡散の発生を抑制したデュアルゲート構造のＣ−
ＭＯＳトランジスタを実現することができる。
【００４７】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の実施の形態を説明する。 （第１の実施の形態）請求項１、２、又は９に係る発明
の第１の実施の形態を、図１〜図４を用いて説明する。
ここで、図１〜図４は第１の実施の形態に係るＣ−ＭＯ
Ｓトランジスタの製造方法の各工程を示す工程説明図で
ある。
発明の実施の形態を説明する。 （第１の実施の形態）請求項１、２、又は９に係る発明
の第１の実施の形態を、図１〜図４を用いて説明する。
ここで、図１〜図４は第１の実施の形態に係るＣ−ＭＯ
Ｓトランジスタの製造方法の各工程を示す工程説明図で
ある。
【００４８】Ｓｉ単結晶基板１０表面のｎチャネルＭＯ
Ｓトランジスタ形成予定領域及びｐチャネルＭＯＳトラ
ンジスタ形成予定領域に、不純物濃度の低いｐ型ウェル
１２及びｎ型ウェル１４をそれぞれ選択的に形成する。
そしてＬＯＣＯＳ（Local Oxidation of Silicon）法を
用いて、Ｓｉ単結晶基板１０上に分離酸化膜１６を形成
し、ｐ型ウェル１２とｎ型ウェル１４とを素子分離す
る。
Ｓトランジスタ形成予定領域及びｐチャネルＭＯＳトラ
ンジスタ形成予定領域に、不純物濃度の低いｐ型ウェル
１２及びｎ型ウェル１４をそれぞれ選択的に形成する。
そしてＬＯＣＯＳ（Local Oxidation of Silicon）法を
用いて、Ｓｉ単結晶基板１０上に分離酸化膜１６を形成
し、ｐ型ウェル１２とｎ型ウェル１４とを素子分離す
る。
【００４９】続いて、ｐ型ウェル１２及びｎ型ウェル１
４上に、ゲート酸化膜１８、２０をそれぞれ形成する。
そしてＣＶＤ（Chemical Vapor Deposition ）法を用い
て、ポリシリコン層を堆積した後、所定の形状にパター
ニングする。こうしてｐ型ウェル１２及びｎ型ウェル１
４上に、それぞれゲート酸化膜１８、２０を介してポリ
シリコン層からなるゲート電極２２、２４をそれぞれ形
成する（図１参照）。
４上に、ゲート酸化膜１８、２０をそれぞれ形成する。
そしてＣＶＤ（Chemical Vapor Deposition ）法を用い
て、ポリシリコン層を堆積した後、所定の形状にパター
ニングする。こうしてｐ型ウェル１２及びｎ型ウェル１
４上に、それぞれゲート酸化膜１８、２０を介してポリ
シリコン層からなるゲート電極２２、２４をそれぞれ形
成する（図１参照）。
【００５０】次いで、全面にレジスト２６を塗布した
後、リソグラフィ技術を用いて、ｎチャネルＭＯＳトラ
ンジスタ形成予定領域であるｐ型ウェル１２上のみが開
口され、ｐチャネルＭＯＳトランジスタ形成予定領域で
あるｎ型ウェル１４上が覆われるようにパターニングす
る。
後、リソグラフィ技術を用いて、ｎチャネルＭＯＳトラ
ンジスタ形成予定領域であるｐ型ウェル１２上のみが開
口され、ｐチャネルＭＯＳトランジスタ形成予定領域で
あるｎ型ウェル１４上が覆われるようにパターニングす
る。
【００５１】続いて、このパターニングされたレジスト
２６及びゲート電極２２をマスクとして、注入エネルギ
ー５０ｋｅＶ、注入ドーズ量６×１０15ｃｍ-2の条件に
よりＡｓ+ イオン注入を行い、ｐ型ウェル１２表面にｎ
+ 型ソース・ドレイン領域２８ａ、２８ｂを形成する。
そしてこれらｎ+ 型ソース・ドレイン領域２８ａ、２８
ｂ間に挟まれたｐ型ウェル１２表面がｎチャネル領域３
０となる（図２参照）。
２６及びゲート電極２２をマスクとして、注入エネルギ
ー５０ｋｅＶ、注入ドーズ量６×１０15ｃｍ-2の条件に
よりＡｓ+ イオン注入を行い、ｐ型ウェル１２表面にｎ
+ 型ソース・ドレイン領域２８ａ、２８ｂを形成する。
そしてこれらｎ+ 型ソース・ドレイン領域２８ａ、２８
ｂ間に挟まれたｐ型ウェル１２表面がｎチャネル領域３
０となる（図２参照）。
【００５２】次いで、レジスト２６を除去した後、処理
温度８５０℃、処理時間６０分の条件でＦＡ処理を行
い、ｎ+ 型ソース・ドレイン領域２８ａ、２８ｂ内の注
入イオン種を活性化する。続いて、再び全面にレジスト
３２を塗布した後、リソグラフィ技術を用いて、ｐチャ
ネルＭＯＳトランジスタ形成予定領域であるｎ型ウェル
１４上のみが開口され、ｎチャネルＭＯＳトランジスタ
形成予定領域であるｐ型ウェル１２上が覆われるように
パターニングする。
温度８５０℃、処理時間６０分の条件でＦＡ処理を行
い、ｎ+ 型ソース・ドレイン領域２８ａ、２８ｂ内の注
入イオン種を活性化する。続いて、再び全面にレジスト
３２を塗布した後、リソグラフィ技術を用いて、ｐチャ
ネルＭＯＳトランジスタ形成予定領域であるｎ型ウェル
１４上のみが開口され、ｎチャネルＭＯＳトランジスタ
形成予定領域であるｐ型ウェル１２上が覆われるように
パターニングする。
【００５３】続いて、このパターニングされたレジスト
３２及びゲート電極２２をマスクとして、注入エネルギ
ー３０ｋｅＶ、注入ドーズ量３×１０15ｃｍ-2の条件に
よりＢＦ2 + イオン注入を行い、ｎ型ウェル１４表面に
ｐ+ 型ソース・ドレイン領域３４ａ、３４ｂを形成す
る。そしてこれらｐ+ 型ソース・ドレイン領域３４ａ、
３４ｂ間に挟まれたｎ型ウェル１４表面がｐチャネル領
域３６となる（図３参照）。
３２及びゲート電極２２をマスクとして、注入エネルギ
ー３０ｋｅＶ、注入ドーズ量３×１０15ｃｍ-2の条件に
よりＢＦ2 + イオン注入を行い、ｎ型ウェル１４表面に
ｐ+ 型ソース・ドレイン領域３４ａ、３４ｂを形成す
る。そしてこれらｐ+ 型ソース・ドレイン領域３４ａ、
３４ｂ間に挟まれたｎ型ウェル１４表面がｐチャネル領
域３６となる（図３参照）。
【００５４】次いで、レジスト３２を除去した後、処理
温度１０００℃、処理時間２０秒の条件でＲＴＡ処理を
行い、ｐ+ 型ソース・ドレイン領域３４ａ、３４ｂ内の
注入イオン種を活性化する。
温度１０００℃、処理時間２０秒の条件でＲＴＡ処理を
行い、ｐ+ 型ソース・ドレイン領域３４ａ、３４ｂ内の
注入イオン種を活性化する。
【００５５】次いで、通常の場合と同様の工程により、
全面に酸化膜３８を堆積し、その平坦化を行った後、所
定の位置にコンタクトホールを開口し、配線技術により
ｎ+型ソース・ドレイン領域２８ａ、２８ｂに接続する
ソース電極４０及びドレイン電極４２を形成すると共
に、ｐ+ 型ソース・ドレイン領域３４ａ、３４ｂに接続
するソース電極４４及びドレイン電極４６を形成する。
こうして、ｎチャネルＭＯＳトランジスタ４８とｐチャ
ネルＭＯＳトランジスタ５０とを有するＣ−ＭＯＳトラ
ンジスタを作製する（図４参照）。
全面に酸化膜３８を堆積し、その平坦化を行った後、所
定の位置にコンタクトホールを開口し、配線技術により
ｎ+型ソース・ドレイン領域２８ａ、２８ｂに接続する
ソース電極４０及びドレイン電極４２を形成すると共
に、ｐ+ 型ソース・ドレイン領域３４ａ、３４ｂに接続
するソース電極４４及びドレイン電極４６を形成する。
こうして、ｎチャネルＭＯＳトランジスタ４８とｐチャ
ネルＭＯＳトランジスタ５０とを有するＣ−ＭＯＳトラ
ンジスタを作製する（図４参照）。
【００５６】このように第１の実施の形態によれば、Ａ
ｓ+ イオンを注入したｎ+ 型ソース／ドレイン領域２８
ａ、２８ｂの活性化を処理温度８５０℃、処理時間６０
分の条件でのＦＡ処理と処理温度１０００℃、処理時間
２０秒の条件でのＲＴＡ処理とを併用して行い、ＢＦ2
+ イオンを注入したｐ+ 型ソース／ドレイン領域３４
ａ、３４ｂの活性化のみを処理温度１０００℃、処理時
間２０秒の条件でのＲＴＡ処理を用いて行うことによ
り、ｎ+ 型ソース／ドレイン領域２８ａ、２８ｂ及びｐ
+ 型ソース／ドレイン領域３４ａ、３４ｂの双方におけ
る横方向への不純物拡散を抑制し、短チャネル効果によ
る閾値電圧Ｖth低下等を防止することができる。
ｓ+ イオンを注入したｎ+ 型ソース／ドレイン領域２８
ａ、２８ｂの活性化を処理温度８５０℃、処理時間６０
分の条件でのＦＡ処理と処理温度１０００℃、処理時間
２０秒の条件でのＲＴＡ処理とを併用して行い、ＢＦ2
+ イオンを注入したｐ+ 型ソース／ドレイン領域３４
ａ、３４ｂの活性化のみを処理温度１０００℃、処理時
間２０秒の条件でのＲＴＡ処理を用いて行うことによ
り、ｎ+ 型ソース／ドレイン領域２８ａ、２８ｂ及びｐ
+ 型ソース／ドレイン領域３４ａ、３４ｂの双方におけ
る横方向への不純物拡散を抑制し、短チャネル効果によ
る閾値電圧Ｖth低下等を防止することができる。
【００５７】（第２の実施の形態）請求項３、４、又は
９に係る発明の第２の実施の形態を説明する。なお、第
２の実施の形態に係るＣ−ＭＯＳトランジスタの製造方
法を示す工程図は、上記図１〜図４と同様であるため、
以下の説明は便宜的に上記図１〜図４を参照して行う。
９に係る発明の第２の実施の形態を説明する。なお、第
２の実施の形態に係るＣ−ＭＯＳトランジスタの製造方
法を示す工程図は、上記図１〜図４と同様であるため、
以下の説明は便宜的に上記図１〜図４を参照して行う。
【００５８】上記第１の実施の形態の場合と同様にし
て、Ｓｉ単結晶基板１０表面のｎチャネルＭＯＳトラン
ジスタ形成予定領域及びｐチャネルＭＯＳトランジスタ
形成予定領域に、不純物濃度の低いｐ型ウェル１２及び
ｎ型ウェル１４をそれぞれ選択的に形成し、分離酸化膜
１６によりｐ型ウェル１２とｎ型ウェル１４とを素子分
離した後、ｐ型ウェル１２及びｎ型ウェル１４上にそれ
ぞれゲート酸化膜１８、２０を介してポリシリコン層か
らなるゲート電極２２、２４をそれぞれ形成する（図１
参照）。
て、Ｓｉ単結晶基板１０表面のｎチャネルＭＯＳトラン
ジスタ形成予定領域及びｐチャネルＭＯＳトランジスタ
形成予定領域に、不純物濃度の低いｐ型ウェル１２及び
ｎ型ウェル１４をそれぞれ選択的に形成し、分離酸化膜
１６によりｐ型ウェル１２とｎ型ウェル１４とを素子分
離した後、ｐ型ウェル１２及びｎ型ウェル１４上にそれ
ぞれゲート酸化膜１８、２０を介してポリシリコン層か
らなるゲート電極２２、２４をそれぞれ形成する（図１
参照）。
【００５９】次いで、全面にレジスト２６を塗布した
後、リソグラフィ技術を用いて、ｎチャネルＭＯＳトラ
ンジスタ形成予定領域であるｐ型ウェル１２上のみが開
口され、ｐチャネルＭＯＳトランジスタ形成予定領域で
あるｎ型ウェル１４上が覆われるようにパターニングす
る。続いて、このパターニングされたレジスト２６及び
ゲート電極２２をマスクとして、注入エネルギー５０ｋ
ｅＶ、注入ドーズ量６×１０15ｃｍ-2の条件によりＡｓ
+ イオン注入を行い、ｐ型ウェル１２表面にｎ+ 型ソー
ス・ドレイン領域２８ａ、２８ｂを形成する。そしてこ
れらｎ+ 型ソース・ドレイン領域２８ａ、２８ｂ間に挟
まれたｐ型ウェル１２表面がｎチャネル領域３０となる
（図２参照）。
後、リソグラフィ技術を用いて、ｎチャネルＭＯＳトラ
ンジスタ形成予定領域であるｐ型ウェル１２上のみが開
口され、ｐチャネルＭＯＳトランジスタ形成予定領域で
あるｎ型ウェル１４上が覆われるようにパターニングす
る。続いて、このパターニングされたレジスト２６及び
ゲート電極２２をマスクとして、注入エネルギー５０ｋ
ｅＶ、注入ドーズ量６×１０15ｃｍ-2の条件によりＡｓ
+ イオン注入を行い、ｐ型ウェル１２表面にｎ+ 型ソー
ス・ドレイン領域２８ａ、２８ｂを形成する。そしてこ
れらｎ+ 型ソース・ドレイン領域２８ａ、２８ｂ間に挟
まれたｐ型ウェル１２表面がｎチャネル領域３０となる
（図２参照）。
【００６０】次いで、レジスト２６を除去した後、処理
温度１０００℃、処理時間２０秒の条件でＲＴＡ処理を
行い、ｎ+ 型ソース・ドレイン領域２８ａ、２８ｂ内の
注入イオン種を活性化する。続いて、再び全面にレジス
ト３２を塗布した後、リソグラフィ技術を用いて、ｐチ
ャネルＭＯＳトランジスタ形成予定領域であるｎ型ウェ
ル１４上のみが開口され、ｎチャネルＭＯＳトランジス
タ形成予定領域であるｐ型ウェル１２上が覆われるよう
にパターニングする。続いて、このパターニングされた
レジスト３２及びゲート電極２２をマスクとして、注入
エネルギー３０ｋｅＶ、注入ドーズ量３×１０15ｃｍ-2
の条件によりＢＦ2 + イオン注入を行い、ｎ型ウェル１
４表面にｐ+ 型ソース・ドレイン領域３４ａ、３４ｂを
形成する。そしてこれらｐ+ 型ソース・ドレイン領域３
４ａ、３４ｂ間に挟まれたｎ型ウェル１４表面がｐチャ
ネル領域３６となる（図３参照）。
温度１０００℃、処理時間２０秒の条件でＲＴＡ処理を
行い、ｎ+ 型ソース・ドレイン領域２８ａ、２８ｂ内の
注入イオン種を活性化する。続いて、再び全面にレジス
ト３２を塗布した後、リソグラフィ技術を用いて、ｐチ
ャネルＭＯＳトランジスタ形成予定領域であるｎ型ウェ
ル１４上のみが開口され、ｎチャネルＭＯＳトランジス
タ形成予定領域であるｐ型ウェル１２上が覆われるよう
にパターニングする。続いて、このパターニングされた
レジスト３２及びゲート電極２２をマスクとして、注入
エネルギー３０ｋｅＶ、注入ドーズ量３×１０15ｃｍ-2
の条件によりＢＦ2 + イオン注入を行い、ｎ型ウェル１
４表面にｐ+ 型ソース・ドレイン領域３４ａ、３４ｂを
形成する。そしてこれらｐ+ 型ソース・ドレイン領域３
４ａ、３４ｂ間に挟まれたｎ型ウェル１４表面がｐチャ
ネル領域３６となる（図３参照）。
【００６１】次いで、レジスト３２を除去した後、処理
温度８５０℃、処理時間３０分の条件でＦＡ処理を行
い、ｐ+ 型ソース・ドレイン領域３４ａ、３４ｂ内の注
入イオン種を活性化する。次いで、通常の場合と同様の
工程により、全面に酸化膜３８を堆積し、その平坦化を
行った後、所定の位置にコンタクトホールを開口し、配
線技術によりｎ+型ソース・ドレイン領域２８ａ、２８
ｂに接続するソース電極４０及びドレイン電極４２を形
成すると共に、ｐ+ 型ソース・ドレイン領域３４ａ、３
４ｂに接続するソース電極４４及びドレイン電極４６を
形成する。こうして、ｎチャネルＭＯＳトランジスタ４
８とｐチャネルＭＯＳトランジスタ５０とを有するＣ−
ＭＯＳトランジスタを作製する（図４参照）。
温度８５０℃、処理時間３０分の条件でＦＡ処理を行
い、ｐ+ 型ソース・ドレイン領域３４ａ、３４ｂ内の注
入イオン種を活性化する。次いで、通常の場合と同様の
工程により、全面に酸化膜３８を堆積し、その平坦化を
行った後、所定の位置にコンタクトホールを開口し、配
線技術によりｎ+型ソース・ドレイン領域２８ａ、２８
ｂに接続するソース電極４０及びドレイン電極４２を形
成すると共に、ｐ+ 型ソース・ドレイン領域３４ａ、３
４ｂに接続するソース電極４４及びドレイン電極４６を
形成する。こうして、ｎチャネルＭＯＳトランジスタ４
８とｐチャネルＭＯＳトランジスタ５０とを有するＣ−
ＭＯＳトランジスタを作製する（図４参照）。
【００６２】このように第２の実施の形態によれば、Ａ
ｓ+ イオンを注入したｎ+ 型ソース／ドレイン領域２８
ａ、２８ｂの活性化を処理温度１０００℃、処理時間２
０秒の条件でのＲＴＡ処理と処理温度８５０℃、処理時
間２０分の条件でのＦＡ処理とを併用して行い、ＢＦ2
+ イオンを注入したｐ+ 型ソース／ドレイン領域３４
ａ、３４ｂの活性化を処理温度８５０℃、処理時間２０
分の条件でのＦＡ処理を用いて行うことにより、チャン
ネル領域の不純物分布の変化を防止するなど、アニール
処理による他工程への影響を抑制することができる。ま
た、Ａｓ+ イオンを注入したｎ+ 型ソース／ドレイン領
域をＲＴＡ処理のみによって活性化することにより生じ
る残留欠陥によるリーク電流の発生を防止することがで
きる。
ｓ+ イオンを注入したｎ+ 型ソース／ドレイン領域２８
ａ、２８ｂの活性化を処理温度１０００℃、処理時間２
０秒の条件でのＲＴＡ処理と処理温度８５０℃、処理時
間２０分の条件でのＦＡ処理とを併用して行い、ＢＦ2
+ イオンを注入したｐ+ 型ソース／ドレイン領域３４
ａ、３４ｂの活性化を処理温度８５０℃、処理時間２０
分の条件でのＦＡ処理を用いて行うことにより、チャン
ネル領域の不純物分布の変化を防止するなど、アニール
処理による他工程への影響を抑制することができる。ま
た、Ａｓ+ イオンを注入したｎ+ 型ソース／ドレイン領
域をＲＴＡ処理のみによって活性化することにより生じ
る残留欠陥によるリーク電流の発生を防止することがで
きる。
【００６３】（第３の実施の形態）請求項５、６、又は
１０に係る発明の第３の実施の形態を説明する。なお、
第３の実施の形態に係るＣ−ＭＯＳトランジスタの製造
方法を示す工程図は、上記図１〜図４と同様であるた
め、以下の説明は便宜的に上記図１を参照して行う。
１０に係る発明の第３の実施の形態を説明する。なお、
第３の実施の形態に係るＣ−ＭＯＳトランジスタの製造
方法を示す工程図は、上記図１〜図４と同様であるた
め、以下の説明は便宜的に上記図１を参照して行う。
【００６４】上記第１の実施の形態の場合と同様にし
て、Ｓｉ単結晶基板１０表面のｎチャネルＭＯＳトラン
ジスタ形成予定領域及びｐチャネルＭＯＳトランジスタ
形成予定領域に、不純物濃度の低いｐ型ウェル１２及び
ｎ型ウェル１４をそれぞれ選択的に形成し、分離酸化膜
１６によりｐ型ウェル１２とｎ型ウェル１４とを素子分
離した後、ｐ型ウェル１２及びｎ型ウェル１４上にそれ
ぞれゲート酸化膜１８、２０を介してポリシリコン層か
らなるゲート電極２２、２４をそれぞれ形成する（図１
参照）。
て、Ｓｉ単結晶基板１０表面のｎチャネルＭＯＳトラン
ジスタ形成予定領域及びｐチャネルＭＯＳトランジスタ
形成予定領域に、不純物濃度の低いｐ型ウェル１２及び
ｎ型ウェル１４をそれぞれ選択的に形成し、分離酸化膜
１６によりｐ型ウェル１２とｎ型ウェル１４とを素子分
離した後、ｐ型ウェル１２及びｎ型ウェル１４上にそれ
ぞれゲート酸化膜１８、２０を介してポリシリコン層か
らなるゲート電極２２、２４をそれぞれ形成する（図１
参照）。
【００６５】次いで、全面にレジスト２６を塗布した
後、リソグラフィ技術を用いて、ｎチャネルＭＯＳトラ
ンジスタ形成予定領域であるｐ型ウェル１２上のみが開
口され、ｐチャネルＭＯＳトランジスタ形成予定領域で
あるｎ型ウェル１４上が覆われるようにパターニングす
る。
後、リソグラフィ技術を用いて、ｎチャネルＭＯＳトラ
ンジスタ形成予定領域であるｐ型ウェル１２上のみが開
口され、ｐチャネルＭＯＳトランジスタ形成予定領域で
あるｎ型ウェル１４上が覆われるようにパターニングす
る。
【００６６】続いて、このパターニングされたレジスト
２６及びゲート電極２２をマスクとして、注入エネルギ
ー１０ｋｅＶ、注入ドーズ量３×１０15ｃｍ-2の条件に
よりＰ+ イオン注入を行い、ｐ型ウェル１２表面にｎ+
型ソース・ドレイン領域２８ａ、２８ｂを形成する。そ
してこれらｎ+ 型ソース・ドレイン領域２８ａ、２８ｂ
間に挟まれたｐ型ウェル１２表面がｎチャネル領域３０
となる（図２参照）。
２６及びゲート電極２２をマスクとして、注入エネルギ
ー１０ｋｅＶ、注入ドーズ量３×１０15ｃｍ-2の条件に
よりＰ+ イオン注入を行い、ｐ型ウェル１２表面にｎ+
型ソース・ドレイン領域２８ａ、２８ｂを形成する。そ
してこれらｎ+ 型ソース・ドレイン領域２８ａ、２８ｂ
間に挟まれたｐ型ウェル１２表面がｎチャネル領域３０
となる（図２参照）。
【００６７】次いで、レジスト２６を除去した後、再び
全面にレジスト３２を塗布し、更にリソグラフィ技術を
用いて、ｐチャネルＭＯＳトランジスタ形成予定領域で
あるｎ型ウェル１４上のみが開口され、ｎチャネルＭＯ
Ｓトランジスタ形成予定領域であるｐ型ウェル１２上が
覆われるようにパターニングする。続いて、このパター
ニングされたレジスト３２及びゲート電極２２をマスク
として、注入エネルギー３０ｋｅＶ、注入ドーズ量３×
１０15ｃｍ-2の条件によりＢＦ2 + イオン注入を行い、
ｎ型ウェル１４表面にｐ+ 型ソース・ドレイン領域３４
ａ、３４ｂを形成する。そしてこれらｐ+ 型ソース・ド
レイン領域３４ａ、３４ｂ間に挟まれたｎ型ウェル１４
表面がｐチャネル領域３６となる（図３参照）。
全面にレジスト３２を塗布し、更にリソグラフィ技術を
用いて、ｐチャネルＭＯＳトランジスタ形成予定領域で
あるｎ型ウェル１４上のみが開口され、ｎチャネルＭＯ
Ｓトランジスタ形成予定領域であるｐ型ウェル１２上が
覆われるようにパターニングする。続いて、このパター
ニングされたレジスト３２及びゲート電極２２をマスク
として、注入エネルギー３０ｋｅＶ、注入ドーズ量３×
１０15ｃｍ-2の条件によりＢＦ2 + イオン注入を行い、
ｎ型ウェル１４表面にｐ+ 型ソース・ドレイン領域３４
ａ、３４ｂを形成する。そしてこれらｐ+ 型ソース・ド
レイン領域３４ａ、３４ｂ間に挟まれたｎ型ウェル１４
表面がｐチャネル領域３６となる（図３参照）。
【００６８】次いで、レジスト３２を除去した後、処理
温度１０００℃、処理時間２０秒の条件でＲＴＡ処理を
行い、ｎ+ 型ソース・ドレイン領域２８ａ、２８ｂ内の
注入イオン種及びｐ+ 型ソース・ドレイン領域３４ａ、
３４ｂ内の注入イオン種を活性化する。次いで、通常の
場合と同様の工程により、全面に酸化膜３８を堆積し、
その平坦化を行った後、所定の位置にコンタクトホール
を開口し、配線技術によりｎ+型ソース・ドレイン領域
２８ａ、２８ｂに接続するソース電極４０及びドレイン
電極４２を形成すると共に、ｐ+ 型ソース・ドレイン領
域３４ａ、３４ｂに接続するソース電極４４及びドレイ
ン電極４６を形成する。こうして、ｎチャネルＭＯＳト
ランジスタ４８とｐチャネルＭＯＳトランジスタ５０と
を有するＣ−ＭＯＳトランジスタを作製する（図４参
照）。
温度１０００℃、処理時間２０秒の条件でＲＴＡ処理を
行い、ｎ+ 型ソース・ドレイン領域２８ａ、２８ｂ内の
注入イオン種及びｐ+ 型ソース・ドレイン領域３４ａ、
３４ｂ内の注入イオン種を活性化する。次いで、通常の
場合と同様の工程により、全面に酸化膜３８を堆積し、
その平坦化を行った後、所定の位置にコンタクトホール
を開口し、配線技術によりｎ+型ソース・ドレイン領域
２８ａ、２８ｂに接続するソース電極４０及びドレイン
電極４２を形成すると共に、ｐ+ 型ソース・ドレイン領
域３４ａ、３４ｂに接続するソース電極４４及びドレイ
ン電極４６を形成する。こうして、ｎチャネルＭＯＳト
ランジスタ４８とｐチャネルＭＯＳトランジスタ５０と
を有するＣ−ＭＯＳトランジスタを作製する（図４参
照）。
【００６９】このように第３の実施の形態によれば、Ｐ
+ イオンを注入したｎ+ 型ソース／ドレイン領域２８
ａ、２８ｂの活性化とＢＦ2 + イオンを注入したｐ+ 型
ソース／ドレイン領域３４ａ、３４ｂの活性化とを処理
温度１０００℃、処理時間２０秒の条件でのＲＴＡ処理
を用いて同時に行うことにより、チャンネル領域の不純
物分布の変化や短チャンネル効果の発生を防止するな
ど、アニール処理による他工程への影響を抑制すること
ができる。また、ｎ+ 型ソース／ドレイン領域２８ａ、
２８ｂへの注入イオンをＰ+ イオンとすることにより、
ＲＴＡ処理のみによる活性化であっても、残留欠陥によ
るリーク電流の発生を防止することができる。更に、ｎ
+ 型ソース／ドレイン領域２８ａ、２８ｂ及びｐ+ 型ソ
ース／ドレイン領域３４ａ、３４ｂの双方の活性化を同
時に１回のＲＴＡ処理で達成することにができるため、
工程数を減少させて製造に要する時間を短縮することが
できる。
+ イオンを注入したｎ+ 型ソース／ドレイン領域２８
ａ、２８ｂの活性化とＢＦ2 + イオンを注入したｐ+ 型
ソース／ドレイン領域３４ａ、３４ｂの活性化とを処理
温度１０００℃、処理時間２０秒の条件でのＲＴＡ処理
を用いて同時に行うことにより、チャンネル領域の不純
物分布の変化や短チャンネル効果の発生を防止するな
ど、アニール処理による他工程への影響を抑制すること
ができる。また、ｎ+ 型ソース／ドレイン領域２８ａ、
２８ｂへの注入イオンをＰ+ イオンとすることにより、
ＲＴＡ処理のみによる活性化であっても、残留欠陥によ
るリーク電流の発生を防止することができる。更に、ｎ
+ 型ソース／ドレイン領域２８ａ、２８ｂ及びｐ+ 型ソ
ース／ドレイン領域３４ａ、３４ｂの双方の活性化を同
時に１回のＲＴＡ処理で達成することにができるため、
工程数を減少させて製造に要する時間を短縮することが
できる。
【００７０】（第４の実施の形態）請求項７、８、又は
１０に係る発明の第４の実施の形態を説明する。なお、
第４の実施の形態に係るＣ−ＭＯＳトランジスタの製造
方法を示す工程図は、上記図１〜図４と同様であるた
め、以下の説明は便宜的に上記図１〜図４を参照して行
う。
１０に係る発明の第４の実施の形態を説明する。なお、
第４の実施の形態に係るＣ−ＭＯＳトランジスタの製造
方法を示す工程図は、上記図１〜図４と同様であるた
め、以下の説明は便宜的に上記図１〜図４を参照して行
う。
【００７１】上記第１の実施の形態の場合と同様にし
て、Ｓｉ単結晶基板１０表面のｎチャネルＭＯＳトラン
ジスタ形成予定領域及びｐチャネルＭＯＳトランジスタ
形成予定領域に、不純物濃度の低いｐ型ウェル１２及び
ｎ型ウェル１４をそれぞれ選択的に形成し、分離酸化膜
１６によりｐ型ウェル１２とｎ型ウェル１４とを素子分
離した後、ｐ型ウェル１２及びｎ型ウェル１４上にそれ
ぞれゲート酸化膜１８、２０を介してポリシリコン層か
らなるゲート電極２２、２４をそれぞれ形成する（図１
参照）。
て、Ｓｉ単結晶基板１０表面のｎチャネルＭＯＳトラン
ジスタ形成予定領域及びｐチャネルＭＯＳトランジスタ
形成予定領域に、不純物濃度の低いｐ型ウェル１２及び
ｎ型ウェル１４をそれぞれ選択的に形成し、分離酸化膜
１６によりｐ型ウェル１２とｎ型ウェル１４とを素子分
離した後、ｐ型ウェル１２及びｎ型ウェル１４上にそれ
ぞれゲート酸化膜１８、２０を介してポリシリコン層か
らなるゲート電極２２、２４をそれぞれ形成する（図１
参照）。
【００７２】次いで、全面にレジスト２６を塗布した
後、リソグラフィ技術を用いて、ｎチャネルＭＯＳトラ
ンジスタ形成予定領域であるｐ型ウェル１２上のみが開
口され、ｐチャネルＭＯＳトランジスタ形成予定領域で
あるｎ型ウェル１４上が覆われるようにパターニングす
る。続いて、このパターニングされたレジスト２６及び
ゲート電極２２をマスクとして、注入エネルギー１０ｋ
ｅＶ、注入ドーズ量３×１０15ｃｍ-2の条件によりＰ+
イオン注入を行い、ｐ型ウェル１２表面にｎ+ 型ソース
・ドレイン領域２８ａ、２８ｂを形成する。そしてこれ
らｎ+ 型ソース・ドレイン領域２８ａ、２８ｂ間に挟ま
れたｐ型ウェル１２表面がｎチャネル領域３０となる
（図２参照）。
後、リソグラフィ技術を用いて、ｎチャネルＭＯＳトラ
ンジスタ形成予定領域であるｐ型ウェル１２上のみが開
口され、ｐチャネルＭＯＳトランジスタ形成予定領域で
あるｎ型ウェル１４上が覆われるようにパターニングす
る。続いて、このパターニングされたレジスト２６及び
ゲート電極２２をマスクとして、注入エネルギー１０ｋ
ｅＶ、注入ドーズ量３×１０15ｃｍ-2の条件によりＰ+
イオン注入を行い、ｐ型ウェル１２表面にｎ+ 型ソース
・ドレイン領域２８ａ、２８ｂを形成する。そしてこれ
らｎ+ 型ソース・ドレイン領域２８ａ、２８ｂ間に挟ま
れたｐ型ウェル１２表面がｎチャネル領域３０となる
（図２参照）。
【００７３】次いで、レジスト２６を除去した後、再び
全面にレジスト３２を塗布し、更にリソグラフィ技術を
用いて、ｐチャネルＭＯＳトランジスタ形成予定領域で
あるｎ型ウェル１４上のみが開口され、ｎチャネルＭＯ
Ｓトランジスタ形成予定領域であるｐ型ウェル１２上が
覆われるようにパターニングする。続いて、このパター
ニングされたレジスト３２及びゲート電極２２をマスク
として、注入エネルギー３０ｋｅＶ、注入ドーズ量３×
１０15ｃｍ-2の条件によりＢＦ2 + イオン注入を行い、
ｎ型ウェル１４表面にｐ+ 型ソース・ドレイン領域３４
ａ、３４ｂを形成する。そしてこれらｐ+ 型ソース・ド
レイン領域３４ａ、３４ｂ間に挟まれたｎ型ウェル１４
表面がｐチャネル領域３６となる（図３参照）。
全面にレジスト３２を塗布し、更にリソグラフィ技術を
用いて、ｐチャネルＭＯＳトランジスタ形成予定領域で
あるｎ型ウェル１４上のみが開口され、ｎチャネルＭＯ
Ｓトランジスタ形成予定領域であるｐ型ウェル１２上が
覆われるようにパターニングする。続いて、このパター
ニングされたレジスト３２及びゲート電極２２をマスク
として、注入エネルギー３０ｋｅＶ、注入ドーズ量３×
１０15ｃｍ-2の条件によりＢＦ2 + イオン注入を行い、
ｎ型ウェル１４表面にｐ+ 型ソース・ドレイン領域３４
ａ、３４ｂを形成する。そしてこれらｐ+ 型ソース・ド
レイン領域３４ａ、３４ｂ間に挟まれたｎ型ウェル１４
表面がｐチャネル領域３６となる（図３参照）。
【００７４】次いで、レジスト３２を除去した後、処理
温度８００℃、処理時間３０分の条件でのＦＡ処理を行
い、ｎ+ 型ソース・ドレイン領域２８ａ、２８ｂ内の注
入イオン種及びｐ+ 型ソース・ドレイン領域３４ａ、３
４ｂ内の注入イオン種を活性化する。次いで、通常の場
合と同様の工程により、全面に酸化膜３８を堆積し、そ
の平坦化を行った後、所定の位置にコンタクトホールを
開口し、配線技術によりｎ+型ソース・ドレイン領域２
８ａ、２８ｂに接続するソース電極４０及びドレイン電
極４２を形成すると共に、ｐ+ 型ソース・ドレイン領域
３４ａ、３４ｂに接続するソース電極４４及びドレイン
電極４６を形成する。こうして、ｎチャネルＭＯＳトラ
ンジスタ４８とｐチャネルＭＯＳトランジスタ５０とを
有するＣ−ＭＯＳトランジスタを作製する（図４参
照）。
温度８００℃、処理時間３０分の条件でのＦＡ処理を行
い、ｎ+ 型ソース・ドレイン領域２８ａ、２８ｂ内の注
入イオン種及びｐ+ 型ソース・ドレイン領域３４ａ、３
４ｂ内の注入イオン種を活性化する。次いで、通常の場
合と同様の工程により、全面に酸化膜３８を堆積し、そ
の平坦化を行った後、所定の位置にコンタクトホールを
開口し、配線技術によりｎ+型ソース・ドレイン領域２
８ａ、２８ｂに接続するソース電極４０及びドレイン電
極４２を形成すると共に、ｐ+ 型ソース・ドレイン領域
３４ａ、３４ｂに接続するソース電極４４及びドレイン
電極４６を形成する。こうして、ｎチャネルＭＯＳトラ
ンジスタ４８とｐチャネルＭＯＳトランジスタ５０とを
有するＣ−ＭＯＳトランジスタを作製する（図４参
照）。
【００７５】このように第４の実施の形態によれば、Ｐ
+ イオンを注入したｎ+ 型ソース／ドレイン領域２８
ａ、２８ｂの活性化とＢＦ2 + イオンを注入したｐ+ 型
ソース／ドレイン領域３４ａ、３４ｂの活性化とを処理
温度８００℃、処理時間２０分の条件でのＦＡ処理を用
いて同時に行うことにより、チャンネル領域の不純物分
布の変化や短チャンネル効果の発生を防止するなど、ア
ニール処理による他工程への影響を抑制することができ
る。
+ イオンを注入したｎ+ 型ソース／ドレイン領域２８
ａ、２８ｂの活性化とＢＦ2 + イオンを注入したｐ+ 型
ソース／ドレイン領域３４ａ、３４ｂの活性化とを処理
温度８００℃、処理時間２０分の条件でのＦＡ処理を用
いて同時に行うことにより、チャンネル領域の不純物分
布の変化や短チャンネル効果の発生を防止するなど、ア
ニール処理による他工程への影響を抑制することができ
る。
【００７６】また、従来のＦＡ処理を用いる手法のた
め、ＲＴＡ処理を新たに採用する必要がない。更に、ｎ
+ 型ソース／ドレイン領域２８ａ、２８ｂ及びｐ+ 型ソ
ース／ドレイン領域３４ａ、３４ｂの双方の活性化を同
時に１回のＦＡ処理で達成することにができるため、工
程数を減少させて製造に要する時間を短縮することがで
きる。
め、ＲＴＡ処理を新たに採用する必要がない。更に、ｎ
+ 型ソース／ドレイン領域２８ａ、２８ｂ及びｐ+ 型ソ
ース／ドレイン領域３４ａ、３４ｂの双方の活性化を同
時に１回のＦＡ処理で達成することにができるため、工
程数を減少させて製造に要する時間を短縮することがで
きる。
【００７７】（第５の実施の形態）請求項１１又は１２
に係る発明の第５の実施の形態を、図５〜図９を用いて
説明する。ここで、図５〜図９は第５の実施の形態に係
るＣ−ＭＯＳトランジスタの製造方法を示す工程図であ
る。
に係る発明の第５の実施の形態を、図５〜図９を用いて
説明する。ここで、図５〜図９は第５の実施の形態に係
るＣ−ＭＯＳトランジスタの製造方法を示す工程図であ
る。
【００７８】Ｓｉ単結晶基板１０表面のｎチャネルＭＯ
Ｓトランジスタ形成予定領域及びｐチャネルＭＯＳトラ
ンジスタ形成予定領域に、不純物濃度の低いｐ型ウェル
１２及びｎ型ウェル１４をそれぞれ選択的に形成する。
そしてＬＯＣＯＳ法を用いて、Ｓｉ単結晶基板１０上に
分離酸化膜１６を形成し、ｐ型ウェル１２とｎ型ウェル
１４とを素子分離する。続いて、ｐ型ウェル１２及びｎ
型ウェル１４上に、それぞれゲート酸化膜１８、２０を
介して、厚さ２００μｍのポリシリコン層５０、５２を
それぞれ形成する（図５参照）。
Ｓトランジスタ形成予定領域及びｐチャネルＭＯＳトラ
ンジスタ形成予定領域に、不純物濃度の低いｐ型ウェル
１２及びｎ型ウェル１４をそれぞれ選択的に形成する。
そしてＬＯＣＯＳ法を用いて、Ｓｉ単結晶基板１０上に
分離酸化膜１６を形成し、ｐ型ウェル１２とｎ型ウェル
１４とを素子分離する。続いて、ｐ型ウェル１２及びｎ
型ウェル１４上に、それぞれゲート酸化膜１８、２０を
介して、厚さ２００μｍのポリシリコン層５０、５２を
それぞれ形成する（図５参照）。
【００７９】次いで、全面にレジスト５４を塗布した
後、リソグラフィ技術を用いて、ｐチャネルＭＯＳトラ
ンジスタ形成予定領域のポリシリコン層５２のみが露出
され、ｎチャネルＭＯＳトランジスタ形成予定領域のポ
リシリコン層５０が覆われるようにパターニングする。
続いて、このパターニングされたレジスト５４をマスク
として、注入エネルギー１０ｋｅＶ、注入ドーズ量３×
１０15ｃｍ-2の条件により、ポリシリコン層５２へのＢ
+ イオン注入を行う（図６参照）。
後、リソグラフィ技術を用いて、ｐチャネルＭＯＳトラ
ンジスタ形成予定領域のポリシリコン層５２のみが露出
され、ｎチャネルＭＯＳトランジスタ形成予定領域のポ
リシリコン層５０が覆われるようにパターニングする。
続いて、このパターニングされたレジスト５４をマスク
として、注入エネルギー１０ｋｅＶ、注入ドーズ量３×
１０15ｃｍ-2の条件により、ポリシリコン層５２へのＢ
+ イオン注入を行う（図６参照）。
【００８０】次いで、レジスト５４を除去した後、再び
全面にレジスト５６を塗布し、更にリソグラフィ技術を
用いて、ｎチャネルＭＯＳトランジスタ形成予定領域の
ポリシリコン層５０のみが露出され、ｐチャネルＭＯＳ
トランジスタ形成予定領域のポリシリコン層５２が覆わ
れるようにパターニングする。続いて、このパターニン
グされたレジスト５６をマスクとして、注入エネルギー
２０ｋｅＶ、注入ドーズ量３×１０15ｃｍ-2の条件によ
り、ポリシリコン層５０へのＰ+ イオン注入を行う（図
７参照）。
全面にレジスト５６を塗布し、更にリソグラフィ技術を
用いて、ｎチャネルＭＯＳトランジスタ形成予定領域の
ポリシリコン層５０のみが露出され、ｐチャネルＭＯＳ
トランジスタ形成予定領域のポリシリコン層５２が覆わ
れるようにパターニングする。続いて、このパターニン
グされたレジスト５６をマスクとして、注入エネルギー
２０ｋｅＶ、注入ドーズ量３×１０15ｃｍ-2の条件によ
り、ポリシリコン層５０へのＰ+ イオン注入を行う（図
７参照）。
【００８１】次いで、レジスト５６を除去した後、ポリ
シリコン層５０、５２上に、それぞれ厚さ１０μｍのＷ
（タングステン）層を形成する。そしてシリサイド化を
行い、それぞれＷＳｉ2 （タングステンシリサイド）層
５８、６０とする。続いて、積層したＷＳｉ2 層５８及
びポリシリコン層５０とＷＳｉ2 層６０及びポリシリコ
ン層５２とをそれぞれパターニングする。こうして、ｎ
チャネルＭＯＳトランジスタ形成予定領域のｐ型ウェル
１２上に、ゲート酸化膜１８を介して、ＷＳｉ2 層５８
及びポリシリコン層５０が積層されたゲート電極６２を
形成すると共に、ｐチャネルＭＯＳトランジスタ形成予
定領域のｎ型ウェル１４上に、ゲート酸化膜２０を介し
て、ＷＳｉ2 層６０及びポリシリコン層５２が積層され
たゲート電極６４を形成する（図８参照）。
シリコン層５０、５２上に、それぞれ厚さ１０μｍのＷ
（タングステン）層を形成する。そしてシリサイド化を
行い、それぞれＷＳｉ2 （タングステンシリサイド）層
５８、６０とする。続いて、積層したＷＳｉ2 層５８及
びポリシリコン層５０とＷＳｉ2 層６０及びポリシリコ
ン層５２とをそれぞれパターニングする。こうして、ｎ
チャネルＭＯＳトランジスタ形成予定領域のｐ型ウェル
１２上に、ゲート酸化膜１８を介して、ＷＳｉ2 層５８
及びポリシリコン層５０が積層されたゲート電極６２を
形成すると共に、ｐチャネルＭＯＳトランジスタ形成予
定領域のｎ型ウェル１４上に、ゲート酸化膜２０を介し
て、ＷＳｉ2 層６０及びポリシリコン層５２が積層され
たゲート電極６４を形成する（図８参照）。
【００８２】次いで、上記第２の実施の形態の場合と同
様にして、ｎチャネルＭＯＳトランジスタ形成予定領域
に、注入エネルギー５０ｋｅＶ、注入ドーズ量６×１０
15ｃｍ-2の条件により、Ａｓ+ イオンの選択的な注入を
行い、ｐ型ウェル１２表面にｎ+ 型ソース・ドレイン領
域２８ａ、２８ｂを形成する。そしてこれらｎ+ 型ソー
ス・ドレイン領域２８ａ、２８ｂ間に挟まれたｐ型ウェ
ル１２表面がｎチャネル領域３０となる。
様にして、ｎチャネルＭＯＳトランジスタ形成予定領域
に、注入エネルギー５０ｋｅＶ、注入ドーズ量６×１０
15ｃｍ-2の条件により、Ａｓ+ イオンの選択的な注入を
行い、ｐ型ウェル１２表面にｎ+ 型ソース・ドレイン領
域２８ａ、２８ｂを形成する。そしてこれらｎ+ 型ソー
ス・ドレイン領域２８ａ、２８ｂ間に挟まれたｐ型ウェ
ル１２表面がｎチャネル領域３０となる。
【００８３】続いて、処理温度１０００℃、処理時間２
０秒の条件でＲＴＡ処理を行い、ｎ+ 型ソース・ドレイ
ン領域２８ａ、２８ｂ内の注入イオン種を活性化する。
続いて、ｐチャネルＭＯＳトランジスタ形成予定領域
に、注入エネルギー３０ｋｅＶ、注入ドーズ量３×１０
15ｃｍ-2の条件により、ＢＦ2 + イオンの選択的な注入
を行い、ｎ型ウェル１４表面にｐ+ 型ソース・ドレイン
領域３４ａ、３４ｂを形成する。そしてｐ+ 型ソース・
ドレイン領域３４ａ、３４ｂ間に挟まれたｎ型ウェル１
４表面がｐチャネル領域３６となる。
０秒の条件でＲＴＡ処理を行い、ｎ+ 型ソース・ドレイ
ン領域２８ａ、２８ｂ内の注入イオン種を活性化する。
続いて、ｐチャネルＭＯＳトランジスタ形成予定領域
に、注入エネルギー３０ｋｅＶ、注入ドーズ量３×１０
15ｃｍ-2の条件により、ＢＦ2 + イオンの選択的な注入
を行い、ｎ型ウェル１４表面にｐ+ 型ソース・ドレイン
領域３４ａ、３４ｂを形成する。そしてｐ+ 型ソース・
ドレイン領域３４ａ、３４ｂ間に挟まれたｎ型ウェル１
４表面がｐチャネル領域３６となる。
【００８４】続いて、処理温度８５０℃、処理時間３０
分の条件でＦＡ処理を行い、ｐ+ 型ソース・ドレイン領
域３４ａ、３４ｂ内の注入イオン種を活性化する。続い
て、通常の場合と同様の工程により、全面に酸化膜３８
を堆積し、その平坦化を行い、所定の位置にコンタクト
ホールを開口し、配線技術によりｎ+ 型ソース・ドレイ
ン領域２８ａ、２８ｂに接続するソース電極４０及びド
レイン電極４２を形成すると共に、ｐ+ 型ソース・ドレ
イン領域３４ａ、３４ｂに接続するソース電極４４及び
ドレイン電極４６を形成する。こうして、ｎチャネルＭ
ＯＳトランジスタ４８とｐチャネルＭＯＳトランジスタ
５０とを有するＣ−ＭＯＳトランジスタを作製する（図
９参照）。
分の条件でＦＡ処理を行い、ｐ+ 型ソース・ドレイン領
域３４ａ、３４ｂ内の注入イオン種を活性化する。続い
て、通常の場合と同様の工程により、全面に酸化膜３８
を堆積し、その平坦化を行い、所定の位置にコンタクト
ホールを開口し、配線技術によりｎ+ 型ソース・ドレイ
ン領域２８ａ、２８ｂに接続するソース電極４０及びド
レイン電極４２を形成すると共に、ｐ+ 型ソース・ドレ
イン領域３４ａ、３４ｂに接続するソース電極４４及び
ドレイン電極４６を形成する。こうして、ｎチャネルＭ
ＯＳトランジスタ４８とｐチャネルＭＯＳトランジスタ
５０とを有するＣ−ＭＯＳトランジスタを作製する（図
９参照）。
【００８５】このように第５の実施の形態によれば、不
純物イオンの注入とその活性化に上記第２の実施の形態
を利用しているため、上記第２の実施の形態の場合と同
様の効果を奏することができる。従って、チャンネル領
域の不純物分布の変化やポリサイド相互拡散の発生など
のアニール処理による特性変化を抑えたデュアルゲート
型Ｃ−ＭＯＳトランジスタを実現することができる。
純物イオンの注入とその活性化に上記第２の実施の形態
を利用しているため、上記第２の実施の形態の場合と同
様の効果を奏することができる。従って、チャンネル領
域の不純物分布の変化やポリサイド相互拡散の発生など
のアニール処理による特性変化を抑えたデュアルゲート
型Ｃ−ＭＯＳトランジスタを実現することができる。
【００８６】（第６の実施の形態）請求項１１又は１２
に係る発明の第６の実施の形態を説明する。なお、第６
の実施の形態に係るＣ−ＭＯＳトランジスタの製造方法
を示す工程図は、上記図５〜図９と同様であるため、以
下の説明は便宜的に上記図５〜図９を参照して行う。
に係る発明の第６の実施の形態を説明する。なお、第６
の実施の形態に係るＣ−ＭＯＳトランジスタの製造方法
を示す工程図は、上記図５〜図９と同様であるため、以
下の説明は便宜的に上記図５〜図９を参照して行う。
【００８７】上記第５の実施の形態の場合と同様にし
て、Ｓｉ単結晶基板１０表面のｎチャネルＭＯＳトラン
ジスタ形成予定領域及びｐチャネルＭＯＳトランジスタ
形成予定領域に、不純物濃度の低いｐ型ウェル１２及び
ｎ型ウェル１４をそれぞれ選択的に形成し、分離酸化膜
１６によりｐ型ウェル１２とｎ型ウェル１４とを素子分
離した後、ｐ型ウェル１２及びｎ型ウェル１４上にそれ
ぞれゲート酸化膜１８、２０を介して、厚さ２００μｍ
のポリシリコン層５０、５２をそれぞれ形成する（図５
参照）。
て、Ｓｉ単結晶基板１０表面のｎチャネルＭＯＳトラン
ジスタ形成予定領域及びｐチャネルＭＯＳトランジスタ
形成予定領域に、不純物濃度の低いｐ型ウェル１２及び
ｎ型ウェル１４をそれぞれ選択的に形成し、分離酸化膜
１６によりｐ型ウェル１２とｎ型ウェル１４とを素子分
離した後、ｐ型ウェル１２及びｎ型ウェル１４上にそれ
ぞれゲート酸化膜１８、２０を介して、厚さ２００μｍ
のポリシリコン層５０、５２をそれぞれ形成する（図５
参照）。
【００８８】次いで、ｐチャネルＭＯＳトランジスタ形
成予定領域のポリシリコン層５２のみが露出されるよう
にパターニングされたレジスト５４をマスクとして、注
入エネルギー１０ｋｅＶ、注入ドーズ量３×１０15ｃｍ
-2の条件により、ポリシリコン層５２へのＢ+ イオン注
入を行う（図６参照）。
成予定領域のポリシリコン層５２のみが露出されるよう
にパターニングされたレジスト５４をマスクとして、注
入エネルギー１０ｋｅＶ、注入ドーズ量３×１０15ｃｍ
-2の条件により、ポリシリコン層５２へのＢ+ イオン注
入を行う（図６参照）。
【００８９】次いで、ｎチャネルＭＯＳトランジスタ形
成予定領域のポリシリコン層５０のみが露出されるよう
にパターニングされたレジスト５６をマスクとして、注
入エネルギー２０ｋｅＶ、注入ドーズ量３×１０15ｃｍ
-2の条件により、ポリシリコン層５０へのＰ+ イオン注
入を行う（図７参照）。
成予定領域のポリシリコン層５０のみが露出されるよう
にパターニングされたレジスト５６をマスクとして、注
入エネルギー２０ｋｅＶ、注入ドーズ量３×１０15ｃｍ
-2の条件により、ポリシリコン層５０へのＰ+ イオン注
入を行う（図７参照）。
【００９０】次いで、ポリシリコン層５０、５２上に、
それぞれ厚さ１０μｍのＷ層を形成し、シリサイド化を
行い、それぞれＷＳｉ2 層５８、６０とした後、パター
ニングを行う。こうして、ｎチャネルＭＯＳトランジス
タ形成予定領域のｐ型ウェル１２上に、ゲート酸化膜１
８を介して、ＷＳｉ2 層５８及びポリシリコン層５０が
積層されたゲート電極６２を形成すると共に、ｐチャネ
ルＭＯＳトランジスタ形成予定領域のｎ型ウェル１４上
に、ゲート酸化膜２０を介して、ＷＳｉ2 層６０及びポ
リシリコン層５２が積層されたゲート電極６４を形成す
る（図８参照）。
それぞれ厚さ１０μｍのＷ層を形成し、シリサイド化を
行い、それぞれＷＳｉ2 層５８、６０とした後、パター
ニングを行う。こうして、ｎチャネルＭＯＳトランジス
タ形成予定領域のｐ型ウェル１２上に、ゲート酸化膜１
８を介して、ＷＳｉ2 層５８及びポリシリコン層５０が
積層されたゲート電極６２を形成すると共に、ｐチャネ
ルＭＯＳトランジスタ形成予定領域のｎ型ウェル１４上
に、ゲート酸化膜２０を介して、ＷＳｉ2 層６０及びポ
リシリコン層５２が積層されたゲート電極６４を形成す
る（図８参照）。
【００９１】次いで、上記第３の実施の形態の場合と同
様にして、ｎチャネルＭＯＳトランジスタ形成予定領域
に、注入エネルギー５０ｋｅＶ、注入ドーズ量６×１０
15ｃｍ-2の条件により、Ａｓ+ イオンの選択的な注入を
行い、ｐ型ウェル１２表面にｎ+ 型ソース・ドレイン領
域２８ａ、２８ｂを形成する。そしてこれらｎ+ 型ソー
ス・ドレイン領域２８ａ、２８ｂ間に挟まれたｐ型ウェ
ル１２表面がｎチャネル領域３０となる。
様にして、ｎチャネルＭＯＳトランジスタ形成予定領域
に、注入エネルギー５０ｋｅＶ、注入ドーズ量６×１０
15ｃｍ-2の条件により、Ａｓ+ イオンの選択的な注入を
行い、ｐ型ウェル１２表面にｎ+ 型ソース・ドレイン領
域２８ａ、２８ｂを形成する。そしてこれらｎ+ 型ソー
ス・ドレイン領域２８ａ、２８ｂ間に挟まれたｐ型ウェ
ル１２表面がｎチャネル領域３０となる。
【００９２】続いて、ｐチャネルＭＯＳトランジスタ形
成予定領域に、注入エネルギー３０ｋｅＶ、注入ドーズ
量３×１０15ｃｍ-2の条件により、ＢＦ2 + イオンの選
択的な注入を行い、ｎ型ウェル１４表面にｐ+ 型ソース
・ドレイン領域３４ａ、３４ｂを形成する。そしてｐ+
型ソース・ドレイン領域３４ａ、３４ｂ間に挟まれたｎ
型ウェル１４表面がｐチャネル領域３６となる（図７参
照）。
成予定領域に、注入エネルギー３０ｋｅＶ、注入ドーズ
量３×１０15ｃｍ-2の条件により、ＢＦ2 + イオンの選
択的な注入を行い、ｎ型ウェル１４表面にｐ+ 型ソース
・ドレイン領域３４ａ、３４ｂを形成する。そしてｐ+
型ソース・ドレイン領域３４ａ、３４ｂ間に挟まれたｎ
型ウェル１４表面がｐチャネル領域３６となる（図７参
照）。
【００９３】続いて、処理温度１０００℃、処理時間２
０秒の条件でＲＴＡ処理を行い、ｎ + 型ソース・ドレイ
ン領域２８ａ、２８ｂ内の注入イオン種及びｐ+ 型ソー
ス・ドレイン領域３４ａ、３４ｂ内の注入イオン種を活
性化する。続いて、通常の場合と同様の工程により、全
面に酸化膜３８を堆積し、その平坦化を行い、所定の位
置にコンタクトホールを開口し、配線技術によりｎ+ 型
ソース・ドレイン領域２８ａ、２８ｂに接続するソース
電極４０及びドレイン電極４２を形成すると共に、ｐ+
型ソース・ドレイン領域３４ａ、３４ｂに接続するソー
ス電極４４及びドレイン電極４６を形成する。こうし
て、ｎチャネルＭＯＳトランジスタ４８とｐチャネルＭ
ＯＳトランジスタ５０とを有するＣ−ＭＯＳトランジス
タを作製する（図９参照）。
０秒の条件でＲＴＡ処理を行い、ｎ + 型ソース・ドレイ
ン領域２８ａ、２８ｂ内の注入イオン種及びｐ+ 型ソー
ス・ドレイン領域３４ａ、３４ｂ内の注入イオン種を活
性化する。続いて、通常の場合と同様の工程により、全
面に酸化膜３８を堆積し、その平坦化を行い、所定の位
置にコンタクトホールを開口し、配線技術によりｎ+ 型
ソース・ドレイン領域２８ａ、２８ｂに接続するソース
電極４０及びドレイン電極４２を形成すると共に、ｐ+
型ソース・ドレイン領域３４ａ、３４ｂに接続するソー
ス電極４４及びドレイン電極４６を形成する。こうし
て、ｎチャネルＭＯＳトランジスタ４８とｐチャネルＭ
ＯＳトランジスタ５０とを有するＣ−ＭＯＳトランジス
タを作製する（図９参照）。
【００９４】このように第６の実施の形態によれば、不
純物イオンの注入とその活性化に上記第３の実施の形態
を利用しているため、上記第３の実施の形態の場合と同
様の効果を奏することができる。従って、チャンネル領
域の不純物分布の変化やポリサイド相互拡散の発生など
のアニール処理による特性変化を抑えたデュアルゲート
型Ｃ−ＭＯＳトランジスタをより少ない工程数で実現す
ることができる。
純物イオンの注入とその活性化に上記第３の実施の形態
を利用しているため、上記第３の実施の形態の場合と同
様の効果を奏することができる。従って、チャンネル領
域の不純物分布の変化やポリサイド相互拡散の発生など
のアニール処理による特性変化を抑えたデュアルゲート
型Ｃ−ＭＯＳトランジスタをより少ない工程数で実現す
ることができる。
【００９５】（第７の実施の形態）請求項１１又は１２
に係る発明の第７の実施の形態を説明する。なお、第７
の実施の形態に係るＣ−ＭＯＳトランジスタの製造方法
を示す工程図は、上記図５〜図９と同様であるため、以
下の説明は便宜的に上記図５〜図９を参照して行う。
に係る発明の第７の実施の形態を説明する。なお、第７
の実施の形態に係るＣ−ＭＯＳトランジスタの製造方法
を示す工程図は、上記図５〜図９と同様であるため、以
下の説明は便宜的に上記図５〜図９を参照して行う。
【００９６】上記第５の実施の形態の場合と同様にし
て、Ｓｉ単結晶基板１０表面のｎチャネルＭＯＳトラン
ジスタ形成予定領域及びｐチャネルＭＯＳトランジスタ
形成予定領域に、不純物濃度の低いｐ型ウェル１２及び
ｎ型ウェル１４をそれぞれ選択的に形成し、分離酸化膜
１６によりｐ型ウェル１２とｎ型ウェル１４とを素子分
離した後、ｐ型ウェル１２及びｎ型ウェル１４上にそれ
ぞれゲート酸化膜１８、２０を介して、厚さ２００μｍ
のポリシリコン層５０、５２をそれぞれ形成する（図５
参照）。
て、Ｓｉ単結晶基板１０表面のｎチャネルＭＯＳトラン
ジスタ形成予定領域及びｐチャネルＭＯＳトランジスタ
形成予定領域に、不純物濃度の低いｐ型ウェル１２及び
ｎ型ウェル１４をそれぞれ選択的に形成し、分離酸化膜
１６によりｐ型ウェル１２とｎ型ウェル１４とを素子分
離した後、ｐ型ウェル１２及びｎ型ウェル１４上にそれ
ぞれゲート酸化膜１８、２０を介して、厚さ２００μｍ
のポリシリコン層５０、５２をそれぞれ形成する（図５
参照）。
【００９７】次いで、ｐチャネルＭＯＳトランジスタ形
成予定領域のポリシリコン層５２のみが露出されるよう
にパターニングされたレジスト５４をマスクとして、注
入エネルギー１０ｋｅＶ、注入ドーズ量３×１０15ｃｍ
-2の条件により、ポリシリコン層５２へのＢ+ イオン注
入を行う（図６参照）。
成予定領域のポリシリコン層５２のみが露出されるよう
にパターニングされたレジスト５４をマスクとして、注
入エネルギー１０ｋｅＶ、注入ドーズ量３×１０15ｃｍ
-2の条件により、ポリシリコン層５２へのＢ+ イオン注
入を行う（図６参照）。
【００９８】次いで、ｎチャネルＭＯＳトランジスタ形
成予定領域のポリシリコン層５０のみが露出されるよう
にパターニングされたレジスト５６をマスクとして、注
入エネルギー２０ｋｅＶ、注入ドーズ量３×１０15ｃｍ
-2の条件により、ポリシリコン層５０へのＰ+ イオン注
入を行う（図７参照）。
成予定領域のポリシリコン層５０のみが露出されるよう
にパターニングされたレジスト５６をマスクとして、注
入エネルギー２０ｋｅＶ、注入ドーズ量３×１０15ｃｍ
-2の条件により、ポリシリコン層５０へのＰ+ イオン注
入を行う（図７参照）。
【００９９】次いで、ポリシリコン層５０、５２上に、
それぞれ厚さ１０μｍのＷ層を形成し、シリサイド化を
行い、それぞれＷＳｉ2 層５８、６０とした後、パター
ニングを行う。こうして、ｎチャネルＭＯＳトランジス
タ形成予定領域のｐ型ウェル１２上に、ゲート酸化膜１
８を介して、ＷＳｉ2 層５８及びポリシリコン層５０が
積層されたゲート電極６２を形成すると共に、ｐチャネ
ルＭＯＳトランジスタ形成予定領域のｎ型ウェル１４上
に、ゲート酸化膜２０を介して、ＷＳｉ2 層６０及びポ
リシリコン層５２が積層されたゲート電極６４を形成す
る（図８参照）。
それぞれ厚さ１０μｍのＷ層を形成し、シリサイド化を
行い、それぞれＷＳｉ2 層５８、６０とした後、パター
ニングを行う。こうして、ｎチャネルＭＯＳトランジス
タ形成予定領域のｐ型ウェル１２上に、ゲート酸化膜１
８を介して、ＷＳｉ2 層５８及びポリシリコン層５０が
積層されたゲート電極６２を形成すると共に、ｐチャネ
ルＭＯＳトランジスタ形成予定領域のｎ型ウェル１４上
に、ゲート酸化膜２０を介して、ＷＳｉ2 層６０及びポ
リシリコン層５２が積層されたゲート電極６４を形成す
る（図８参照）。
【０１００】次いで、上記第４の実施の形態の場合と同
様にして、ｎチャネルＭＯＳトランジスタ形成予定領域
に、注入エネルギー５０ｋｅＶ、注入ドーズ量６×１０
15ｃｍ-2の条件により、Ａｓ+ イオンの選択的な注入を
行い、ｐ型ウェル１２表面にｎ+ 型ソース・ドレイン領
域２８ａ、２８ｂを形成する。そしてこれらｎ+ 型ソー
ス・ドレイン領域２８ａ、２８ｂ間に挟まれたｐ型ウェ
ル１２表面がｎチャネル領域３０となる。続いて、ｐチ
ャネルＭＯＳトランジスタ形成予定領域に、注入エネル
ギー３０ｋｅＶ、注入ドーズ量３×１０15ｃｍ-2の条件
により、ＢＦ2 + イオンの選択的な注入を行い、ｎ型ウ
ェル１４表面にｐ+ 型ソース・ドレイン領域３４ａ、３
４ｂを形成する。そしてｐ+ 型ソース・ドレイン領域３
４ａ、３４ｂ間に挟まれたｎ型ウェル１４表面がｐチャ
ネル領域３６となる。
様にして、ｎチャネルＭＯＳトランジスタ形成予定領域
に、注入エネルギー５０ｋｅＶ、注入ドーズ量６×１０
15ｃｍ-2の条件により、Ａｓ+ イオンの選択的な注入を
行い、ｐ型ウェル１２表面にｎ+ 型ソース・ドレイン領
域２８ａ、２８ｂを形成する。そしてこれらｎ+ 型ソー
ス・ドレイン領域２８ａ、２８ｂ間に挟まれたｐ型ウェ
ル１２表面がｎチャネル領域３０となる。続いて、ｐチ
ャネルＭＯＳトランジスタ形成予定領域に、注入エネル
ギー３０ｋｅＶ、注入ドーズ量３×１０15ｃｍ-2の条件
により、ＢＦ2 + イオンの選択的な注入を行い、ｎ型ウ
ェル１４表面にｐ+ 型ソース・ドレイン領域３４ａ、３
４ｂを形成する。そしてｐ+ 型ソース・ドレイン領域３
４ａ、３４ｂ間に挟まれたｎ型ウェル１４表面がｐチャ
ネル領域３６となる。
【０１０１】続いて、処理温度８００℃、処理時間３０
分の条件でのＦＡ処理を行い、ｎ+型ソース・ドレイン
領域２８ａ、２８ｂ内の注入イオン種及びｐ+ 型ソース
・ドレイン領域３４ａ、３４ｂ内の注入イオン種を活性
化する。続いて、通常の場合と同様の工程により、全面
に酸化膜３８を堆積し、その平坦化を行い、所定の位置
にコンタクトホールを開口し、配線技術によりｎ+ 型ソ
ース・ドレイン領域２８ａ、２８ｂに接続するソース電
極４０及びドレイン電極４２を形成すると共に、ｐ+ 型
ソース・ドレイン領域３４ａ、３４ｂに接続するソース
電極４４及びドレイン電極４６を形成する。こうして、
ｎチャネルＭＯＳトランジスタ４８とｐチャネルＭＯＳ
トランジスタ５０とを有するＣ−ＭＯＳトランジスタを
作製する（図９参照）。
分の条件でのＦＡ処理を行い、ｎ+型ソース・ドレイン
領域２８ａ、２８ｂ内の注入イオン種及びｐ+ 型ソース
・ドレイン領域３４ａ、３４ｂ内の注入イオン種を活性
化する。続いて、通常の場合と同様の工程により、全面
に酸化膜３８を堆積し、その平坦化を行い、所定の位置
にコンタクトホールを開口し、配線技術によりｎ+ 型ソ
ース・ドレイン領域２８ａ、２８ｂに接続するソース電
極４０及びドレイン電極４２を形成すると共に、ｐ+ 型
ソース・ドレイン領域３４ａ、３４ｂに接続するソース
電極４４及びドレイン電極４６を形成する。こうして、
ｎチャネルＭＯＳトランジスタ４８とｐチャネルＭＯＳ
トランジスタ５０とを有するＣ−ＭＯＳトランジスタを
作製する（図９参照）。
【０１０２】このように第７の実施の形態によれば、不
純物イオンの注入とその活性化に上記第３の実施の形態
を利用しているため、上記第３の実施の形態の場合と同
様の効果を奏することができる。従って、チャンネル領
域の不純物分布の変化やシリサイド相互拡散の発生など
のアニール処理による特性変化を抑えたデュアルゲート
型Ｃ−ＭＯＳトランジスタを、ＲＴＡ処理を新たに採用
することなく、より少ない工程数で実現することができ
る。
純物イオンの注入とその活性化に上記第３の実施の形態
を利用しているため、上記第３の実施の形態の場合と同
様の効果を奏することができる。従って、チャンネル領
域の不純物分布の変化やシリサイド相互拡散の発生など
のアニール処理による特性変化を抑えたデュアルゲート
型Ｃ−ＭＯＳトランジスタを、ＲＴＡ処理を新たに採用
することなく、より少ない工程数で実現することができ
る。
【０１０３】
【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置の製造方法によれば、以下の効果を奏する
ことができる。
る半導体装置の製造方法によれば、以下の効果を奏する
ことができる。
【０１０４】即ち、請求項１、２、又は９に係る半導体
装置の製造方法によれば、Ａｓ+ イオンを注入したｎ+
型ソース／ドレイン領域の活性化をＦＡ処理とＲＴＡ処
理とを併用して行い、ＢＦ2 + イオン又はＢ+ イオンを
注入したｐ+ 型ソース／ドレイン領域の活性化のみをＲ
ＴＡ処理を用いて行うことにより、ｐ+ 型ソース／ドレ
イン領域の活性化についてのＲＴＡ処理の効果を活かし
つつ、ｎ+ 型ソース／ドレイン領域の活性化を図ること
ができるため、ｎ+ 型ソース／ドレイン領域及びｐ+ 型
ソース／ドレイン領域の双方における不純物拡散を抑制
し、短チャネル効果の影響等をなくしたＣ−ＭＯＳトラ
ンジスタを実現することができる。
装置の製造方法によれば、Ａｓ+ イオンを注入したｎ+
型ソース／ドレイン領域の活性化をＦＡ処理とＲＴＡ処
理とを併用して行い、ＢＦ2 + イオン又はＢ+ イオンを
注入したｐ+ 型ソース／ドレイン領域の活性化のみをＲ
ＴＡ処理を用いて行うことにより、ｐ+ 型ソース／ドレ
イン領域の活性化についてのＲＴＡ処理の効果を活かし
つつ、ｎ+ 型ソース／ドレイン領域の活性化を図ること
ができるため、ｎ+ 型ソース／ドレイン領域及びｐ+ 型
ソース／ドレイン領域の双方における不純物拡散を抑制
し、短チャネル効果の影響等をなくしたＣ−ＭＯＳトラ
ンジスタを実現することができる。
【０１０５】また、請求項３、４、又は９に係る半導体
装置の製造方法によれば、Ａｓ+ イオンを注入したｎ+
型ソース／ドレイン領域の活性化をＲＴＡ処理とＦＡ処
理とを併用して行い、ＢＦ2 + イオン又はＢ+ イオンを
注入したｐ+ 型ソース／ドレイン領域の活性化のみをＲ
ＴＡ処理を用いて行うことにより、相対的に低温でのＦ
Ａ処理によるｎ+ 型ソース／ドレイン領域の活性化の不
足分をＲＴＡ処理により補うことが可能となるため、ア
ニール処理による他の工程への影響を抑制し、特性変化
の少ないＣ−ＭＯＳトランジスタを実現することができ
る。
装置の製造方法によれば、Ａｓ+ イオンを注入したｎ+
型ソース／ドレイン領域の活性化をＲＴＡ処理とＦＡ処
理とを併用して行い、ＢＦ2 + イオン又はＢ+ イオンを
注入したｐ+ 型ソース／ドレイン領域の活性化のみをＲ
ＴＡ処理を用いて行うことにより、相対的に低温でのＦ
Ａ処理によるｎ+ 型ソース／ドレイン領域の活性化の不
足分をＲＴＡ処理により補うことが可能となるため、ア
ニール処理による他の工程への影響を抑制し、特性変化
の少ないＣ−ＭＯＳトランジスタを実現することができ
る。
【０１０６】また、請求項５、６、又は１０に係る半導
体装置の製造方法によれば、Ｐ+ イオンを注入したｎ+
型ソース／ドレイン領域の活性化とＢＦ2 + イオン又は
Ｂ+イオンを注入したｐ+ 型ソース／ドレイン領域の活
性化をＲＴＡ処理を用いて同時に行うことにより、アニ
ール処理による他の工程への影響を抑制し、特性変化の
少ないＣ−ＭＯＳトランジスタをより少ない工程数で実
現することができる。
体装置の製造方法によれば、Ｐ+ イオンを注入したｎ+
型ソース／ドレイン領域の活性化とＢＦ2 + イオン又は
Ｂ+イオンを注入したｐ+ 型ソース／ドレイン領域の活
性化をＲＴＡ処理を用いて同時に行うことにより、アニ
ール処理による他の工程への影響を抑制し、特性変化の
少ないＣ−ＭＯＳトランジスタをより少ない工程数で実
現することができる。
【０１０７】また、請求項７、８、又は１０に係る半導
体装置の製造方法によれば、Ｐ+ イオンを注入したｎ+
型ソース／ドレイン領域の活性化とＢＦ2 + イオン又は
Ｂ+イオンを注入したｐ+ 型ソース／ドレイン領域の活
性化を相対的に低温のＦＡ処理を用いて同時に行うこと
により、アニール処理による他の工程への影響を抑制
し、特性変化の少ないＣ−ＭＯＳトランジスタをより少
ない工程数で実現することができる。
体装置の製造方法によれば、Ｐ+ イオンを注入したｎ+
型ソース／ドレイン領域の活性化とＢＦ2 + イオン又は
Ｂ+イオンを注入したｐ+ 型ソース／ドレイン領域の活
性化を相対的に低温のＦＡ処理を用いて同時に行うこと
により、アニール処理による他の工程への影響を抑制
し、特性変化の少ないＣ−ＭＯＳトランジスタをより少
ない工程数で実現することができる。
【０１０８】また、請求項１１又は１２に係る半導体装
置の製造方法によれば、ｐ型不純物イオンを注入した第
１のポリシリコン層とシリサイド化した第１の高融点金
属層とからなる第１のゲート電極及びｎ型不純物を選択
的に注入した第２のポリシリコン層とシリサイド化した
第２の高融点金属層とからなる第２のゲート電極を形成
した後、上記請求項２乃至１０に係る半導体装置の製造
方法を用いて、ｎ+ 型ソース／ドレイン領域及びｐ+ 型
ソース／ドレイン領域を形成することにより、上記請求
項２乃至１０に係る半導体装置の製造方法の効果をそれ
ぞれ奏することができるため、アニール処理による他の
工程への影響を抑制し、特性変化の少なく、ポリサイド
相互拡散の発生を防止したデュアルゲート構造のＣ−Ｍ
ＯＳトランジスタを実現することができる。
置の製造方法によれば、ｐ型不純物イオンを注入した第
１のポリシリコン層とシリサイド化した第１の高融点金
属層とからなる第１のゲート電極及びｎ型不純物を選択
的に注入した第２のポリシリコン層とシリサイド化した
第２の高融点金属層とからなる第２のゲート電極を形成
した後、上記請求項２乃至１０に係る半導体装置の製造
方法を用いて、ｎ+ 型ソース／ドレイン領域及びｐ+ 型
ソース／ドレイン領域を形成することにより、上記請求
項２乃至１０に係る半導体装置の製造方法の効果をそれ
ぞれ奏することができるため、アニール処理による他の
工程への影響を抑制し、特性変化の少なく、ポリサイド
相互拡散の発生を防止したデュアルゲート構造のＣ−Ｍ
ＯＳトランジスタを実現することができる。
【図１】本発明の第１の実施の形態に係るＣ−ＭＯＳト
ランジスタの製造方法を示す工程図（その１）である。
ランジスタの製造方法を示す工程図（その１）である。
【図２】本発明の第１の実施の形態に係るＣ−ＭＯＳト
ランジスタの製造方法を示す工程図（その２）である。
ランジスタの製造方法を示す工程図（その２）である。
【図３】本発明の第１の実施の形態に係るＣ−ＭＯＳト
ランジスタの製造方法を示す工程図（その３）である。
ランジスタの製造方法を示す工程図（その３）である。
【図４】本発明の第１の実施の形態に係るＣ−ＭＯＳト
ランジスタの製造方法を示す工程図（その４）である。
ランジスタの製造方法を示す工程図（その４）である。
【図５】本発明の第５の実施の形態に係るＣ−ＭＯＳト
ランジスタの製造方法を示す工程図（その１）である。
ランジスタの製造方法を示す工程図（その１）である。
【図６】本発明の第５の実施の形態に係るＣ−ＭＯＳト
ランジスタの製造方法を示す工程図（その２）である。
ランジスタの製造方法を示す工程図（その２）である。
【図７】本発明の第５の実施の形態に係るＣ−ＭＯＳト
ランジスタの製造方法を示す工程図（その３）である。
ランジスタの製造方法を示す工程図（その３）である。
【図８】本発明の第５の実施の形態に係るＣ−ＭＯＳト
ランジスタの製造方法を示す工程図（その４）である。
ランジスタの製造方法を示す工程図（その４）である。
【図９】本発明の第５の実施の形態に係るＣ−ＭＯＳト
ランジスタの製造方法を示す工程図（その５）である。
ランジスタの製造方法を示す工程図（その５）である。
１０ Ｓｉ単結晶基板 １２ ｐ型ウェル １４ ｎ型ウェル １６ 分離酸化膜 １８、２０ ゲート酸化膜 ２２、２４ ゲート電極 ２６ レジスト ２８ａ ｎ+ 型ソース領域 ２８ｂ ｎ+ 型ドレイン領域 ３０ ｎチャネル領域 ３２ レジスト ３４ａ ｐ+ 型ソース領域 ３４ｂ ｐ+ 型ドレイン領域 ３６ ｐチャネル領域 ３８ 酸化膜 ４０ ソース電極 ４２ ドレイン電極 ４４ ソース電極 ４６ ドレイン電極 ４８ ｎチャネルＭＯＳトランジスタ ５０ ｐチャネルＭＯＳトランジスタ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (12)
- 【請求項１】 半導体基板の第１及び第２の素子領域上
に、ゲート絶縁膜を介して第１及び第２のゲート電極を
それぞれ形成する第１の工程と、 前記第１の素子領域の前記半導体基板表面にＡｓ+ イオ
ンを選択的に注入して、ｎ+ 型ソース／ドレイン領域を
形成する第２の工程と、 炉体アニール装置による熱処理を行う第３の工程と、 前記第２の素子領域の前記半導体基板表面にＢＦ2 + イ
オン又はＢ+ イオンを選択的に注入して、ｐ+ 型ソース
／ドレイン領域を形成する第４の工程と、 ランプアニール装置による熱処理を行う第５の工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記第３の工程が、炉体アニール装置による処理温度８
００乃至８５０℃、処理時間３０乃至６０分の熱処理を
行う工程であり、 前記第５の工程が、ランプアニール装置による処理温度
１０００乃至１１００℃、処理時間１０乃至３０秒の熱
処理を行う工程であることを特徴とする半導体装置の製
造方法。 - 【請求項３】 半導体基板の第１及び第２の素子領域上
に、ゲート絶縁膜を介して第１及び第２のゲート電極を
それぞれ形成する第１の工程と、 前記第１の素子領域の前記半導体基板表面にＡｓ+ イオ
ンを選択的に注入して、ｎ+ 型ソース／ドレイン領域を
形成する第２の工程と、 ランプアニール装置による熱処理を行う第３の工程と、 前記第２の素子領域の前記半導体基板表面にＢＦ2 + イ
オン又はＢ+ イオンを選択的に注入して、ｐ+ 型ソース
／ドレイン領域を形成する第４の工程と、 炉体アニール装置による熱処理を行う第５の工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 前記第３の工程が、ランプアニール装置による処理温度
９００乃至１０００℃、処理時間１０乃至３０秒の熱処
理を行う工程であり、 前記第５の工程が、炉体アニール装置による処理温度８
００乃至８５０℃、処 理時間３０乃至６０分の熱処理を行う工程である、こと
を特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板の第１及び第２の素子領域上
に、ゲート絶縁膜を介して第１及び第２のゲート電極を
それぞれ形成する第１の工程と、 前記第１の素子領域の前記半導体基板表面にＰ+ イオン
を選択的に注入して、ｎ+ 型ソース／ドレイン領域を形
成する第２の工程と、 前記第２の素子領域の前記半導体基板表面にＢＦ2 + イ
オン又はＢ+ イオンを選択的に注入して、ｐ+ 型ソース
／ドレイン領域を形成する第３の工程と、 ランプアニール装置による熱処理を行う第４の工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、 前記第４の工程が、ランプアニール装置による処理温度
９５０乃至１０５０℃、処理時間１０乃至３０秒の熱処
理を行う工程であることを特徴とする半導体装置の製造
方法。 - 【請求項７】 半導体基板の第１及び第２の素子領域上
に、ゲート絶縁膜を介して第１及び第２のゲート電極を
それぞれ形成する第１の工程と、 前記第１の素子領域の前記半導体基板表面にＰ+ イオン
を選択的に注入して、ｎ+ 型ソース／ドレイン領域を形
成する第２の工程と、 前記第２の素子領域の前記半導体基板表面にＢＦ2 + イ
オン又はＢ+ イオンを選択的に注入して、ｐ+ 型ソース
／ドレイン領域を形成する第３の工程と、 炉体アニール装置による熱処理を行う第４の工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項５記載の半導体装置の製造方法に
おいて、 前記第４の工程が、炉体アニール装置による処理温度７
００乃至８５０℃、処理時間３０乃至１２０分の熱処理
を行う工程であることを特徴とする半導体装置の製造方
法。 - 【請求項９】 請求項１乃至４のいずれかに記載の半導
体装置の製造方法において、 前記第１の素子領域の前記半導体基板表面に選択的に注
入するＡｓ+ イオンのドーズ量が、１×１０15ｃｍ-2以
上であり、 前記第２の素子領域の前記半導体基板表面に選択的に注
入するＢＦ2 + イオン又はＢ+ イオンのドーズ量が、１
×１０15ｃｍ-2以上であることを特徴とする半導体装置
の製造方法。 - 【請求項１０】 請求項５乃至８のいずれかに記載の半
導体装置の製造方法において、 前記第１の素子領域の前記半導体基板表面に選択的に注
入するＰ+ イオンのドーズ量が、１×１０15ｃｍ-2以上
であり、 前記第２の素子領域の前記半導体基板表面に選択的に注
入するＢＦ2 + イオン又はＢ+ イオンのドーズ量が、１
×１０15ｃｍ-2以上であることを特徴とする半導体装置
の製造方法。 - 【請求項１１】 請求項２乃至１０のいずれかに記載の
半導体装置の製造方法において、 前記第１の工程が、半導体基板の第１及び第２の素子領
域上に、ゲート電極絶縁膜を介して第１及び第２のポリ
シリコン層をそれぞれ形成した後、前記第１の素子領域
上の前記第１のポリシリコン層にｎ型不純物イオンを選
択的に注入すると共に、前記第２の素子領域上の前記第
２のポリシリコン層にｐ型不純物イオンを選択的に注入
し、続いて前記第１及び第２のポリシリコン層上に第１
及び第２の高融点金属層を形成してシリサイド化を行
い、前記第１のポリシリコン層とシリサイド化した前記
第１の高融点金属層とからなる第１のゲート電極及び前
記第２のポリシリコン層とシリサイド化した前記第２の
高融点金属層とからなる第２のゲート電極を形成する工
程であることを特徴とする半導体装置の製造方法。 - 【請求項１２】 請求項１１記載の半導体装置の製造方
法において、 前記ｎ型不純物イオンが、Ａｓ+ イオン又はＰ+ イオン
であり、 前記ｐ型不純物イオンが、ＢＦ2 + イオン又はＢ+ イオ
ンであることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8087734A JPH09252056A (ja) | 1996-03-14 | 1996-03-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8087734A JPH09252056A (ja) | 1996-03-14 | 1996-03-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252056A true JPH09252056A (ja) | 1997-09-22 |
Family
ID=13923161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8087734A Pending JPH09252056A (ja) | 1996-03-14 | 1996-03-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09252056A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358174B1 (ko) * | 1998-06-29 | 2002-12-18 | 주식회사 하이닉스반도체 | 반도체장치의소오스및드레인형성방법 |
| KR100435805B1 (ko) * | 2002-08-14 | 2004-06-10 | 삼성전자주식회사 | 모스 트랜지스터의 제조 방법 |
-
1996
- 1996-03-14 JP JP8087734A patent/JPH09252056A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358174B1 (ko) * | 1998-06-29 | 2002-12-18 | 주식회사 하이닉스반도체 | 반도체장치의소오스및드레인형성방법 |
| KR100435805B1 (ko) * | 2002-08-14 | 2004-06-10 | 삼성전자주식회사 | 모스 트랜지스터의 제조 방법 |
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