KR20050028463A - 셀 문턱전압 균일도를 개선하고 텅스텐막을 포함하는컨트롤 게이트의 산화를 방지할 수 있는 비휘발성 반도체소자의 제조방법 - Google Patents

셀 문턱전압 균일도를 개선하고 텅스텐막을 포함하는컨트롤 게이트의 산화를 방지할 수 있는 비휘발성 반도체소자의 제조방법 Download PDF

Info

Publication number
KR20050028463A
KR20050028463A KR1020030064721A KR20030064721A KR20050028463A KR 20050028463 A KR20050028463 A KR 20050028463A KR 1020030064721 A KR1020030064721 A KR 1020030064721A KR 20030064721 A KR20030064721 A KR 20030064721A KR 20050028463 A KR20050028463 A KR 20050028463A
Authority
KR
South Korea
Prior art keywords
film
oxide film
silicon substrate
gate
semiconductor device
Prior art date
Application number
KR1020030064721A
Other languages
English (en)
Inventor
이웅
임헌형
나기수
유영섭
이재동
강만석
남석우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030064721A priority Critical patent/KR20050028463A/ko
Publication of KR20050028463A publication Critical patent/KR20050028463A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

비휘발성 반도체소자의 텅스텐막을 포함하는 컨트롤 게이트의 제조방법을 제공한다. 본 발명은 텅스텐막을 포함하는 컨트롤 게이트를 갖는 게이트 스택 패턴의 산화를 방지하기 위해 상기 게이트 스택 패턴의 표면, 양측벽 및 실리콘 기판 상에 제1 질화막을 형성한 후, 상기 제1 질화막 상에 산화막을 형성한다. 이어서, 상기 산화막 형성 후에 상기 터널 산화막의 에지의 실리콘 기판을 산화시켜 상기 터널 산화막의 에지를 보강한다. 이에 따라, 본 발명은 텅스텐막을 포함하는 컨프롤 게이트의 산화를 방지하면서도 게이트 스택 패턴의 에지의 터널 산화막을 보강하여 프로그램 문턱전압 산포를 개선할 수 있다.

Description

셀 문턱전압 균일도를 개선하고 텅스텐막을 포함하는 컨트롤 게이트의 산화를 방지할 수 있는 비휘발성 반도체 소자의 제조방법{Method for fabricating a non-volatile semiconductor device for improving a cell threshold voltage uniformity and for preventing a control gate of tungsten film from oxidation}
본 발명은 비휘발성 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 셀 문턱전압 균일도를 개선하고 텅스텐막을 포함하는 컨트롤 게이트의 산화를 방지할 수 있는 비휘발성 반도체 소자의 제조방법에 관한 것이다.
비휘발성 반도체 장치, 예컨대 플래쉬 메모리 장치가 고집적화됨에 따라서 셀 동작속도를 맞추기 위해서는 워드 라인의 표면 저항(Rs, Sheet Resistance)이 일정값, 예컨대 5Ω/□ 이하로 하여야 한다. 그런데, 집적도가 낮은 비휘발성 반도체 장치에서 사용한 폴리사이드 컨트롤 게이트, 즉 불순물이 도핑된 폴리실리콘막과 텅스텐 실리사이드로 이루어진 폴리사이드 컨트롤 게이트는 두께가 2000Å은 되어야 앞서 설명한 표면 저항값을 얻을 수 있다. 그러나 2000Å 두께(높이)의 폴리사이드 컨트롤 게이트는 고집직 반도체 소자에서 포토/에치 마진이 없어 게이트 스택 패턴 형성이 불가능하다. 이를 해결하기 위해 게이트 스택 패턴의 높이와 표면 저항값을 맞추기 위해 텅스텐막을 포함하는 컨트롤 게이트의 적용이 불가피하다.
도 1은 종래 기술에 의해 텅스텐막을 포함하는 컨트롤 게이트를 갖는 비휘발성 반도체 소자를 설명하기 위한 도면이다.
구체적으로, 실리콘 기판(10) 상에 터널 산화막(12)이 형성되어 있다. 상기 터널 산화막(12) 상에는 플로팅 게이트(14) 및 절연막(16)이 순차적으로 형성되어 있다. 상기 플로팅 게이트(14)는 불순물이 도핑된 폴리실리콘막으로 구성하고, 상기 절연막(16)은 ONO막(산화막-질화막-산화막)으로 구성한다. 상기 절연막(16) 상에는 폴리실리콘막(18), 배리어막(20) 및 텅스텐막(22)으로 구성된 컨트롤 게이트(24)가 형성되어 있다. 이에 따라, 게이트 스택 패턴은 터널 산화막(12), 플로팅 게이트(14), 절연막(16) 및 텅스텐막을 포함하는 컨트롤 게이트(24)로 구성된다.
상기 종래의 텅스텐을 포함하는 컨트롤 게이트(22)를 갖는 비휘발성 반도체 소자를 제조할 때, 상기 게이트 스택 패턴을 형성을 위한 건식 식각 후에 터널 산화막(12)의 식각 손상을 완화시키고 터널 산화막(12)의 에지(즉, 스택 게이트 패턴의 에지, 26)에 걸리는 전계를 감소시키기 위하여 선택 산화 공정(selective oxidation process)을 실시한다. 상기 선택 산화 공정은 텅스텐막(22)의 산화는 방지하면서 상기 텅스텐막(22) 이외의 막질만 선택적으로 산화시킬 수 있는 공정이다. 상기 선택 산화 공정에 관하여는 도 2에 자세하게 도시하였다. 도 2는 선택 산화 공정에서 공정 온도(X축)와 수소 분압(PH2)에 대한 수증기 분압(PH2O)의 비(Y축)의 관계를 나타낸 그래프이다. 도 2에 도시한 바와 같이 화살표로 표시한 안쪽 영역은 반응식으로 나타낸 바와 같이 실리콘은 산화되면서 텅스텐은 산화되지 않는 영역을 나타낸다.
그런데, 종래의 비휘발성 반도체 소자의 제조에 있어서 도 3에 도시한 바와 같이 선택 산화 공정에 의해 터널 산화막의 두께가 증가하는 문제점이 발생한다. 도 3은 선택 산화 공정을 수행할 경우 터널 산화막의 에지(즉, 게이트 스택 패턴의 에지)로부터의 거리(X축)에 대한 터널 산화막의 증가된 두께(Y축)를 도시한 그래프이다. 도 3에서 ●는 바람직한 기준값을 나타내며, ■는 컨트롤 게이트를 구성하는 폴리실리콘막의 두께가 700Å이고, 선택 산화막의 두께가 10Å인 경우이고, ▲는 컨트롤 게이트를 구성하는 폴리실리콘막의 두께가 700Å이고, 선택 산화막의 두께가 5Å인 경우이다.
도 3에 도시한 바와 같이 선택 산화 공정을 실시하면 스택 게이트 패턴의 중앙부까지 선택 산화막이 침투하여 터널 산화막의 두께가 두꺼워진다. 즉, 선택 산화막의 두께를 5Å만 형성하더라도 게이트 스택 패턴의 중앙부분에서는 기준값에 비해 터널 산화막의 두께가 2Å 증가한다. 더욱이, 셀 마다 선택 산화막의 침투(encroachment) 깊이, 즉 버즈빅(bird's beak)의 두께가 불균일하여 비휘발성 반도체 소자의 프로그램 동작시 셀의 문턱 전압(threshold voltage)의 분포가 불균일하게 된다. 다시 말해, 상기 선택 산화 공정에 의하여 텅스텐막을 포함하는 컨트롤 게이트의 산화는 방지할 수 있지만 게이트 스택 패턴의 에지의 버즈빅 두께 및 깊이를 조절하기는 어렵다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하여 텅스텐막을 포함하는 컨트롤 게이트의 산화를 방지하면서도 셀 문턱전압 균일도를 개선할 수 있는 비휘발성 반도체 소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 비휘발성 반도체 소자의 제조방법은 게이트 스택 패턴의 높이를 낮추고 표면 저항값을 낮추기 위해 텅스텐막을 포함하는 컨트롤 게이트를 갖는 게이트 스택 패턴을 도입한다. 상기 게이트 스택 패턴은 실리콘 기판 상에 형성된 터널 산화막, 상기 터널 산화막 상에 형성된 플로팅 게이트, 상기 플로팅 게이트 산화막 상에 형성된 절연막, 상기 절연막 상에 형성되고 텅스텐막을 포함하는 컨트롤 게이트로 구성된다.
본 발명의 비휘발성 반도체 소자의 제조방법은 게이트 스택 패턴을 형성한 후 게이트 스택 패턴의 산화를 방지하기 위한 상기 게이트 스택 패턴의 양측벽과 표면, 및 실리콘 기판 상에 제1 질화막을 형성한다. 이어서, 상기 제1 질화막 상에 산화막을 형성한다.
다음에, 상기 산화막 형성 후에 상기 터널 산화막의 에지의 실리콘 기판을 산화시켜 상기 터널 산화막의 에지를 보강한다. 상기 터널 산화막의 에지 보강은 상기 게이트 스택 패턴 및 산화막이 형성된 실리콘 기판을 산화 질소 분위기에서 어닐링하여 수행하거나, 상기 게이트 스택 패턴 및 산화막이 형성된 실리콘 기판을 선택 산화 공정으로 산화하여 수행할 수 있다. 다음에, 이어서, 상기 산화막 상에 제2 질화막을 형성한 후, 상기 제1 질화막, 산화막 및 제2 질화막을 식각하여 게이트 스페이서를 형성한다.
이상과 같은 본 발명의 비휘발성 반도체 소자의 제조방법은 텅스텐막을 포함하는 컨트롤 게이트의 산화를 방지하면서도 상기 게이트 스택 패턴의 에지의 터널 산화막의 에지를 보강하여 프로그램 문턱전압 산포를 개선할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 4 내지 도 6은 본 발명에 의한 비휘발성 반도체 소자의 제조방법을 설명하기 위한 단면도이고, 도 7은 본 발명에 의한 비휘발성 반도체 소자의 제조 방법을 설명하기 위한 흐름도이다.
도 4는 게이트 스택 패턴을 형성하는 단계를 나타낸다.
구체적으로, 실리콘 기판(100) 상에 터널 산화막(102)을 형성한다. 상기 터널 산화막(102) 상에는 플로팅 게이트(104) 및 절연막(106)을 순차적으로 형성한다. 상기 플로팅 게이트(104)는 불순물이 도핑된 폴리실리콘막으로 형성하고, 상기 절연막(106)은 ONO막(산화막-질화막-산화막)으로 형성한다. 상기 절연막(106) 상에 폴리실리콘막(108), 배리어막(110) 및 텅스텐막(112)으로 구성된 컨트롤 게이트(114)를 형성한다. 상기 배리어막(110)은 텅스텐 질화막(WN)으로 형성한다. 상기 컨트롤 게이트(114) 상에는 게이트 마스크(116)를 형성한다. 결과적으로, 터널 산화막(102), 플로팅 게이트(104), 절연막(106), 컨트롤 게이트(114) 및 게이트 마스크(116)가 순차적으로 구성된 게이트 스택 패턴을 형성한다(스텝 200). 상기 게이트 마스크(116)는 게이트 스택 패턴을 형성할 때 이용되는 마스크 패턴이다.
도 5는 제1 질화막, 산화막 및 제2 질화막을 형성하는 단계를 나타낸다.
구체적으로, 상기 텅스텐막을 포함하는 컨트롤 게이트(114)의 산화 방지를 위해 상기 게이트 스택 패턴의 양측벽과 표면, 및 실리콘 기판(100) 상에 제1 질화막(118)을 형성한다(스텝 220). 상기 제1 질화막(118)은 후공정의 산화막 형성 전에 상기 실리콘 기판(100)이 포함된 챔버에 암모니아(NH3)가스 및 사일렌(SiH4)가스(또는 DCS(SiH2Cl2) 가스)를 흘려 형성한다. 상기 제1 질화막(118)은 실리콘 기판(100)을 포함하는 챔버의 온도가 750℃ 내지 800℃, 상기 챔버의 압력이 200torr 내지 300torr인 조건에서 형성한다.
다음에, 상기 제1 질화막(118) 상에 산화막(120)을 형성한다(스텝 240). 상기 산화막(120)은 화학기상증착법으로 형성한다.
다음에, 상기 산화막(120) 형성 후에 상기 터널 산화막(102)의 에지의 실리콘 기판(100)을 산화시켜 상기 터널 산화막(102)의 에지를 보강한다(스텝 260). 상기 터널 산화막(102)의 에지 보강시 앞선 공정에서 형성한 산화막(120)은 버퍼층으로 작용하기 때문에 고집적 비휘발성 반도체 소자에서도 게이트 스택 패턴의 에지의 산화물이 침투하는 깊이, 즉 버즈 빅의 조절이 가능하여 셀의 문턱 전압 균일도(uniformity)를 개선시킬 수 있다. 도 5에서, 터널 산화막(102)의 에지 보강시 상기 터널 산화막(102)의 에지에 형성되는 터널 산화막 보강용 산화막은 편의상 도시하지 않았다.
상기 터널 산화막(102)의 에지 보강은 상기 게이트 스택 패턴 및 산화막(120)이 형성된 실리콘 기판(100)을 산화 질소 분위기에서 어닐링하여 수행한다. 상기 어닐링은, 상기 실리콘 기판(100)을 포함하는 챔버의 온도가 700 내지 800℃, 상기 챔버의 압력은 200 내지 300torr, 상기 챔버에 흐르는 NO 또는 N2O 가스량이 500sccm(standard cubic centimeters) 내지 1000sccm인 산화 질소 분위기에서 수행한다. 상기 산화막(120) 형성 단계(240)와 상기 터널 산화막(102)의 에지를 보강하는 어닐링 단계는 하나의 장비에서 인시츄(in-situ) 방식으로 수행할 수 있다.
상기 터널 산화막(102)의 에지 보강은 산화 질소 분위기에서 어닐닝하여 수행하지 않고 상기 게이트 스택 패턴 및 산화막(120)이 형성된 실리콘 기판(100)을 선택 산화 공정에 의해 산화시킴으로써 수행할 수도 있다. 상기 선택 산화 공정은 앞서 도 2에 설명하였다. 단지, 본 발명에서는 상기 도 2의 그래프의 참조부호 "A"로 표시한 바와 같이 상기 실리콘 기판(100)이 포함된 챔버의 온도를 500℃ 내지 1000℃, 바람직하게는 700℃ 내지 900℃, 상기 챔버의 압력은 100torr 내지 300torr, 수소 분압(PH2)에 대한 수증기 분압(PH2O)의 비는 20% 내지 90%, 바람직하게는 25% 내지 45%인 조건에서 선택 산화 공정을 수행한다.
다음에, 상기 산화막(120) 상에 제2 질화막(122)을 형성한다 (스텝 280). 상기 제2 질화막(122)은 화학기상증착법(CVD)으로 형성한다.
도 6은 게이트 스페이서를 형성하는 단계를 나타낸다.
구체적으로, 상기 제1 질화막(118), 산화막(120) 및 제2 질화막(122)을 이방성 식각하여 제1 질화막 패턴(118a), 산화막 패턴(120a) 및 제2 질화막 패턴(122a)을 형성한다. 이에 따라, 상기 게이트 스택 패턴의 양측벽에 제1 질화막 패턴(118a), 산화막 패턴(120a) 및 제2 질화막 패턴(122a)으로 이루어진 게이트 스페이서(124)를 형성한다(스텝 300).
도 8은 본 발명 및 종래 기술에 의해 제조된 비휘발성 반도체 소자의 프로그램 문턱전압의 분포를 도시한 그래프이다.
구체적으로, ◆는 종래 기술에 의해 게이트 스택 패턴을 형성한 후 선택 산화막의 두께를 10Å 형성하여 제조된 경우이다. ■는 본 발명에 의해 게이트 스택 패턴 및 산화막을 형성한 후 선택 산화막에 의해 터널 산화막의 에지를 보강하여 제조한 경우이고, ▲는 본 발명에 의해 게이트 스택 패턴 및 산화막을 형성한 후, 산화 질소 분위기에서 어닐링하여 터널 산화막의 에지를 보강하여 제조한 경우를 나타낸다. 도 8에 도시된 바와 같이 본 발명에 의해 제조된 비휘발성 반도체 소자의 프로그램 문턱전압 분포가 종래기술에 비해 약 0.5 볼트 정도 개선됨을 알 수 있다.
도 9는 본 발명 및 종래 기술에 의해 제조된 비휘발성 반도체 소자의 베이크(bake)에 따른 프로그램 문턱전압의 분포를 도시한 그래프이다.
구체적으로, ◆ 및 ◇는 종래 기술에 의해 게이트 스택 패턴을 형성한 후 선택 산화막의 두께를 10Å 형성하여 제조된 경우이다. ■ 및 □는 본 발명에 의해 게이트 스택 패턴 및 산화막을 형성한 후 선택 산화막에 의해 터널 산화막의 에지를 보강하여 제조한 경우이고, ▲ 및 △는 본 발명에 의해 게이트 스택 패턴 및 산화막을 형성한 후, 산화 질소 분위기에서 어닐링하여 터널 산화막의 에지를 보강하여 제조한 경우를 나타낸다. 다만, 우측 그래프는 제조된 비휘발성 반도체 소자의 프로그램 문턱전압을 바로 측정한 경우이고, 좌측 그래프는 제조된 비휘발성 반도체 소자를 350℃에서 2시간 베이크한 후 프로그램 문턱전압을 측정한 경우이다.
도 9에 도시한 바와 같이 종래 기술이나 본 발명에 따라 제조된 비휘발성 반도체 소자는 베이크후에 문턱전압 차이가 0.7V 정도로 별 차이가 없다. 다시 말해, 본 발명에 의하여 제조된 비휘발성 반도체 소자의 신뢰성은 종래 기술에 의하여 제조된 비휘발성 반도체 소자와 차이가 없어 종래 기술을 대체할 수 있음을 알 수 있다.
상술한 바와 같이 본 발명은 텅스텐막을 포함하는 컨트롤 게이트를 갖는 게이트 스택 패턴의 산화를 방지하기 위해 상기 게이트 스택 패턴의 표면, 양측벽 및 실리콘 기판 상에 제1 질화막을 형성한 후, 상기 제1 질화막 상에 산화막을 형성한다. 이어서, 상기 산화막 형성 후에 상기 터널 산화막의 에지의 실리콘 기판을 산화시켜 상기 터널 산화막의 에지를 보강한다. 이와 같은 비휘발성 반도체 소자의 제조방법은 텅스텐막을 포함하는 컨프롤 게이트의 산화를 방지하면서도 게이트 스택 패턴의 에지의 터널 산화막을 보강하여 프로그램 문턱전압 산포를 개선할 수 있다.
도 1은 종래 기술에 의해 텅스텐막을 포함하는 컨트롤 게이트를 갖는 비휘발성 반도체 소자를 설명하기 위한 도면이다.
도 2는 종래의 비휘발성 반도체 소자 제조에 이용되는 선택 산화 공정에서 공정 온도와 수소 분압(PH2)에 대한 수증기 분압(PH2O)의 비(Y축)의 관계를 나타낸 그래프이다.
도 3은 종래의 비휘발성 반도체 소자에 이용되는 선택 산화 공정을 수행할 경우 터널 산화막의 에지(즉, 게이트 스택 패턴의 에지)로부터의 거리(X축)에 대한 터널 산화막의 증가된 두께(Y축)를 도시한 그래프이다.
도 4 내지 도 6은 본 발명에 의한 비휘발성 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 7은 본 발명에 의한 비휘발성 반도체 소자의 제조 방법을 설명하기 위한 흐름도이다.
도 8은 본 발명 및 종래 기술에 의해 제조된 비휘발성 반도체 소자의 프로그램 문턱전압의 분포를 도시한 그래프이다.
도 9는 본 발명 및 종래 기술에 의해 제조된 비휘발성 반도체 소자의 베이크(bake)에 따른 프로그램 문턱전압의 분포를 도시한 그래프이다.

Claims (20)

  1. 실리콘 기판 상에 게이트 스택 패턴을 형성하되, 상기 게이트 스택 패턴은 실리콘 기판 상에 형성된 터널 산화막, 상기 터널 산화막 상에 형성된 플로팅 게이트, 상기 플로팅 게이트 산화막 상에 형성된 절연막, 상기 절연막 상에 형성되고 텅스텐막을 포함하는 컨트롤 게이트를 형성하는 단계;
    상기 텅스텐막을 포함하는 컨트롤 게이트의 산화 방지를 위해 상기 게이트 스택 패턴의 양측벽과 표면, 및 상기 실리콘 기판 상에 제1 질화막을 형성하는 단계;
    상기 제1 질화막 상에 산화막을 형성하는 단계;
    상기 산화막 형성 후에 상기 터널 산화막의 에지의 실리콘 기판을 산화시켜 상기 터널 산화막의 에지를 보강하는 단계;
    상기 산화막 상에 제2 질화막을 형성하는 단계; 및
    상기 제1 질화막, 산화막 및 제2 질화막을 식각하여 상기 게이트 스택 패턴의 양측벽에 게이트 스페이서를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 비휘발성 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 절연막 상에 텅스텐 질화막으로 배리어막을 더 형성하는 것을 특징으로 하는 비휘발성 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 제1 질화막은 상기 산화막 형성 전에 상기 실리콘 기판이 포함된 챔버에 암모니아 가스 및 사일렌 가스(또는 DCS 가스)를 흘려 형성하는 것을 특징으로 하는 비휘발성 반도체 소자의 제조방법.
  4. 제3항에 있어서, 상기 제1 질화막은 상기 실리콘 기판을 포함하는 챔버의 온도가 750℃ 내지 800℃, 상기 챔버의 압력이 200torr 내지 300torr인 조건에서 형성하는 것을 특징으로 하는 비휘발성 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 산화막은 CVD법으로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자의 제조방법.
  6. 제1항에 있어서, 상기 터널 산화막의 에지 보강 단계는 상기 게이트 스택 패턴 및 산화막이 형성된 실리콘 기판을 산화 질소 분위기에서 어닐링하여 수행하는 것을 특징으로 하는 비휘발성 반도체 소자의 제조방법.
  7. 제6항에 있어서, 상기 어닐링은, 상기 실리콘 기판을 포함하는 챔버의 온도가 700 내지 800℃, 상기 챔버의 압력은 200torr 내지 300torr, 상기 챔버에 흐르는 NO 또는 N2O 가스량이 500sccm 내지 1000sccm인 산화 질소 분위기에서 수행하는 것을 특징으로 하는 비휘발성 반도체 소자의 제조방법.
  8. 제7항에 있어서, 상기 산화막을 형성하는 단계와 상기 어닐링하는 단계는 하나의 장비에서 인시츄 방식으로 수행하는 것을 특징으로 하는 비휘발성 반도체 소자의 제조방법.
  9. 제1항에 있어서, 상기 터널 산화막의 에지 보강 단계는 상기 게이트 스택 패턴 및 산화막이 형성된 실리콘 기판을 선택 산화 공정으로 산화하여 수행하는 것을 특징으로 하는 비휘발성 반도체 소자의 제조방법.
  10. 제9항에 있어서, 상기 선택 산화 공정을 수행할 때, 상기 실리콘 기판이 포함된 챔버의 온도는 700℃ 내지 900℃, 상기 챔버의 압력은 100 torr 내지 300torr, PH20/PH2는 20% 내지 90%인 조건에서 수행하는 것을 특징으로 하는 비휘발성 반도체 소자의 제조방법.
  11. 제1항에 있어서, 상기 제2 질화막은 CVD법으로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자의 제조방법.
  12. 실리콘 기판 상에 게이트 스택 패턴을 형성하되, 상기 게이트 스택 패턴은 실리콘 기판 상에 형성된 터널 산화막, 상기 터널 산화막 상에 형성된 플로팅 게이트, 상기 플로팅 게이트 산화막 상에 형성된 절연막, 상기 절연막 상에 형성되고 텅스텐막을 포함하는 컨트롤 게이트를 형성하는 단계;
    상기 텅스텐막을 포함하는 컨트롤 게이트의 산화 방지를 위해 상기 게이트 스택 패턴의 양측벽, 표면 및 실리콘 기판 상에 제1 질화막을 형성하는 단계;
    상기 제1 질화막 상에 산화막을 형성하는 단계
    상기 산화막 형성 후에 상기 게이트 스택 및 산화막이 형성된 실리콘 기판을 산화 질소 분위기에서 어닐링하여 상기 터널 산화막의 에지의 실리콘 기판을 산화시킴으로써 상기 터널 산화막의 에지를 보강하는 단계;
    상기 산화막 상에 제2 질화막을 형성하는 단계; 및
    상기 제1 질화막, 산화막 및 제2 질화막을 식각하여 상기 게이트 스택 패턴의 양측벽에 게이트 스페이서를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 비휘발성 반도체 소자의 제조방법.
  13. 제12항에 있어서, 상기 절연막 상에 텅스텐 질화막으로 배리어막을 더 형성하는 것을 특징으로 하는 비휘발성 반도체 소자의 제조방법.
  14. 제12항에 있어서, 상기 산화막 및 제2 질화막은 CVD법으로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자의 제조방법.
  15. 제12항에 있어서, 상기 어닐링은, 상기 실리콘 기판을 포함하는 챔버의 온도가 700℃ 내지 800℃, 상기 챔버의 압력은 200torr 내지 300torr, 상기 챔버에 흐르는 NO 또는 N2O 가스량이 500 내지 1000sccm인 산화 질소 분위기에서 수행하는 것을 특징으로 하는 비휘발성 반도체 소자의 제조방법.
  16. 제12항에 있어서, 상기 산화막을 형성하는 단계와 상기 어닐링하는 단계는 하나의 장비에서 인시츄 방식으로 수행하는 것을 특징으로 하는 비휘발성 반도체 소자의 제조방법.
  17. 실리콘 기판 상에 게이트 스택 패턴을 형성하되, 상기 게이트 스택 패턴은 실리콘 기판 상에 형성된 터널 산화막, 상기 터널 산화막 상에 형성된 플로팅 게이트, 상기 플로팅 게이트 산화막 상에 형성된 절연막, 상기 절연막 상에 형성되고 텅스텐막을 포함하는 컨트롤 게이트를 형성하는 단계;
    상기 텅스텐막을 포함하는 컨트롤 게이트의 산화 방지를 위해 상기 게이트 스택 패턴의 양측벽, 표면 및 실리콘 기판 상에 제1 질화막을 형성하는 단계;
    상기 제1 질화막 상에 산화막을 형성하는 단계
    상기 산화막 형성 후에 상기 게이트 스택 및 산화막이 형성된 실리콘 기판을 선택 산화 공정으로 상기 터널 산화막의 에지의 실리콘 기판을 산화시킴으로써 상기 터널 산화막의 에지를 보강하는 단계;
    상기 산화막 상에 제2 질화막을 형성하는 단계; 및
    상기 제1 질화막, 산화막 및 제2 질화막을 식각하여 상기 게이트 스택 패턴의 양측벽에 게이트 스페이서를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 비휘발성 반도체 소자의 제조방법.
  18. 제17항에 있어서, 상기 절연막 상에 텅스텐 질화막으로 배리어막을 더 형성하는 것을 특징으로 하는 비휘발성 반도체 소자의 제조방법.
  19. 제17항에 있어서, 상기 산화막 및 제2 질화막은 CVD법으로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자의 제조방법.
  20. 제17항에 있어서, 상기 선택 산화 공정을 수행할 때, 상기 실리콘 기판이 포함된 챔버의 온도는 700℃ 내지 900℃, 상기 챔버의 압력은 100 내지 300torr, PH20/PH2는 20% 내지 90%인 조건에서 수행하는 것을 특징으로 하는 비휘발성 반도체 소자의 제조방법.
KR1020030064721A 2003-09-18 2003-09-18 셀 문턱전압 균일도를 개선하고 텅스텐막을 포함하는컨트롤 게이트의 산화를 방지할 수 있는 비휘발성 반도체소자의 제조방법 KR20050028463A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030064721A KR20050028463A (ko) 2003-09-18 2003-09-18 셀 문턱전압 균일도를 개선하고 텅스텐막을 포함하는컨트롤 게이트의 산화를 방지할 수 있는 비휘발성 반도체소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030064721A KR20050028463A (ko) 2003-09-18 2003-09-18 셀 문턱전압 균일도를 개선하고 텅스텐막을 포함하는컨트롤 게이트의 산화를 방지할 수 있는 비휘발성 반도체소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20050028463A true KR20050028463A (ko) 2005-03-23

Family

ID=37385404

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030064721A KR20050028463A (ko) 2003-09-18 2003-09-18 셀 문턱전압 균일도를 개선하고 텅스텐막을 포함하는컨트롤 게이트의 산화를 방지할 수 있는 비휘발성 반도체소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20050028463A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8674429B2 (en) 2012-04-17 2014-03-18 Samsung Electronics Co., Ltd. Gate structure in non-volatile memory device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8674429B2 (en) 2012-04-17 2014-03-18 Samsung Electronics Co., Ltd. Gate structure in non-volatile memory device
US8907398B2 (en) 2012-04-17 2014-12-09 Samsung Electronics Co., Ltd. Gate structure in non-volatile memory device

Similar Documents

Publication Publication Date Title
KR100757333B1 (ko) 불휘발성 메모리 장치의 제조 방법
US8319273B2 (en) Self-aligned charge storage region formation for semiconductor device
KR100624290B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR100757335B1 (ko) 불휘발성 메모리 장치 및 이를 제조하는 방법
KR100390917B1 (ko) 플레시 메모리소자의 제조방법
US6153470A (en) Floating gate engineering to improve tunnel oxide reliability for flash memory devices
KR100823715B1 (ko) 불휘발성 메모리 장치의 제조 방법
US7736963B2 (en) Method of forming a gate structure for a semiconductor device and method of forming a cell gate structure for a non-volatile memory device
KR100624089B1 (ko) 패턴 형성 방법, 이를 이용한 다중게이트 산화막 및 플래쉬메모리 셀의 제조 방법
KR100580587B1 (ko) 반도체 장치의 제조 방법
KR20080004945A (ko) 트렌치 소자 분리 방법, 이를 이용한 게이트 구조물 형성방법 및 불 휘발성 메모리 소자 형성 방법
KR100814418B1 (ko) 불휘발성 메모리 장치의 제조 방법
KR100537276B1 (ko) 반도체 소자의 제조 방법
US7132328B2 (en) Method of manufacturing flash memory device
US6803277B1 (en) Method of forming gate electrode in flash memory device
KR100390956B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR20050028463A (ko) 셀 문턱전압 균일도를 개선하고 텅스텐막을 포함하는컨트롤 게이트의 산화를 방지할 수 있는 비휘발성 반도체소자의 제조방법
US8187973B2 (en) Method for manufacturing semiconductor device and the semiconductor device
KR100523918B1 (ko) 플래시 소자의 제조 방법
KR20020095690A (ko) 플래쉬 메모리 소자의 제조방법
KR100415084B1 (ko) 플레쉬 메모리소자의 제조방법
KR100749738B1 (ko) 비휘발성 메모리 장치의 제조 방법
KR100667649B1 (ko) 비휘발성 메모리 장치의 제조 방법
KR100651595B1 (ko) 플래시 메모리소자 및 그 제조방법
KR20080071659A (ko) 게이트 구조물의 산화방법 및 비 휘발성 메모리 소자의제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid