KR100815968B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 제조 방법에 있어서, 특히 플래시 반도체 소자의 ONO(Oxide-Nitride-Oxide) 구조 형성시, 하부 산화막 및 질화막 부분에 잔존하는 파티클을 제거하는 방법에 관한 것이다.
본 발명에 따른 반도체 소자 제조 방법은, 반도체 기판 표면에 터널 산화막 및 1차 트랩 질화막을 증착하는 단계, 상기 터널 산화막이 드러날 때까지 상기 1차 트랩 질화막을 식각하는 단계, 상기 터널 산화막 상부에 2차 트랩 질화막을 증착하는 단계 및 상기 2차 트랩 질화막 상부에 블록 산화막을 증착하여 ONO 구조를 형성하는 단계를 포함하여 이루어진다.
ONO구조, 파티클, 반도체 소자
Description
도 1은 종래기술에 따른 반도체 소자의 ONO 구조 형성방법을 나타낸 공정단면도.
도 2a 내지 도 2b는 본 발명의 일실시 예에 따른 반도체 소자의 ONO 구조 형성방법을 나타낸 공정단면도.
도 3a 내지 도 3b는 종래기술 및 본 발명에 따라 생성된 반도체 소자의 불량률을 나타낸 이미지.
본 발명은 반도체 소자의 제조 방법에 있어서, 특히 플래시 반도체 소자의 ONO(산화막(Oxide)-질화막(Nitride)-산화막(Oxide)) 구조의 파티클을 제거하는 방법에 관한 것이다.
일반적으로, 플래시 메모리 소자는 프로그래밍 및 소거 특성을 구비한 이피롬(EPROM: erasable and programmable-read only memory)과 전기적으로 프로그램 및 소거 특성을 확보하는 이이피롬(EEPROM: electrically erasable and programmable Read Only Memory)의 장점을 살려 제조된 메모리 소자이다.
상기 플래시 소자는 대체로 한 개의 트랜지스터로 한 비트의 데이터를 저장하며, 전기적으로 프로그래밍과 소거를 수행한다.
상기와 같은 특성을 갖는 플래시 메모리 소자는 실리콘 기판상에 형성된 박막의 터널 산화막과, 절연막의 개재 하에 적층된 플로팅 게이트 및 컨트롤 게이트를 포함하여 이루어진다.
상기 불휘발성 메모리 장치는 거의 무기한의 축적 용량을 갖는데, EEPROM과 같이 전기적으로 데이터 입출력이 가능한 플래시 메모리에 대한 수요가 늘고 있다. 상기 장치의 메모리 셀은 일반적으로 실리콘 기판상에 형성된 플로팅 게이트를 구비하는 수직 적층형의 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 층간 절연막과, 상기 플로팅 게이트 위 또는 주변에 형성된 컨트롤 게이트를 포함한다.
이하, 첨부된 도면을 참조하여 종래기술에 따른 반도체 소자의 제조 방법을 설명하면 다음과 같다.
도 1은 종래기술에 따른 반도체 소자의 ONO 구조 형성방법을 나타낸 공정단면도이다.
도 1과 같이, 종래기술에 따른 소노스(SONOS) 소자는 NMOS 소자로서, P형 기판(1)과, 상기 기판(1)의 상부에 터널 산화막(tunnel oxide, 3), 트랩 질화막(trap nitride, 4), 블록 산화막(block oxide, 6) 및 N+ 형 폴리실리콘 성분의 게이트(7)를 포함하여 이루어진다.
그리고, 상기 게이트(7) 양측 부위에 해당되는 기판(1) 표면에는 N+ 형의 불 순물이 주입된 소오스/드레인(2) 형성되어 있다.
상기한 종래기술에 따라 ONO 구조는 상기 하부의 터널 산화막 표면 거칠기를 개선하고, 공정 시간을 단축하며, 파티클 문제를 방지하기 위해 상기 하부 산화막을 형성한 이후, ATM에서 저압화학기상증착(Low Chemical Vapor Deposition; 이하, "LPCVD"라 함)로 전환하여 질화막을 형성한다.
이때, 상기 공정을 ATM에서 LPCVD로 전환하면, 장비 내 압력이 불균일하여 상기 하부 산화막 및 질화막 층에 다량의 파티클이 형성된다.
따라서, 상기 반도체 소자의 게이트 성능이 저하되고, 반도체 수율이 나빠지는 문제점이 있다.
본 발명의 목적은 상기한 문제점을 감안하여 안출한 것으로서, 특히 플래시 반도체 소자의 ONO(Oxide-Nitride-Oxide) 구조 형성시, 장비 내의 압력 불균형으로 인해 형성되는 하부 산화막 및 질화막 부분에 잔존하는 파티클을 제거하는 반도체소자의 제조 방법에 관한 것이다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법의 일 특징은, 반도체 기판 표면에 터널 산화막 및 1차 트랩 질화막을 증착하는 단계, 상기 터널 산화막이 드러날 때까지 상기 1차 트랩 질화막을 식각하는 단계, 상기 터널 산화막 상부에 2차 트랩 질화막을 증착하는 단계 및 상기 2차 트랩 질화막 상부에 블록 산화막을 증착하여 ONO 구조를 형성하는 단계를 포함하여 이루어지는 것 이다.
보다 바람직하게, 상기 1차 트랩 질화막을 식각하는 단계는, 인산식각 및 불산식각 공정을 포함한다.
보다 바람직하게, 상기 인산식각 공정은 고온의 인산을 사용하여 상기 트랩 질화막의 두께에 대하여 50% 과식각한다.
보다 바람직하게, 상기 불산식각 공정은 상기 트랩 질화막 하부의 터널 산화막을 식각하기 위한 것으로서, 저농도의 불산을 사용하여 상기 터널 산화막 두께의 20+5Å을 식각한다.
보다 바람직하게, 상기 터널 산화막 제거 후, SC-1 용액을 사용한 메가소닉 세정(Megasonic Cleaning)을 실시하여 상기 터널 산화막 표면에 잔존하는 파티클을 제거하는 단계를 더 포함한다.
보다 바람직하게, 상기 트랩 질화막을 식각하는 단계는 더미 웨이퍼를 추가하여 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
도 2a 내지 도 2b는 본 발명의 일실시 예에 따른 반도체 소자의 ONO 구조 형성방법을 나타낸 공정단면도이다.
도 2a는 반도체 소자의 ONO 구조 형성시, 1차 트랩 질화막을 제거한 공정의 단면도이다.
우선, P형 실리콘 기판(1)상에 N+ 형의 불순물이 주입하여 소스/드레인 영역을 형성하고, 상기 기판(1) 상부에 터널 산화막(tunnel oxide, 3)과 1차 트랩 질화막(trap nitride, 4)을 차례로 증착한다.
이때, 상기 터널 산화막(3) 및 1차 트랩 질화막(4)을 증착하는 장비 내의 압력이 불균일하여 상기 1차 트랩 질화막(4) 및 상기 1차 트랩 질화막(4)에 근접한 터널 산화막(3) 일부에 파티클이 형성된다.
도 2a는 상기 터널 산화막(3) 및 1차 트랩 질화막(4)에 형성되어 있는 파티클을 제거하기 위해 식각공정을 실시하여 상기 1차 트랩 질화막(4) 층을 제거한 것이다.
이때, 상기 식각공정은 상기 1차 트랩 질화막(4)을 제거하기 위한 인산식각을 실시하는 1차 식각 공정 및 상기 1차 트랩 질화막(4) 하부에 형성되어 있는 터널 산화막(3)을 식각하기 위한 불산식각을 실시하는 2차 식각 공정으로 나누어진다.
상기 1차 식각 공정은 고온(약 155±5℃)의 인산을 사용하는 것으로서, 상기 1차 트랩 질화막(4)의 두께에 대하여 약 50% 과식각한다. 이때, 상기 고온의 인산은 점도가 높아 웨이퍼의 배스(bath) 안에서 엇 슬롯(slot)을 유발하여 공정사고를 유발할 수 있다. 따라서, 낱장의 인산 식각 공정 진행시, 더미 웨이퍼(dummy wafer)를 추가하여 진행한다.
상기 1차 식각 공정에서 과식각을 실시하여 상기 1차 트랩 질화막(4)을 제거 하고, 상기 1차 트랩 질화막(4)에 근접하므로 파티클이 잔존하는 상기 터널 산화막(3)의 일부를 식각하는 것이다.
이후, 상기 식각 공정으로 인해 드러난 터널 산화막(3)에 2차 식각 공정을 실시하는데, 상기 2차 식각 공정은 저농도(약 0.05%)의 불산을 사용한다. 이때, 상기 터널 산화막(3)을 완전히 제거하면, 상기 실리콘 기판(1)의 표면이 드러남으로 2차적인 결함(defect)을 유발할 수 있다. 따라서, 상기 2차 식각 공정은 상기 터널 산화막(3)의 약 20+5Å 두께를 식각한다.
이후, 메가소닉 세정(Megasonic Cleaning)을 실시하여 상기 터널 산화막(3) 표면에 잔존하는 파티클을 제거한다. 상기 메가소닉 세정은 SC-1 용액을 전용 모듈에 일정 레벨로 채운 후, 특정 주파수의 초음파를 통해 상기 SC-1 용액을 순환시킴으로써 세정이 이루어지는 것이다.
도 2b는 상기와 같은 과정을 거쳐 일부가 식각된 터널 산화막(3)에 2차 트랩 질화막(14) 및 블록 산화막(6)을 차례로 증착하여 ONO 구조를 형성한 후, 상부에 게이트 실리콘(7)을 형성한 것이다.
결과적으로, 파티클이 형성된 질화막 및 하부 산화막의 일부분을 제거하고 재형성함으로써, 상기 파티클 및 상기 파티클에 의해 발생하는 결함을 완벽하게 제거할 수 있는 장점이 있다.
도 3a 내지 도 3b는 종래기술 및 본 발명에 따라 생성된 반도체 소자의 불량률을 나타낸 이미지이다.
도 3a는 종래기술에 따라 생성된 반도체 소자의 불량률을 나타낸 이미지이 다. 도 3a에 따르면, 웨이퍼 가장자리에 위치한 반도체 소자들의 불량률이 높다. 상기 웨이퍼 가장자리에 위치한 반도체 소자에 파티클이 잔존하고, 그로 인해, 상기 반도체 소자의 불량이 야기되기 때문이다.
도 3b는 본 발명에 따라 생성된 반도체 소자의 불량률을 나타낸 이미지이다. 본 발명은 ONO 구조 형성시, 질화막 및 상기 질화막 하부에 형성된 산화막에 잔존하는 파티클을 제거함으로써, 이후에 진행되는 공정에서도 파티클 없이 반도체 소자가 형성된다.
결과적으로, ONO 공정시 질화막에 잔존하는 파티클을 제거함으로써, 반도체 공정 전체에서 발생하는 불량률이 현저히 줄어드는 것이다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정하는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
상기에서 설명한 바와 같이, 본 발명은 반도체 소자의 ONO 구조에서 하부 산화막 및 질화막 부분에 잔존하는 파티클을 제거함으로써, 반도체 소자의 게이트 성능 및 반도체 수율을 향상시킬 수 있는 효과가 있다.
Claims (6)
- 반도체 기판 표면에 터널 산화막 및 1차 트랩 질화막을 증착하는 단계;상기 터널 산화막이 드러날 때까지 상기 1차 트랩 질화막을 식각하는 단계;상기 터널 산화막 상부에 2차 트랩 질화막을 증착하는 단계; 및상기 2차 트랩 질화막 상부에 블록 산화막을 증착하여 ONO 구조를 형성하는 단계를 포함하여 이루어지는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 1차 트랩 질화막을 식각하는 단계는, 인산식각 및 불산식각 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 2 항에 있어서,상기 인산식각 공정은 고온의 인산을 사용하여 상기 트랩 질화막의 두께에 대하여 50% 과식각하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 2 항에 있어서,상기 불산식각 공정은 상기 트랩 질화막 하부의 터널 산화막을 식각하기 위한 것으로서, 저농도의 불산을 사용하여 상기 터널 산화막 두께의 20+5Å을 식각하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 4 항에 있어서,상기 터널 산화막 제거 후, SC-1 용액을 사용한 메가소닉 세정(Megasonic Cleaning)을 실시하여 상기 터널 산화막 표면에 잔존하는 파티클을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 트랩 질화막을 식각하는 단계는 더미 웨이퍼를 추가하여 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
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Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980006392A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 반도체 메모리소자 및 그 제조방법 |
| KR19980028654A (ko) * | 1996-10-23 | 1998-07-15 | 김광호 | 반도체장치 제조방법 |
| KR19980057141A (ko) * | 1996-12-30 | 1998-09-25 | 김영환 | 반도체장치 제조방법 |
| KR19980055951A (ko) * | 1996-12-28 | 1998-09-25 | 김영환 | 비휘발성 메모리 소자의 유전체막 형성방법 |
| KR19990031659A (ko) * | 1997-10-14 | 1999-05-06 | 구본준 | 반도체 박막 식각방법 |
| JP2002246595A (ja) * | 2001-02-19 | 2002-08-30 | Shindengen Electric Mfg Co Ltd | トランジスタ |
| JP2003068893A (ja) * | 2001-08-28 | 2003-03-07 | Hitachi Ltd | 不揮発性記憶素子及び半導体集積回路 |
| KR20040054917A (ko) * | 2002-12-18 | 2004-06-26 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| JP2004214608A (ja) * | 2002-12-27 | 2004-07-29 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| KR20050083280A (ko) * | 2004-02-23 | 2005-08-26 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| KR20060026836A (ko) * | 2004-09-21 | 2006-03-24 | 삼성전자주식회사 | 반도체 소자의 게이트 패턴 형성방법 |
-
2007
- 2007-05-17 KR KR1020070048080A patent/KR100815968B1/ko not_active IP Right Cessation
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980006392A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 반도체 메모리소자 및 그 제조방법 |
| KR19980028654A (ko) * | 1996-10-23 | 1998-07-15 | 김광호 | 반도체장치 제조방법 |
| KR19980055951A (ko) * | 1996-12-28 | 1998-09-25 | 김영환 | 비휘발성 메모리 소자의 유전체막 형성방법 |
| KR19980057141A (ko) * | 1996-12-30 | 1998-09-25 | 김영환 | 반도체장치 제조방법 |
| KR19990031659A (ko) * | 1997-10-14 | 1999-05-06 | 구본준 | 반도체 박막 식각방법 |
| JP2002246595A (ja) * | 2001-02-19 | 2002-08-30 | Shindengen Electric Mfg Co Ltd | トランジスタ |
| JP2003068893A (ja) * | 2001-08-28 | 2003-03-07 | Hitachi Ltd | 不揮発性記憶素子及び半導体集積回路 |
| KR20040054917A (ko) * | 2002-12-18 | 2004-06-26 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| JP2004214608A (ja) * | 2002-12-27 | 2004-07-29 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| KR20050083280A (ko) * | 2004-02-23 | 2005-08-26 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| KR20060026836A (ko) * | 2004-09-21 | 2006-03-24 | 삼성전자주식회사 | 반도체 소자의 게이트 패턴 형성방법 |
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