KR100854901B1 - 비휘발성 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판 상부에 제1 절연막, 제1 도전막, 유전체막 및 제2 도전막이 형성되는 단계와, 상기 제2 도전막과 유전체막의 일부를 제거하여 상기 제1 도전막의 일부가 노출되도록 콘택홀을 형성하는 단계와, 상기 콘택홀의 측벽에 식각 보호막을 형성하는 단계 및 상기 콘택홀을 포함한 상기 제2 도전막 상부에 제3 도전막을 형성하는 단계를 포함하기 때문에, 유전체막의 일부를 제거하여 콘택홀을 형성할 때, 콘택홀에 보호막을 형성함으로써, 후속하는 클리닝 공정에서 콘택홀에 노출된 유전체막이 손상되는 것을 방지할 수 있다.
플래시 메모리, 유전체막, 스페이서, 콘택홀
Description
도 1a 내지 도 1e는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 게이트 절연막
106 : 제1 도전막 108 : 제1 유전체막
110 : 제2 유전체막 112 : 제3 유전체막
114 : 게이트 전극층 116 : 마스크 패턴
118 : 콘택홀 120a : 절연막
120b : 보호막 122 : 제2 도전막
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 메모리 셀 영역의 선택 트랜지스터와 주변 회로 영역의 트랜지스터를 형성하는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
비휘발성 메모리 소자 중 NAND 플래시 메모리 소자는 FN 터널링(Fowler/Nordheim tunneling) 현상을 이용하여 플로팅 게이트(floating gate) 내에 전자를 주입하여 프로그램(program)하고, 전자를 인출하여 소거(erase)하는 과정을 통해 동작을 수행한다. NAND 플래시 메모리 소자는 다수의 셀이 직렬로 연결된 셀 스트링(cell string)을 포함하여 구성되는데, 셀 스트링 내에는 선택 트랜지스터(select transistor)가 직렬로 접속된다. 이에, 판독시에 선택 트랜지스터의 게이트에는 판독 전압을 인가하고, 나머지의 셀 트랜지스터에는 높은 고전압을 인가하여 전부 도통시킨다. 따라서 셀 스트링 내에서 흐르는 전류가 작아 NOR형 플래시 메모리 소자에 비해서 소비전력이 적다는 이점이 있다. 또한 NOR형 비휘발성 메모리 소자에 비해서 고집적하기가 용이하여 대용량의 메모리 소자를 제조하는데 적합하다. 이러한 특징에 따라 최근에는 NAND형 비휘발성 메모리 소자가 널리 이용되고 있다.
이러한 NAND형 비휘발성 메모리 소자는 데이터를 저장하기 위한 메모리 셀 트랜지스터와, 메모리 셀 트랜지스터가 동작하도록 메모리 셀 트랜지스터에 전압을 인가하기 위한 주변 회로 트랜지스터를 포함하여 이루어진다. 또한 NAND형 플래시 메모리 소자에 포함된 다수의 메모리 셀 트랜지스터들은 스트링 구조로 연결되어 있으며, 이러한 스트링을 선택하기 위해서는 소스 선택 트랜지스터와 드레인 선택 트랜지스터와 같은 선택 트랜지스터가 필요하다.
통상적으로, 제조 공정의 효율성을 높이기 위하여 메모리 셀 트랜지스터와 선택 트랜지스터 및 주변 회로 트랜지스터는 한꺼번에 형성된다. 그런데 메모리 셀 트랜지스터는 전하를 저장하는 플로팅 게이트와 플로팅 게이트를 제어하는 콘트롤 게이트 사이에 유전체막을 포함하여 형성되지만, 선택 트랜지스터와 주변 회로 트랜지스터는 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결되어야 한다. 따라서, 선택 트랜지스터와 주변 회로 트랜지스터에 형성된 유전체막의 일부를 식각한 후 콘트롤 게이트를 형성함으로써, 선택 트랜지스터와 주변 회로 트랜지스터에서는 두 개의 게이트가 전기적으로 연결되는 공정이 필요하다.
본 발명은 선택 트랜지스터와 주변 회로 트랜지스터에서 유전체막의 일부를 제거하여 콘택홀을 형성할 때 콘택홀에 보호막을 형성함으로써, 후속하는 클리닝 공정에서 콘택홀에 노출된 유전체막이 손상되는 것을 방지할 수 있다.
본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 반도체 기판 상부에 제1 절연막, 제1 도전막, 유전체막 및 제2 도전막이 형성되는 단계와, 상기 제2 도전막과 유전체막의 일부를 제거하여 상기 제1 도전막의 일부가 노출되도록 콘택홀을 형성하는 단계와, 상기 콘택홀의 측벽에 식각 보호막을 형성하는 단계 및 상기 콘택홀을 포함한 상기 제2 도전막 상부에 제3 도전막을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 측면에 따른 비휘발성 메모리 소자의 제조 방법은, 반도체 기판 상부에 제1 절연막, 제1 도전막 및 유전체막이 형성되는 단계와, 상기 유전체막의 일부를 제거하여 상기 제1 도전막의 일부가 노출되도록 콘택홀을 형성하는 단 계와, 상기 콘택홀의 측벽에 식각 보호막을 형성하는 단계 및 상기 콘택홀을 포함한 상기 유전체막 상부에 제3 도전막을 형성하는 단계를 포함할 수 있다.
상기 식각 보호막을 형성하는 단계는, 상기 콘택홀을 포함하는 전체 구조 상부에 절연막을 형성하는 단계 및 상기 절연막이 상기 콘택홀의 측벽에만 잔류하도록 상기 절연막을 식각하는 단계를 더욱 포함할 수 있다. 상기 절연막은 고밀도 플라즈마(High Density Plasma; HDP) 산화막이나 O3-TEOS 산화막 또는 SOG(Spin On Glass) 산화막 중 어느 하나를 이용하여 형성할 수 있다.
상기 유전체막은 고유전율 물질로 형성된 막을 포함할 수 있다. 상기 유전체막은 Al2O3로 형성된 막을 포함할 수 있다.
상기 제2 도전막은 TiN, TaN, Ti, Ta, W, WN, Hf, Nb, Mo, RuO2, Mo2N, Ir, Pt, Co, Cr, RuO, Ti3Al, Ti2AlN, Pd, WNx, WSi, NiSi중 어느 하나를 이용하여 형성할 수 있다.
상기 제3 도전막을 형성하기 전에 클리닝 공정을 실시하는 단계를 더 포함할 수 있다. 상기 클리닝 공정은 과수(H2O2)와 황산(H2SO4) 및 물(H2O)을 혼합한 용액이나 암모니아(HN3)와 과수(H2O2) 및 물(H2O)을 혼합한 용액, BOE 용액, HF 용액 중 어느 하나를 이용하여 실시할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1e는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다. 특히, 도 1a 내지 도 1e는 비휘발성 메모리 소자의 제조 단계 중 유전체막의 일부를 제거하여 유전체막의 상부에 형성된 막과 유전체막의 하부에 형성된 막을 전기적으로 연결시키는 공정을 도시한 것이다.
도 1a를 참조하면, 메모리 셀 영역과 주변 회로 영역을 포함하는 반도체 기판(102) 상부에 게이트 절연막(104)을 형성하고, 게이트 절연막(104) 상부에 제1 도전막(106)을 형성한다. 바람직하게는, 게이트 절연막(104)은 산화막으로 형성하며 주변 회로 영역과 메모리 셀 영역에서 형성되는 두께를 각각 다르게 할 수 있다. 제1 도전막(106)은 폴리 실리콘으로 형성하는 것이 바람직하다.
이어서, 제 1 도전막(106)을 포함한 반도체 기판(102) 상부에 유전체막을 형성한다. 유전체막(113)은 제1 유전체막(108), 제2 유전체막(110) 및 제3 유전체막(112)의 적층막으로 형성할 수 있다. 제1 유전체막(108), 제2 유전체막(110) 및 제3 유전체막(112)은 각각 산화막, 질화막 및 산화막인 ONO(Oxide/Nitride/Oxide) 구조로 형성할 수 있다. 이때, 제2 유전체막(112)은 Al2O3와 같은 고유전율 물질로 형성하는 것이 바람직하다.
이후에, 유전체막(113) 상부에 게이트 전극층(114)을 형성한다. 게이트 전극층(114)은 통상적으로 반도체 제조 공정에서 사용되는 도전물질로 형성할 수 있으며, 특히 금속층으로 형성하는 것이 바람직하다. 게이트 전극층(114)은 TiN, TaN, Ti, Ta, W, WN, Hf, Nb, Mo, RuO2, Mo2N, Ir, Pt, Co, Cr, RuO, Ti3Al, Ti2AlN, Pd, WNx, WSi, NiSi 등을 사용하여 형성할 수 있다.
한편, 위와 같은 적층막 구조는 질화막을 전하 저장층으로 사용하는 비휘발성 메모리 소자의 주변 회로 영역을 형성할 때 적용될 수 있다. 하지만, 질화막을 전하 저장층으로 사용하는 비휘발성 메모리 소자의 메모리 셀 영역에는 게이트 절연막과 도전막이 생략되고 유전체막과 게이트 전극층이 형성될 수 있다. 또한, 폴리 실리콘을 전하 저장층으로 사용하는 비휘발성 메모리 소자의 메모리 셀 영역과 주변 회로 영역에는 게이트 전극층이 생략되고 터널 절연막 역할을 하는 게이트 절연막, 폴리 실리콘으로 형성되는 도전막 및 유전체막이 형성될 수 있다.
도 1b를 참조하면, 게이트 전극층(114) 상부에 마스크 패턴(116)을 형성하고, 마스크 패턴(116)을 이용하는 식각 공정을 실시하여 게이트 전극층(114)과 유전체막(113)을 식각하여 콘택홀(118)을 형성한다. 이로써 제1 도전막(106)의 일부가 노출된다. 콘택홀(118)은 제1 도전막(106)과 후속하는 공정에서 형성되는 제2 도전막을 전기적으로 연결하여 단일한 게이트를 형성하기 위한 것이다. 이후에 마스크 패턴(116)을 제거한다.
한편, 폴리 실리콘을 전하 저장층으로 사용하는 비휘발성 메모리 소자의 상기 메모리 셀 영역에는 선택 트랜지스터의 플로팅 게이트와 콘트롤 게이트를 연결하기 위하여 유전체막을 식각하여 콘택홀을 형성할 수 있다.
도 1c를 참조하면, 콘택홀(118)을 포함하는 전체 구조 상부에 절연막(120a)을 형성하여 콘택홀(118)을 매립한다. 절연막(120a)은 고밀도 플라즈마(High Density Plasma; HDP) 산화막이나 O3-TEOS 산화막 또는 SOG(Spin On Glass) 산화막을 포함하는 산화막으로 형성하는 것이 바람직하다.
도 1d를 참조하면, 절연막(120a; 도 1c 참조)에 대해 식각 공정을 실시하여 절연막(120a)이 콘택홀(118)의 측벽에만 잔류하도록 하여 식각 보호막(120b)을 형성한다. 이때, 식각 보호막(120b)은 콘택홀(118)로 인하여 노출된 게이트 전극층(114)과 유전체막(113)의 측벽을 감싸며 보호하도록 형성된다. 식각 보호막(120b)은 되도록이면 두께를 얇게 형성하여 후속하는 공정에서 콘택홀(118)을 매립하는 공간을 충분히 확보할 수 있도록 하는 것이 바람직하다.
이후에, 공정 중에 발생한 잔류물을 제거하고 자연적으로 생성된 산화막을 제거하기 위한 클리닝 공정을 실시한다. 클리닝 공정은 과수(H2O2)와 황산(H2SO4) 및 물(H2O)을 혼합한 제1 용액 또는 암모니아(HN3)와 과수(H2O2) 및 물(H2O)을 혼합한 제2 용액 또는 BOE 용액 또는 HF 용액을 이용하여 실시할 수 있다.
한편, 콘택홀(118)을 형성한 후 보호막(120b)을 형성하지 않고 바로 클리닝 공정을 실시할 수도 있다. 하지만, 이 경우 클리닝 공정 중에 사용되는 상기 용액으로 인하여 게이트 전극층(114)과 유전체막(113)의 일부가 제거된다. 특히, 상기 제1 용액을 이용한 클리닝 공정 중에는 게이트 전극층(114)의 일부가 제거될 수 있고, 상기 제2 용액을 이용한 클리닝 공정 중에는 제3 유전체막(112)의 일부가 제거될 수 있다. 이로 인하여, 게이트 전극층(114)과 상기 유전체막이 형성된 콘택홀(118)의 상부가 더욱 넓어져서 콘택홀(118)의 측면에는 단차가 형성된다. 그러면 후속하는 공정에서 콘택홀(118)에 제2 도전막을 매립할 때, 상기 단차로 인하여 콘택홀(118)의 측벽에 보이드(void) 등이 발생할 수 있다.
하지만, 본 발명에서와 같이 콘택홀(118)의 측면에 식각 보호막(120b)을 형성한 후 클리닝 공정을 실시하면 콘택홀(118)로 인하여 노출된 게이트 전극층(114)과 유전체막(113)이 제거되는 것을 방지할 수 있다. 따라서 콘택홀(118)의 측면에 단차가 발생하지 않아 후속하는 공정에서 제2 도전막을 용이하게 매립할 수 있다.
도 1e를 참조하면, 콘택홀(118; 도 1d 참조)을 포함하는 전체 구조 상부에 제2 도전막(122)을 형성하여 콘택홀(118)을 제2 도전막(122)으로 매립한다. 제2 도전막(122)은 폴리 실리콘으로 형성하는 것이 바람직하다. 이로써, 제1 도전막(106)과 제2 도전막(122)은 전기적으로 연결되어 주변 회로 트랜지스터의 단일 게이트로 작용할 수 있다.
한편, 전술한 본 발명의 실시예는 메모리 셀 영역의 선택 트랜지스터나 주변 회로 영역의 주변 회로 트랜지스터와 같이 유전체막에 홀을 형성하여 유전체막 상 하부에 형성된 도전막을 연결시켜 형성하는 모든 트랜지스터의 제조 공정에 적용될 수 있음은 자명하다.
본 발명의 비휘발성 메모리 소자의 제조 방법에 따르면, 제1 도전막과 제2 도전막을 연결하기 위하여 유전체막과 게이트 전극막에 콘택홀을 형성하는 공정을 실시하고 콘택홀의 측면에 보호막을 형성한다. 보호막은 후속하는 클리닝 공정 중에 유전체막과 게이트 전극막이 손실되는 것을 방지하기 때문에, 콘택홀의 측면에 단차가 형성되는 것을 방지할 수 있다. 이로써, 콘택홀을 제2 도전막으로 매립할 때 보이드 등이 발생되지 않아 보다 신뢰성 있는 비휘발성 메모리 소자의 제조가 가능하다.
Claims (9)
- 반도체 기판 상부에 제1 절연막, 제1 도전막, 유전체막 및 제2 도전막이 형성되는 단계;상기 제2 도전막과 유전체막의 일부를 제거하여 상기 제1 도전막의 일부가 노출되도록 콘택홀을 형성하는 단계;상기 콘택홀을 통해 노출된 상기 제2 도전막 및 상기 유전체막의 측벽에 식각 보호막을 형성하는 단계; 및상기 콘택홀을 포함한 상기 제2 도전막 상부에 제3 도전막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
- 반도체 기판 상부에 제1 절연막, 제1 도전막 및 유전체막이 형성되는 단계;상기 유전체막의 일부를 제거하여 상기 제1 도전막의 일부가 노출되도록 콘택홀을 형성하는 단계;상기 콘택홀을 통해 노출된 상기 유전체막의 측벽에 식각 보호막을 형성하는 단계; 및상기 콘택홀을 포함한 상기 유전체막 상부에 제3 도전막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 식각 보호막을 형성하는 단계는,상기 콘택홀을 포함하는 전체 구조 상부에 절연막을 형성하는 단계; 및상기 절연막이 상기 콘택홀의 측벽에만 잔류하도록 상기 절연막을 식각하는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제3항에 있어서,상기 절연막은 고밀도 플라즈마(High Density Plasma; HDP) 산화막이나 O3-TEOS 산화막 또는 SOG(Spin On Glass) 산화막 중 어느 하나를 이용하여 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 유전체막은 고유전율 물질로 형성된 막을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 유전체막은 Al2O3로 형성된 막을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 제2 도전막은 TiN, TaN, Ti, Ta, W, WN, Hf, Nb, Mo, RuO2, Mo2N, Ir, Pt, Co, Cr, RuO, Ti3Al, Ti2AlN, Pd, WNx, WSi, NiSi중 어느 하나를 이용하여 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 제3 도전막을 형성하기 전에 클리닝 공정을 실시하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제8항에 있어서,상기 클리닝 공정은 과수(H2O2)와 황산(H2SO4) 및 물(H2O)을 혼합한 용액이나 암모니아(HN3)와 과수(H2O2) 및 물(H2O)을 혼합한 용액, BOE 용액, HF 용액 중 어느 하나를 이용하여 실시하는 비휘발성 메모리 소자의 제조 방법.
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020044262A (ko) * | 2000-12-05 | 2002-06-15 | 박종섭 | 플래쉬 메모리 제조 방법 |
| KR20030069751A (ko) * | 2002-02-20 | 2003-08-27 | 삼성전자주식회사 | 기저부보다 더 작은 단면크기를 갖는 도전성 플러그들의돌출부들 상에 위치하는 강유전체 커패시터들 및 그형성방법들 |
-
2007
- 2007-02-27 KR KR1020070019379A patent/KR100854901B1/ko not_active IP Right Cessation
Patent Citations (2)
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| KR20030069751A (ko) * | 2002-02-20 | 2003-08-27 | 삼성전자주식회사 | 기저부보다 더 작은 단면크기를 갖는 도전성 플러그들의돌출부들 상에 위치하는 강유전체 커패시터들 및 그형성방법들 |
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