JPS59227136A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59227136A JPS59227136A JP10090083A JP10090083A JPS59227136A JP S59227136 A JPS59227136 A JP S59227136A JP 10090083 A JP10090083 A JP 10090083A JP 10090083 A JP10090083 A JP 10090083A JP S59227136 A JPS59227136 A JP S59227136A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造方法に関し、・特に、高集
積化を必要とする超ＬＳＩなどの素子間分離法に関する
ものである。
積化を必要とする超ＬＳＩなどの素子間分離法に関する
ものである。
（従来例の構成とその問題点〕
従来の半導体装置の製造方法忙おける素子間分離法とし
ては、選択酸化法が一般的に用いられている。この選択
酸化法を第１図を用いて説明する。
ては、選択酸化法が一般的に用いられている。この選択
酸化法を第１図を用いて説明する。
まず、第１図（ａ）に示すように、シリコン基板１上に
シリコンの酸化膜２を形成し、さらＫその上に窒化シリ
コン膜３とを形成する。次に、第１図（ｂ） Ｋ示すよ
うに、感光性膜４のパターンを用いて窒化シリコンＭ３
を選択的にエツチングした後、窒化シリコン膜３を除去
したシリコン基板１の表面８分Ｖｃ、 １オン注入を行
ってチャンネルストッパ領域５を形成するだめのイオン
注入層５′を形成する。そして、第１図（ｅ）に示すよ
うに、感光性膜４を除去し、酸化処理を施してンリコン
基板１表面にフィールド酸化膜６（素子分離酸化膜）を
形成すると同時にチャンネルストッパ領域５を拡散形成
する。この時、窒化シリコン膜３で覆われた領域にはフ
ィールド酸化膜６は形成されない。
シリコンの酸化膜２を形成し、さらＫその上に窒化シリ
コン膜３とを形成する。次に、第１図（ｂ） Ｋ示すよ
うに、感光性膜４のパターンを用いて窒化シリコンＭ３
を選択的にエツチングした後、窒化シリコン膜３を除去
したシリコン基板１の表面８分Ｖｃ、 １オン注入を行
ってチャンネルストッパ領域５を形成するだめのイオン
注入層５′を形成する。そして、第１図（ｅ）に示すよ
うに、感光性膜４を除去し、酸化処理を施してンリコン
基板１表面にフィールド酸化膜６（素子分離酸化膜）を
形成すると同時にチャンネルストッパ領域５を拡散形成
する。この時、窒化シリコン膜３で覆われた領域にはフ
ィールド酸化膜６は形成されない。
最後に、第１図（ｄ）に示すように１窒化シリコン膜３
および酸化膜２をエツチングによシ除去して、シリコン
基板１の主面にフィールド酸化膜６で分離された活性領
域１ａを形成する。こうして選択酸化法によシ形成され
た活性領域１ａに能動素子を形成して半導体装置を構成
していた。
および酸化膜２をエツチングによシ除去して、シリコン
基板１の主面にフィールド酸化膜６で分離された活性領
域１ａを形成する。こうして選択酸化法によシ形成され
た活性領域１ａに能動素子を形成して半導体装置を構成
していた。
しかしながら、上記の従来例では次に示すような問題点
がある。すなわち、第１図（ｅ）においてフィールド酸
化膜６を形成する際に、酸化剤が窒化シリコン膜３の下
の薄い酸化膜２を通して拡散してゆくために１フイール
ド酸化膜６が窒化シリコン膜３０下に食い込んで成長し
、バーズビークと呼ばれる領域を形成する。従って、フ
ィールド酸化膜６は、第２図に示すようにバーズビーク
６ａの領域と厚い酸化膜６ｂの領域とからなり、例えば
、窒化シリコン膜３の厚さが１２００Ｘで、その下の酸
化膜２の厚さが５００１の場合に１厚い酸化膜６ｂの厚
さが１μｍになるまで酸化すると、バーズビーク６ａの
長さは約１μｍにも達する。それと同時に、このバーズ
ビーク６ａのために、チャンネルストッパ領域５の形成
用に注入した１オン注入層５′の不純物の拡散領域が拡
がり、第３図に示すよ５に、チャンネルストッパ領域５
が活性領域１ａの一部Ｋまで達する。このため、活性領
域１ａがこのバーズビーク６ａとチャンネルストッパ領
域５とＫより、実効的には第３図のｌａ’で示した領域
Ｋまで狭められるので、ＭＯ８型トランジスタでは電流
の減少およびしきい値の上昇等の狭チャンネル効果が生
じ、素子の微細化が進むにつれてその影響が大きくなシ
、また、超ＬＳＩの高集積化にとっても大きな妨げとな
っていた。
がある。すなわち、第１図（ｅ）においてフィールド酸
化膜６を形成する際に、酸化剤が窒化シリコン膜３の下
の薄い酸化膜２を通して拡散してゆくために１フイール
ド酸化膜６が窒化シリコン膜３０下に食い込んで成長し
、バーズビークと呼ばれる領域を形成する。従って、フ
ィールド酸化膜６は、第２図に示すようにバーズビーク
６ａの領域と厚い酸化膜６ｂの領域とからなり、例えば
、窒化シリコン膜３の厚さが１２００Ｘで、その下の酸
化膜２の厚さが５００１の場合に１厚い酸化膜６ｂの厚
さが１μｍになるまで酸化すると、バーズビーク６ａの
長さは約１μｍにも達する。それと同時に、このバーズ
ビーク６ａのために、チャンネルストッパ領域５の形成
用に注入した１オン注入層５′の不純物の拡散領域が拡
がり、第３図に示すよ５に、チャンネルストッパ領域５
が活性領域１ａの一部Ｋまで達する。このため、活性領
域１ａがこのバーズビーク６ａとチャンネルストッパ領
域５とＫより、実効的には第３図のｌａ’で示した領域
Ｋまで狭められるので、ＭＯ８型トランジスタでは電流
の減少およびしきい値の上昇等の狭チャンネル効果が生
じ、素子の微細化が進むにつれてその影響が大きくなシ
、また、超ＬＳＩの高集積化にとっても大きな妨げとな
っていた。
さらに・第４図に示すようＫ、活性領域１ａＫ能動素子
を形成するだめの拡散層７を形成すると、この拡散層７
とチャンネルストッパ領域５とが重なシ、その接合部分
で浮遊容量が形成される。そして、この浮遊容量は素子
の微細化に伴なって相対的にその存在比重が増すために
、高速化を考慮する際にこの浮遊容量を無視できなくな
っていた（発明の目的） 本発明は、上記従来例の欠点に鑑みてなされたもので、
バーズビークや浮遊容量を抑制し、しかも基板表面が平
担になるように素子分離領域を形成することができる半
導体装置の製造方法を提供するものである。
を形成するだめの拡散層７を形成すると、この拡散層７
とチャンネルストッパ領域５とが重なシ、その接合部分
で浮遊容量が形成される。そして、この浮遊容量は素子
の微細化に伴なって相対的にその存在比重が増すために
、高速化を考慮する際にこの浮遊容量を無視できなくな
っていた（発明の目的） 本発明は、上記従来例の欠点に鑑みてなされたもので、
バーズビークや浮遊容量を抑制し、しかも基板表面が平
担になるように素子分離領域を形成することができる半
導体装置の製造方法を提供するものである。
（発明の構成）
上記目的を達成するために、本発明は、シリコン基板の
一生面に溝を形成し、その溝を設けた面妊窒化シリコン
膜を形成した後に低融点ガラス膜を被着し、熱処理を施
すことによりこの低融点ガラス膜を溶融させ、そのリフ
ロー作用で平担化し、その後、シリコン基板の表面が露
出するまでエツチングを行い、シリコン基板の溝の中に
だけ低融点ガラスを残存させて素子分離領域を形成する
ものである。
一生面に溝を形成し、その溝を設けた面妊窒化シリコン
膜を形成した後に低融点ガラス膜を被着し、熱処理を施
すことによりこの低融点ガラス膜を溶融させ、そのリフ
ロー作用で平担化し、その後、シリコン基板の表面が露
出するまでエツチングを行い、シリコン基板の溝の中に
だけ低融点ガラスを残存させて素子分離領域を形成する
ものである。
（実施例の説明）
以下、図面により本発明の実施例を具体的に説明する。
第５図（ａ）ないしくｆ）は、本発明の一実施例の工程
を示す図である。１ず、第５図（ａ）に示すように、シ
リコン基板１１の一生面に厚さ５００大の薄いシリコン
の酸化膜１２を形成し、その上に感光性膜１３によシバ
ターンを形成する。次Ｋ、第５図（ｂ）に示すように、
感光性膜１３によるパターンをマスクにして、酸化膜１
２およびシリコン基板１１を反応性イオンエツチング（
ＲＩＥ ）法によシ選択的にエツチングし、シリコン基
板１１に深さ１〜１５μｍの溝１１ａを形成する。そし
て、イオン注入を行って溝１１ａの底部にチャンネルス
トッパ領域１４ヲ形成する。この時、溝１１ａ以外の領
域は感光性膜１３に覆われているためイオン注入はされ
ない。その次に、感光性膜１３を除去し、第５図（ｃ）
に示すように、シリコン基板１１の溝１１ａが設けられ
た面Ｋ、厚さ１００ＯＸのシリコンの酸化膜１５を熱酸
化により形成し、ついで厚さ１２００Ｘの窒化シリコン
膜１６を減圧ＣＶＤ法により形成し、さらにその上に低
融点ガラス膜として燐の濃度８重量係の燐硅酸ガラス膜
１７をＣＶＤ法により２０〜３０μｍ被着する。その後
、第５図（ｄ）に示すように、温度９００ｔ！、圧力８
ｋｙ ／ ７’の水蒸気雰囲気中にて、燐硅酸ガラス
膜１７を３時間溶融、リフローさせて平担化する。
を示す図である。１ず、第５図（ａ）に示すように、シ
リコン基板１１の一生面に厚さ５００大の薄いシリコン
の酸化膜１２を形成し、その上に感光性膜１３によシバ
ターンを形成する。次Ｋ、第５図（ｂ）に示すように、
感光性膜１３によるパターンをマスクにして、酸化膜１
２およびシリコン基板１１を反応性イオンエツチング（
ＲＩＥ ）法によシ選択的にエツチングし、シリコン基
板１１に深さ１〜１５μｍの溝１１ａを形成する。そし
て、イオン注入を行って溝１１ａの底部にチャンネルス
トッパ領域１４ヲ形成する。この時、溝１１ａ以外の領
域は感光性膜１３に覆われているためイオン注入はされ
ない。その次に、感光性膜１３を除去し、第５図（ｃ）
に示すように、シリコン基板１１の溝１１ａが設けられ
た面Ｋ、厚さ１００ＯＸのシリコンの酸化膜１５を熱酸
化により形成し、ついで厚さ１２００Ｘの窒化シリコン
膜１６を減圧ＣＶＤ法により形成し、さらにその上に低
融点ガラス膜として燐の濃度８重量係の燐硅酸ガラス膜
１７をＣＶＤ法により２０〜３０μｍ被着する。その後
、第５図（ｄ）に示すように、温度９００ｔ！、圧力８
ｋｙ ／ ７’の水蒸気雰囲気中にて、燐硅酸ガラス
膜１７を３時間溶融、リフローさせて平担化する。
そして、第５図（ｅ） Ｋ示すように、平担化された燐
硅酸ガラス膜】７をシリコン基板１１の主面上の窒化／
リコン膜１６が完全に露出するまでエツチングする。次
に、１１００℃の窒素雰囲気中で３０分間アニールし、
シリコン基板１１の溝１１ａ内に残った燐硅酸ガラス膜
１７の表面の燐濃度を下げた後、第５図（ｆ）に示すよ
うに、ドライエツチング法によりシリコン基板１１の主
面上の窒化シリコン膜１６をエツチングして除去し、次
いで酸化膜１５をエツチングして除去して、シリコン基
板１１の主面に、シリコン基板１１０表面が露出した活
性領域１１ｂと、溝１１ａ内に酸化Ｍ１５、窒化シリコ
ン膜１６および燐硅酸ガラス膜１７が残存してなる素子
分離領域１８とを形成する。その後、素子分離領域１８
によシ分離された活性領域１１ｂ Ｋ能動素子を形成し
て半導体装置を構成する。
硅酸ガラス膜】７をシリコン基板１１の主面上の窒化／
リコン膜１６が完全に露出するまでエツチングする。次
に、１１００℃の窒素雰囲気中で３０分間アニールし、
シリコン基板１１の溝１１ａ内に残った燐硅酸ガラス膜
１７の表面の燐濃度を下げた後、第５図（ｆ）に示すよ
うに、ドライエツチング法によりシリコン基板１１の主
面上の窒化シリコン膜１６をエツチングして除去し、次
いで酸化膜１５をエツチングして除去して、シリコン基
板１１の主面に、シリコン基板１１０表面が露出した活
性領域１１ｂと、溝１１ａ内に酸化Ｍ１５、窒化シリコ
ン膜１６および燐硅酸ガラス膜１７が残存してなる素子
分離領域１８とを形成する。その後、素子分離領域１８
によシ分離された活性領域１１ｂ Ｋ能動素子を形成し
て半導体装置を構成する。
上記の構成において、本実施例は、チャンネルストッパ
領域１４をシリコン基板１１の溝１１ａの底部に形成す
るため、活性領域１１ｂに能動素子形成のために拡散層
を形成しても、チャンネルストッパ領域１４と拡散層と
が重なることがなく、浮遊容量の発生を防止することが
できる。また、従来のようにフィールド酸化膜を酸化し
て形成する工程がないためにバーズビークが生じること
がなく、狭チャンネル効果を抑制することができる。さ
らに、エツチングにより燐硅酸ガラス膜１７を一部除去
した後に、薄い窒化シリコン膜】６および酸化膜１５を
順次エツチングにより除去してシリコン基板１１の表面
の活性領域１１ｂを露出させるので、活性領域１１ｂと
溝１１ａ内に燐硅酸ガーラス膜１７などが残存してなる
素子分離領域１８の各々の表面の段差がほとんどなく、
素子分離領域１８を形成した後のシリコン基板１１の表
面の平担塵が向上する。
領域１４をシリコン基板１１の溝１１ａの底部に形成す
るため、活性領域１１ｂに能動素子形成のために拡散層
を形成しても、チャンネルストッパ領域１４と拡散層と
が重なることがなく、浮遊容量の発生を防止することが
できる。また、従来のようにフィールド酸化膜を酸化し
て形成する工程がないためにバーズビークが生じること
がなく、狭チャンネル効果を抑制することができる。さ
らに、エツチングにより燐硅酸ガラス膜１７を一部除去
した後に、薄い窒化シリコン膜】６および酸化膜１５を
順次エツチングにより除去してシリコン基板１１の表面
の活性領域１１ｂを露出させるので、活性領域１１ｂと
溝１１ａ内に燐硅酸ガーラス膜１７などが残存してなる
素子分離領域１８の各々の表面の段差がほとんどなく、
素子分離領域１８を形成した後のシリコン基板１１の表
面の平担塵が向上する。
なお、上記実施例においては、低融点ガラス膜として燐
硅酸ガラス膜１７を用いたが、硼素硅酸ガラス膜やこれ
らの混合膜を用いても同様な効果が得られる。また、燐
硅酸ガラス膜１７を平担化する際に高圧下で行ったが、
これは常圧でも同様に行うことができる。
硅酸ガラス膜１７を用いたが、硼素硅酸ガラス膜やこれ
らの混合膜を用いても同様な効果が得られる。また、燐
硅酸ガラス膜１７を平担化する際に高圧下で行ったが、
これは常圧でも同様に行うことができる。
＜発明の効果）
以上説明したよう妃、本発明は、ノ（−ズビークや浮遊
容量が生じることがないので、狭チャンネル効果の影響
がなく且つ高速化が可能になるとともに、基板の横方向
の寸法加工精度が高く、微細化、高集積化が可能となり
、さらに、素子分離領域形成後の基板の表面の平担塵が
高いので、電極配線の断線が発生しＫ＜＜且つ素子分離
領域形成後のマスクパターン転写時の寸法精度が向上す
る等の効果を有するものである。
容量が生じることがないので、狭チャンネル効果の影響
がなく且つ高速化が可能になるとともに、基板の横方向
の寸法加工精度が高く、微細化、高集積化が可能となり
、さらに、素子分離領域形成後の基板の表面の平担塵が
高いので、電極配線の断線が発生しＫ＜＜且つ素子分離
領域形成後のマスクパターン転写時の寸法精度が向上す
る等の効果を有するものである。
第１図（ａ）ないしく−は、従来の半導体装置の製造方
殊における選択酸化法の工程図、第２図、第３図および
第４図は、従来の半導体装置の製造方法における製造途
中の半導体装置のそれぞれ断面図、第５図←）ないしく
ｆ）は、本発明の一実施例の工程図である。 １１・・・・・・・・・シリコン基板、１１ａ・・・・
・・・・・溝、１１ｂ・・・・・・・・・活性領域、１
６・・・・・・・”・窒化・ンリコン膜、１７・・・・
°・・・・燐硅酸ガラス膜、１８・・・・・・・・・素
子分離領域。 特許出願人 松下電子工業株式会社 第１図 第２図 第３図 第４図
殊における選択酸化法の工程図、第２図、第３図および
第４図は、従来の半導体装置の製造方法における製造途
中の半導体装置のそれぞれ断面図、第５図←）ないしく
ｆ）は、本発明の一実施例の工程図である。 １１・・・・・・・・・シリコン基板、１１ａ・・・・
・・・・・溝、１１ｂ・・・・・・・・・活性領域、１
６・・・・・・・”・窒化・ンリコン膜、１７・・・・
°・・・・燐硅酸ガラス膜、１８・・・・・・・・・素
子分離領域。 特許出願人 松下電子工業株式会社 第１図 第２図 第３図 第４図
Claims (2)
- （１） 半導体基板の一生面にエツチングにより溝を
形成する工程と、前記半導体基板の溝が形成された面に
窒化シリコン膜を被着する工程と、前記窒化シリコン膜
上に低融点ガラス膜を被着する工程と、前記低融点ガラ
ス膜を加熱溶融して表面を平担化する工程と、平担化さ
れた前記低融点ガラス膜を前記半導体基板の表面が露出
するまでエツチングにより除去し、前記溝内にだけ前記
低融点ガラス膜を残す工程とを具備することを特徴とす
る半導体装置の製造方法。 - （２） 前記低融点ガラス膜が、燐酸化物またけ硼素
酸化物を含む硅酸ガラスからなることを特徴とする特許
請求の範囲第（１）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10090083A JPS59227136A (ja) | 1983-06-08 | 1983-06-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10090083A JPS59227136A (ja) | 1983-06-08 | 1983-06-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59227136A true JPS59227136A (ja) | 1984-12-20 |
Family
ID=14286213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10090083A Pending JPS59227136A (ja) | 1983-06-08 | 1983-06-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59227136A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187344A (ja) * | 1985-02-15 | 1986-08-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JPS63250839A (ja) * | 1987-04-08 | 1988-10-18 | Toshiba Corp | 半導体装置の製造方法 |
| US5116779A (en) * | 1990-02-23 | 1992-05-26 | Sharp Kabushiki Kaisha | Process for forming semiconductor device isolation regions |
| US5459096A (en) * | 1994-07-05 | 1995-10-17 | Motorola Inc. | Process for fabricating a semiconductor device using dual planarization layers |
| US7416987B2 (en) | 2003-11-28 | 2008-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
-
1983
- 1983-06-08 JP JP10090083A patent/JPS59227136A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187344A (ja) * | 1985-02-15 | 1986-08-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JPS63250839A (ja) * | 1987-04-08 | 1988-10-18 | Toshiba Corp | 半導体装置の製造方法 |
| US5116779A (en) * | 1990-02-23 | 1992-05-26 | Sharp Kabushiki Kaisha | Process for forming semiconductor device isolation regions |
| US5459096A (en) * | 1994-07-05 | 1995-10-17 | Motorola Inc. | Process for fabricating a semiconductor device using dual planarization layers |
| US7416987B2 (en) | 2003-11-28 | 2008-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
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