JPH03131030A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03131030A JPH03131030A JP27012889A JP27012889A JPH03131030A JP H03131030 A JPH03131030 A JP H03131030A JP 27012889 A JP27012889 A JP 27012889A JP 27012889 A JP27012889 A JP 27012889A JP H03131030 A JPH03131030 A JP H03131030A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術（第２図、第３図）
発明が解決しようとする課題
課題を解決するための手段
作用
実施例（第１図）
発明の効果
〔概 要〕
半導体装置の製造方法、更に詳しく言えば、眉間絶縁膜
に開口部を形成し、この開口部を介して下地の半導体基
板又は導電体層と上部導電膜とを接続する工程を含む半
導体装置の製造方法に関し、層間絶縁膜を平坦化すると
ともに開口部での上部導を膜のステップカバレージを改
善することのできる半導体装置の製造方法を提供するこ
とを目的とし、 半導体基板又は導電体層上に形成された絶縁膜。
に開口部を形成し、この開口部を介して下地の半導体基
板又は導電体層と上部導電膜とを接続する工程を含む半
導体装置の製造方法に関し、層間絶縁膜を平坦化すると
ともに開口部での上部導を膜のステップカバレージを改
善することのできる半導体装置の製造方法を提供するこ
とを目的とし、 半導体基板又は導電体層上に形成された絶縁膜。
電極及び配線層などにより凹凸を有する前記半導体基板
又は導電体層上の前記絶縁膜の上に耐エツチング性膜を
選択的に形成する工程と、全面にＳＯＧ （Ｓｐｉｎ
Ｏｎ Ｇｌａｓｓ ） ＠を形成して少なくとも前記凹
部を埋めて、前記半導体基板又は導電体層上の表面を平
坦化する工程と、前記ＳＯＧ膜をエッチバックして初期
の膜厚よりも薄い膜厚のＳ０Ｇ膜を残存させ、前記耐エ
ツチング性膜を表出させる工程と、前記残有するＳＯＧ
膜をマスクとして前記耐エツチング性膜を選択的に除去
して該ＳＯＧ膜に自己整合的に第１の開口部を形成し、
該第１の開口部の底面に前記絶縁膜を表出する工程と、
前記第１の開口部の底面の絶縁膜を除去して第２の開口
部を形成するとともに、少なくとも前記凹部に前記ＳＯ
Ｇ膜を残存させるように全面を等方性エツチング法によ
りエッチバックする工程と、前記第２の開口部の底面及
び前記５ＯＧＷｉ上に導電膜を形成して該導電膜を前記
半導体基板又は導電体層と接触する工程とを含み構成す
る。
又は導電体層上の前記絶縁膜の上に耐エツチング性膜を
選択的に形成する工程と、全面にＳＯＧ （Ｓｐｉｎ
Ｏｎ Ｇｌａｓｓ ） ＠を形成して少なくとも前記凹
部を埋めて、前記半導体基板又は導電体層上の表面を平
坦化する工程と、前記ＳＯＧ膜をエッチバックして初期
の膜厚よりも薄い膜厚のＳ０Ｇ膜を残存させ、前記耐エ
ツチング性膜を表出させる工程と、前記残有するＳＯＧ
膜をマスクとして前記耐エツチング性膜を選択的に除去
して該ＳＯＧ膜に自己整合的に第１の開口部を形成し、
該第１の開口部の底面に前記絶縁膜を表出する工程と、
前記第１の開口部の底面の絶縁膜を除去して第２の開口
部を形成するとともに、少なくとも前記凹部に前記ＳＯ
Ｇ膜を残存させるように全面を等方性エツチング法によ
りエッチバックする工程と、前記第２の開口部の底面及
び前記５ＯＧＷｉ上に導電膜を形成して該導電膜を前記
半導体基板又は導電体層と接触する工程とを含み構成す
る。
Ｃ産業上の利用分野］
本発明は、半導体装置の製造方法、更に詳しく言えば、
眉間絶縁膜に開口部を形成し、この開口部を介して下地
の半導体基板又は導電体層と上部導電膜とを接続する工
程を含む半導体装置の製造方法に関する。
眉間絶縁膜に開口部を形成し、この開口部を介して下地
の半導体基板又は導電体層と上部導電膜とを接続する工
程を含む半導体装置の製造方法に関する。
第２図（ａ）〜（ｄ）は、従来例の層間絶縁膜に開口部
を形成し、この開口部を介して配線層を形成する半導体
装置の製造方法を説明する断面図である。
を形成し、この開口部を介して配線層を形成する半導体
装置の製造方法を説明する断面図である。
同図（ａ）は眉間絶縁膜を形成した後の半導体装置の断
面図である。
面図である。
同図（ａ）において、■はＳｉ基板、２ａはフィールド
絶縁膜としてのＳｉＯ□膜である。また、３ａはポリシ
リコン膜、３ｂはタングステンシリサイド膜でゲート電
極３を構成する。４ａ、４ｂはポリシリコン膜、タング
ステンシリサイド膜からなる他のゲート電極と一体とな
っている第１の下部配線層である。５ａ、５ｂ、５ｃは
ソース・ドレイン（Ｓ／Ｄ）領域で、Ｓ／Ｄ領域５ｂ、
５ｃはそれぞれＳ／Ｄ引出電極６ａ、６ｂと接続され、
これらのＳ／Ｄ引出電極６ａ、６ａ上には不図示の絶縁
膜を挟んで第２の下部配線層７が形成されてキャパシタ
を構成している。また、別のＳ／Ｄ領域５ａ上は眉間絶
縁膜としてのＳｉＯ□ｖ！、２ｂ、２Ｃにより被覆され
、後に、このＳ ／ Ｄ ８１域５ａは中間配線層と接
続される。ここで、これらの絶縁膜や導電膜によりＳｉ
基板１の表面には凹部や凸部が存在する。
絶縁膜としてのＳｉＯ□膜である。また、３ａはポリシ
リコン膜、３ｂはタングステンシリサイド膜でゲート電
極３を構成する。４ａ、４ｂはポリシリコン膜、タング
ステンシリサイド膜からなる他のゲート電極と一体とな
っている第１の下部配線層である。５ａ、５ｂ、５ｃは
ソース・ドレイン（Ｓ／Ｄ）領域で、Ｓ／Ｄ領域５ｂ、
５ｃはそれぞれＳ／Ｄ引出電極６ａ、６ｂと接続され、
これらのＳ／Ｄ引出電極６ａ、６ａ上には不図示の絶縁
膜を挟んで第２の下部配線層７が形成されてキャパシタ
を構成している。また、別のＳ／Ｄ領域５ａ上は眉間絶
縁膜としてのＳｉＯ□ｖ！、２ｂ、２Ｃにより被覆され
、後に、このＳ ／ Ｄ ８１域５ａは中間配線層と接
続される。ここで、これらの絶縁膜や導電膜によりＳｉ
基板１の表面には凹部や凸部が存在する。
次に、このような凹凸を有するＳｉ基板１上の層間絶縁
膜に開口部を形成してＳ ／ Ｄ Ｒｉ域５ａに配線層
を形成する方法について同図（ｂ）〜（ｄ）を参照しな
がら説明する。
膜に開口部を形成してＳ ／ Ｄ Ｒｉ域５ａに配線層
を形成する方法について同図（ｂ）〜（ｄ）を参照しな
がら説明する。
まず、同図（ｂ）に示すように、レジスト膜８を形成し
、その後レジスト膜８をパターニングしてＳ ／ Ｄ
ｅＪｌ域５ａ上に開口部８ａを形成する。
、その後レジスト膜８をパターニングしてＳ ／ Ｄ
ｅＪｌ域５ａ上に開口部８ａを形成する。
次に、レジスト膜８をマスクとしてＳｉＯ□膜２ｂ２ｃ
をエツチングして開口部８ｂを形成し、Ｓ／Ｄ領域５ａ
を表出する（同図（Ｃ））。
をエツチングして開口部８ｂを形成し、Ｓ／Ｄ領域５ａ
を表出する（同図（Ｃ））。
続いて、ポリシリコン膜１０ａとタングステンシリサイ
ド膜Ｊｏｂを順次堆積して中間配線層１０を形成し、開
口部８ｂを介して下地のＳ ／ Ｄ ｆｉｌＴ域５ａと
接続する（同図（ｄ））。
ド膜Ｊｏｂを順次堆積して中間配線層１０を形成し、開
口部８ｂを介して下地のＳ ／ Ｄ ｆｉｌＴ域５ａと
接続する（同図（ｄ））。
しかし、このとき、中間配線層１０の膜厚は段差のため
凹部Ａ及びＢで正常に形成されず薄くなこのため、後の
工程での加熱処理により中間配線層１０の上層のタング
ステンシリサイド膜１０ｂには熱応力によりクラックが
はいったりして抵抗が大きくなったり、最悪の場合断線
したりするという問題がある。
凹部Ａ及びＢで正常に形成されず薄くなこのため、後の
工程での加熱処理により中間配線層１０の上層のタング
ステンシリサイド膜１０ｂには熱応力によりクラックが
はいったりして抵抗が大きくなったり、最悪の場合断線
したりするという問題がある。
この問題を解決するため、第３回に示すように、層間絶
縁膜を平坦化して配線層を形成している。
縁膜を平坦化して配線層を形成している。
即ち、まず同図（ａ）に示すように、凹部にＳＯＧ膜９
を埋め込んでＳｉ基板１表面を平坦化した後、レジスト
膜１１を形成する。その後、レジスト膜１１をパターニ
ングして開口部１１ａを形成する。
を埋め込んでＳｉ基板１表面を平坦化した後、レジスト
膜１１を形成する。その後、レジスト膜１１をパターニ
ングして開口部１１ａを形成する。
次いで、レジストＩＩ＊ｌｌをマスクとしてＳＯＧ膜９
及びＳｉｎ！膜２ｂ、２ｃに開口部ｆｌｂを形成する（
同図（ｂ））。
及びＳｉｎ！膜２ｂ、２ｃに開口部ｆｌｂを形成する（
同図（ｂ））。
その後、ポリシリコン膜１２ａ及びタングステンシリサ
イド膜１２ｂからなる中間配線１１２を形成し、開口部
１１ｂを介してＳ ／ Ｄ ＳＩＴ域５ａと接続する。
イド膜１２ｂからなる中間配線１１２を形成し、開口部
１１ｂを介してＳ ／ Ｄ ＳＩＴ域５ａと接続する。
これにより、眉間絶縁股上の中間配線層１２は正常に形
成される。
成される。
しかし、第３図（ｂ）に示すように、５ＯＧＩＩＱ９及
びＳｉｎｇ膜２ｂ、２ｃをエツチングして形成された開
口部１１ｂの側壁はＳＯＣ膜９の分だけ前の場合よりも
高くなっている。また、レジスト膜ＩＩをマスクとして
いるので、開口部１１ｂの側壁はほぼ垂直に形成される
。従って、第３図（Ｃ）に示すように、この開口部１１
ｂを介して中間配線層１２を形成し、下地のＳ ／ Ｄ
６ｉ域５ａと接続した場合、開口部１１ｂの側壁の垂
直な段差により開口部１１ｂにおいては中間配線層１２
のステップカバレージは前の場合より悪化する。
びＳｉｎｇ膜２ｂ、２ｃをエツチングして形成された開
口部１１ｂの側壁はＳＯＣ膜９の分だけ前の場合よりも
高くなっている。また、レジスト膜ＩＩをマスクとして
いるので、開口部１１ｂの側壁はほぼ垂直に形成される
。従って、第３図（Ｃ）に示すように、この開口部１１
ｂを介して中間配線層１２を形成し、下地のＳ ／ Ｄ
６ｉ域５ａと接続した場合、開口部１１ｂの側壁の垂
直な段差により開口部１１ｂにおいては中間配線層１２
のステップカバレージは前の場合より悪化する。
このため、開口部１１ｂの角部Ｃで中間配線層１２の膜
厚が薄くなり、この部分で抵抗が大きくなったり、最悪
の場合断線に至るという問題がある。
厚が薄くなり、この部分で抵抗が大きくなったり、最悪
の場合断線に至るという問題がある。
そこで本発明は、このような従来の問題点に鑑みてなさ
れたものであって、層間絶縁膜を平坦化するとともに開
口部での上部導電膜のステップカバレージを改善するこ
とのできる半導体装置の製造方法を提供することを目的
とするものである。
れたものであって、層間絶縁膜を平坦化するとともに開
口部での上部導電膜のステップカバレージを改善するこ
とのできる半導体装置の製造方法を提供することを目的
とするものである。
上記課題は、第１に、半導体基板又は導電体層上に形成
された絶縁膜、＠、極及び配線層などにより凹凸を有す
る前記半導体基板又は導電体層上の前記絶縁膜の上に耐
エツチング性膜を選択的に形成する工程と、全面にＳ
ＯＧ （Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ ）膜を形成して
少なくとも前記凹部を埋めて、前記半導体基板又は導電
体層上の表面を平ｌｕ化する工程と、前記ＳＯＧ膜をエ
ッチバックして初期の膜厚よりも薄い膜厚のＳＯＧ膜を
残存させ、前記耐エツチング性膜を表出させる工程と、
前記残有するＳＯＧ膜をマスクとして前記耐エツチング
性膜を選択的に除去して該Ｓ ＯＧ膜に自己整合的に第
１の開口部を形成し、該第１の開口部の底面に前記絶縁
膜を表出する工程と、前記第１の開口部の底面の絶縁膜
を除去して第２の開口部を形成するとともに、少なくと
も前記凹部に前記ＳＯＧ膜を残存させるように全面を等
方性エツチング法によりエッチバックする工程と、前記
第２の開口部の底面及び１１？Ｉ記ＳＯＧ膜上に導電膜
を形成して該導電膜を前記半導体基板又は導電体層と接
触する工程とを含むことを特徴とする半導体装置の製造
方法によって解決され、 第２に、第１の半導体装置の製造方法に記載のＳＯＧ膜
として炭素を含まない第１の５ＯＣＩＪ９と該第１のＳ
ＯＧ膜上に炭素を含んだ第２のＳＯＧ膜とを順次形成し
、後に請求項１記載のＳＯＧ膜のエッチバックの際第２
のＳｏＧ膜を除去し、第１のＳＯＧ膜を残存させること
を特徴とする半導体装置の製造方法によって達成される
。
された絶縁膜、＠、極及び配線層などにより凹凸を有す
る前記半導体基板又は導電体層上の前記絶縁膜の上に耐
エツチング性膜を選択的に形成する工程と、全面にＳ
ＯＧ （Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ ）膜を形成して
少なくとも前記凹部を埋めて、前記半導体基板又は導電
体層上の表面を平ｌｕ化する工程と、前記ＳＯＧ膜をエ
ッチバックして初期の膜厚よりも薄い膜厚のＳＯＧ膜を
残存させ、前記耐エツチング性膜を表出させる工程と、
前記残有するＳＯＧ膜をマスクとして前記耐エツチング
性膜を選択的に除去して該Ｓ ＯＧ膜に自己整合的に第
１の開口部を形成し、該第１の開口部の底面に前記絶縁
膜を表出する工程と、前記第１の開口部の底面の絶縁膜
を除去して第２の開口部を形成するとともに、少なくと
も前記凹部に前記ＳＯＧ膜を残存させるように全面を等
方性エツチング法によりエッチバックする工程と、前記
第２の開口部の底面及び１１？Ｉ記ＳＯＧ膜上に導電膜
を形成して該導電膜を前記半導体基板又は導電体層と接
触する工程とを含むことを特徴とする半導体装置の製造
方法によって解決され、 第２に、第１の半導体装置の製造方法に記載のＳＯＧ膜
として炭素を含まない第１の５ＯＣＩＪ９と該第１のＳ
ＯＧ膜上に炭素を含んだ第２のＳＯＧ膜とを順次形成し
、後に請求項１記載のＳＯＧ膜のエッチバックの際第２
のＳｏＧ膜を除去し、第１のＳＯＧ膜を残存させること
を特徴とする半導体装置の製造方法によって達成される
。
第１の発明の製造方法によれば、第１の開口部を形成後
、全面を等方性エツチング法によりエッチバックしてい
るので、第１の開口部周辺部のＳＯＣ膜は横方向からも
上方向からもエツチングされる。
、全面を等方性エツチング法によりエッチバックしてい
るので、第１の開口部周辺部のＳＯＣ膜は横方向からも
上方向からもエツチングされる。
このため、開口部の側壁のＳＯＧ膜は第１の開口部の上
部で開口部の幅が広く、下部になるほど次第に開口部の
幅が狭くなるような形状になる。
部で開口部の幅が広く、下部になるほど次第に開口部の
幅が狭くなるような形状になる。
この形状の特徴はＳＯＧ膜をエツチングすると同時に下
の絶縁膜をエツチングして形成される第２の開口部の断
面形状にも引き継がれる。従って、第１及び第２の開口
部の側壁は、全体として従来の場合のように急な傾斜を
持つ形状にはならず、かなりゆるやかな傾斜をもつ形状
となる。
の絶縁膜をエツチングして形成される第２の開口部の断
面形状にも引き継がれる。従って、第１及び第２の開口
部の側壁は、全体として従来の場合のように急な傾斜を
持つ形状にはならず、かなりゆるやかな傾斜をもつ形状
となる。
これにより、第１及び第２の開口部を被覆して形成され
る導電膜のステップカバレージが改善される。
る導電膜のステップカバレージが改善される。
ところで、耐エツチング性膜を除去して第１の開口部を
形成した後、第１の開口部底面に露出した絶縁膜と同時
にＳＯＧ膜とをエッチバックしているので、５ＯＧｖは
平坦化のための膜厚のほかにエッチバックのための膜厚
だけ余分に厚くする必要がある。
形成した後、第１の開口部底面に露出した絶縁膜と同時
にＳＯＧ膜とをエッチバックしているので、５ＯＧｖは
平坦化のための膜厚のほかにエッチバックのための膜厚
だけ余分に厚くする必要がある。
いま、炭素を含まないＳＯＧは粘度が小さいため、十分
な膜厚の５ＯＧＩＩ（Ｉを得るのが困難である。
な膜厚の５ＯＧＩＩ（Ｉを得るのが困難である。
一方、炭素を含むＳＯＧは粘度が大きいため必要な厚い
膜厚のＳＯＧ膜を得ることができるが、半導体装置の種
類によってはＳＯＧ膜に含まれる炭素が特性その他に悪
影響を及ぼし問題となる場合があるので、炭素を含むＳ
ＯＧ膜はできるだけ用いない方がよい。
膜厚のＳＯＧ膜を得ることができるが、半導体装置の種
類によってはＳＯＧ膜に含まれる炭素が特性その他に悪
影響を及ぼし問題となる場合があるので、炭素を含むＳ
ＯＧ膜はできるだけ用いない方がよい。
従って、第２の発明の製造方法のように炭素を含まない
第１のＳＯＧ膜と炭素を含む第２のＳＯＧ膜とを下から
順次形成しているので、エッチバックに必要な膜厚を得
ることが出来、かつ最終的に炭素を含む第２の５ｏｃｓ
を除去しているので、半導体装置の特性その他に悪影響
を及ぼすこともない。
第１のＳＯＧ膜と炭素を含む第２のＳＯＧ膜とを下から
順次形成しているので、エッチバックに必要な膜厚を得
ることが出来、かつ最終的に炭素を含む第２の５ｏｃｓ
を除去しているので、半導体装置の特性その他に悪影響
を及ぼすこともない。
（実施例］
以下、本発明の実施例について図を参照しながら具体的
に説明する。
に説明する。
第１図（ａ）〜（ｈ）は、本発明の実施例の眉間絶縁膜
の形成方法を用いて配線層を形成する半導体装置の製造
方法を説明する断面図である。
の形成方法を用いて配線層を形成する半導体装置の製造
方法を説明する断面図である。
同図（ａ）は眉間絶縁膜を形成した後の半導体装置の断
面図である。
面図である。
同図（ａ）において、１３はＳｉ基板（半導体基板又は
導電体層）、１４ａはフィールド絶縁膜としての５ｉＯ
１膜である。また、１５ａはポリシリコン膜、１５ｂは
タングステンシリサイド膜でゲート電極１５を構成する
。１６ａ、１６ｂはポリシリコン膜／タングステンシリ
サイド膜からなる他のゲート電極と一体となっている第
１の下部配線層である。１７ａ、１７ｂ、１７ｃはソー
ス・ドレイン（Ｓ／Ｄ）領域で、Ｓ ／ Ｄ ｆｉｌ域
１７ ｂ 、 １７ ｃはそれぞれＳ／Ｄ引出電極１８
ａ、１８ｂと接続され、これらのＳ／Ｄ弓出電極１８ａ
、１８ａ上には不図示の絶縁膜を挟んで第２の下部配線
層２０が形成されてキャパシタを構成している。また、
別のＳ ／ Ｄ 領域１７ａ上は眉間絶縁膜としての膜
厚約５ｏｏｏ人のＳｉｎｇ膜１４ｂ及び１４ｃ（絶縁１
１５Ｉ）により被覆され、後に、このＳ／Ｄｆｉｌ域１
７ａは中間配線層と接続される。ここで、これらの絶縁
膜や導電膜によりＳｉ基板１３の表面には凹部や凸部が
存在する。
導電体層）、１４ａはフィールド絶縁膜としての５ｉＯ
１膜である。また、１５ａはポリシリコン膜、１５ｂは
タングステンシリサイド膜でゲート電極１５を構成する
。１６ａ、１６ｂはポリシリコン膜／タングステンシリ
サイド膜からなる他のゲート電極と一体となっている第
１の下部配線層である。１７ａ、１７ｂ、１７ｃはソー
ス・ドレイン（Ｓ／Ｄ）領域で、Ｓ ／ Ｄ ｆｉｌ域
１７ ｂ 、 １７ ｃはそれぞれＳ／Ｄ引出電極１８
ａ、１８ｂと接続され、これらのＳ／Ｄ弓出電極１８ａ
、１８ａ上には不図示の絶縁膜を挟んで第２の下部配線
層２０が形成されてキャパシタを構成している。また、
別のＳ ／ Ｄ 領域１７ａ上は眉間絶縁膜としての膜
厚約５ｏｏｏ人のＳｉｎｇ膜１４ｂ及び１４ｃ（絶縁１
１５Ｉ）により被覆され、後に、このＳ／Ｄｆｉｌ域１
７ａは中間配線層と接続される。ここで、これらの絶縁
膜や導電膜によりＳｉ基板１３の表面には凹部や凸部が
存在する。
次に、このような凹凸を有するＳｉ基板１３上の層間！
ｌ！１縁膜の表面を平坦化して配線層を形成する方法に
ついて同図（ｂ）〜（ｈ）を参照しながら説明する。
ｌ！１縁膜の表面を平坦化して配線層を形成する方法に
ついて同図（ｂ）〜（ｈ）を参照しながら説明する。
まず、同図（ｂ）に示すように、Ｓ ／ Ｄ ８１域１
７ａ上ＳｉＯ□膜１４ｂ、１４Ｃの上に膜厚約１μｍの
レジスト膜（耐エツチング性ＩＩり２０を選択的に形成
する。
７ａ上ＳｉＯ□膜１４ｂ、１４Ｃの上に膜厚約１μｍの
レジスト膜（耐エツチング性ＩＩり２０を選択的に形成
する。
次に、全面に回転塗布法により回転数３５０Ｏｒｐｍ、
１５秒の条件で炭素を含まない第１のＳｏＧを塗布する
。その結果、凹部では約２５００人、凸部では約７００
人の第１のＳＯＧ膜２１ａが形成され、Ｓｉ基板１３の
表面が平坦化される。
１５秒の条件で炭素を含まない第１のＳｏＧを塗布する
。その結果、凹部では約２５００人、凸部では約７００
人の第１のＳＯＧ膜２１ａが形成され、Ｓｉ基板１３の
表面が平坦化される。
次いで、全面に回転塗布法により回転数１０００ ｒｐ
ｍ、１５秒の条件で炭素を含む第２のＳＯＧを塗布する
。その結果、約１μｍの膜厚の第２のＳＯＧ膜２１ｂが
形成される（同図（Ｃ））。
ｍ、１５秒の条件で炭素を含む第２のＳＯＧを塗布する
。その結果、約１μｍの膜厚の第２のＳＯＧ膜２１ｂが
形成される（同図（Ｃ））。
続いて、流量比５０ ＳＣＣＭ／ ５０ ＳＣＣＭのＣ
Ｆ４／ＣＩＩＦ：＋ガスを用いたＲ Ｉ Ｅ （Ｒｅａ
ｃｔｉｖｅ Ｉｏｎ ＥＬｃｈｉｎｇ）法により電力２
００ Ｗ、圧力０．１５Ｔｏｒｒの条件で、レジスト膜
２０を表出させるまで第２のＳＯＧ膜２１ｂをエツチン
グする（同図（ｄ））、このとき、残有する第２のＳＯ
Ｇ膜２１ｂの膜厚はレジスト膜２０下地の５ｉＯｚ［１
４ｂ及び１４ｃの膜厚とほぼ同じ位になるように調整さ
れる。なお、レジスト膜２０の膜厚もこのような条件を
満たすように形成されている。
Ｆ４／ＣＩＩＦ：＋ガスを用いたＲ Ｉ Ｅ （Ｒｅａ
ｃｔｉｖｅ Ｉｏｎ ＥＬｃｈｉｎｇ）法により電力２
００ Ｗ、圧力０．１５Ｔｏｒｒの条件で、レジスト膜
２０を表出させるまで第２のＳＯＧ膜２１ｂをエツチン
グする（同図（ｄ））、このとき、残有する第２のＳＯ
Ｇ膜２１ｂの膜厚はレジスト膜２０下地の５ｉＯｚ［１
４ｂ及び１４ｃの膜厚とほぼ同じ位になるように調整さ
れる。なお、レジスト膜２０の膜厚もこのような条件を
満たすように形成されている。
次に、レジストＩＩ！２０のみを剥離液により除去する
と、除去した部分に開口部（第１の開口部）２３ａが形
成されて下地のＳｉｎｇ膜１４ｃが表出する（同図（ｅ
））。
と、除去した部分に開口部（第１の開口部）２３ａが形
成されて下地のＳｉｎｇ膜１４ｃが表出する（同図（ｅ
））。
次いで、流量比５０ＳＣＣＭ／ ５０ＳＣＣＭのＣＦ４
／ＣＨｈガスを用いたＲｒＥ法により残有する第２のＳ
ＯＧ膜２１ｂ及びＳｉｎｇ膜１４ｂ、１４ｃをエツチン
グして除去する。このとき、第２のＳＯＧ膜２１ｂの膜
厚とＳｉｎｇ膜１４ｂ及び１４ｃの膜厚は反応ガスに対
して同じエツチングレートを有し、かつ残有する第２の
Ｓｏ（［２１ｂの膜厚とＳｉｎｇ膜１４ｂ及び１４ｃの
膜厚とはほぼ等しくされているので、残有する炭素を含
む第２のＳＯＧ膜２１ｂが除去されると同時に、ＳｉＯ
□膜１４ ｂ及び１４ｃも除去される。これにより、炭
素を含まない第１の５ＯＧ）［１２１ａのみが残るので
、作成される半導体装置の特性に悪影響が及ぶのを防止
することができる。
／ＣＨｈガスを用いたＲｒＥ法により残有する第２のＳ
ＯＧ膜２１ｂ及びＳｉｎｇ膜１４ｂ、１４ｃをエツチン
グして除去する。このとき、第２のＳＯＧ膜２１ｂの膜
厚とＳｉｎｇ膜１４ｂ及び１４ｃの膜厚は反応ガスに対
して同じエツチングレートを有し、かつ残有する第２の
Ｓｏ（［２１ｂの膜厚とＳｉｎｇ膜１４ｂ及び１４ｃの
膜厚とはほぼ等しくされているので、残有する炭素を含
む第２のＳＯＧ膜２１ｂが除去されると同時に、ＳｉＯ
□膜１４ ｂ及び１４ｃも除去される。これにより、炭
素を含まない第１の５ＯＧ）［１２１ａのみが残るので
、作成される半導体装置の特性に悪影響が及ぶのを防止
することができる。
また、反応ガスは開口部２３ａ内の横方向と上方向とか
ら第１のＳＯＧ膜２ｆａをエツチングするので、開口部
２３ａは、上部で幅が大きく下部に向かって次第に幅が
小さくなるようなゆるやかな傾斜を持つ形状の側壁にな
る。そして、この形状は第１のＳＯＧ膜２１ａをエツチ
ングすると同時に下の５ｉＯ１膜１４ｂ及び１４ｃをエ
ツチングして形成される開口部（第２の開口部）２３ｂ
の形状にも引き継がれる。従って、開口部（第１．第２
の開口部）２３ａ、２３ｂの側壁は、全体として従来の
場合のように急な傾斜を持つ形状にはならず、かなりゆ
るやかな傾斜をもつ形状となる（同図（ｆ））。
ら第１のＳＯＧ膜２ｆａをエツチングするので、開口部
２３ａは、上部で幅が大きく下部に向かって次第に幅が
小さくなるようなゆるやかな傾斜を持つ形状の側壁にな
る。そして、この形状は第１のＳＯＧ膜２１ａをエツチ
ングすると同時に下の５ｉＯ１膜１４ｂ及び１４ｃをエ
ツチングして形成される開口部（第２の開口部）２３ｂ
の形状にも引き継がれる。従って、開口部（第１．第２
の開口部）２３ａ、２３ｂの側壁は、全体として従来の
場合のように急な傾斜を持つ形状にはならず、かなりゆ
るやかな傾斜をもつ形状となる（同図（ｆ））。
次に、温度８００°Ｃ１時間３０分の加熱処理を行い、
第１の３００Ｍ２１ａを硬化させた後、全面にポリシリ
コン膜２４ａとタングステンシリサイド膜２４ｂとを順
次堆積して中間配線層２４を形成し、開口部２３ｂ底部
に露出しているＳ ／ Ｄ ？ＩＪＩ域１７ａと接続す
る（同図（ｇ））。このとき、Ｓｉ基Ｆｉ、１３の表面
は平坦化されているので、中間配線層２４は従来のよう
に凹部で薄くなったり断線したりするようなことはなく
なり、均一な膜厚で形成される。また、開口部２３ｂの
側壁はゆるやかな傾斜を持っているので、従来と比較し
て、ここでのステップカバレージは改善される。
第１の３００Ｍ２１ａを硬化させた後、全面にポリシリ
コン膜２４ａとタングステンシリサイド膜２４ｂとを順
次堆積して中間配線層２４を形成し、開口部２３ｂ底部
に露出しているＳ ／ Ｄ ？ＩＪＩ域１７ａと接続す
る（同図（ｇ））。このとき、Ｓｉ基Ｆｉ、１３の表面
は平坦化されているので、中間配線層２４は従来のよう
に凹部で薄くなったり断線したりするようなことはなく
なり、均一な膜厚で形成される。また、開口部２３ｂの
側壁はゆるやかな傾斜を持っているので、従来と比較し
て、ここでのステップカバレージは改善される。
次いで、ＰＳＧ膜からなる層間絶縁膜２５を形成した後
、ＡＩからなる上部配線層２６ａ〜２６ｄを形成して半
導体装置が完成する（同図（ｈ））。
、ＡＩからなる上部配線層２６ａ〜２６ｄを形成して半
導体装置が完成する（同図（ｈ））。
以上のように、本発明の実施例の製造方法によれば、同
図（ｆ）に示すように、開口部２３ｂ内の横方向と上方
向とから第１のＳＯＧ膜２１ａ及び５ｉＯ０膜１４ａ、
１４ｂをエツチングしているので、開口部２３ｂの側壁
はゆるやかな傾斜を持つようになり、ここに形成される
中間配線層２４のステップカバレージを改善できる。ま
た、Ｓｉ基板１３表面の凹部は第１のＳＯＧ膜２１ａに
より埋められ、平坦化されているので、均一な膜厚の中
間配線層が得られる。従って、従来のように抵抗が大き
くなったり、断線したりするのを防止することができる
。
図（ｆ）に示すように、開口部２３ｂ内の横方向と上方
向とから第１のＳＯＧ膜２１ａ及び５ｉＯ０膜１４ａ、
１４ｂをエツチングしているので、開口部２３ｂの側壁
はゆるやかな傾斜を持つようになり、ここに形成される
中間配線層２４のステップカバレージを改善できる。ま
た、Ｓｉ基板１３表面の凹部は第１のＳＯＧ膜２１ａに
より埋められ、平坦化されているので、均一な膜厚の中
間配線層が得られる。従って、従来のように抵抗が大き
くなったり、断線したりするのを防止することができる
。
また、同図（ｆ）に示すように、炭素を含む第２の５Ｏ
ＧＩＩ５＞２１ｂは除去されているので、半導体装置に
悪影響を及ぼすこともない。
ＧＩＩ５＞２１ｂは除去されているので、半導体装置に
悪影響を及ぼすこともない。
これにより、半導体装置の特性や信頼度の向上を図るこ
とができる。
とができる。
なお、本発明の実施例では、同図（ｅ） （ｆ）に
示すように、第２のＳＯＧ膜２１ｂの膜厚を開口部２３
ａ下地の５ｉＯ１膜１４ａ、１４ｂの膜厚とほぼ同じと
し、エツチングレートの等しい反応ガスを用いてエツチ
ングを行っているが、場合によっては用いる反応ガスの
種類により、第２のＳＯＧ膜２１ｂ膜厚と開口部２３ａ
下地の５ｉｆｔ膜１４ａ、１４ｂの膜厚の比をエツチン
グレートの比に合わせて第２のＳＯＧ膜２１ｂと開口部
２３ａ下地のＳｉＯ２膜１４ａ、１４ｂとを同時にエツ
チング・除去することもできる。
示すように、第２のＳＯＧ膜２１ｂの膜厚を開口部２３
ａ下地の５ｉＯ１膜１４ａ、１４ｂの膜厚とほぼ同じと
し、エツチングレートの等しい反応ガスを用いてエツチ
ングを行っているが、場合によっては用いる反応ガスの
種類により、第２のＳＯＧ膜２１ｂ膜厚と開口部２３ａ
下地の５ｉｆｔ膜１４ａ、１４ｂの膜厚の比をエツチン
グレートの比に合わせて第２のＳＯＧ膜２１ｂと開口部
２３ａ下地のＳｉＯ２膜１４ａ、１４ｂとを同時にエツ
チング・除去することもできる。
Ｃ発明の効果〕
以上のように、第１の発明の製造方法によれば、等方性
エツチング法により開口部内の横方向と上方向とから同
時にＳＯＧ膜及びＳｉｎ、膜をエツチングすることにな
るので、開口部の側壁はゆるやかな傾斜を持つようにな
り、ここに形成する中間配線層のステップカバレージを
改善できる。また、半導体基板表面の凹部はＳＯＧ膜に
より埋められ、平坦化されているので、均一な膜厚の中
間配線層が得られ、従来のように抵抗が大きくなったり
、断線したりするのを防止することができる。
エツチング法により開口部内の横方向と上方向とから同
時にＳＯＧ膜及びＳｉｎ、膜をエツチングすることにな
るので、開口部の側壁はゆるやかな傾斜を持つようにな
り、ここに形成する中間配線層のステップカバレージを
改善できる。また、半導体基板表面の凹部はＳＯＧ膜に
より埋められ、平坦化されているので、均一な膜厚の中
間配線層が得られ、従来のように抵抗が大きくなったり
、断線したりするのを防止することができる。
また、第２の発明の製造方法によれば、炭素を含まない
第１のＳＯＧ膜とこの上に炭素を含む第２のＳＯＧ膜を
形成しているので、エッチバックに必要かつ十分な膜厚
のＳＯＧ膜を得ることができる。しかも、平坦化のため
のＳＯＧ膜として炭素を含まない第１のＳＯＣ膜のみを
残しているので、半導体装置に悪影響を及ぼすこともな
い。
第１のＳＯＧ膜とこの上に炭素を含む第２のＳＯＧ膜を
形成しているので、エッチバックに必要かつ十分な膜厚
のＳＯＧ膜を得ることができる。しかも、平坦化のため
のＳＯＧ膜として炭素を含まない第１のＳＯＣ膜のみを
残しているので、半導体装置に悪影響を及ぼすこともな
い。
これにより、半導体装置の特性や信鯨度の向上を図るこ
とができる。
とができる。
第１図は、第１及び第２の発明の実施例の製造方法を説
明する断面図、 第２図は、従来例の半導体装置の製造方法を説明する断
面図、 第３図は、他の従来例の半導体装置の製造方法を説明す
る断面図である。 〔符号の説明〕 １・・・Ｓｉ基板、 ２ａ、２ ｂ、２ ｃ、１４ａ、１４ｂ、１４ｃ・・・
５ｉＯｔ膜、３．１５・・・ゲート電極、 ３ ａ、１０ａ、１２ａ、１５ａ、２４ａ−・・ポリシ
リコン膜３ ｂ、１０ｂ、１２ｂ、１５ｂ、２４ｂ・・
・タングステンシリサイド膜、 ４ ａ、４ ｂ、１６ａ、１６ｂ−・・第１の下部配線
層、５ ａ、 ５ ｂ、 ５ ｃ、
１７ａ、 １７ｂ、 １１ｃｍ５／ＤＨＩ域、 ６ａ、６ ｂ、１８ａ、１８ｂ−Ｓ／Ｄ引出し電極、７
．１９・・・第２の下部配線層、 ８．１１・・・レジスト膜、 ８ ａ、 ８ ｂ、 ｌｌａ、 Ｉｌｂ・・・開口部
、９．２２・・・ＳＯＧ膜、 １０．１２．２４・・・中間配線層、 １３・・・Ｓｉ基板（半導体基板又は導電体層）２０・
・・レジスト膜（耐エツチング性膜）、２１ ａ−・・
第１（７）ＳＯＧＩｌｆｆ。 ２１ ｂ−・・第１）ＳＯＣ膜、 ２３ａ・・・開口部（第１の開口部）、２３ｂ・・・開
口部（第２の開口部）、２５・・・層間絶縁膜、 ２６ ａ 、 ２６ ｂ 、 ２６ ｃ 、 ２６ ｄ
−上部配線層。
明する断面図、 第２図は、従来例の半導体装置の製造方法を説明する断
面図、 第３図は、他の従来例の半導体装置の製造方法を説明す
る断面図である。 〔符号の説明〕 １・・・Ｓｉ基板、 ２ａ、２ ｂ、２ ｃ、１４ａ、１４ｂ、１４ｃ・・・
５ｉＯｔ膜、３．１５・・・ゲート電極、 ３ ａ、１０ａ、１２ａ、１５ａ、２４ａ−・・ポリシ
リコン膜３ ｂ、１０ｂ、１２ｂ、１５ｂ、２４ｂ・・
・タングステンシリサイド膜、 ４ ａ、４ ｂ、１６ａ、１６ｂ−・・第１の下部配線
層、５ ａ、 ５ ｂ、 ５ ｃ、
１７ａ、 １７ｂ、 １１ｃｍ５／ＤＨＩ域、 ６ａ、６ ｂ、１８ａ、１８ｂ−Ｓ／Ｄ引出し電極、７
．１９・・・第２の下部配線層、 ８．１１・・・レジスト膜、 ８ ａ、 ８ ｂ、 ｌｌａ、 Ｉｌｂ・・・開口部
、９．２２・・・ＳＯＧ膜、 １０．１２．２４・・・中間配線層、 １３・・・Ｓｉ基板（半導体基板又は導電体層）２０・
・・レジスト膜（耐エツチング性膜）、２１ ａ−・・
第１（７）ＳＯＧＩｌｆｆ。 ２１ ｂ−・・第１）ＳＯＣ膜、 ２３ａ・・・開口部（第１の開口部）、２３ｂ・・・開
口部（第２の開口部）、２５・・・層間絶縁膜、 ２６ ａ 、 ２６ ｂ 、 ２６ ｃ 、 ２６ ｄ
−上部配線層。
Claims (2)
- （１）半導体基板又は導電体層上に形成された絶縁膜、
電極及び配線層などにより凹凸を有する前記半導体基板
又は導電体層上の前記絶縁膜の上に耐エッチング性膜を
選択的に形成する工程と、全面にＳＯＧ（ＳｐｉｎＯｎ
Ｇｌａｓｓ）膜を形成して少なくとも前記凹部を埋めて
、前記半導体基板又は導電体層上の表面を平坦化する工
程と、 前記ＳＯＧ膜をエッチバックして初期の膜厚よりも薄い
膜厚のＳＯＧ膜を残存させ、前記耐エッチング性膜を表
出させる工程と、 前記残存するＳＯＧ膜をマスクとして前記耐エッチング
性膜を選択的に除去して該ＳＯＧ膜に自己整合的に第１
の開口部を形成し、該第１の開口部の底面に前記絶縁膜
を表出する工程と、 前記第１の開口部の底面の絶縁膜を除去して第２の開口
部を形成するとともに、少なくとも前記凹部に前記ＳＯ
Ｇ膜を残存させるように全面を等方性エッチング法によ
りエッチバックする工程と、前記第２の開口部の底面及
び前記ＳＯＧ膜上に導電膜を形成して該導電膜を前記半
導体基板又は導電体層と接触する工程とを含むことを特
徴とする半導体装置の製造方法。 - （２）請求項１記載のＳＯＧ膜として炭素を含まない第
１のＳＯＧ膜と該第１のＳＯＧ膜上に炭素を含んだ第２
のＳＯＧ膜とを順次形成し、後に請求項１記載のＳＯＧ
膜のエッチバックの際第２のＳＯＧ膜を除去し、第１の
ＳＯＧ膜を残存させることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27012889A JPH03131030A (ja) | 1989-10-16 | 1989-10-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27012889A JPH03131030A (ja) | 1989-10-16 | 1989-10-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03131030A true JPH03131030A (ja) | 1991-06-04 |
Family
ID=17481944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27012889A Pending JPH03131030A (ja) | 1989-10-16 | 1989-10-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03131030A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04261048A (ja) * | 1990-08-13 | 1992-09-17 | Motorola Inc | 自己整合接触構造の形成方法 |
| JPH0629400A (ja) * | 1992-07-09 | 1994-02-04 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2009164064A (ja) * | 2008-01-10 | 2009-07-23 | Nihon Kaiheiki Industry Co Ltd | カバーの取外手段とそれを備えたカバー |
-
1989
- 1989-10-16 JP JP27012889A patent/JPH03131030A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04261048A (ja) * | 1990-08-13 | 1992-09-17 | Motorola Inc | 自己整合接触構造の形成方法 |
| JPH0629400A (ja) * | 1992-07-09 | 1994-02-04 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2009164064A (ja) * | 2008-01-10 | 2009-07-23 | Nihon Kaiheiki Industry Co Ltd | カバーの取外手段とそれを備えたカバー |
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