KR20000017553A - 집적 회로에서 이중 폴리실리콘 구조 및 이를 제조하는 방법 - Google Patents

집적 회로에서 이중 폴리실리콘 구조 및 이를 제조하는 방법 Download PDF

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Abstract

새로운 이중 폴리실리콘 구조들을 제조하는 공정은 기판위에 놓이는 필드 산화물에서 서로다른 깊이의 트랜치들을 형성하는 단계를 포함한다. 이 트랜치들에서 이온 주입 배리어(ion implantation barrier)를 활용하면은, 이온 주입은 자기 정렬된 구조들을 생성하도록 수행된다. 단일 증착으로 폴리실리콘을 트랜치에 형성하는 것이 중요하다.

Description

집적 회로에서 이중 폴리실리콘 구조 및 이를 제조하는 방법{Dual-polysilicon Structure in integrated circuits and a method for making them}
본 발명은 집적 회로에 관한 것이며, 특히 집적 회로에서 이중 폴리실리콘 구조 및 이를 제조하는 방법에 관한 것이다.
서로다른 두께의 산화물 층들상에서 폴리실리콘으로 이루어진 이중층들을 갖는 장치 구조들이 동적 랜덤 액세스 메모리(DRAM) 셀, 정적 랜덤 액세스 메모리(SRAM) 셀등과 같은 집적 회로에서 이용되고 있다. 이중 폴리실리콘 구조들을 제조하는 공정은 현재 다수의 폴리실리콘 증착, 패턴닝 및 에칭등을 필요로한다. 증착, 패턴닝 및 에칭 시퀀스 각각은 시간 소모 및 비용을 초래한다.
게다가, 이와같은 공지된 공정에 의해 제조된 다층화된 폴리실리콘 구조는 불균일한 형태를 초래하는데, 통상적으로 이 형태에 대하여 부가적인 처리 단계들이 수행된다. 이와같은 불균일한 형태에 대해 부가적인 단계들을 실행하는 것은 곤란할 수 있다.
본 발명은 이중 폴리실리콘 구조들 및 집적 회로를 제조하는 새로운 방법에 관한 것이다. 이 방법은 종래 기술의 공정에서 사용되는 단계들보다 훨씬 작은 단계들을 사용한다. 본 발명에 따라서, 서로다른 깊이의 트랜치는 폴리실리콘층을 증착하기 앞서 제1 절연층에 형성된다. 그리고나서, 제2 절연층은 트랜치에 형성된다. 평면 구조를 얻는 일실시예에서, 주입 배리어(implantation barrier)는 각 트랜치에 증착되고 나서 이온 주입은 자기 정렬된 소스 및 드레인 영역들을 생성하기 위하여 수행된다. 그리고나서, 트랜치들을 채우는데 충분한 폴리실리콘이 증착되고 평활화된다.
본 발명의 또다른 실시예에서, 각 트랜치를 단지 부분적으로 채우는 폴리실리콘은 주입 배리어를 형성하기 전에 형성된다. 두 실시예중 한 실시예는 단일 폴리실리콘 형성 단계를 사용하여 이중 폴리실리콘 구조를 성취하는데 필요로되는 단계수들을 감소시킨다. 게다가, 본 발명의 실시예는 종래 기술의 방법들에 의해 제공된 형태 보다 훨씬 균일한 형태를 갖는 구조를 제공한다.
본 발명은 또한 평활하거나 비교적 평활한 표면을 갖는 이중 폴리실리콘 구조를 구현한다. 이 구조는 실질적으로 균일한 깊이의 제1 절연층과 , 상기 절연층에서 서로다른 깊이의 트랜치들과, 상기 트랜치 각각의 베이스에서 제1 절연층보다 얇은 제2 절연층 및 상기 트랜치들을 채우거나 부분적으로 채워 평활하거나 비교적 평활한 표면을 형성하는 폴리실리콘을 포함한다.
본 발명은 또한 이중 폴리실리콘 및 집적 회로들을 제조하는 새로운 방법에 관한 것이다. 이 실시예에 따르면, 서로다른 깊이의 트랜지들은 폴리실리콘 층을 증착하기 앞서 절연층에 형성된다. 트랜치들은 제1 절연층상에 배리어 층 및 제1 절연층을 형성함으로써 형성된다. 다음에, 제2 절연층은 상기 배리어층상에 형성된다. 제1 트랜치는 제2 절연층에 형성되고 제2 트랜치는 상기 제1 절연층, 상기 배리어층 및 제2 절연층을 통해서 형성된다. 주입 배리어는 각 트랜치에 증착되고 나서 이온 주입은 자기 정렬된 소스 및 드레인 영역들을 생성하기 위하여 수행된다. 그리고나서, 트랜치들을 채우는데 충분한 폴리실리콘은 증착되고 평활화된다. 이 공정은 단일 폴리실리콘 형성 단계를 사용하여 이중 폴리실리콘 구조를 성취하는데 필요로되는 단계들의 수를 감소시킨다. 게다가, 본 발명은 종래 기술의 방법들에 의해 제공된 형태보다 훨씬 균일한 형태를 갖는 구조를 제공한다.
본 발명이 첨부한 도면을 참조하여 지금부터 상세히 설명될 것이다.
도1 내지 도4는 본 발명의 제1 실시예를 따른 연속적인 제조 단계들 동안의 집적 회로를 도시한 도면.
도5는 본 발명의 제2 실시예를 따른 폴리실리콘의 증착 및 에칭후 그리고 주입 배리어의 증착 및 평활화후 이중-폴리실리콘 구조를 도시한 단면도.
도6 내지 도10은 본 발명의 제3 실시예를 따른 연속적인 제조 단계동안 집적 회로를 도시한 도면.
도11 내지 도13은 제1 내지 제3 실시예들을 사용하는 전형적인 회로들을 도시한 도면.
* 도면의 주요 부분에 대하 부호의 설명 *
10 : 절연층 12 : 기판
14 : 트랜치
본 발명의 원리를 따르면, 이중 폴리실리콘 구조들을 제조하는 새로운 방법은 이런 형의 구조를 만드는데 필요로되는 단계들의 수를 감소시키는 것을 특징으로한다. 이 공정은 서로다른 깊이들의 적어도 두 개의 트랜치들을 제조하고 나서 단일 폴리실리콘 증착 및 에칭을 수행하는 것을 포함한다. 이들 방법은 또한 평활하거나 평탄한 형태를 야기시키는 장점이 있다. 이 새로운 방법의 개별적인 단계들은 표준 공정 기술들을 사용한다.
제1 실시예는 제1도 내지 제4도를 참조하여 이하에 설명될 것이다. 기판(12)상에 절연층(10)이 형성되어 있다. 절연층(10)은 SiO2일 수 있고 실질적으로 균일한 깊이를 갖을 수 있다. 이 기판은 실리콘, 갈륨 비소, 게르마늄 또는 당업자에게 공지된 바와같은 기판으로서 사용하는데 적합한 그외 다른 물질일 수 있다. 절연층(10)의 두께는 사용되고 있는 특정한 공정 및 기술 및 기판(12)의 표면 형태에 따라서 변화한다. 그리고나서, 적어도 하나의 트랜치(14)(두개의 이와같은 트랜치(14)는 도1 내지 도4에 도시된다.)는 표준 반도체 포토리소그래픽 기술들을 사용하여 에칭될 에리어를 패턴닝하고 나서 트랜치(14)를 형성하기 위하여 에칭(예를들어, 화학적으로)함으로써 형성된다. 특히, 트랜치(14)는 절연층(10)의 깊이와 동일한 깊이로 에칭된다. 다른 말로서, 트랜치(14)는 기판(12)의 표면을 노출시키도록 에칭된다.
트랜치(14)는 1) 절연층(10)상에 저항 물질층을 도포하며, 2) 패턴 마스크를 통과하는 에너지원에 저항 물질을 노출시키며, 3) 상기 저항에 상기 패턴을 형성하기 위하여 저항 에리어들을 제거하며, 4) 상기 트랜치(14)를 에칭하고 5) 상기 잔여 저항 물질을 제거함으로써 형성된다. 에너지원은 e-빔, 광원 또는 그외다른 적절한 에너지 원일 수 있다.
제1 트랜치(14)를 형성한 후, 도2에 도시된 제2 트랜치(20)는 절연층(10)에 형성된다. 제2 트랜치(20)는 제1 트랜치(14)의 깊이보다 작은 깊이를 갖으므로, 절연층(10)의 잔여 두께상에 놓이는 베이스를 갖게된다. 제2 트랜치(20)는 제1 트랜치(14)를 형성하는 상술된 공정을 사용하여 형성될 수 있다. 제2 트랜치(20)의 깊이 또는 상기 제2 트랜치(20) 밑에 남아있는 상기 절연층(10)의 두께는 제조되는 구조의 소망 특성에 좌우된다.
표준 공정 기술들을 사용하면, 제2도에 도시된 상대적으로 얇은 제2 절연층(24)이 제1 트랜치(14)의 베이스 및 제2 트랜치(20)의 베이스에 형성된다. 제2 절연층(24)은 SiO2일 수 있고 실질적으로 동일한 시간에 각 트랜치에 형성될 수 있다. 제1 트랜치(14)의 베이스에 형성된 절연층(24)은 기판(12)의 최상부상에 직접 놓일 수 있다.
도3에 도시된 바와같이, 주입 배리어(30)는 트랜치들(14 및 20)을 채우도록 증착된다. 주입 배리어(300은 주입된 이온들이 제2 절연층(24)을 통과하지 못하도록 하는 어떤 물질을 포함한다. 주입 배리어(30)를 위하여 사용되는 전형적인 물질들은 실리콘 질화물, 탄탈 질화물, 티타늄 질화물, 텅스텐 질화물 및 지르코늄 질화물을 포함한다. 블랭킷 형태(blanket fashion)로 증착된 후, 주입 배리어 물질은 주입 배리어(30)의 표면을 제1 절연층(10)과 공통 평면 또는 실질적으로 공통 평면이 되도록 처리된다. 예를들어, 이것은 종래의 화학적 기계적 폴리싱(CMP) 기술 또는 그외 다른 평활화 기술에 의해 성취된다.
그리고나서, 이온 주입은 도3의 영역(32)에 의해 표시된 바와같은 얇게 도핑된 확산 영역(LDD)을 생성하도록 수행된다. LDD 영역(32)을 생성한 다음, 이 구조는 어닐링된다. 그리고 나서, 트랜지스터 소스 및 드레인 주입이 수행되고 이 구조는 이들 추가 주입한 다시 어닐링된다. 또한, 이 어닐링은 모든 주입이 완료된 후 발생될 수 있다. 소스 및 드레인 영역들(34)은 도3에 도시된다. 이온들 및 이들과 관계된 주입 에너지들의 선택은 최종 장치의 소망의 전기 특성들에 의해 결정된다. 이온 주입은 표준 처리 기술들(예를들어, 소망의 주입 영역들을 노출시키도록 패턴닝되는 포토-저항 물질의 마스크를 통해서)에 따라서 수행된다는 것이 공지되어 있다.
그리고나서, 도3의 주입 배리어(30)는 주입 배리어(30)를 선택적으로 침투하지만 절연 층(10)을 남겨두는 에칭(예를들어, 화학적)을 수행함으로써 제거된다. 트랜치 산화물(24)은 또한 제거된다. 예를들어, 주입 배리어(30)가 실리콘 질화물로 이루어질 때, 주입 배리어(30)는 인산으로 에칭될 수 있다. 주입 배리어(30) 및 산화물(24)의 제거는 제1 트랜치(14) 및 제2 트랜치(20) 둘다에 응답한다.
다음에, 종래 기술을 사용하여, 도4에 도시된 산화물층(124)에 대해 산화가 수행될 수 있다. 산화물 층(124)은 예를들어 SiO2이다. 트랜치(14)에서 산화물 층(124)은 금속 산화물 반도체(MOS) 트랜지스터의 게이트 산화물 층을 구성할 수 있다. 산화물 층(124)의 두께는 이 구조의 소망의 특성들에 의해 결정된다. 제2 트랜치(20)에서 산화물(124)의 목적은 후술되는 바와같은 적용을 토대로 변화한다. 또다른 실시예에서, 절연층(24)은 제거될 수 없고 게이트 산화물로서 사용된다.
다음에, 도4에 도시된 폴리실리콘 층(40)이 형성된다. 특히, 폴리실리콘의 블랭킷 증착후, 폴리실리콘 층의 표면은 폴리실리콘 층(40)의 표면을 제1 절연층(10)과 공통 평면 또는 실질적으로 공통 평면이 되도록 (예를들어, CMP에 의해)처리된다. 이것은 도4에 도시된 이중 폴리실리콘 구조를 생성한다.
도4의 특정한 구조는 트랜치들(14)과 각각 정렬된 두 개의 MOS 트랜지스터들을 포함한다. 게다가, 얕은 트랜치(20)에 형성된 폴리실리콘 층(40)은 1) 산화물(24 및 10)과 기판(12)의 결합에 사용될때 캐패시터, 2) 저항 도는 3) 트랜치(14)에 형성된 장치의 두께 보다 두꺼운 절연층들(24 및 10)을 포함하는 게이트 산화물을 갖는 트랜지스터를 생성하도록 사용될 수 있다. 게다가, 이들 구조는 아날로그 장치들을 형성하도록 사용될 수 있다. 실제 장치에서, 종래 방식으로 폴리실리콘(40) 및 소스 및 드레인 영역들(34)에 전기 접속이 이루어진다.
도5는 본 발명의 제2 실시예를 도시한 것이다. 제2 실시예를 형성하기 위한 초기 단계들은 제1 실시예의 도1 및 도2에 도시된 단계들과 동일하다. 트랜치들(14 및 20)이 형성된후, 절연층(24)은 제1 트랜치(14)의 베이스 및 제2 트랜치(20)의 베이스에 형성된다. 절연층(24)은 예를들어 SiO2이다. 제1 트랜치(14)의 베이스에 형성된 절연층(24)은 기판(12)의 최상부 표면상에 직접 놓여진다. 트랜치(14)의 절연층(24)은 종래의 MOS 트랜지스터에서 게이트 산화물층을 구성할 수 있다. 절연층(24)의 두께는 이 구조의 소망 특성들에 의해 결정된다. 트랜치(20)의 베이스에서 절연층(24)은 앞의 실시예에서 서술된 방식과 동일한 방식으로 기능하고 SiO2일 수 있다.
다음에, 제5도에 도시된 바와같이, 폴리실리콘 층(50)은 블랭킷 형태로 증착된다. 그리고 나서, 증착된 폴리실리콘 층의 표면은 폴리실리콘 층(50)의 표면을 제1 절연층(10)의 표면과 공통 평면 또는 실질적으로 공통 평면이 되도록 (예를들어 CMP를 사용하여)처리된다. 평활화 후, 표준 비등방성 폴리실리콘 에칭은 제1 트랜치(14) 및 제2 트랜치에서의 폴리실리콘 레벨을 제1 절연층(10)의 표면의 레벨 아래로 되도록 수행된다. 표면으로부터의 거리는 폴리실리콘 위에 놓이는 공간을 점유하는 주입 배리어(52)가 주입된 이온들이 폴리실리콘을 관통하는 차단하는데 충분한 두께가 되도록 충분한 깊이로 되어야만 된다.
특히, 주입 배리어(52)는 블랭킷 형태로 증착된다. 주입 배리어(52)는 주입 배리어(52)가 제1 절연층(10) 표면과 공통 평면 또는 실질적으로 공통 평면이 되도록 (예를들어, CMP를 사용) 처리된다. 이 방식으로, 이온 주입하기 위한 자기 정렬된 구조가 형성된다. 주입 배리어(52)의 목적은 종래 실시예와 동일하다. 주입 배리어는 상술된 기능을 수행하는데 충분한 어떤 물질로 이루어질 수 있다. 일부 배리어 물질들은 상술되었다.
제2 실시예에서, 이온 주입은 도5에 영역(32)들로 표시된 바와같은 얇게 도핑된 확산(LDD)영역을 생성하기 위하여 수행된다. LDD 영역을 생성한 다음에, 이 구조는 어닐링된다. 그리고나서, 트랜지스터 소스 및 드레인 영역들은 부가적인 주입들에 의해 형성되고 이 구조는 이들 부가적인 주입 다음에 다시 어닐링된다. 또한, 이 어닐링은 모든 주입들이 수행된 후 발생할 수 있다. 소스 및 드레인 영역들은 도5의 영역들(34)로서 표시된다. 다시 한번, 특정 이온들 및 이 이온들과 관계되는 주입 에너지들의 선택은 제조되는 장치의 소망의 전기 특성들에 좌우된다. 이온 주입은 표준 공정 기술(예를들어, 소망의 주입 영역들 노출시키도록 패턴닝되는 포토-저항 물질의 마스크를 통해서)에 따라서 수행된다.
다음에, 주입 배리어(52)(도5)는 선택적인 에칭에 의해 제거되어 주입 배리어(52) 아래에서 폴리실리콘(50)을 노출시킬 수 있다. 다음에, 종래 방식으로 폴리실리콘(40) 및 소스 및 드레인 영역들(34)에 전기 접속(도시되지 않음)을 이루게 된다.
제3 실시예는 도6 내지 도10을 참조하여 후술되는데, 이 도면에서 절연층(205)은 기판(200)상에 형성된다. 절연층(205)은 SiO2일 수 있고 실질적으로 균일한 깊이를 갖는다. 이 기판(200)은 실리콘, 갈륨, 비소, 게르마늄, 또는 당업자에게 공지된 바와같은 기판으로 사용하는데 적합한 그외 다른 물질일 수 있다. 기판(200) 및 절연층(205)간에 하나 또는 그보다 많은 층들이 존재할 수 있다. 절연층(205)의 두께는 사용되는 특정한 공정 및 기술과 기판(200)의 표면 형태에 따라서 변화한다.
다음에, 중지층(stop layer)(210)은 절연층(205)상에 형성된다. 중지층은 예를들어 TiN이다. 중지층(205)은 후술되는 바와같이 에칭 중지하는 것이다. 제2 절연층(215)은 중지층(205)상에 형성된다. 제2 절연층은 예를들어 SiO2이다. 다음에, 도7에 도시된 저항(220)은 제2 절연층(215)상에 형성되고 후술되고 공지된 바와같이 패턴닝된다. 제2 절연층(215)은 도8에 도시된 트랜치(120)를 형성하기 위하여 에칭된다. 에칭 공정은 중지층(210)보다 높거나 실질적으로 높은 율로 절연층(215)을 에칭하는 선택적인 에칭 공정이다. 다른 말로서, 중지층(210)은 절연층(215)을 에칭하는데 사용되는 에칭 고정에 대한 저항이다. 이 공정을 사용함으로써, 에칭 공정동안 형성된 트랜치(120)의 깊이는 정밀하게 제어될 수 있다.
다음에, 제9도에 도시된 바와같이, 제2 저항층(230)은 제2 절연층(215)상에 형성된다. 제2 저항층(230)은 상술되고 공지된 바와같이 패턴닝된다. 제2 절연층(215), 중지층(210) 및 제1 절연층(205)은 각 층의 물질들을 선택적으로 에칭하여 트랜치(140)를 형성하는 공정을 사용하여 에칭된다. 다른 말로서, 중지층(210)은 트랜치(140)를 형성하기 위하여 사용되는 에칭 공정에 대한 저항은 아니다. 에칭후, 제2 저항층(230)의 잔여 부분들은 제거된다. 트랜치(140)는 도1 내지 도5에 도시된 트랜치(14)와 유사하고 트랜치(120)는 도1 내지 도5에 도시된 트랜치(20)와 유사하다. 트랜치(140 및 120)가 일단 형성되면, 층들(124, 40, 50 및/또는 52)과 유사한 층들의 제1 및 제2 실시예에서 상술된 바와같이 형성되어 폴리실리콘 디바이스들을 형성한다.
도11 내지 도13은 제1, 제2 및 제3 실시예를 사용하여 형성될 수 있는 장치를 도시한 것이다. 도11에 도시된 장치는 SRAM 셀이다. 도11에 도시된 실시예에서, 저항(300)은 얕은 트랜치(120 또는 20)로 형성된 구조들을 사용하여 형성될 수 있고 트랜지스터들(310)은 트랜치(14 또는 140)에 형성된 구조들을 사용하여 형성될 수 있다. 다음에, 금속층들은 공지된 바와같이 저항(300) 및 트랜지스터(305)를 상호접속하기 위하여 형성될 수 있다.
도12에 도시된 장치는 또다른 SRAM 셀이다. 도12에 도시된 실시예에서, 트랜지스터(400)는 얕은 트랜치(120 또는 20)에 형성된 구조들을 사용하여 형성되고 트랜지스터(410)는 트랜치(14 또는 140)에 형성된 구조를 사용하여 형성될 수 있다. 다음에, 금속층들은 공지된 바와같이 트랜지스터(400) 및 트랜지스터(405)를 상호접속하기 위하여 형성될 수 있다.
도13에 도시된 장치는 DRAM 셀이다. 도13에 도시된 실시예에서, 저항(500)은 얕은 트랜치(120 또는 12)에 형성된 구조를 사용하여 형성될 수 있고 트랜지스터(510)는 트랜치(14 및 140)에 형성된 구조를 사용하여 형성될 수 있다. 다음에, 금속층들은 공지된 바와같이 저항(500) 및 트랜지스터(505)를 상호접속하기 위하여 형성될 수 있다.
최종적으로, 비록 본 발명이 특정 실시예에 대해서만 서술하였지만, 당업자는 수많은 또다른 장치를 고안할 수 있다는 것을 알수 있다. 이와같은 또다른 장치들이 비록 본원에 명확하게 도시되고 서술되지 않았을 지라도 본 발명의 원리들을 구현하고 본 발명의 영역 및 범주내에 포함된다.

Claims (28)

  1. 적 회로 제조하는 방법에 있어서,
    제1 절연층(예를들어, 10)을 형성하는 단계와,
    상기 제1 절연층(예를들어, 10)에서 서로다른 깊이들의 적어도 제1 트랜치(예를들어, 14) 및 제2 트랜치(예를들어, 20)를 형성하는 단계와,
    상기 제1 및 제2 트랜치들에 폴리실리콘 물질(예를들어, 40 또는 50)을 형성하는 단계를 포함하는 집적 회로 제조 방법.
  2. 제1항에 있어서,
    상기 제1 트랜치(예를들어, 14)는 제2 트랜치(예를들어, 20)보다 깊고 상기 방법은 상기 제2 트랜치(예를들어, 20)를 형성하기 앞서 상기 제1 트랜치(예를들어, 14)를 형성하는 단계를 더 포함하는 집적 회로 제조 방법.
  3. 제1항에 있어서,
    상기 제1 및 제2 트랜치에 제2 절연층(예를들어, 24)을 형성하는 단계를 더 포함하는 집적 회로 제조 방법.
  4. 제3항에 있어서,
    적어도 상기 제1 및 제2 트랜치들에 주입 배리어(예를들어, 30 또는 52)를 형성하여 주입된 이온들이 상기 제2 절연층(예를들어, 24)으로 관통하는 것을 방지하는 단계를 더 포함하는 집적 회로 제조 방법.
  5. 제4항에 있어서,
    상기 주입 배리어(예를들어, 30 또는 52)는 상기 제1 및 제2 트랜치들에만 형성되는 집적 회로 제조 방법.
  6. 제1항에 있어서,
    이온들을상기 제1 절연층(예를들어, 10)으로 주입시키는 단계를 더 포함하는 집적 회로 제조 방법.
  7. 제6항에 있어서,
    상기 주입 배리어(예를들어, 30 또는 52)를 제거하는 단계를 더 포함하는 집적 회로 제조 방법.
  8. 제6항에 있어서,
    상기 주입 배리어(예를들어, 30 또는 52)를 제거하는 단계와,
    그후, 상기 제1 및 제2 트랜치들에 상기 폴리실리콘 물질(40 또는 50)을 형성하는 단계를 더 포함하는 집적 회로 제조 방법.
  9. 제4항에 있어서,
    이온들을 상기 제1 절연층(예를들어, 10)으로 주입시키는 단계를 더 포함하는 집적 회로 제조 방법.
  10. 제1항에 있어서,
    상기 제1 트랜치(예를들어, 40)에 제2 절연 물질(예를들어, 24)에 형성하여 제1 구조를 형성하는 단계 및,
    상기 제2 트랜치(예를들어, 20)에 상기 제2 절연 물질(예를들어, 24)을 형성하여 제2 구조를 형성하는 단계를 더 포함하는 집적 회로 제조 방법.
  11. 제10항에 있어서,
    적어도 두 개의 제1 구조들 및 적어도 두 개의 제2 구조들이 존재하고 상기 방법은 상기 적어도 두 개의 제1 구조들 및 적어도 두 개의 제2 구조들을 상호접속하여 SRAM 셀을 형성하는 단계를 더 포함하는 집적 회로 제조 방법.
  12. 제10항에 있어서,
    상기 제1 구조 및 상기 제2 구조를 상호접속하여 DRAM 셀을 형성하는 단계를 더 포함하는 집적 회로 제조 방법.
  13. 집적 회로에 있어서,
    기판(예를들어, 10)과,
    상기 기판상에 형성된 제1 절연층(예를들어, 10)과,
    상기 제1 절연층에서 서로다른 깊이들의 적어도 제1 트랜치(예를들어, 14) 및 제2 트랜치(예를들어, 20)와,
    상기 트랜치들에 형성된 제3 절연층(예를들어, 24) 및
    상기 트랜치들에 형성된 폴리실리콘(예를들어, 40 또는 50)을 포함하는 집적 회로.
  14. 제13항에 있어서,
    상기 폴리실리콘(예를들어, 40 또는 50)은 상기 제3 절연층(예를들어, 24)상에 형성되는 집적 회로.
  15. 제14항에 있어서,
    상기 폴리실리콘(예를들어, 40 또는 50)의 상부 표면 및 상기 제1 절연층(예를들어, 10)의 상부 표면은 실질적으로 공통평면인 집적 회로.
  16. 제13항에 있어서,
    제2 절연층 및 상기 제2 절연층 및 상기 제1 절연층간에 형성된 중지층(예를들어, 210)을 더 포함하는 집적 회로.
  17. 제16항에 있어서,
    상기 제2 트랜치는 상기 중지층을 통해 형성되고 상기 제1 트랜치의 하부 표면은 상기 중지층의 최상부 표면인 집적 회로.
  18. 제13항에 있어서,
    상기 기판 및 상기 제1 절연층간에 형성된 제2 절연층 및 상기 제1 및 제2 절연층간에 형성된 중지층을 더 포함하는 집적 회로.
  19. 집적 회로 제조 방법에 있어서,
    제1 절연층(예를들어, 205)을 형성하는 단계와,
    상기 제1 2절연층(예를들어, 205)상에 배리어 층(예를들어, 210)을 형성하는 단계와,
    상기 배리어 층(예를들어, 210)상에 제2 절연층(예를들어, 215)을 형성하는 단계와,
    상기 제2 절연층(예를들어, 215)에 적어도 제1 트랜치(예를들어, 120)를 형성하는 단계와,
    상기 제1 절연층(예를들어, 205), 상기 배리어층(예를들어, 210) 및 상기 제2 절연층(예를들어, 215)을 통해 제2 트랜치(예를들어, 140)를 형성하는 단계를 포함하는 집적 회로 제조 방법.
  20. 제1항에 있어서,
    상기 제1 및 제2 트랜치들에 제3 절연층(예를들어, 24)을 형성하는 단계를 더 포함하는 집적 회로 제조 방법.
  21. 제20항에 있어서,
    상기 제1 트랜치(예를들어, 120)에 폴리실리콘(예를들어, 40 또는 50)을 형성하여 제1 구조를 형성하고 상기 제2 트랜치(예를들어, 140)에 폴리실리콘(예를들어, 40 또는 50)을 형성하여 제2 구조를 형성하는 단계를 더 포함하는 집적 회로 제조 방법.
  22. 제21항에 있어서,
    적어도 두 개의 제1 구조들 및 적어도 두 개의 제2 구조들이 존재하고 상기 방법은 상기 적어도 두 개의 제1 구조들 및 상기 적어도 두 개의 제2 구조들을 상호접속시켜 SRMA 셀을 형성하는 단계를 더 포함하는 집적 회로 제조 방법.
  23. 제21항에 있어서,
    상기 제1 구조 및 상기 제2 구조를 상호접속시켜 DRAM 셀을 형성하는 단계를 더 포함하는 집적 회로 제조 방법.
  24. 제20항에 있어서,
    상기 적어도 제1 및 제2 트랜치들에 주입 배리어(예를들어, 30 또는 52)를 형성하여 주입된 이온들이 상기 제3 절연층 부분들로 관통하는 것을 방지하는 단계를 포함하는 집적 회로 제조 방법.
  25. 제24항에 있어서,
    상기 주입 배리어(예를들어, 30 또는 52)는 상기 제1 및 제2 트랜치들에서 만 형성되는 집적 회로 제조 방법.
  26. 제24항에 있어서,
    상기 주입 배리어를 제거하는 단계를 더 포함하는 집적 회로 제조 방법.
  27. 제24항에 있어서,
    상기 주입 배리어(예를들어, 30 또는 52)를 제거하는 단계와,
    그후, 상기 제1 및 제2 트랜치들에 상기 폴리실리콘 물질(예를들어, 40 또는 52)을 형성하는 단계를 더 포함하는 집적 회로 제조 방법.
  28. 제24항에 있어서,
    상기 주입 배리어(예를들어, 30 또는 52)는 실리콘 질화물, 탄탈 질화물, 티타늄 질화물, 텅스텐 질화물 및 지로코늄 질화물중 하나를 포함하는 집적 회로 제조 방법.
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