JPH0661250A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0661250A JPH0661250A JP21058492A JP21058492A JPH0661250A JP H0661250 A JPH0661250 A JP H0661250A JP 21058492 A JP21058492 A JP 21058492A JP 21058492 A JP21058492 A JP 21058492A JP H0661250 A JPH0661250 A JP H0661250A
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- film
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- diffusion layer
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法に関し，プロセス中に
半導体装置の回路を構成する浅い微細な不純物拡散層が
分断されないように補強する方法の提供を目的とする。 【構成】 一導電型半導体基板上に開口部を有する絶縁
膜と導電膜を順に被着し, 該導電膜をパターニングして
該開口部に隣接した箇所の該導電膜を除去する工程と,
該開口の一部が露出した部分の該基板内に逆導電型不純
物を導入する工程と, 次いでパターニングされた該導電
膜を覆って層間絶縁膜を被着し，該導電膜をマスクにし
て該半導体基板に逆導電型不純物を導入する工程とを有
するように構成する。
半導体装置の回路を構成する浅い微細な不純物拡散層が
分断されないように補強する方法の提供を目的とする。 【構成】 一導電型半導体基板上に開口部を有する絶縁
膜と導電膜を順に被着し, 該導電膜をパターニングして
該開口部に隣接した箇所の該導電膜を除去する工程と,
該開口の一部が露出した部分の該基板内に逆導電型不純
物を導入する工程と, 次いでパターニングされた該導電
膜を覆って層間絶縁膜を被着し，該導電膜をマスクにし
て該半導体基板に逆導電型不純物を導入する工程とを有
するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り, 特に製造プロセス中に回路を構成する不純物拡散
層が分断されるおそれのある箇所の補強方法に関する。
係り, 特に製造プロセス中に回路を構成する不純物拡散
層が分断されるおそれのある箇所の補強方法に関する。
【０００２】近年, 半導体装置の大容量化が要求され，
スケーリング則に沿って微細化が進行している。これに
伴い, 回路を構成する不純物拡散層も微細化され, プロ
セス中の処理により分断される障害が発生するようにな
ってきた。従って, プロセス中に不純物拡散層が分断さ
る危険箇所は不純物拡散層を補強する必要がある。
スケーリング則に沿って微細化が進行している。これに
伴い, 回路を構成する不純物拡散層も微細化され, プロ
セス中の処理により分断される障害が発生するようにな
ってきた。従って, プロセス中に不純物拡散層が分断さ
る危険箇所は不純物拡散層を補強する必要がある。
【０００３】
【従来の技術】従来の補強法は, イオン注入により不純
物拡散層を形成するとき, イオンの加速エネルギーを高
くして拡散層全体の深さを深くする方法や, 熱処理によ
り拡散層全体を深く拡散する方法が採られていた。
物拡散層を形成するとき, イオンの加速エネルギーを高
くして拡散層全体の深さを深くする方法や, 熱処理によ
り拡散層全体を深く拡散する方法が採られていた。
【０００４】
【発明が解決しようとする課題】しかし，半導体装置の
微細化が進むにつれ, 従来の方法では他の素子に性能や
信頼性の面で悪影響をおよぼすことになるので，この影
響のないように不純物拡散層の導通を確保する必要があ
る。
微細化が進むにつれ, 従来の方法では他の素子に性能や
信頼性の面で悪影響をおよぼすことになるので，この影
響のないように不純物拡散層の導通を確保する必要があ
る。
【０００５】本発明はプロセス中に半導体装置の回路を
構成する浅い微細な不純物拡散層が分断されないように
補強する方法の提供を目的とする。
構成する浅い微細な不純物拡散層が分断されないように
補強する方法の提供を目的とする。
【０００６】
【課題を解決するための手段】上記課題の解決は，一導
電型半導体基板上に開口部を有する絶縁膜を形成し，該
絶縁膜および該開口部上に導電膜を被着し, 該導電膜を
パターニングして該開口部に隣接した箇所の該導電膜を
除去する工程と, 該開口の一部が露出した部分の該基板
内に逆導電型不純物を導入する工程と, 次いでパターニ
ングされた該導電膜を覆って層間絶縁膜を被着し，該導
電膜をマスクにして該半導体基板に逆導電型不純物を導
入する工程とを有する半導体装置の製造方法により達成
される。
電型半導体基板上に開口部を有する絶縁膜を形成し，該
絶縁膜および該開口部上に導電膜を被着し, 該導電膜を
パターニングして該開口部に隣接した箇所の該導電膜を
除去する工程と, 該開口の一部が露出した部分の該基板
内に逆導電型不純物を導入する工程と, 次いでパターニ
ングされた該導電膜を覆って層間絶縁膜を被着し，該導
電膜をマスクにして該半導体基板に逆導電型不純物を導
入する工程とを有する半導体装置の製造方法により達成
される。
【０００７】
【作用】本発明では, 浅い不純物拡散層が分断されるお
それのあるプロセスにおいて，危険箇所を開口したレジ
スト膜をマスクにして限定した領域にのみイオンを注入
することにより不純物拡散層の分断を防止している。従
って, 熱的影響を受けることなく，従来例のように他の
素子に悪影響を与えることはない。
それのあるプロセスにおいて，危険箇所を開口したレジ
スト膜をマスクにして限定した領域にのみイオンを注入
することにより不純物拡散層の分断を防止している。従
って, 熱的影響を受けることなく，従来例のように他の
素子に悪影響を与えることはない。
【０００８】
【実施例】プロセス中に回路を構成する浅い微細な不純
物拡散層が分断される例として，SRAMのゲートのパター
ニング工程について実施例を説明する。
物拡散層が分断される例として，SRAMのゲートのパター
ニング工程について実施例を説明する。
【０００９】図１(A) 〜(E) は本発明の実施例１を説明
する断面図である。図１(A) において，シリコン(Si)基
板１にフィールド酸化膜２およびゲート酸化膜３を形成
し，ゲート酸化膜３に（ドライバFET のゲート）と基板
（トランスファFET のソースドレイン拡散層）のコンタ
クトホールを開口する。
する断面図である。図１(A) において，シリコン(Si)基
板１にフィールド酸化膜２およびゲート酸化膜３を形成
し，ゲート酸化膜３に（ドライバFET のゲート）と基板
（トランスファFET のソースドレイン拡散層）のコンタ
クトホールを開口する。
【００１０】図１(B) において，ゲート用のポリシリコ
ン膜４を基板全面に成長する。次いで，基板全面にりん
イオン(P+ ) を注入する。P+ の注入条件の一例は，エ
ネルギー 40 KeV,ドーズ量4E15cm-2である。
ン膜４を基板全面に成長する。次いで，基板全面にりん
イオン(P+ ) を注入する。P+ の注入条件の一例は，エ
ネルギー 40 KeV,ドーズ量4E15cm-2である。
【００１１】図１(C) において，ポリシリコン膜４をパ
ターニングして，ドライバFET のゲート4Dとトランスフ
ァFET のゲート4Tを形成する。次いで, 各ゲートをマス
クにしてドライバFET とトランスファFET のソースドレ
イン領域〔LDD (LightelyDoped Drain)構造の n- 層〕
形成のために P+ を注入する。
ターニングして，ドライバFET のゲート4Dとトランスフ
ァFET のゲート4Tを形成する。次いで, 各ゲートをマス
クにしてドライバFET とトランスファFET のソースドレ
イン領域〔LDD (LightelyDoped Drain)構造の n- 層〕
形成のために P+ を注入する。
【００１２】P+ の注入条件の一例は，エネルギー 40 K
eV,ドーズ量4E13cm-2である。ポリシリコン膜４のパタ
ーニングによりポリシリコン膜４をドライバFET のゲー
ト4DとトランスファFET のゲート4Tに分離する際に，リ
ソグラフィの精度上，ゲート酸化膜３のコンタクトホー
ルがわずかでも露出すると，基板は同時にエッチングさ
れて図示のように表面より抉りとられて凹部が形成され
る。
eV,ドーズ量4E13cm-2である。ポリシリコン膜４のパタ
ーニングによりポリシリコン膜４をドライバFET のゲー
ト4DとトランスファFET のゲート4Tに分離する際に，リ
ソグラフィの精度上，ゲート酸化膜３のコンタクトホー
ルがわずかでも露出すると，基板は同時にエッチングさ
れて図示のように表面より抉りとられて凹部が形成され
る。
【００１３】図１(D) は本発明の特徴とする工程であ
り，図において，上記基板凹部が露出するように開口さ
れたレジスト膜５を形成し，これを注入マスクにして砒
素イオン (As+ ) を注入する。
り，図において，上記基板凹部が露出するように開口さ
れたレジスト膜５を形成し，これを注入マスクにして砒
素イオン (As+ ) を注入する。
【００１４】As+ の注入条件の一例は，エネルギー 50
KeV,ドーズ量1E15cm-2である。図１(E) において，レジ
スト膜５を除去し，基板上に層間絶縁膜として気相成長
(CVD) により二酸化シリコン(SiO2)膜６を成長する。
KeV,ドーズ量1E15cm-2である。図１(E) において，レジ
スト膜５を除去し，基板上に層間絶縁膜として気相成長
(CVD) により二酸化シリコン(SiO2)膜６を成長する。
【００１５】次いで, ポリシリコン膜４の側壁にSiO2膜
６が残るように, SiO2膜６を全面エッチングする。次い
で, ゲートを注入マスクにしてAs+ を注入して不純物拡
散層（LDD 構造のn+ 層）1Aを形成する。
６が残るように, SiO2膜６を全面エッチングする。次い
で, ゲートを注入マスクにしてAs+ を注入して不純物拡
散層（LDD 構造のn+ 層）1Aを形成する。
【００１６】As+ の注入条件の一例は，エネルギー 50
KeV,ドーズ量4E15cm-2である。この際，基板凹部には層
間絶縁膜６が入り込むため，浅い不純物拡散層1Aはこの
層間絶縁膜６により分断されるが，図１(D) の工程での
イオン注入により導通が保たれる。
KeV,ドーズ量4E15cm-2である。この際，基板凹部には層
間絶縁膜６が入り込むため，浅い不純物拡散層1Aはこの
層間絶縁膜６により分断されるが，図１(D) の工程での
イオン注入により導通が保たれる。
【００１７】なお，イオン注入された不純物は後工程の
熱処理により活性化される。図２は本発明の実施例２を
説明する断面図である。SRAMの工程においては, 図１
(E) の工程の後, 基板全面にCVD SiO2膜６' が成長さ
れ，ドライバFET 上には抵抗素子またはFET からなる負
荷抵抗素子が形成されるが, 基板（トランスファFET の
ソースドレイン領域）とドライバFET のゲートと負荷抵
抗素子との接続は図１(A) のコンタクトホールで行われ
る。
熱処理により活性化される。図２は本発明の実施例２を
説明する断面図である。SRAMの工程においては, 図１
(E) の工程の後, 基板全面にCVD SiO2膜６' が成長さ
れ，ドライバFET 上には抵抗素子またはFET からなる負
荷抵抗素子が形成されるが, 基板（トランスファFET の
ソースドレイン領域）とドライバFET のゲートと負荷抵
抗素子との接続は図１(A) のコンタクトホールで行われ
る。
【００１８】従って，図１(D) の工程を省略して図１
(E) の工程の後, 負荷抵抗素子と基板とのコンタクトホ
ールを層間絶縁膜６に形成する時のレジストパターン７
を用いて，コンタクトホールを開口する前に，または後
にAs+ を注入する。
(E) の工程の後, 負荷抵抗素子と基板とのコンタクトホ
ールを層間絶縁膜６に形成する時のレジストパターン７
を用いて，コンタクトホールを開口する前に，または後
にAs+ を注入する。
【００１９】
【発明の効果】本発明によれば, プロセス中に半導体装
置の回路を構成する浅い微細な不純物拡散層が分断され
る危険箇所を補強することができた。この結果, SRAM等
の微細な半導体装置の製造歩留と信頼性を向上すること
ができた。
置の回路を構成する浅い微細な不純物拡散層が分断され
る危険箇所を補強することができた。この結果, SRAM等
の微細な半導体装置の製造歩留と信頼性を向上すること
ができた。
【図１】 本発明の実施例１を説明する断面図
【図２】 本発明の実施例２を説明する断面図
１ 半導体基板でシリコン(Si)基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート用のポリシリコン膜 4D ドライバFET のゲート 4T トランスファFET のゲート ５，７ レジスト膜 ６ 層間絶縁膜でSiO2膜
Claims (1)
- 【請求項１】 一導電型半導体基板上に開口部を有する
絶縁膜を形成し，該絶縁膜および該開口部上に導電膜を
被着し, 該導電膜をパターニングして該開口部に隣接し
た箇所の該導電膜を除去する工程と, 該開口の一部が露
出した部分の該基板内に逆導電型不純物を導入する工程
と, 次いでパターニングされた該導電膜を覆って層間絶
縁膜を被着し，該導電膜をマスクにして該半導体基板に
逆導電型不純物を導入する工程を有することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21058492A JPH0661250A (ja) | 1992-08-07 | 1992-08-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21058492A JPH0661250A (ja) | 1992-08-07 | 1992-08-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661250A true JPH0661250A (ja) | 1994-03-04 |
Family
ID=16591741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21058492A Withdrawn JPH0661250A (ja) | 1992-08-07 | 1992-08-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661250A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8148748B2 (en) | 2007-09-26 | 2012-04-03 | Stmicroelectronics N.V. | Adjustable field effect rectifier |
| US9048308B2 (en) | 2007-09-26 | 2015-06-02 | Stmicroelectronics International N.V. | Regenerative building block and diode bridge rectifier and methods |
-
1992
- 1992-08-07 JP JP21058492A patent/JPH0661250A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8148748B2 (en) | 2007-09-26 | 2012-04-03 | Stmicroelectronics N.V. | Adjustable field effect rectifier |
| US9012954B2 (en) | 2007-09-26 | 2015-04-21 | STMicroelectronics International B.V. | Adjustable field effect rectifier |
| US9048308B2 (en) | 2007-09-26 | 2015-06-02 | Stmicroelectronics International N.V. | Regenerative building block and diode bridge rectifier and methods |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |