JPH0727916B2 - 半導体デバイス製造方法 - Google Patents
半導体デバイス製造方法Info
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- JPH0727916B2 JPH0727916B2 JP2403798A JP40379890A JPH0727916B2 JP H0727916 B2 JPH0727916 B2 JP H0727916B2 JP 2403798 A JP2403798 A JP 2403798A JP 40379890 A JP40379890 A JP 40379890A JP H0727916 B2 JPH0727916 B2 JP H0727916B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
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Description
【０００１】
【産業上の利用分野】本発明はバイポーラトランジスタ
の製造、殊に、ソース層から下部に位置するシリコン本
体内へドーパントを拡散させることによってかかるトラ
ンジスタのベースとエミッタ領域を形成することを伴う
製造方法に関する。
の製造、殊に、ソース層から下部に位置するシリコン本
体内へドーパントを拡散させることによってかかるトラ
ンジスタのベースとエミッタ領域を形成することを伴う
製造方法に関する。
【０００２】
【従来技術及び発明が解決しようとする課題】ドープ層
をそこからドーパントが下部に位置するシリコン本体内
へ拡散するスパース（spurce）として使用し、高性能バ
イポーラトランジスタのベースとエミッタ領域を形成す
ることが知られている。かくして、例えば、この目的の
ためにドープされたポリシリコンを使用することが欧州
特許第９０，９４０号中に記述されている。
をそこからドーパントが下部に位置するシリコン本体内
へ拡散するスパース（spurce）として使用し、高性能バ
イポーラトランジスタのベースとエミッタ領域を形成す
ることが知られている。かくして、例えば、この目的の
ためにドープされたポリシリコンを使用することが欧州
特許第９０，９４０号中に記述されている。
【０００３】上記ならびに同様の文献中には、ｐ形とｎ
形のドーパントがイオン打込みポリシリコン層からｎ形
のシリコン本体内へ２段階アニール処理の形で逐次拡散
されてバイポーラトランジスタ素子のベースとエミッタ
領域をそれぞれ形成するようになっている。通常の場
合、上記２段階プロセスはポリシリコン層がパターン化
される前に実行され、トランジスタのエミッタ接点を形
成するようになっている。従って、ポリシリコン層はそ
の選択された部分がｐ形の不純物で打込まれることを回
避するようにする必要があるのが普通である。かくし
て、ｐ形ドーパントはショットキーダイオードの如き素
子を形成するために軽量にドープされたｎ形領域が必要
とされる下部に位置するシリコン本体部分内へそれぞれ
駆動されるポリシリコン層の選択部分中には得られな
い。
形のドーパントがイオン打込みポリシリコン層からｎ形
のシリコン本体内へ２段階アニール処理の形で逐次拡散
されてバイポーラトランジスタ素子のベースとエミッタ
領域をそれぞれ形成するようになっている。通常の場
合、上記２段階プロセスはポリシリコン層がパターン化
される前に実行され、トランジスタのエミッタ接点を形
成するようになっている。従って、ポリシリコン層はそ
の選択された部分がｐ形の不純物で打込まれることを回
避するようにする必要があるのが普通である。かくし
て、ｐ形ドーパントはショットキーダイオードの如き素
子を形成するために軽量にドープされたｎ形領域が必要
とされる下部に位置するシリコン本体部分内へそれぞれ
駆動されるポリシリコン層の選択部分中には得られな
い。
【０００４】上記２段階アニール工程はポリシリコン層
中のチャネリング効果によって必然化される。かくし
て、例えば、かかる効果は、バイポーラと金属酸化物半
導体（ＭＯＳ）デバイスが共に１枚のシリコンウエハ内
で同時に作られる場合、ほう素のようなｐ形ドーパント
がポリシリコン層内に打込まれることの可能な深さを限
定する。もし余り深く打込まれると、ほう素はＭＯＳデ
バイスの一部を構成する薄い２酸化シリコン層の如き下
部に位置する層を貫通する虞がある。形成されるＭＯＳ
デバイスその他のデバイスの電気的性質はそれによって
有害な影響を受ける。
中のチャネリング効果によって必然化される。かくし
て、例えば、かかる効果は、バイポーラと金属酸化物半
導体（ＭＯＳ）デバイスが共に１枚のシリコンウエハ内
で同時に作られる場合、ほう素のようなｐ形ドーパント
がポリシリコン層内に打込まれることの可能な深さを限
定する。もし余り深く打込まれると、ほう素はＭＯＳデ
バイスの一部を構成する薄い２酸化シリコン層の如き下
部に位置する層を貫通する虞がある。形成されるＭＯＳ
デバイスその他のデバイスの電気的性質はそれによって
有害な影響を受ける。
【０００５】更に、ポリシリコンの粒界拡散によって、
ひ素の如きｎ形ドーパントはその内部を極端に急速に拡
散する。更に、ひ素はポリシリコン中のほう素の拡散を
遅める作用がある。かくして、１段階アニール工程の場
合、ポリシリコン層中のほう素の拡散に対するひ素の急
速な拡散のために、実際にはドーパントが下部に位置す
るシリコン本体内へ拡散する時にひ素がより一層深く打
込まれたほう素に追いつくおそれがある。その場合、シ
リコン本体内にはｐ形（ベース）領域が形成されず、従
って、同プロセスはバイポーラトランジスタを製作する
には効果的ではない。しかも、事実、少なくとも一つの
公開報告によれば、一段階アニール工程でポリシリコン
からほう素とひ素の双方をこのように同時に拡散してベ
ースとエミッタ領域を形成することは可能ではないとい
われている。（「ポリシリコンエミッタバイポーラトラ
ンジスタのための工程ならびにデバイス関連スケーリン
グ問題」シェーバ外、ＩＥＤＭ紀要１９８７年、１７０
−１７３ページ参照）
ひ素の如きｎ形ドーパントはその内部を極端に急速に拡
散する。更に、ひ素はポリシリコン中のほう素の拡散を
遅める作用がある。かくして、１段階アニール工程の場
合、ポリシリコン層中のほう素の拡散に対するひ素の急
速な拡散のために、実際にはドーパントが下部に位置す
るシリコン本体内へ拡散する時にひ素がより一層深く打
込まれたほう素に追いつくおそれがある。その場合、シ
リコン本体内にはｐ形（ベース）領域が形成されず、従
って、同プロセスはバイポーラトランジスタを製作する
には効果的ではない。しかも、事実、少なくとも一つの
公開報告によれば、一段階アニール工程でポリシリコン
からほう素とひ素の双方をこのように同時に拡散してベ
ースとエミッタ領域を形成することは可能ではないとい
われている。（「ポリシリコンエミッタバイポーラトラ
ンジスタのための工程ならびにデバイス関連スケーリン
グ問題」シェーバ外、ＩＥＤＭ紀要１９８７年、１７０
−１７３ページ参照）
【０００６】従って、ソース層から下部に位置するシリ
コン本体内へドーパントを拡散させてバイポーラトラン
ジスタデバイスのベースとエミッタ領域を形成する改良
方法を考案する努力が当業者によって従来より行われて
いる。殊に、これらの努力は、拡散を実行するために一
段階アニール工程を特徴とするデバイス制作法を構成し
ようとする試みに向けられている。これらの努力は、も
し成功するならば高性能バイポーラトランジスタデバイ
スの制作を簡単化し、従ってそのコストを低くすること
ができることが知られている。
コン本体内へドーパントを拡散させてバイポーラトラン
ジスタデバイスのベースとエミッタ領域を形成する改良
方法を考案する努力が当業者によって従来より行われて
いる。殊に、これらの努力は、拡散を実行するために一
段階アニール工程を特徴とするデバイス制作法を構成し
ようとする試みに向けられている。これらの努力は、も
し成功するならば高性能バイポーラトランジスタデバイ
スの制作を簡単化し、従ってそのコストを低くすること
ができることが知られている。
【０００７】
【課題を解決するための手段】本発明によれば、冒頭に
述べた種類の方法は以下のステップより成る。即ち、ア
モルファスシリコン層をトランジスタのベース領域とエ
ミッタ領域とが形成されるｎ形単結晶シリコン層上に付
着させ、ｐ形ドーパントを上記アモルファスシリコン層
内へイオン打込みして上記アモルファスシリコン層内へ
少なくとも相当存在し上記アモルファスシリコン層内に
相対的深いピーク濃度を有するドーパント濃度分布を確
立し、ｎ形ドーパントを上記アモルファスシリコン層内
へイオン打込みして上記アモルファスシリコン層内に少
なくとも相当存在し上記アモルファスシリコン層内の相
対的に浅いピーク濃度を有するドーパント濃度分布を確
立し、層化された構造をアニール処理して上記ｐ形とｎ
形ドーパントをして上記アモルファスシリコン層から拡
散させ、上記単結晶シリコン層内に比較的深いｐ形ベー
ス領域と上部に位置するｎ+ 形エミッタ領域を形成す
る。
述べた種類の方法は以下のステップより成る。即ち、ア
モルファスシリコン層をトランジスタのベース領域とエ
ミッタ領域とが形成されるｎ形単結晶シリコン層上に付
着させ、ｐ形ドーパントを上記アモルファスシリコン層
内へイオン打込みして上記アモルファスシリコン層内へ
少なくとも相当存在し上記アモルファスシリコン層内に
相対的深いピーク濃度を有するドーパント濃度分布を確
立し、ｎ形ドーパントを上記アモルファスシリコン層内
へイオン打込みして上記アモルファスシリコン層内に少
なくとも相当存在し上記アモルファスシリコン層内の相
対的に浅いピーク濃度を有するドーパント濃度分布を確
立し、層化された構造をアニール処理して上記ｐ形とｎ
形ドーパントをして上記アモルファスシリコン層から拡
散させ、上記単結晶シリコン層内に比較的深いｐ形ベー
ス領域と上部に位置するｎ+ 形エミッタ領域を形成す
る。
【０００８】本発明の原理の特殊例によればアモルファ
スシリコン層は下部に位置する単結晶シリコン本体内に
ベースとエミッタ領域を形成する拡散源として使用され
る。まず、ほう素の如きｐ形ドーパントがアモルファス
シリコン層の全体に打込まれる。ドーパントのピーク濃
度はアモルファス層の比較的深い準位に確立される。続
いて、ひ素の如きｎ形ドーパントがアモルファスシリコ
ン層全体に打込まれ、ほう素の準位よりも上部のより浅
い準位にひ素ドーパントのピーク濃度が確立される。ド
ープされたアモルファスシリコン層はその後パターン化
されてバイポーラトランジスタデバイスのエミッタ接点
が形成される。
スシリコン層は下部に位置する単結晶シリコン本体内に
ベースとエミッタ領域を形成する拡散源として使用され
る。まず、ほう素の如きｐ形ドーパントがアモルファス
シリコン層の全体に打込まれる。ドーパントのピーク濃
度はアモルファス層の比較的深い準位に確立される。続
いて、ひ素の如きｎ形ドーパントがアモルファスシリコ
ン層全体に打込まれ、ほう素の準位よりも上部のより浅
い準位にひ素ドーパントのピーク濃度が確立される。ド
ープされたアモルファスシリコン層はその後パターン化
されてバイポーラトランジスタデバイスのエミッタ接点
が形成される。
【０００９】次に、ドーピングされたパターン化アモル
ファスシリコンは一段階アニール処理プロセスに付され
る。このプロセス中、アモルファスシリコンからの打込
まれたドーパントの拡散が生ずる。殊に、ドーパントは
それによって下部に位置するシリコン本体のｎ形領域内
へ駆動される。埋込まれたｐ形ベース領域と同ベース領
域に隣接して上部に位置するｎ+ 形エミッタ領域はそれ
によってｎ形領域に形成される。それと同時に、アモル
ファスシリコンはｎ+ 形ポリシリコンエミッタ接点に被
覆され、ドーパントは全て活性化される。
ファスシリコンは一段階アニール処理プロセスに付され
る。このプロセス中、アモルファスシリコンからの打込
まれたドーパントの拡散が生ずる。殊に、ドーパントは
それによって下部に位置するシリコン本体のｎ形領域内
へ駆動される。埋込まれたｐ形ベース領域と同ベース領
域に隣接して上部に位置するｎ+ 形エミッタ領域はそれ
によってｎ形領域に形成される。それと同時に、アモル
ファスシリコンはｎ+ 形ポリシリコンエミッタ接点に被
覆され、ドーパントは全て活性化される。
【００１０】
【実施例】図１はシリコン製の半導体ウエハ中に形成さ
れる一部制作された従来の集積回路構造の一部を示す。
殊に、描かれた部分は例解用ｎｐｎバイポーラトランジ
スタデバイスの一部を構成する。実際には、例えば関連
するＭＯＳトランジスタやショットキーダイオードの如
きその他のデバイスと共にこれら以外の多数のトランジ
スタを当該技術分野で周知のものと同一のウエハ内でバ
ッチ制作されることになろう。
れる一部制作された従来の集積回路構造の一部を示す。
殊に、描かれた部分は例解用ｎｐｎバイポーラトランジ
スタデバイスの一部を構成する。実際には、例えば関連
するＭＯＳトランジスタやショットキーダイオードの如
きその他のデバイスと共にこれら以外の多数のトランジ
スタを当該技術分野で周知のものと同一のウエハ内でバ
ッチ制作されることになろう。
【００１１】例として、図１に示す従来構造はその内部
に埋込まれたｎ+ 形層１２を有するｐ- 形単結晶シリコ
ン基板１０より成る。図１に示すように、層１２の一部
は構造の表面に延び、その上部にコレクタ接点が続いて
形成されるような領域を形成する。
に埋込まれたｎ+ 形層１２を有するｐ- 形単結晶シリコ
ン基板１０より成る。図１に示すように、層１２の一部
は構造の表面に延び、その上部にコレクタ接点が続いて
形成されるような領域を形成する。
【００１２】図１に示す標準的な構成もまたｎ形エピタ
キシャル層１４と、それぞれ２酸化シリコン製の従来形
の凹形隔離領域１６を含んでいる。最終的なトランジス
タデバイスでは、層１４の下部はそのコレクタを構成す
ることになろう。本発明の原理によれば、ｎ形層１４の
表面部分は一段階アニール処理プロセス中で同時にドー
プされ、後に詳説するように、その内部にベースとエミ
ッタ領域を形成する。
キシャル層１４と、それぞれ２酸化シリコン製の従来形
の凹形隔離領域１６を含んでいる。最終的なトランジス
タデバイスでは、層１４の下部はそのコレクタを構成す
ることになろう。本発明の原理によれば、ｎ形層１４の
表面部分は一段階アニール処理プロセス中で同時にドー
プされ、後に詳説するように、その内部にベースとエミ
ッタ領域を形成する。
【００１３】本発明によれば、ユニークな拡散ソースが
図１に示す従来構造の上面に形成される。殊に、図２に
示すように、アモルファスシリコンより成る層１８は先
に説明した構造の上面全体に付着される。例えば、層１
８はシランの熱分解による低圧化学蒸着を伴う従来の工
程で付着される。例えば、層１８の厚さｄ１は、ほぼ0.
40マイクロメートルとなるように選択される。
図１に示す従来構造の上面に形成される。殊に、図２に
示すように、アモルファスシリコンより成る層１８は先
に説明した構造の上面全体に付着される。例えば、層１
８はシランの熱分解による低圧化学蒸着を伴う従来の工
程で付着される。例えば、層１８の厚さｄ１は、ほぼ0.
40マイクロメートルとなるように選択される。
【００１４】次に、本発明の原理によれば、層１８の前
範囲（図２）はマスクレス工程においてｐ形とｎ形のド
ーパントにより逐次打込まれる。かくして、例えば、ほ
う素とひ素のイオンが図示された層内へ導入される。殊
に、打込みが実行されることによって図３に示したタイ
プの濃度分布が実現される。
範囲（図２）はマスクレス工程においてｐ形とｎ形のド
ーパントにより逐次打込まれる。かくして、例えば、ほ
う素とひ素のイオンが図示された層内へ導入される。殊
に、打込みが実行されることによって図３に示したタイ
プの濃度分布が実現される。
【００１５】例えば、ほぼ７５，０００電子ボルトのエ
ネルギーで平方センチメートルあたり約１×１０15イオ
ンの濃度のほう素がまずアモルファスシリコン層１８内
へ打込まれる。殊に、アモルファスシリコン中のイオン
チャネリングの不足のために、ほう素打込みの分布全体
は下部層が何ら侵入しないアモルファスシリコン層１８
内の比較的深いところで発生するように設計され、また
事実、実際に発生する。ある特殊例ケースの場合、打込
まれたほう素イオンのドーパント濃度分布はほぼ図３に
曲線２０で描かれたように現われる。描かれた濃度分布
２０のピーク２１は層１８内の比較的深部の、その表面
から距離ｄ２のところにある。例えば、ｄ２はほぼ0.23
4 マイクロメートルである。
ネルギーで平方センチメートルあたり約１×１０15イオ
ンの濃度のほう素がまずアモルファスシリコン層１８内
へ打込まれる。殊に、アモルファスシリコン中のイオン
チャネリングの不足のために、ほう素打込みの分布全体
は下部層が何ら侵入しないアモルファスシリコン層１８
内の比較的深いところで発生するように設計され、また
事実、実際に発生する。ある特殊例ケースの場合、打込
まれたほう素イオンのドーパント濃度分布はほぼ図３に
曲線２０で描かれたように現われる。描かれた濃度分布
２０のピーク２１は層１８内の比較的深部の、その表面
から距離ｄ２のところにある。例えば、ｄ２はほぼ0.23
4 マイクロメートルである。
【００１６】次いで、ほぼ５０，０００電子ボルトのエ
ネルギーの平方センチメートルにつき約7.5×１０15イ
オンの濃度のひ素がアモルファスシリコン層１８内に打
込まれる。この打込みの分布もまた、図３中に曲線２２
で示すように、専ら、アモルファスシリコン層１８の範
囲内で発生する。ひ素濃度分布２２のピーク２３がほう
素濃度分布２０のピーク２１に対して層１８内の浅いと
ころに位置することは重要である。例えば、ピーク２３
の層１８の表面からの距離ｄ３はほぼ0.032 マイクロメ
ートルにすぎない。
ネルギーの平方センチメートルにつき約7.5×１０15イ
オンの濃度のひ素がアモルファスシリコン層１８内に打
込まれる。この打込みの分布もまた、図３中に曲線２２
で示すように、専ら、アモルファスシリコン層１８の範
囲内で発生する。ひ素濃度分布２２のピーク２３がほう
素濃度分布２０のピーク２１に対して層１８内の浅いと
ころに位置することは重要である。例えば、ピーク２３
の層１８の表面からの距離ｄ３はほぼ0.032 マイクロメ
ートルにすぎない。
【００１７】一連の従来のリソグラフイックマスキング
とエッチング工程では図２のドープされたアモルファス
シリコン層１８がその後パターン化される。これらのス
テップ後に残存する層１８の部分は、図示構造形に制作
中のバイポーラトランジスタデバイスのエミッタ接点を
構成する隔離領域である。図４にかかる残存部分２６の
一例を示す。
とエッチング工程では図２のドープされたアモルファス
シリコン層１８がその後パターン化される。これらのス
テップ後に残存する層１８の部分は、図示構造形に制作
中のバイポーラトランジスタデバイスのエミッタ接点を
構成する隔離領域である。図４にかかる残存部分２６の
一例を示す。
【００１８】次に、図４のドープされたアモルファスシ
リコン部分を含む図示構造は一段階工程でアニール処理
される。例えば、アニール処理は約２０分間窒素内でほ
ぼ摂氏９２０度の下で実行される。その結果、ほう素と
ひ素イオンは部分２６から下部に位置するｎ形層１４の
表面部領域内へ拡散する。アニール処理後のこれらドー
パントの濃度分布は図５に示される。同図では曲線２８
と３０は、それぞれほう素とひ素の分布を示す。このよ
うにして、比較的深いｐ形ほう素ベース領域３２と、そ
れに隣接する比較的浅いｎ+ 形ひ素エミッタ領域３４
が、図６に示すように、層１４内に形成される。
リコン部分を含む図示構造は一段階工程でアニール処理
される。例えば、アニール処理は約２０分間窒素内でほ
ぼ摂氏９２０度の下で実行される。その結果、ほう素と
ひ素イオンは部分２６から下部に位置するｎ形層１４の
表面部領域内へ拡散する。アニール処理後のこれらドー
パントの濃度分布は図５に示される。同図では曲線２８
と３０は、それぞれほう素とひ素の分布を示す。このよ
うにして、比較的深いｐ形ほう素ベース領域３２と、そ
れに隣接する比較的浅いｎ+ 形ひ素エミッタ領域３４
が、図６に示すように、層１４内に形成される。
【００１９】単一のアニール処理ステップ中、図４のド
ープされたアモルファスシリコン部分２６はｎ+ 形ポリ
シリコンに変換される。この変換部分は図６に参照番号
３６で示されるが、ここで規定したバイポーラトランジ
スタのエミッタ接点を構成する。同様にして、一段階ア
ニール処理工程の間、構造中のドーパントは全て活性化
される。
ープされたアモルファスシリコン部分２６はｎ+ 形ポリ
シリコンに変換される。この変換部分は図６に参照番号
３６で示されるが、ここで規定したバイポーラトランジ
スタのエミッタ接点を構成する。同様にして、一段階ア
ニール処理工程の間、構造中のドーパントは全て活性化
される。
【００２０】当業者に周知のストレートフォワードなや
り方で図６の構造はその後処理されて完全なデバイスを
形成する。かかるデバイス一式の簡略図を図７に示す。
り方で図６の構造はその後処理されて完全なデバイスを
形成する。かかるデバイス一式の簡略図を図７に示す。
【００２１】例として、図７の構造はエミッタ接点３６
の両側に沿う２酸化シリコンスペーサ要素４０，４２
と、ベース領域３４に接触するｐ+ 形領域４４，４６を
備える。同様に、図解構造は、それぞれベース、エミッ
タ、およびコレクタ接点を構成する金属シリサイド領域
４８，５０，５２より成る。今度は、導電性相互接続要
素５４，５６および５８は、それぞれ領域４８，５０，
５２と接触し、絶縁領域６０，６２によって互いに電気
的に絶縁される。周知の如く、要素５４，５６，５８
は、バイポーラトランジスタが図の集積回路構造内の他
のデバイスとその他の関連回路に接続される手段を提供
する。
の両側に沿う２酸化シリコンスペーサ要素４０，４２
と、ベース領域３４に接触するｐ+ 形領域４４，４６を
備える。同様に、図解構造は、それぞれベース、エミッ
タ、およびコレクタ接点を構成する金属シリサイド領域
４８，５０，５２より成る。今度は、導電性相互接続要
素５４，５６および５８は、それぞれ領域４８，５０，
５２と接触し、絶縁領域６０，６２によって互いに電気
的に絶縁される。周知の如く、要素５４，５６，５８
は、バイポーラトランジスタが図の集積回路構造内の他
のデバイスとその他の関連回路に接続される手段を提供
する。
【００２２】かくして、本文で詳説した特殊制作手順に
よれば、ドープされたアモルファスシリコンはバイポー
ラトランジスタデバイスを作るための拡散ソースとして
活用される。殊に、ソースは一段階アニール処理プロセ
スで使用されることによってデバイスのベースとエミッ
タ領域を同時に形成する。
よれば、ドープされたアモルファスシリコンはバイポー
ラトランジスタデバイスを作るための拡散ソースとして
活用される。殊に、ソースは一段階アニール処理プロセ
スで使用されることによってデバイスのベースとエミッ
タ領域を同時に形成する。
【００２３】
【図１】従来より公知の集積回路構造の一部の断面図で
ある。
ある。
【図２】本発明の原理による図１の構造の上面上に付着
したアモルファスシリコン層図である。
したアモルファスシリコン層図である。
【図３】図２に示すアモルファス層内へ打込んだドーパ
ントの濃度分布図である。
ントの濃度分布図である。
【図４】ドープされたアモルファス層がパターン化され
た後の図２の構造を示す図である。
た後の図２の構造を示す図である。
【図５】アニール処理後の打込みドーパントの濃度分布
図である。
図である。
【図６】本発明の一段階アニール処理後の図４の構造を
示す図である。
示す図である。
【図７】本発明の原理により制作された完成バイポーラ
トランジスタデバイス図である。
トランジスタデバイス図である。
１２ ｎ+ 形層 １０ ｐ- 形単結晶シリコン基板 １４ ｎ形エピタキシャル層 １６ 凹形隔離領域 １８ アモルファイシリコン層
Claims (10)
- 【請求項１】ｎｐｎバイポーラトランジスタを有する半
導体デバイスの製造方法において、 アモルファスシリコン層をトランジスタのベース領域と
エミッタ領域とが形成されるｎ形単結晶シリコン層上に
付着させ、ｐ形ドーパントを上記アモルファスシリコン
層内へイオン打込みして上記アモルファスシリコン層内
に少なくとも実質上位置し上記アモルファスシリコン層
内の比較的深いピーク濃度を有するドーパント濃度分布
を確立し、 ｎ形ドーパントを上記アモルファスシリコン層内へイオ
ン打込みして上記シリコン層内に少なくとも実質上位置
し上記アモルファスシリコン層内に比較的浅いピーク濃
度を有するドーパント濃度分布を確立し、 上記層化された構造をアニール処理して上記ｐとｎのド
ーパントを上記アモルファスシリコン層から同時に拡散
させ上記単結晶シリコン層内に比較的深いｐ形ベース領
域と、その上部に位置するｎ+ 形エミッタ領域を形成す
る； ステップより成る前記方法。 - 【請求項２】上記打込みステップの双方が上記アモルフ
ァスシリコン層がパターン化される前に実行されてエミ
ッタ接点を形成する請求項１の方法。 - 【請求項３】上記アモルファスシリコン層が上記打込み
ステップ後と上記アニール処理ステップ前にパターン化
される請求項２の方法。 - 【請求項４】上記アモルファスシリコン層がパターン化
されて上記トランジスタデバイスのエミッタ接点領域を
形成する請求項３の方法。 - 【請求項５】アニール処理後、上記エミッタ接点領域が
ｎ+ 形のポリシリコン接点を構成する請求項４の方法。 - 【請求項６】上記ｐ形ドーパントがほう素より成る請求
項５の方法。 - 【請求項７】ほう素がほぼ７５，０００電子ボルトのエ
ネルギーの平方センチメートルあたり約１×１０15のイ
オン濃度で打込まれる請求項６の方法。 - 【請求項８】上記ｎ形ドーパントがひ素より成る請求項
７の方法。 - 【請求項９】ひ素が約５０，０００電子ボルトのエネル
ギーの平方センチメートルあたり約7.5 ×１０15イオン
の濃度で打込まれる請求項８の方法。 - 【請求項１０】アニール処理が約２０分間窒素中で摂氏
約９２０度で実行される請求項、９の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US45601489A | 1989-12-21 | 1989-12-21 | |
| US456014 | 1989-12-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0429325A JPH0429325A (ja) | 1992-01-31 |
| JPH0727916B2 true JPH0727916B2 (ja) | 1995-03-29 |
Family
ID=23811098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2403798A Expired - Lifetime JPH0727916B2 (ja) | 1989-12-21 | 1990-12-19 | 半導体デバイス製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0434153B1 (ja) |
| JP (1) | JPH0727916B2 (ja) |
| KR (1) | KR910013579A (ja) |
| DE (1) | DE69007446T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8528224B2 (en) * | 2009-11-12 | 2013-09-10 | Novellus Systems, Inc. | Systems and methods for at least partially converting films to silicon oxide and/or improving film quality using ultraviolet curing in steam and densification of films using UV curing in ammonia |
| JP5700025B2 (ja) * | 2012-11-27 | 2015-04-15 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2946963A1 (de) * | 1979-11-21 | 1981-06-04 | Siemens AG, 1000 Berlin und 8000 München | Schnelle bipolare transistoren |
| US4542580A (en) * | 1983-02-14 | 1985-09-24 | Prime Computer, Inc. | Method of fabricating n-type silicon regions and associated contacts |
| JPS60245131A (ja) * | 1984-05-18 | 1985-12-04 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4689667A (en) * | 1985-06-11 | 1987-08-25 | Fairchild Semiconductor Corporation | Method of controlling dopant diffusion and dopant electrical activation by implanted inert gas atoms |
| EP0255882A3 (de) * | 1986-08-07 | 1990-05-30 | Siemens Aktiengesellschaft | npn-Bipolartransistor mit extrem flachen Emitter/Basis-Strukturen und Verfahren zu seiner Herstellung |
| JPH0695521B2 (ja) * | 1987-02-19 | 1994-11-24 | 富士通株式会社 | バイポ−ラトランジスタの製造方法 |
| JPS63208214A (ja) * | 1987-02-24 | 1988-08-29 | Nec Corp | ド−ピング方法 |
-
1990
- 1990-12-17 EP EP90203348A patent/EP0434153B1/en not_active Expired - Lifetime
- 1990-12-17 DE DE69007446T patent/DE69007446T2/de not_active Expired - Fee Related
- 1990-12-18 KR KR1019900020938A patent/KR910013579A/ko not_active Application Discontinuation
- 1990-12-19 JP JP2403798A patent/JPH0727916B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69007446D1 (de) | 1994-04-21 |
| EP0434153B1 (en) | 1994-03-16 |
| EP0434153A1 (en) | 1991-06-26 |
| DE69007446T2 (de) | 1994-09-29 |
| KR910013579A (ko) | 1991-08-08 |
| JPH0429325A (ja) | 1992-01-31 |
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