JPH0695521B2 - バイポ−ラトランジスタの製造方法 - Google Patents
バイポ−ラトランジスタの製造方法Info
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- JPH0695521B2 JPH0695521B2 JP62036344A JP3634487A JPH0695521B2 JP H0695521 B2 JPH0695521 B2 JP H0695521B2 JP 62036344 A JP62036344 A JP 62036344A JP 3634487 A JP3634487 A JP 3634487A JP H0695521 B2 JPH0695521 B2 JP H0695521B2
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Description
【発明の詳細な説明】 〔概要〕 従来は多結晶珪素（ポリSi）層からのベース、エミッタ
拡散によりウオールドエミッタトランジスタ（Walled E
mitter Transistor）を形成する場合、同一ポリSi層か
らベース、エミッタ拡散を行っていた。この場合は、と
くに高い電流増幅率のトランジスタではコレクタ、エミ
ッタ間のリークが起こることがあった。そこで拡散源の
ポリSi層を２層にしてベース、エミッタ領域を形成する
両不純物をそれぞれ別々の層内にトープし、異種不純物
の存在する位置を明確に離すことによって、上記のリー
クを防止するようにした方法を提起する。
拡散によりウオールドエミッタトランジスタ（Walled E
mitter Transistor）を形成する場合、同一ポリSi層か
らベース、エミッタ拡散を行っていた。この場合は、と
くに高い電流増幅率のトランジスタではコレクタ、エミ
ッタ間のリークが起こることがあった。そこで拡散源の
ポリSi層を２層にしてベース、エミッタ領域を形成する
両不純物をそれぞれ別々の層内にトープし、異種不純物
の存在する位置を明確に離すことによって、上記のリー
クを防止するようにした方法を提起する。
本発明はバイポーラトランジスタの製造方法、とくに高
速のウオールドエミッタトランジスタの製造方法に関す
る。
速のウオールドエミッタトランジスタの製造方法に関す
る。
半導体デバイスの高速化の要求より、バイポーラトラン
ジスタにおいては活性領域（真性動作領域）以外の面積
を低減することが要求され、そのため、エミッタ領域の
２方、または３方が絶縁層の壁により画定されたウオー
ルドエミッタトランジスタが使用されている。
ジスタにおいては活性領域（真性動作領域）以外の面積
を低減することが要求され、そのため、エミッタ領域の
２方、または３方が絶縁層の壁により画定されたウオー
ルドエミッタトランジスタが使用されている。
第３図は従来例による製造工程を示す断面図である。
図において、半導体基板としてｎ型珪素（ｎ−Si）基板
１を用い、この上に二酸化珪素（SiO2）層２を被着し、
トランジスタの活性領域を開口する。
１を用い、この上に二酸化珪素（SiO2）層２を被着し、
トランジスタの活性領域を開口する。
気相成長（CVD）法により、開口部を覆ってｎ−Si基板
１上全面に厚さ1000〜3000ÅのポリSi層３を成長する。
１上全面に厚さ1000〜3000ÅのポリSi層３を成長する。
つぎに、ポリSi層３にベース形成用の不純物として硼素
イオン（B+）を注入する。
イオン（B+）を注入する。
B+注入のレンジａは深さ方向のイオンの分布の中心であ
る。
る。
つぎに、基板全面にレジストを被着し、活性領域を開口
したレジストパターンの注入マスクを形成して、ポリSi
層３にエミッタ形成用の不純物として砒素イオン（A
s+）を注入する。
したレジストパターンの注入マスクを形成して、ポリSi
層３にエミッタ形成用の不純物として砒素イオン（A
s+）を注入する。
As+のレンジはｂで表される。
その後レジストを除去し、窒素（N2）中で900℃、30分
のエミッタドライブを行う。
のエミッタドライブを行う。
この加熱処理により、ポリSi層３に注入されたイオンは
活性化され、ＢおよびAsはSi基板１中に拡散してベース
領域1B、エミッタ領域1Eを形成する。
活性化され、ＢおよびAsはSi基板１中に拡散してベース
領域1B、エミッタ領域1Eを形成する。
最後に、配線と同時にポリSi層３をパターニングして活
性領域の開口部より大きく残す。
性領域の開口部より大きく残す。
また、製造工程中の特性のモニタを行いたい場合は、ポ
リSi層３のパターニングはエミッタドライブの前で行え
ばよい。
リSi層３のパターニングはエミッタドライブの前で行え
ばよい。
上記の工程において、拡散フロントは弯曲することと、
それぞれのイオンの分布の幅が大きいことから、異種拡
散源の距離（B+のレンジａとAs+のレンジｂの差ｃ）を
大きくできないことから、第３図のようにエミッタ−ベ
ース接合がポリSi層３中に形成され、リークの原因とな
る場合があった。
それぞれのイオンの分布の幅が大きいことから、異種拡
散源の距離（B+のレンジａとAs+のレンジｂの差ｃ）を
大きくできないことから、第３図のようにエミッタ−ベ
ース接合がポリSi層３中に形成され、リークの原因とな
る場合があった。
上記問題点の解決は，半導体基板上に開口を有する絶縁
膜を形成する工程と， 次いで，該半導体基板上に一導電型多結晶珪素層と他導
電型多結晶珪素層を順次形成する工程と，加熱処理によ
り，該開口より該半導体基板内にこれらの層内の不純物
を拡散して一導電型ベース領域と，該ベース領域より浅
い位置に他導電型エミッタ領域を形成する工程とを含む
バイポーラトランジスタの製造方法により達成される。
膜を形成する工程と， 次いで，該半導体基板上に一導電型多結晶珪素層と他導
電型多結晶珪素層を順次形成する工程と，加熱処理によ
り，該開口より該半導体基板内にこれらの層内の不純物
を拡散して一導電型ベース領域と，該ベース領域より浅
い位置に他導電型エミッタ領域を形成する工程とを含む
バイポーラトランジスタの製造方法により達成される。
本発明は同一ポリSi層を異種不純物の拡散源とする代わ
りに、それぞれに異種不純物をドープしたポリSi層を２
層用いることにより、それぞれの拡散源の分布幅を狭く
し、異種拡散源間の距離を大きくして、エミッタ−ベー
ス接合を基板内に形成されるように制御してリークの発
生を抑制するものである。
りに、それぞれに異種不純物をドープしたポリSi層を２
層用いることにより、それぞれの拡散源の分布幅を狭く
し、異種拡散源間の距離を大きくして、エミッタ−ベー
ス接合を基板内に形成されるように制御してリークの発
生を抑制するものである。
第１図（１）〜（３）は本発明による製造工程を示す断
面図である。
面図である。
第１図（１）において、半導体基板としてｎ−Si基板１
を用い、この上にSiO2層２を被着し、トランジスタの活
性領域を開口する。
を用い、この上にSiO2層２を被着し、トランジスタの活
性領域を開口する。
CVD法により、開口部を覆って基板全面に厚さ1000〜200
0ÅのポリSi層3Aを成長する。
0ÅのポリSi層3Aを成長する。
つぎに、ポリSi層3Aにベース形成用の不純物としてB+を
注入する。
注入する。
B+の注入条件はエネルギ25KeV、ドーズ量1E14〜5E14cm
-2である。
-2である。
第１図（２）において、CVD法により、開口部を覆って
基板全面に厚さ1000〜2000ÅのポリSi層3Bを成長する。
基板全面に厚さ1000〜2000ÅのポリSi層3Bを成長する。
つぎに、基板全面にレジストを被着し、活性領域の開口
部より僅かに小さく開口してレジストパターン４を形成
して、これを注入マスクにしてポリSi層3Bにエミッタ形
成用の不純物としてAs+を注入する。
部より僅かに小さく開口してレジストパターン４を形成
して、これを注入マスクにしてポリSi層3Bにエミッタ形
成用の不純物としてAs+を注入する。
As+の注入条件はエネルギ40KeV、ドーズ量5E15〜5E16cm
-2である。
-2である。
上記のレジストマスクの開口部を活性領域の開口部より
僅かに小さくしたのは、活性領域の界面でAsがベース領
域に入らないようにするためである。
僅かに小さくしたのは、活性領域の界面でAsがベース領
域に入らないようにするためである。
第１図（３）において、レジストを除去し、N2中で900
℃、30分のエミッタドライブを行う。
℃、30分のエミッタドライブを行う。
この加熱処理により、ポリSi層3A、3Bに注入されたイオ
ンは活性化され、ＢおよびAsはSi基板１中に拡散してベ
ース領域1B、エミッタ領域1Eを形成する。
ンは活性化され、ＢおよびAsはSi基板１中に拡散してベ
ース領域1B、エミッタ領域1Eを形成する。
最後に、配線と同時にポリSi層3A、3Bをパターニングし
て活性領域の開口部より大きく残す。
て活性領域の開口部より大きく残す。
また、従来例と同様に製造工程中の特性のモニタを行い
たい場合は、ポリSi層3A、3Bのパターニングはエミッタ
ドライブの前で行えばよい。
たい場合は、ポリSi層3A、3Bのパターニングはエミッタ
ドライブの前で行えばよい。
以上の工程により、異種拡散源間の距離ｄを制御性よく
大きく形成することができる。
大きく形成することができる。
第２図（１）、（２）は本発明を用いたバイポーラトラ
ンジスタの断面図と平面図である。
ンジスタの断面図と平面図である。
図は、３方が絶縁層の壁で囲まれたウオールドエミッタ
トランジスタである。
トランジスタである。
図において、Si基板11上のトランジスタ形成領域にn+型
の埋込層12が形成され、埋込層12を覆って基板全面にコ
レクタ領域となるｎ−Si層１がエピタキシャル成長され
ている。
の埋込層12が形成され、埋込層12を覆って基板全面にコ
レクタ領域となるｎ−Si層１がエピタキシャル成長され
ている。
この場合、ｎ−Si層１は第１図のｎ−Si基板に相当す
る。
る。
トランジスタの活性領域を画定するフイールド絶縁層の
SiO2層13の内側に第１図の工程により形成されたベース
領域1Bおよびエミッタ領域1Eと、p+型のベースコンタク
ト領域14が形成されている。
SiO2層13の内側に第１図の工程により形成されたベース
領域1Bおよびエミッタ領域1Eと、p+型のベースコンタク
ト領域14が形成されている。
また、n+型の埋込層12はn+型のコレクタコンタクト領域
15により基板表面に引き出されている。
15により基板表面に引き出されている。
基板表面に被着されたSiO2層２を開口してポリSi層3A、
3Bよりなる各電極が形成されている。
3Bよりなる各電極が形成されている。
エミッタ領域1E上にエミッタ電極Ｅが、p+型のベースコ
ンタクト領域14上にベース電極Ｂが、n+型のコレクタコ
ンタクト領域15上にコレクタ電極Ｃが形成されている。
ンタクト領域14上にベース電極Ｂが、n+型のコレクタコ
ンタクト領域15上にコレクタ電極Ｃが形成されている。
以上詳細に説明したように本発明によれば、エミッタ−
ベース接合がポリSi層中に形成されることなく、リーク
の発生を抑制できる。
ベース接合がポリSi層中に形成されることなく、リーク
の発生を抑制できる。
従って、高速ウオールドエミッタトランジスタを歩留よ
く製造でき、かつその信頼性を向上することができる。
く製造でき、かつその信頼性を向上することができる。
第１図（１）〜（３）は本発明による製造工程を示す断
面図、 第２図（１）、（２）は本発明を用いたバイポーラトラ
ンジスタの断面図と平面図、 第３図は従来例による製造工程を示す断面図である。 図において、 １は半導体基板でｎ−Si基板、またはｎ−Si層、 1Bはベース領域、 1Eはエミッタ領域、 ２はSiO2層、 ３、3A、3BはポリSi層、 11はSi基板、 12はn+型の埋込層、 13はフイールド絶縁層のSiO2層、 14はp+型のベースコンタクト領域、 15はn+型のコレクタコンタクト領域 である。
面図、 第２図（１）、（２）は本発明を用いたバイポーラトラ
ンジスタの断面図と平面図、 第３図は従来例による製造工程を示す断面図である。 図において、 １は半導体基板でｎ−Si基板、またはｎ−Si層、 1Bはベース領域、 1Eはエミッタ領域、 ２はSiO2層、 ３、3A、3BはポリSi層、 11はSi基板、 12はn+型の埋込層、 13はフイールド絶縁層のSiO2層、 14はp+型のベースコンタクト領域、 15はn+型のコレクタコンタクト領域 である。
Claims (1)
- 【請求項１】半導体基板上に開口を有する絶縁膜を形成
する工程と， 次いで，該半導体基板上に一導電型多結晶珪素層と他導
電型多結晶珪素層を順次形成する工程と， 加熱処理により，該開口より該半導体基板内にこれらの
層内の不純物を拡散して一導電型ベース領域と，該ベー
ス領域より浅い位置に他導電型エミッタ領域を形成する
工程 とを含むことを特徴とするバイポーラトランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036344A JPH0695521B2 (ja) | 1987-02-19 | 1987-02-19 | バイポ−ラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036344A JPH0695521B2 (ja) | 1987-02-19 | 1987-02-19 | バイポ−ラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63204648A JPS63204648A (ja) | 1988-08-24 |
| JPH0695521B2 true JPH0695521B2 (ja) | 1994-11-24 |
Family
ID=12467216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62036344A Expired - Lifetime JPH0695521B2 (ja) | 1987-02-19 | 1987-02-19 | バイポ−ラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695521B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69007446T2 (de) * | 1989-12-21 | 1994-09-29 | Philips Nv | Verfahren zur Herstellung einer Halbleiteranordnung mit einem NPN Bipolartransistor. |
| US5296388A (en) * | 1990-07-13 | 1994-03-22 | Matsushita Electric Industrial Co., Ltd. | Fabrication method for semiconductor devices |
| KR100505622B1 (ko) * | 1999-01-11 | 2005-08-04 | 삼성전자주식회사 | 바이폴라 트랜지스터의 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4874787A (ja) * | 1971-12-29 | 1973-10-08 | ||
| JPS5154365A (en) * | 1974-11-06 | 1976-05-13 | Mitsubishi Electric Corp | Handotaisochino seizohoho |
-
1987
- 1987-02-19 JP JP62036344A patent/JPH0695521B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63204648A (ja) | 1988-08-24 |
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